JP3962923B2 - 半導体装置、半導体回路、電子機器及びクロック供給制御方法 - Google Patents
半導体装置、半導体回路、電子機器及びクロック供給制御方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、半導体回路、電子機器及びクロック供給制御方法に関する。
【０００２】
【背景技術】
ＳＲＡＭやＳＤＲＡＭ等の半導体記憶媒体へのアクセスを行う半導体装置では電源ＯＮ状態においてＣＰＵ等のバスマスタには常にクロックが供給されていた。
【０００３】
【特許文献１】
特開平９−８３２４７号公報
【０００４】
【発明が解決しようとする課題】
このため、例えば低速な半導体記憶媒体アクセス待ち状態のＣＰＵにもクロックが供給され、無駄に電力が消費されてしまっていた。
【０００５】
本発明は以上のような問題点に鑑みてなされたものであり、半導体記憶媒体へのアクセスを行う半導体装置の消費電力の削減を目的とする。
【０００６】
【課題を解決するための手段】
（１）本発明は、半導体記憶媒体へのアクセスを行う半導体装置であって、
バスマスタとして機能する所与のバスマスタブロックと、
所与のバスマスタブロックから半導体記憶媒体へのアクセス要求に基づき、半導体記憶媒体のアクセス制御を行うバスインタフェースブロックと、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づきバスマスタブロックへのクロックの供給の有無を制御するクロック供給制御回路とを含み、
前記クロック供給制御回路は、
アクセス状況情報に基づき、バスインタフェースがＢＵＳＹ状態であると判断した場合にはバスマスタブロックへのクロックの供給をストップさせるための制御及びバスインタフェースがＢＵＳＹ状態でないと判断した場合にはバスマスタブロックへクロックを供給させるための制御の少なくとも一方を行う回路を含むことを特徴とする。
（２）本発明は、バスマスタとして機能する所与のバスマスタブロックへのクロックの供給の有無を制御する半導体回路であって、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づき、所与のバスマスタブロックへのクロックの供給の有無を指示するためのバスマスタクロック供給制御信号を生成する制御信号生成回路と、
前記バスマスタクロック供給制御信号に基づき、クロック発振器から発振されたクロックの所与のバスマスタブロックへの供給の有無を制御する制御回路とを含み、
前記制御信号生成回路は、
アクセス状況情報がアクセス実行中で有ることを示している場合には、バスマスタクロック供給制御信号をディセーブルにし、
前記制御回路は、
バスマスタクロック供給信号がディセーブルである場合には、クロック発振器から発振されたクロックが所与のバスマスタブロックへ供給されないように制御する回路を含むことを特徴とする。
（３）本発明の電子機器は、
上記のいずれかに記載の半導体装置又は上記いずれかに記載の半導体回路を含む半導体装置と、
入力情報を受け付ける手段と、
入力情報に基づき前記情報処理装置により処理された結果を出力するため手段と、
を含むことを特徴とする。
（４）本発明は、半導体装置におけるバスマスタブロックへのクロックの供給の有無を制御するクロック供給制御方法であって、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づき、所与のバスマスタブロックへのクロックの供給の有無を指示するためのバスマスタクロック供給制御信号を生成するステップと、
前記バスマスタクロック供給制御信号に基づき、クロック発振器から発振されたクロックの所与のバスマスタブロックへの供給の有無を制御するステップとを含み、
アクセス状況情報がアクセス実行中で有ることを示している場合には、バスマスタクロック供給制御信号をディセーブルにし、
バスマスタクロック供給信号がディセーブルである場合には、クロック発振器から発振されたクロックが所与のバスマスタブロックへ供給されないように制御することを特徴とする。
【０００７】
【発明の実施の形態】
１．本実施の形態の特徴
（１）本実施の形態は、半導体記憶媒体へのアクセスを行う半導体装置であって、
バスマスタとして機能する所与のバスマスタブロックと、
所与のバスマスタブロックから半導体記憶媒体へのアクセス要求に基づき、半導体記憶媒体のアクセス制御を行うバスインタフェースブロックと、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づきバスマスタブロックへのクロックの供給の有無を制御するクロック供給制御回路とを含み、
前記クロック供給制御回路は、
アクセス状況情報に基づき、バスインタフェースがＢＵＳＹ状態であると判断した場合にはバスマスタブロックへのクロックの供給をストップさせるための制御及びバスインタフェースがＢＵＳＹ状態でないと判断した場合にはバスマスタブロックへクロックを供給させるための制御の少なくとも一方を行う回路を含むことを特徴とする。
【０００８】
バスマスタとして機能する所与のバスマスタブロックとは、例えばＣＰＵ、高速ＳＲＡＭ、ＭＭＵ、キャッシュ、ＤＭＡ等がある。
【０００９】
アクセス状況情報に基づきバスインターフェースがＢＵＳＹ状態であると判断した場合にはバスマスタブロックへのクロックの供給の有無を制御するためのバスマスタクロック制御信号をディセーブルにし、バスマスタクロック制御信号がディセーブルである場合にはバスマスタへのクロックの供給をストップさせるようにしてもよい。
【００１０】
ここでアクセス状況情報として、例えばバスマスタが出力するリクエスト信号や、バスインターフェースが出力するＢＵＳＹ信号や、バスインターフェースが出力するバリット信号（アクセスしたデータの送信期間にバリット信号がたつとする）等を用いるようにしてもよい。
【００１１】
例えばＢＵＳＹ信号を用いてバスインタフェースがＢＵＳＹ状態にあるか否か判断するようにしてもよい。
【００１２】
本実施の形態によれば、バスインターフェースがＢＵＳＹ状態で有る場合には、ＣＰＵ、高速ＳＲＡＭ、ＭＭＵ、キャッシュ、ＤＭＡＣ等のバスマスタへのクロックの供給をストップすることが出来る。このため半導体記憶媒体のアクセス待ちの状態に有るバスマスタへのクロックの供給を停止して低パワー化を図り、消費電力の無駄防止を図ることが出来る。
【００１３】
（２）本実施の形態の半導体記憶装置は、
前記クロック供給制御回路は、
所与のバスマスタブロックの出力するリクエスト要求の終了後に所与のバスマスタブロックへのクロックの供給をストップさせる処理を行うことを特徴とする。
【００１４】
バスマスタブロックのリクエスト要求の終了後とは、バスマスタブロック出力するリクエスト信号がリクエスト要求を下げた場合（例えばリクエスト信号がＨレベルからＬレベルに変化した場合）等である。
【００１５】
またバスマスタブロックのリクエスト要求の終了後にバスマスタブロックに供給するクロックを停止させるとは、例えばバスマスタブロックのリクエスト要求の終了を検出してから（例えばリクエスト信号がＨレベルからＬレベルに変化したのを検出してから）バスマスタブロックへのクロックの供給をストップさせる場合でもよいし、またバスインタフェースブロックが非ＢＵＳＹ状態（アイドル状態）からＢＵＳＹ状態に変化してから又は変化後少なくとも１クロック経過してから（この間にバスマスタブロックのリクエスト要求が終了する）バスマスタブロックへのクロックの供給をストップさせる場合でもよい。
【００１６】
本実施の形態によれば、所与のバスマスタブロックの出力するリクエスト要求の終了後に所与のバスマスタブロックへのクロックの供給をストップさせることができるので、バスマスタがリクエストを下げる前にバスマスタへのクロックがストップされる自体を防止することが出来る。
【００１７】
（３）本実施の形態は、バスマスタとして機能する所与のバスマスタブロックへのクロックの供給の有無を制御する半導体回路であって、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づき、所与のバスマスタブロックへのクロックの供給の有無を指示するためのバスマスタクロック供給制御信号を生成する制御信号生成回路と、
前記バスマスタクロック供給制御信号に基づき、クロック発振器から発振されたクロックの所与のバスマスタブロックへの供給の有無を制御する制御回路とを含み、
前記制御信号生成回路は、
アクセス状況情報がアクセス実行中で有ることを示している場合には、バスマスタクロック供給制御信号をディセーブルにし、
前記制御回路は、
バスマスタクロック供給信号がディセーブルである場合には、クロック発振器から発振されたクロックが所与のバスマスタブロックへ供給されないように制御する回路を含むことを特徴とする。
【００１８】
アクセス実行中とは、少なくともバスインターフェースが半導体記憶媒体にアクセスを行っている期間（例えばバスインターフェースがＢＵＳＹ状態にある期間）を含む。
【００１９】
ここでアクセス状況情報として、例えばバスマスタが出力するリクエスト信号や、バスインターフェースが出力するＢＵＳＹ信号や、バスインターフェースが出力するバリット信号（アクセスしたデータの送信期間にバリット信号がたつとする）等を用いるようにしてもよい。
【００２０】
例えばＢＵＳＹ信号を用いてバスインタフェースがＢＵＳＹ状態にあるか否か判断するようにしてもよい。
【００２１】
本実施の形態によれば、半導体記憶媒体アクセス中である場合には、ＣＰＵ、高速ＳＲＡＭ、ＭＭＵ、キャッシュ、ＤＭＡ等等のバスマスタへのクロックの供給をストップすることが出来るの。このため半導体記憶媒体のアクセス待ちの状態に有るバスマスタへのクロックの供給を停止して低パワー化を図り、消費電力の無駄防止を図ることが出来る。
【００２２】
（４）本実施の形態の半導体記憶装置は、
前記制御信号生成回路は、
所与のバスマスタブロックの出力するリクエスト要求の終了後にバスマスタクロック供給信号をディセーブルにすることを特徴とする。
【００２３】
バスマスタブロックのリクエスト要求の終了後とは、バスマスタブロック出力するリクエスト信号がリクエスト要求を下げた場合（例えばリクエスト信号がＨレベルからＬレベルに変化した場合）等である。
【００２４】
またバスマスタブロックのリクエスト要求の終了後にバスマスタブロックに供給するクロックを停止させるとは、例えばバスマスタブロックのリクエスト要求の終了を検出してから（例えばリクエスト信号がＨレベルからＬレベルに変化したのを検出してから）バスマスタブロックへのクロックの供給をストップさせる場合でもよいし、またバスインタフェースブロックが非ＢＵＳＹ状態（アイドル状態）からＢＵＳＹ状態に変化してから又は変化後少なくとも１クロック経過してから（この間にバスマスタブロックのリクエスト要求が終了する）バスマスタブロックへのクロックの供給をストップさせる場合でもよい。
【００２５】
本実施の形態によれば、所与のバスマスタブロックの出力するリクエスト要求の終了後に所与のバスマスタブロックへのクロックの供給をストップさせることができるので、バスマスタがリクエストを下げる前にバスマスタへのクロックがストップされる自体を防止することが出来る。
【００２６】
（５）本実施の形態の電子機器は、
上記のいずれかに記載の半導体装置又は上記いずれかに記載の半導体回路を含む半導体装置と、
入力情報を受け付ける手段と、
入力情報に基づき前記情報処理装置により処理された結果を出力するため手段と、
を含むことを特徴とする。
【００２７】
（６）本実施の形態は、半導体装置におけるバスマスタブロックへのクロックの供給の有無を制御するクロック供給制御方法であって、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づき、所与のバスマスタブロックへのクロックの供給の有無を指示するためのバスマスタクロック供給制御信号を生成するステップと、
前記バスマスタクロック供給制御信号に基づき、クロック発振器から発振されたクロックの所与のバスマスタブロックへの供給の有無を制御するステップとを含み、
アクセス状況情報がアクセス実行中で有ることを示している場合には、バスマスタクロック供給制御信号をディセーブルにし、
バスマスタクロック供給信号がディセーブルである場合には、クロック発振器から発振されたクロックが所与のバスマスタブロックへ供給されないように制御することを特徴とする。
【００２８】
（７）本実施の形態のクロック供給制御方法は、
所与のバスマスタブロックの出力するリクエスト要求の終了後にバスマスタクロック供給信号をディセーブルにすることを特徴とする。
【００２９】
以下、本実施の形態の好適な実施形態について図面を用いて詳細に説明する。
【００３０】
（８）本実施の形態は、半導体記憶媒体へのアクセスを行う半導体装置であって、
バスマスタとして機能する所与のバスマスタブロックと、
所与のバスマスタブロックから半導体記憶媒体へのアクセス要求に基づき、半導体記憶媒体のアクセス制御を行うバスインタフェースブロックと、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づきバスインターフェースブロックへのクロックの供給の有無を制御するクロック供給制御回路とを含み、
前記クロック供給制御回路は、
アクセス状況情報に基づき、アクセス実行中でないと判断した場合にはバスインターフェースブロックへのクロックの供給をストップさせるための制御及びバスインタフェースがアクセス実行中であると判断した場合にはバスインターフェースブロックへクロックを供給させるための制御の少なくとも一方を行う回路を含むことを特徴とする。
【００３１】
バスマスタとして機能する所与のバスマスタブロックとは、例えばＣＰＵ、高速ＳＲＡＭ、ＭＭＵ、キャッシュ、ＤＭＡ等がある。
【００３２】
アクセス状況情報に基づきアクセス実行中でないと判断した場合にはバスインターフェースブロックへのクロックの供給の有無を制御するためのバスインターフェースクロック制御信号をディセーブルにし、バスインターフェースクロック制御信号がディセーブルで有る場合にはバスインターフェースへのクロックの供給をストップさせるようにしてもよい。
【００３３】
ここでアクセス状況情報として、例えばバスマスタが出力するリクエスト信号や、バスインターフェースが出力するＢＵＳＹ信号や、バスインターフェースが出力するバリット信号（アクセスしたデータの送信期間にバリット信号がたつとする）等を用いるようにしてもよい。
【００３４】
例えばＢＵＳＹ信号及びリクエスト信号を用いてリクエスト中またはＢＵＳＹ状態にある場合をアクセス実行中であると判断してもよいし、ＢＵＳＹ信号及びリクエスト信号及びバリット信号を用いてリクエスト中またはＢＵＳＹ状態またはバリット中にある場合をアクセス実行中であると判断してもよい。
【００３５】
本実施の形態によれば、アクセス実行中である場合には、バスインターフェースへのクロックの供給をストップすることが出来る。このためアイドル状態に有るバスインターフェースへのクロックの供給を停止して低パワー化を図り、消費電力の無駄防止を図ることが出来る。
【００３６】
（９）本実施の形態の半導体記憶装置は、
前記バスインタフェースブロックは、
異なる半導体記憶媒体へのアクセス実行時に共通してアクセス制御に必要な動作を行う共通バスインタフェースブロックと、
所定の半導体記憶媒体へのアクセス実行時にのみアクセス制御に必要な動作を行う専用バスインタフェースブロックとを含み、
前記クロック供給制御回路は、
どの半導体記憶媒体に対しアクセス実行対象であるかを示すアクセス媒体情報に基づきアクセス実行対象でない半導体記憶媒体を検出し、アクセス実行対象でない半導体記憶媒体の専用バスインターフェースブロックへのクロックの供給をストップさせ、共通バスインタフェースブロックと、アクセス実行対象である半導体記憶媒体の専用バスインターフェースブロックにクロックが供給されるように制御することを特徴とする。
【００３７】
本実施の形態によればバスインターフェースがアクセス実行中であっても、アクセス実行対象でない半導体記憶媒体の専用バスインターフェースブロックへのクロックの供給をストップさせることができるので、よりきめ細かく消費電力の削減を図ることが出来る。
【００３８】
（１０）本実施の形態の半導体記憶装置は、
前記クロック供給制御回路は、
バスインターフェースブロックの出力するバリット信号終了後にバスインターフェースブロックへのクロックの供給をストップさせる処理を行うことを特徴とする。
【００３９】
バスインターフェースブロックの出力するバリット信号終了後とは、バスインターフェースブロック出力するバリット信号が例えばＨレベルからＬレベルに変化した場合等である。
【００４０】
バスインターフェースブロックの出力するバリット信号終了後にバスインターフェースブロックに供給するクロックをストップさせるとは、例えばバスインターフェースブロックがバリット信号を出力したのを検出してからバスインターフェースブロックに供給するクロックを停止させるようにしてもよいし、またバスインターフェースブロックがＢＵＳＹ状態から非ＢＵＳＹ状態に変化してから（ＢＵＳＹ信号がＨレベルからＬレベルに変化してから）又は変化後少なくとも１クロック以上経過してから（この間にバスインターフェースブロックがバリット信号を出力する）バスインターフェースブロックに供給するクロックを停止させる場合でもよい。
【００４１】
このようにすることでバスインターフェースがバリット信号をさげるまでバスインターフェースブロックにクロックを供給することが出来る。
【００４２】
（１１）本実施の形態は、バスマスタブロックから半導体記憶媒体へのアクセス要求に基づき、半導体記憶媒体のアクセス制御を行うバスインタフェースブロックへのクロックの供給の有無を制御する半導体回路であって、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づき、所与のバスインタフェースブロックへのクロックの供給の有無を指示するためのバスインタフェースクロック供給制御信号を生成する制御信号生成回路と、
前記バスインタフェースクロック供給制御信号に基づき、クロック発振器から発振されたクロックの所与のバスインタフェースブロックへの供給の有無を制御する制御回路とを含み、
前記制御信号生成回路は、
アクセス状況情報がアクセス実行中でないことを示している場合には、バスインタフェースクロック供給制御信号をディセーブルにし、
前記制御回路は、
バスインタフェースクロック供給信号がディセーブルである場合には、クロック発振器から発振されたクロックがバスインタフェースブロックへ供給されないように制御する回路を含むことを特徴とする。
【００４３】
アクセス実行中とは、少なくともバスインターフェースが半導体記憶媒体にアクセスを行っている期間（例えばバスインターフェースがＢＵＳＹ状態にある期間）を含む。
【００４４】
ここでアクセス状況情報として、例えばバスマスタが出力するリクエスト信号や、バスインターフェースが出力するＢＵＳＹ信号や、バスインターフェースが出力するバリット信号（アクセスしたデータの送信期間にバリット信号がたつとする）等を用いるようにしてもよい。
【００４５】
例えばＢＵＳＹ信号及びリクエスト信号を用いてリクエスト中またはＢＵＳＹ状態にある場合をアクセス実行中であると判断してもよいし、ＢＵＳＹ信号及びリクエスト信号及びバリット信号を用いてリクエスト中またはＢＵＳＹ状態またはバリット中にある場合をアクセス実行中であると判断してもよい。
【００４６】
本実施の形態によれば、アクセス実行中である場合には、バスインターフェースへのクロックの供給をストップすることが出来る。このためアイドル状態に有るバスインターフェースへのクロックの供給を停止して低パワー化を図り、消費電力の無駄防止を図ることが出来る。
【００４７】
（１２）本実施の形態の半導体回路は、
前記バスインタフェースブロックは、
異なる半導体記憶媒体へのアクセス実行時に共通してアクセス制御に必要な動作を行う共通バスインタフェースブロックと、
所定の半導体記憶媒体へのアクセス実行時にのみアクセス制御に必要な動作を行う専用バスインタフェースブロックとを含み、
前記制御信号生成回路は、
バスインタフェースブロックがどの半導体記憶媒体がアクセス実行対象であるかを示すアクセス媒体情報に基づきアクセス実行対象でない半導体記憶媒体を検出し、アクセス実行対象でない半導体記憶媒体の専用バスインタフェースブロックへの専用バスインタフェースクロック供給信号をディセーブルにし、
前記制御回路は、
専用バスインタフェースクロック供給信号がディセーブルである場合には、クロック発振器から発振されたクロックがアクセス実行対象でない半導体記憶媒体の専用バスインタフェースブロックへ供給されないように制御する回路を含むことを特徴とする。
【００４８】
本実施の形態によればバスインターフェースがアクセス実行中であっても、アクセス実行対象でない半導体記憶媒体の専用バスインターフェースブロックへのクロックの供給をストップさせることができるので、よりきめ細かく消費電力の削減を図ることが出来る。
【００４９】
（１３）本実施の形態の半導体回路は、
前記御信号生成回路は、
バスインターフェースブロックからのバリット信号終了後に専用バスインタフェースクロック供給信号をディセーブルにすることを特徴とする。
【００５０】
バスインターフェースブロックの出力するバリット信号終了後とは、バスインターフェースブロック出力するバリット信号が例えばＨレベルからＬレベルに変化した場合等である。
【００５１】
バスインターフェースブロックの出力するバリット信号終了後にバスインターフェースブロックに供給するクロックをストップさせるとは、例えばバスインターフェースブロックがバリット信号を出力したのを検出してからバスインターフェースブロックに供給するクロックを停止させるようにしてもよいし、またバスインターフェースブロックがＢＵＳＹ状態から非ＢＵＳＹ状態に変化してから（ＢＵＳＹ信号がＨレベルからＬレベルに変化してから）又は変化後少なくとも１クロック以上経過してから（この間にバスインターフェースブロックがバリット信号を出力する）バスインターフェースブロックに供給するクロックを停止させる場合でもよい。
【００５２】
このようにすることでバスインターフェースがバリット信号をさげるまでバスインターフェースブロックにクロックを供給することが出来る。
【００５３】
（１４）本実施の形態は、上記のいずれかに記載の半導体装置又は上記のいずれかに記載の半導体回路を含む半導体装置と、
入力情報を受け付ける手段と、
入力情報に基づき前記情報処理装置により処理された結果を出力するため手段と、
を含むことを特徴とする。
【００５４】
（１５）本実施の形態は、半導体装置におけるバスインタフェースブロックへのクロックの供給の有無を制御するクロック供給制御方法であって、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づき、所与のバスインタフェースブロックへのクロックの供給の有無を指示するためのバスインタフェースクロック供給制御信号を生成するステップと、
前記バスインタフェースクロック供給制御信号に基づき、クロック発振器から発振されたクロックの所与のバスインタフェースブロックへの供給の有無を制御するステップとを含み、
アクセス状況情報がアクセス実行中でないことを示している場合には、バスインタフェースクロック供給制御信号をディセーブルにし、
バスインタフェースクロック供給信号がディセーブルである場合には、クロック発振器から発振されたクロックがバスインタフェースブロックへ供給されないように制御することを特徴とする。
【００５５】
（１６）本実施の形態のクロック供給制御方法は、
前記バスインタフェースブロックは、
異なる半導体記憶媒体へのアクセス実行時に共通してアクセス制御に必要な動作を行う共通バスインタフェースブロックと、
所定の半導体記憶媒体へのアクセス実行時にのみアクセス制御に必要な動作を行う専用バスインタフェースブロックとを含み、
バスインタフェースブロックがどの半導体記憶媒体がアクセス実行対象であるかを示すアクセス媒体情報に基づきアクセス実行対象でない半導体記憶媒体を検出し、アクセス実行対象でない半導体記憶媒体の専用バスインタフェースブロックへの専用バスインタフェースクロック供給信号をディセーブルにし、
専用バスインタフェースクロック供給信号がディセーブルである場合には、クロック発振器から発振されたクロックがアクセス実行対象でない半導体記憶媒体の専用バスインタフェースブロックへ供給されないように制御することを特徴とする。
【００５６】
（１７）本実施の形態のクロック供給制御方法は、
バスインターフェースブロックからのバリット信号終了後に専用バスインタフェースクロック供給信号をディセーブルにすることを特徴とする。
【００５７】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００５８】
２．半導体回路、半導体装置
図１は、本実施の形態の半導体装置、半導体回路の一例について説明するための図である。
【００５９】
本実施の形態の半導体装置１０は、外部又は内部の半導体記憶媒体９０（例えばＳＲＡＭ（Static Random Access Memory）９２，ＳＤＲＡＭ（Static Random Access Memory）９４，ＲＯＭ（Read Only Memory）９６等）へのアクセスを行う半導体装置である。
【００６０】
本実施の形態の半導体装置１０は、バスマスタ２０として機能する所与のバスマスタブロック２０（例えばＣＰＵ（広義には、処理回路）２２、高速ＳＲＡＭ２４、ＭＭＵ（Memory Management Unit）２６、キャッシュ２８，ＤＭＡＣ（Direct Memory Access Controller）３０の少なくとも一つ）を含む。
【００６１】
また本実施の形態の半導体装置１０は、所与のバスマスタブロック２０から半導体記憶媒体へのアクセス要求に基づき、半導体記憶媒体のアクセス制御を行うバスインタフェース４０をふくむ。
【００６２】
また本実施の形態の半導体装置１０は、クロック供給制御回路７０を含む。クロック供給制御回路７０は、半導体記憶媒体９０に対するアクセス状況を示すアクセス状況情報（例えばＢＵＳＹ情報５０，リクエスト信号３４、バリット信号５４の少なくとも一つ）がアクセス実行中で有ることを示している場合にはバスマスタブロック２０へのクロック３２の供給をストップさせる処理を行うようにしてもよい。
【００６３】
またクロック供給制御回路７０は、アクセス状況情報（例えばＢＵＳＹ情報５０，リクエスト信号３４、バリット信号５４の少なくとも一つ）がアクセス実行中でないことを示している場合にはバスインタフェースブロック４０へのクロック７６，７８，８０，８２の供給をストップさせる処理を行うようにしてもよい。
【００６４】
またクロック供給制御回路７０は、バスマスタとして機能する所与のバスマスタブロックへ２０（例えばＣＰＵ２２、高速ＳＲＡＭ２４、ＭＭＵ２６、キャッシュ２８，ＤＭＡ３０の少なくとも一つ）へのクロックの供給、停止を制御する本実施の形態の半導体回路として機能する。
【００６５】
本実施の形態の半導体回路７０は、制御信号生成回路７２を含む。制御信号生成回路７２は、半導体記憶媒体９０（例えばＳＲＡＭ９２，ＳＤＲＡＭ９４，ＲＯＭ９６等）に対するアクセス状況を示すアクセス状況情報に基づき、所与のバスマスタブロックへのクロックの供給又は停止を指示するためのクロック供給制御信号を生成する。
【００６６】
本実施の形態の半導体回路７０は、制御回路７４を含む。制御回路７４は、クロック供給制御信号に基づき、クロック発振器６０から発振されたクロックの所与のバスマスタブロック２０への供給又は停止を制御する。
【００６７】
ここで前記制御信号生成回路７２は、アクセス状況情報がアクセス実行中で有ることを示している場合には、バスマスタクロック供給制御信号をディセーブルにし、前記制御回路７４は、バスマスタクロック供給信号がディセーブルである場合には、クロック発振器から発振されたクロックが所与のバスマスタブロックへ供給されないように制御する回路を含むようにしてもよい。
【００６８】
また、制御信号生成回路７２は、アクセス状況情報がアクセス実行中でないことを示している場合には、バスマスタクロック供給制御信号をイネーブルにし、前記制御回路７４は、バスマスタクロック供給信号がイネーブルである場合には、クロック発振器から発振されたクロックが所与のバスマスタブロックへ供給されるように制御する回路を含むようにしてもよい。
【００６９】
バスインタフェース４０は、異なる半導体記憶媒体へのアクセス実行時に共通してアクセス制御に必要な動作を行う共通バスインタフェースブロック４２と、所定の半導体記憶媒体へのアクセス実行時にのみアクセス制御に必要な動作を行う専用バスインタフェースブロック４４，４６，・・とを含むように構成してもよい。
【００７０】
この場合クロック供給制御回路７０は、バスインタフェースブロックがどの半導体記憶媒体がアクセス実行対象であるかを示すアクセス媒体情報５２に基づきアクセス実行対象でない半導体記憶媒体を検出し、アクセス実行対象でない半導体記憶媒体の専用バスインターフェースブロックへのクロックの供給をストップさせ、共通バスインタフェースブロック４２と、アクセス実行対象である半導体記憶媒体の専用バスインターフェースブロックにクロックが供給されるように制御するようにしてもよい。
【００７１】
例えば制御信号生成回路７２が、バスインタフェースブロックがどの半導体記憶媒体に対しアクセス実行対象であるかを示すアクセス媒体情報５２に基づきアクセス実行対象でない半導体記憶媒体を検出し、アクセス実行対象でない半導体記憶媒体の専用バスインタフェースクロック供給制御信号をディセーブルにし、前記制御回路７４は、専用バスインタフェースクロック供給信号がディセーブルである場合には、クロック発振器から発振されたクロックがアクセス実行中でない半導体記憶媒体の専用バスインタフェースブロックへ供給されないように制御するようにしてもよい。
【００７２】
図２は本実施の形態の制御信号生成回路７２の構成の一例について説明するための図である。また図３は図２の各信号のタイミングチャート図である。
【００７３】
３４はバスマスタ９０（例えばＣＰＵ２２やキャッシュ２４やＭＭＵ２６やＤＭＡＣ３０）からバスインターフェースに対し出力される半導体記憶媒体アクセス（リード／ライト）のリクエスト信号である。
【００７４】
５０はＢＵＳＹ情報であり、ここではバスインターフェースのＢＵＳＹ状態／アイドル状態を示す情報である１ビットの情報を使用する。
【００７５】
５２はアクセス媒体情報であり、アクセス実行状態にある半導体記憶媒体を特定するための情報であり、ここでは２ビットの情報を使用する。例えば’００’であれば第１の半導体記憶媒体（例えばＳＲＡＭ）、’０１’であれば第２の半導体記憶媒体（例えばＳＤＲＡＭ）、・・等対応づけておくことが出来る。
【００７６】
５４はバリット信号であり、バスインターフェースがアクセスしたデータをバス上で送信する際にたてる信号である。
【００７７】
共通バスインターフェースクロック供給制御信号１１０は、共通バスインターフェースへのクロックの供給又は停止を指示するための信号である。
【００７８】
第１の半導体記憶媒体専用バスインターフェースクロック供給制御信号１２０は、第１の半導体記憶媒体専用バスインターフェースへのクロックの供給又は停止を指示するための信号である。
【００７９】
第２の半導体記憶媒体専用バスインターフェースクロック供給制御信号１３０は、第２の半導体記憶媒体専用バスインターフェースへのクロックの供給又は停止を指示するための信号である。
【００８０】
バスマスタクロック供給制御信号１４０は、バスマスタとして機能するＣＰＵやＭＭＵやキャッシュ等へのクロックの供給又は停止を指示するための信号である。
【００８１】
制御信号生成回路７２は、第１のＯＲ回路１８０を含む。第１のＯＲ回路１８０は、リクエスト信号４３と第２のＯＲ回路１８８の出力信号１８９のＯＲ条件をとって共通バスインターフェースクロック供給制御信号を出力する。
【００８２】
制御信号生成回路７２は、第２のＯＲ回路１８８を含む。第２のＯＲ回路１８８は、バリット信号５４とＢＵＳＹ情報（信号）のＯＲ条件をとって出力信号１９０を生成する。
【００８３】
制御信号生成回路７２は、第３のＯＲ回路１８２を含む。第３のＯＲ回路１８２は、リクエスト信号４３と第１のＡＮＤ回路１９０の出力信号１９１のＯＲ条件をとって第１の半導体記憶媒体クロック供給制御信号１２０を生成する。
【００８４】
制御信号生成回路７２は、第４のＯＲ回路１８４を含む。第４のＯＲ回路１８４は、リクエスト信号４３と第２のＡＮＤ回路１９２の出力信号１９３のＯＲ条件をとって第２の半導体記憶媒体クロック供給制御信号１３０を生成する。
【００８５】
制御信号生成回路７２は、第１のＡＮＤ回路１９０を含む。第１のＡＮＤ回路１９０は、第２のＯＲ回路１８８の出力信号１８９と第１の比較回路１９４の出力信号１８５のＡＮＤ条件で出力信号１９１を生成する。
【００８６】
制御信号生成回路７２は、第２のＡＮＤ回路１９２を含む。第２のＡＮＤ回路１９２は、第２のＯＲ回路１８８の出力信号１８９と第２の比較回路１９６の出力信号１８７のＡＮＤ条件で出力信号１９３を生成する。
【００８７】
制御信号生成回路７２は、インバータ回路１８６を含む。インバータ回路１８６は、ＢＵＳＹ情報（信号）のＮＯＴ条件をとってバスマスタクロック供給制御信号１４０を生成する。
【００８８】
本実施の形態によれば、バスマスタのリクエスト中（図３の３１０参照）又はバスインターフェースがＢＵＳＹ状態（図３の３２０参照）又はバスインターフェースがバリット信号出力中（図３の３３０参照）は共通バスインターフェース供給制御信号がイネーブル（Ｈレベル）（図３の３４０参照）になるため、共通バスインターフェースにクロックを供給することが出来る（図３の３５０参照）。
【００８９】
またバスマスタのリクエスト中又はバスインターフェースがＢＵＳＹ状態又はバスインターフェースがバリット信号出力中のいずれでもない場合は共通バスインターフェース供給制御信号をディセーブル（Ｌレベル）にして、共通バスインターフェースへのクロックの供給をストップするようにしてもよい。
【００９０】
またバスマスタのリクエスト中（図３の３１０参照）及びバスインターフェースがＢＵＳＹ状態（図３の３２０参照）及びバスインターフェースがバリット信号出力中（図３の３３０参照）に、アクセス実行対象となっている半導体記憶媒体の専用バスインターフェース供給制御信号がＯＮ（例えばＨ）（図３の３６０参照）になるため、アクセス実行対象となっている半導体記憶媒体の専用バスインターフェースにクロックを供給することが出来る（図３の３６０参照）。
【００９１】
またアクセス実行対象となっていない半導体記憶媒体の専用バスインターフェース供給制御信号をディセーブル（Ｌレベル）にすることで、アクセス実行対象となっている半導体記憶媒体の専用バスインターフェースへのクロックの供給をストップするようにしてもよい。
【００９２】
また本実施の形態によれば、バスインターフェースがＢＵＳＹ状態でない期間（図３の３８０、３８２参照）はバスマスタ供給制御信号がディセーブル（Ｈレベル）（図３の３９０、３９２参照）になるため、バスマスタにクロックを供給することが出来る（図３の４００、４０２参照）。
【００９３】
また、バスインターフェースがＢＵＳＹ状態である期間はバスマスタ供給制御信号をディセーブル（Ｌレベル）にして、バスマスタへクロック供給をストップするようにしてもよい。
【００９４】
なお例えばバスマスタからのリクエスト信号がＨレベルになったら、一旦バスインターフェースブロックに属するすべてのブロックのバスインターフェースクロック供給制御信号をイネーブル（Ｈレベル）にするようにしてもよい。このようにするとアクセス実行対象以外の半導体記憶媒体の専用バスインターフェースクロック供給制御信号もイネーブル（Ｈレベル）（図３の４１０参照）、リクエスト要求に素早く対応出来るという効果がある。
【００９５】
図４は本実施の形態の制御回路７４の構成の一例について説明するための図である。また図５は図４の各信号のタイミングチャート図である。
【００９６】
制御回路７４は、バスマスタ用制御回路２１０を含む。バスマスタ用制御回路２１０は、バスマスタクロック供給制御信号１４０及びクロック発振器が発振したクロック６２に基づき、ＣＰＵ等のバスマスタブロック２０へのクロック３２の供給又は停止を制御する。バスマスタ用制御回路２１０は、例えばラッチ回路２１２とアンド回路２１６を含むよう構成してもよい。ここでラッチ回路２１２はバスマスタクロック供給制御信号１４０及びクロック発振器が発振したクロック６２に基づき、マスク信号２１４を生成し、アンド回路２１６はマスク信号２１４とクロック６２のアンド条件を取って、バスマスタブロック２０へ供給するクロック３２を生成するようにしてもよい（図５参照）。
【００９７】
制御回路７４は、共通バスインターフェース用制御回路２２０を含む。共通バスインターフェース用制御回路２２０は、共通バスインターフェースクロック供給制御信号１１０及びクロック発振器が発振したクロック６２に基づき、共通バスインターフェースブロック４２へのクロック８２の供給又は停止を制御する。共通バスインターフェース用制御回路２２０は、例えばラッチ回路２２２とアンド回路２２６を含むよう構成してもよい。ここでラッチ回路２２２は共通バスインターフェースクロック供給制御信号１１０及びクロック発振器が発振したクロック６２に基づき、マスク信号２２４を生成し、アンド回路２２６はマスク信号２２４とクロック６２のアンド条件を取って、共通バスインターフェースブロック４２へ供給するクロック８２を生成するようにしてもよい。
【００９８】
制御回路７４は、第１の半導体記憶媒体専用バスインターフェース用制御回路２３０を含む。第１の半導体記憶媒体専用バスインターフェース用制御回路２３０は、第１の半導体記憶媒体専用バスインターフェースクロック供給制御信号１２０及びクロック発振器が発振したクロック６２に基づき、第１の半導体記憶媒体専用バスインターフェースブロック４４へのクロック７８の供給又は停止を制御する。第１の半導体記憶媒体専用バスインターフェース用制御回路２３０は、例えばラッチ回路２３２とアンド回路２３６を含むよう構成してもよい。ここでラッチ回路２３２は第１の半導体記憶媒体専用バスインターフェースクロック供給制御信号１２０及びクロック発振器が発振したクロック６２に基づき、マスク信号２３４を生成し、アンド回路２３６はマスク信号２３４とクロック６２のアンド条件を取って、第１の半導体記憶媒体専用バスインターフェースブロック４４へ供給するクロック７８を生成するようにしてもよい。
【００９９】
制御回路７４は、第ｎの半導体記憶媒体専用バスインターフェース用制御回路２４０を含む。第ｎの半導体記憶媒体専用バスインターフェース用制御回路２４０は、第ｎの半導体記憶媒体専用バスインターフェースクロック供給制御信号１３０及びクロック発振器が発振したクロック６２に基づき、第ｎの半導体記憶媒体専用バスインターフェースブロック４８へのクロック７６の供給又は停止を制御する。第ｎの半導体記憶媒体専用バスインターフェース用制御回路２４０は、例えばラッチ回路２４２とアンド回路２４６を含むよう構成してもよい。ここでラッチ回路２４２は第ｎの半導体記憶媒体専用バスインターフェースクロック供給制御信号１３０及びクロック発振器が発振したクロック６２に基づき、マスク信号２４４を生成し、アンド回路２４６はマスク信号２４４とクロック６２のアンド条件を取って、第ｎの半導体記憶媒体専用バスインターフェースブロック４８へ供給するクロック７６を生成するようにしてもよい。
【０１００】
図６は所与のバスマスタブロックにクロックが供給される期間とバスインターフェースブロックにクロックが供給される期間について説明するための図である。
【０１０１】
同図に示すように、リクエスト信号３４がＨレベルからＬレベルに変化してからバスマスタクロック供給制御信号１４０をＬレベル（ディセーブル）にすることで、バスマスタブロックの出力するリクエスト要求の終了後に、バスマスタブロックに供給されるクロックをストップさせることが出来る。
【０１０２】
ここでバスマスタブロックのリクエスト要求の終了後とは、バスマスタブロック出力するリクエスト要求信号がリクエスト要求を下げた場合（例えばリクエスト信号３４がＨからＬに変化した場合）等である。
【０１０３】
またバスマスタブロックのリクエスト要求の終了後にバスマスタブロックに供給するクロックを停止させるためには、例えばバスマスタブロックのリクエスト要求の終了を検出してから（例えばリクエスト信号３４がＨレベルからＬレベルに変化したのを検出してから）バスマスタブロックへのクロックの供給をストップさせるようにしてもよい。
【０１０４】
またバスインタフェースブロックが非ＢＵＳＹ状態からＢＵＳＹ状態に変化してから（ＢＵＳＹ信号がＬレベルからＨレベルに変化してから）又は変化後少なくとも１クロック経過してから（この間にバスマスタブロックのリクエスト要求が終了する）バスマスタブロックへ供給するクロック３２をストップさせるようにしてもよい。
【０１０５】
このようにすることでバスマスタがリクエスト信号をさげるまで（３１２参照）バスマスタにクロックを供給することが出来る（３１０参照）。
【０１０６】
またＢＵＳＹ信号が非ＢＵＳＹ状態（アイドル状態）に有る場合やバリット信号５４がたった（ＬレベルからＨレベルに変化）するタイミングで、バスマスタクロック供給制御信号１４０をＨレベルにすることで、待ちの状態が終了したバスマスタに対してクロックを供給させることが出来る（３２０参照）。
【０１０７】
また同図に示すようにバスインターフェースブロックの出力するバリット信号５４終了後に（バリット信号がＨレベルＬレベルに変化してから）（３３０参照）、バスインターフェースロック供給制御信号１４０をＬレベル（ディセーブル）にすることで（３３２参照）、バスインターフェースブロックへのクロック８２の供給をストップさせることが出来る（３３４参照）。
【０１０８】
なおここでバスインターフェースブロックとは共通バスバスインターフェースブロックでもよいし、専用バスバスインターフェースブロックでもよい。またインターフェースクロック供給制御信号とは、共通バスバスインターフェースクロック供給制御信号でもよいし、専用バスインターフェースクロック供給制御信号でもよい。
【０１０９】
バスインターフェースブロックがバリット信号５４を出力後にバスインターフェースブロックに供給するクロックを停止させるとは、例えばバスインターフェースブロックがバリット信号５４を出力したのを検出してからバスインターフェースブロックに供給するクロックを停止させるようにしてもよいし、またバスインターフェースブロックがＢＵＳＹ状態から非ＢＵＳＹ状態に変化してから（ＢＵＳＹ信号がＨレベルからＬレベルに変化してから）又は変化後少なくとも１クロック以上経過してから（この間にバスインターフェースブロックがバリット信号を出力する）バスインターフェースブロックに供給するクロックを停止させる場合でもよい。
【０１１０】
このようにすることでバスインターフェースがバリット信号５４をさげるまで（３３０参照）バスインターフェースブロックにクロックを供給することが出来る（３３４参照）。
【０１１１】
またリクエスト信号３４がたった（ＬレベルからＨレベルに変化）タイミングで（３１４参照）、バスインターフェースクロック供給制御信号１４０をＨレベルにすることで（３５０参照）、バスインターフェースに対してクロックを供給させることが出来る（３５２参照）ので、バスマスタからのリクエスト要求に迅速に対応して動作することが出来る。
【０１１２】
３．マイクロコンピュータ
図７は、本実施の形態の半導体装置又は半導体回路を含むマイクロコンピュータのハードウエアブロック図の一例である。
【０１１３】
本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、メモリマネジメントユニット（ＭＭＵ）７３０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＭＡコントローラＦ５７０、割り込みコントローラ５８０、通信制御回路５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置６６０、プリスケーラ６７０、クロック供給制御回路７４０及びそれらを接続する各種バス６８０等、各種ピン６９０等を含む。
【０１１４】
ここでクロック供給制御回路７４０は、例えば図１〜図６で説明したような構成を有している。
【０１１５】
４．電子機器
図８に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【０１１６】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。 音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【０１１７】
ここでマイクロコンピュータ（またはＡＳＩＣ）８１０は、例えば図７で説明したような構成を有している。
【０１１８】
図９（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【０１１９】
図９（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【０１２０】
図９（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【０１２１】
なお、本実施形態を利用できる電子機器としては、図９（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる。
【０１２２】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１２３】
本実施の形態では、クロック供給制御回路が、バスマスタへのクロックの供給の有無の制御及びバスインターフェースへのクロックの供給の有無の制御の両方を行う場合を例にとり説明した、例えばいずれか一方の制御のみを行う場合でもよい。
【図面の簡単な説明】
【図１】 本実施の形態の半導体装置、半導体回路の一例について説明するための図である。
【図２】 本実施の形態の制御信号生成回路の構成の一例について説明するための図である。
【図３】 図２の各信号のタイミングチャート図である。
【図４】 本実施の形態の制御回路の構成の一例について説明するための図である。
【図５】 図４の各信号のタイミングチャート図である。
【図６】 所与のバスマスタブロックにクロックが供給される期間とバスインターフェースブロックにクロックが供給される期間について説明するための図である。
【図７】 本実施の形態の半導体装置又は半導体回路を含むマイクロコンピュータのハードウエアブロック図の一例である。
【図８】 マイクロコンピュータを含む電子機器のブロック図の一例を示す。
【図９】 図９（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
１０ 半導体装置、 ２０ バスマスタ、 ２２ ＣＰＵ、
２４ 高速ＳＲＡＭ、 ２６ ＭＭＵ、 ２８ キャッシュ、
３０ ＤＭＡＣ、 ３２ バスマスタへ供給されるクロック、
３４ リクエスト信号、４０ バスインターフェース、
４２ 共通バスインターフェース、
４４ 第１の半導体記憶媒体専用バスインターフェース、
４６ 第２の半導体記憶媒体専用バスインターフェース、
４８ 第ｎの半導体記憶媒体専用バスインターフェース、
５０ ＢＵＺＹ情報、 ５２ アクセス媒体情報、５４ バリット信号、
６０ クロック発振器、 ７０ クロック供給制御回路、
７２ 制御信号生成回路、 ７４ 制御回路、
７６ 第ｎの半導体記憶媒体専用バスインターフェースへ供給されるクロック、
７８ 第２の半導体記憶媒体専用バスインターフェースへ供給されるクロック、
８０ 第１の半導体記憶媒体専用バスインターフェースへ供給されるクロック、
８２ 共通バスインターフェースへ供給されるクロック、
９０ 半導体記憶媒体、
１１０ 共通バスインターフェースクロック供給制御信号
１２０ 第１の半導体記憶媒体専用バスインターフェースクロック供給制御信号
１３０ 第２の半導体記憶媒体専用バスインターフェースクロック供給制御信号
１４０ 共通バスインターフェースクロック供給制御信号、
５１０ ＣＰＵ、 ５３０ ＬＣＤコントローラ 、５４０ リセット回路、
５５０ プログラマブルタイマ、 ５６０ リアルタイムクロック（ＲＴＣ）、
５７０ ＤＭＡコントローラ、 ５８０ 割り込みコントローラ、
５９０ 通信制御回路、 ６００ バスコントローラ、 ６１０ Ａ／Ｄ変換器
６２０ Ｄ／Ａ変換器、 ６３０ 入力ポート、 ６４０ 出力ポート、
６５０ Ｉ／Ｏポート、 ６６０ クロック発生装置（ＰＬＬ）、
６７０ プリスケーラ、 ６８０ 各種バス、 ６９０ 各種ピン、
７００ マイクロコンピュータ、 ７１０ ＲＯＭ、 ７２０ ＲＡＭ、
７３０ ＭＭＵ、 ７４０ クロック供給制御回路、 ８００ 電子機器
【発明の属する技術分野】
本発明は、半導体装置、半導体回路、電子機器及びクロック供給制御方法に関する。
【０００２】
【背景技術】
ＳＲＡＭやＳＤＲＡＭ等の半導体記憶媒体へのアクセスを行う半導体装置では電源ＯＮ状態においてＣＰＵ等のバスマスタには常にクロックが供給されていた。
【０００３】
【特許文献１】
特開平９−８３２４７号公報
【０００４】
【発明が解決しようとする課題】
このため、例えば低速な半導体記憶媒体アクセス待ち状態のＣＰＵにもクロックが供給され、無駄に電力が消費されてしまっていた。
【０００５】
本発明は以上のような問題点に鑑みてなされたものであり、半導体記憶媒体へのアクセスを行う半導体装置の消費電力の削減を目的とする。
【０００６】
【課題を解決するための手段】
（１）本発明は、半導体記憶媒体へのアクセスを行う半導体装置であって、
バスマスタとして機能する所与のバスマスタブロックと、
所与のバスマスタブロックから半導体記憶媒体へのアクセス要求に基づき、半導体記憶媒体のアクセス制御を行うバスインタフェースブロックと、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づきバスマスタブロックへのクロックの供給の有無を制御するクロック供給制御回路とを含み、
前記クロック供給制御回路は、
アクセス状況情報に基づき、バスインタフェースがＢＵＳＹ状態であると判断した場合にはバスマスタブロックへのクロックの供給をストップさせるための制御及びバスインタフェースがＢＵＳＹ状態でないと判断した場合にはバスマスタブロックへクロックを供給させるための制御の少なくとも一方を行う回路を含むことを特徴とする。
（２）本発明は、バスマスタとして機能する所与のバスマスタブロックへのクロックの供給の有無を制御する半導体回路であって、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づき、所与のバスマスタブロックへのクロックの供給の有無を指示するためのバスマスタクロック供給制御信号を生成する制御信号生成回路と、
前記バスマスタクロック供給制御信号に基づき、クロック発振器から発振されたクロックの所与のバスマスタブロックへの供給の有無を制御する制御回路とを含み、
前記制御信号生成回路は、
アクセス状況情報がアクセス実行中で有ることを示している場合には、バスマスタクロック供給制御信号をディセーブルにし、
前記制御回路は、
バスマスタクロック供給信号がディセーブルである場合には、クロック発振器から発振されたクロックが所与のバスマスタブロックへ供給されないように制御する回路を含むことを特徴とする。
（３）本発明の電子機器は、
上記のいずれかに記載の半導体装置又は上記いずれかに記載の半導体回路を含む半導体装置と、
入力情報を受け付ける手段と、
入力情報に基づき前記情報処理装置により処理された結果を出力するため手段と、
を含むことを特徴とする。
（４）本発明は、半導体装置におけるバスマスタブロックへのクロックの供給の有無を制御するクロック供給制御方法であって、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づき、所与のバスマスタブロックへのクロックの供給の有無を指示するためのバスマスタクロック供給制御信号を生成するステップと、
前記バスマスタクロック供給制御信号に基づき、クロック発振器から発振されたクロックの所与のバスマスタブロックへの供給の有無を制御するステップとを含み、
アクセス状況情報がアクセス実行中で有ることを示している場合には、バスマスタクロック供給制御信号をディセーブルにし、
バスマスタクロック供給信号がディセーブルである場合には、クロック発振器から発振されたクロックが所与のバスマスタブロックへ供給されないように制御することを特徴とする。
【０００７】
【発明の実施の形態】
１．本実施の形態の特徴
（１）本実施の形態は、半導体記憶媒体へのアクセスを行う半導体装置であって、
バスマスタとして機能する所与のバスマスタブロックと、
所与のバスマスタブロックから半導体記憶媒体へのアクセス要求に基づき、半導体記憶媒体のアクセス制御を行うバスインタフェースブロックと、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づきバスマスタブロックへのクロックの供給の有無を制御するクロック供給制御回路とを含み、
前記クロック供給制御回路は、
アクセス状況情報に基づき、バスインタフェースがＢＵＳＹ状態であると判断した場合にはバスマスタブロックへのクロックの供給をストップさせるための制御及びバスインタフェースがＢＵＳＹ状態でないと判断した場合にはバスマスタブロックへクロックを供給させるための制御の少なくとも一方を行う回路を含むことを特徴とする。
【０００８】
バスマスタとして機能する所与のバスマスタブロックとは、例えばＣＰＵ、高速ＳＲＡＭ、ＭＭＵ、キャッシュ、ＤＭＡ等がある。
【０００９】
アクセス状況情報に基づきバスインターフェースがＢＵＳＹ状態であると判断した場合にはバスマスタブロックへのクロックの供給の有無を制御するためのバスマスタクロック制御信号をディセーブルにし、バスマスタクロック制御信号がディセーブルである場合にはバスマスタへのクロックの供給をストップさせるようにしてもよい。
【００１０】
ここでアクセス状況情報として、例えばバスマスタが出力するリクエスト信号や、バスインターフェースが出力するＢＵＳＹ信号や、バスインターフェースが出力するバリット信号（アクセスしたデータの送信期間にバリット信号がたつとする）等を用いるようにしてもよい。
【００１１】
例えばＢＵＳＹ信号を用いてバスインタフェースがＢＵＳＹ状態にあるか否か判断するようにしてもよい。
【００１２】
本実施の形態によれば、バスインターフェースがＢＵＳＹ状態で有る場合には、ＣＰＵ、高速ＳＲＡＭ、ＭＭＵ、キャッシュ、ＤＭＡＣ等のバスマスタへのクロックの供給をストップすることが出来る。このため半導体記憶媒体のアクセス待ちの状態に有るバスマスタへのクロックの供給を停止して低パワー化を図り、消費電力の無駄防止を図ることが出来る。
【００１３】
（２）本実施の形態の半導体記憶装置は、
前記クロック供給制御回路は、
所与のバスマスタブロックの出力するリクエスト要求の終了後に所与のバスマスタブロックへのクロックの供給をストップさせる処理を行うことを特徴とする。
【００１４】
バスマスタブロックのリクエスト要求の終了後とは、バスマスタブロック出力するリクエスト信号がリクエスト要求を下げた場合（例えばリクエスト信号がＨレベルからＬレベルに変化した場合）等である。
【００１５】
またバスマスタブロックのリクエスト要求の終了後にバスマスタブロックに供給するクロックを停止させるとは、例えばバスマスタブロックのリクエスト要求の終了を検出してから（例えばリクエスト信号がＨレベルからＬレベルに変化したのを検出してから）バスマスタブロックへのクロックの供給をストップさせる場合でもよいし、またバスインタフェースブロックが非ＢＵＳＹ状態（アイドル状態）からＢＵＳＹ状態に変化してから又は変化後少なくとも１クロック経過してから（この間にバスマスタブロックのリクエスト要求が終了する）バスマスタブロックへのクロックの供給をストップさせる場合でもよい。
【００１６】
本実施の形態によれば、所与のバスマスタブロックの出力するリクエスト要求の終了後に所与のバスマスタブロックへのクロックの供給をストップさせることができるので、バスマスタがリクエストを下げる前にバスマスタへのクロックがストップされる自体を防止することが出来る。
【００１７】
（３）本実施の形態は、バスマスタとして機能する所与のバスマスタブロックへのクロックの供給の有無を制御する半導体回路であって、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づき、所与のバスマスタブロックへのクロックの供給の有無を指示するためのバスマスタクロック供給制御信号を生成する制御信号生成回路と、
前記バスマスタクロック供給制御信号に基づき、クロック発振器から発振されたクロックの所与のバスマスタブロックへの供給の有無を制御する制御回路とを含み、
前記制御信号生成回路は、
アクセス状況情報がアクセス実行中で有ることを示している場合には、バスマスタクロック供給制御信号をディセーブルにし、
前記制御回路は、
バスマスタクロック供給信号がディセーブルである場合には、クロック発振器から発振されたクロックが所与のバスマスタブロックへ供給されないように制御する回路を含むことを特徴とする。
【００１８】
アクセス実行中とは、少なくともバスインターフェースが半導体記憶媒体にアクセスを行っている期間（例えばバスインターフェースがＢＵＳＹ状態にある期間）を含む。
【００１９】
ここでアクセス状況情報として、例えばバスマスタが出力するリクエスト信号や、バスインターフェースが出力するＢＵＳＹ信号や、バスインターフェースが出力するバリット信号（アクセスしたデータの送信期間にバリット信号がたつとする）等を用いるようにしてもよい。
【００２０】
例えばＢＵＳＹ信号を用いてバスインタフェースがＢＵＳＹ状態にあるか否か判断するようにしてもよい。
【００２１】
本実施の形態によれば、半導体記憶媒体アクセス中である場合には、ＣＰＵ、高速ＳＲＡＭ、ＭＭＵ、キャッシュ、ＤＭＡ等等のバスマスタへのクロックの供給をストップすることが出来るの。このため半導体記憶媒体のアクセス待ちの状態に有るバスマスタへのクロックの供給を停止して低パワー化を図り、消費電力の無駄防止を図ることが出来る。
【００２２】
（４）本実施の形態の半導体記憶装置は、
前記制御信号生成回路は、
所与のバスマスタブロックの出力するリクエスト要求の終了後にバスマスタクロック供給信号をディセーブルにすることを特徴とする。
【００２３】
バスマスタブロックのリクエスト要求の終了後とは、バスマスタブロック出力するリクエスト信号がリクエスト要求を下げた場合（例えばリクエスト信号がＨレベルからＬレベルに変化した場合）等である。
【００２４】
またバスマスタブロックのリクエスト要求の終了後にバスマスタブロックに供給するクロックを停止させるとは、例えばバスマスタブロックのリクエスト要求の終了を検出してから（例えばリクエスト信号がＨレベルからＬレベルに変化したのを検出してから）バスマスタブロックへのクロックの供給をストップさせる場合でもよいし、またバスインタフェースブロックが非ＢＵＳＹ状態（アイドル状態）からＢＵＳＹ状態に変化してから又は変化後少なくとも１クロック経過してから（この間にバスマスタブロックのリクエスト要求が終了する）バスマスタブロックへのクロックの供給をストップさせる場合でもよい。
【００２５】
本実施の形態によれば、所与のバスマスタブロックの出力するリクエスト要求の終了後に所与のバスマスタブロックへのクロックの供給をストップさせることができるので、バスマスタがリクエストを下げる前にバスマスタへのクロックがストップされる自体を防止することが出来る。
【００２６】
（５）本実施の形態の電子機器は、
上記のいずれかに記載の半導体装置又は上記いずれかに記載の半導体回路を含む半導体装置と、
入力情報を受け付ける手段と、
入力情報に基づき前記情報処理装置により処理された結果を出力するため手段と、
を含むことを特徴とする。
【００２７】
（６）本実施の形態は、半導体装置におけるバスマスタブロックへのクロックの供給の有無を制御するクロック供給制御方法であって、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づき、所与のバスマスタブロックへのクロックの供給の有無を指示するためのバスマスタクロック供給制御信号を生成するステップと、
前記バスマスタクロック供給制御信号に基づき、クロック発振器から発振されたクロックの所与のバスマスタブロックへの供給の有無を制御するステップとを含み、
アクセス状況情報がアクセス実行中で有ることを示している場合には、バスマスタクロック供給制御信号をディセーブルにし、
バスマスタクロック供給信号がディセーブルである場合には、クロック発振器から発振されたクロックが所与のバスマスタブロックへ供給されないように制御することを特徴とする。
【００２８】
（７）本実施の形態のクロック供給制御方法は、
所与のバスマスタブロックの出力するリクエスト要求の終了後にバスマスタクロック供給信号をディセーブルにすることを特徴とする。
【００２９】
以下、本実施の形態の好適な実施形態について図面を用いて詳細に説明する。
【００３０】
（８）本実施の形態は、半導体記憶媒体へのアクセスを行う半導体装置であって、
バスマスタとして機能する所与のバスマスタブロックと、
所与のバスマスタブロックから半導体記憶媒体へのアクセス要求に基づき、半導体記憶媒体のアクセス制御を行うバスインタフェースブロックと、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づきバスインターフェースブロックへのクロックの供給の有無を制御するクロック供給制御回路とを含み、
前記クロック供給制御回路は、
アクセス状況情報に基づき、アクセス実行中でないと判断した場合にはバスインターフェースブロックへのクロックの供給をストップさせるための制御及びバスインタフェースがアクセス実行中であると判断した場合にはバスインターフェースブロックへクロックを供給させるための制御の少なくとも一方を行う回路を含むことを特徴とする。
【００３１】
バスマスタとして機能する所与のバスマスタブロックとは、例えばＣＰＵ、高速ＳＲＡＭ、ＭＭＵ、キャッシュ、ＤＭＡ等がある。
【００３２】
アクセス状況情報に基づきアクセス実行中でないと判断した場合にはバスインターフェースブロックへのクロックの供給の有無を制御するためのバスインターフェースクロック制御信号をディセーブルにし、バスインターフェースクロック制御信号がディセーブルで有る場合にはバスインターフェースへのクロックの供給をストップさせるようにしてもよい。
【００３３】
ここでアクセス状況情報として、例えばバスマスタが出力するリクエスト信号や、バスインターフェースが出力するＢＵＳＹ信号や、バスインターフェースが出力するバリット信号（アクセスしたデータの送信期間にバリット信号がたつとする）等を用いるようにしてもよい。
【００３４】
例えばＢＵＳＹ信号及びリクエスト信号を用いてリクエスト中またはＢＵＳＹ状態にある場合をアクセス実行中であると判断してもよいし、ＢＵＳＹ信号及びリクエスト信号及びバリット信号を用いてリクエスト中またはＢＵＳＹ状態またはバリット中にある場合をアクセス実行中であると判断してもよい。
【００３５】
本実施の形態によれば、アクセス実行中である場合には、バスインターフェースへのクロックの供給をストップすることが出来る。このためアイドル状態に有るバスインターフェースへのクロックの供給を停止して低パワー化を図り、消費電力の無駄防止を図ることが出来る。
【００３６】
（９）本実施の形態の半導体記憶装置は、
前記バスインタフェースブロックは、
異なる半導体記憶媒体へのアクセス実行時に共通してアクセス制御に必要な動作を行う共通バスインタフェースブロックと、
所定の半導体記憶媒体へのアクセス実行時にのみアクセス制御に必要な動作を行う専用バスインタフェースブロックとを含み、
前記クロック供給制御回路は、
どの半導体記憶媒体に対しアクセス実行対象であるかを示すアクセス媒体情報に基づきアクセス実行対象でない半導体記憶媒体を検出し、アクセス実行対象でない半導体記憶媒体の専用バスインターフェースブロックへのクロックの供給をストップさせ、共通バスインタフェースブロックと、アクセス実行対象である半導体記憶媒体の専用バスインターフェースブロックにクロックが供給されるように制御することを特徴とする。
【００３７】
本実施の形態によればバスインターフェースがアクセス実行中であっても、アクセス実行対象でない半導体記憶媒体の専用バスインターフェースブロックへのクロックの供給をストップさせることができるので、よりきめ細かく消費電力の削減を図ることが出来る。
【００３８】
（１０）本実施の形態の半導体記憶装置は、
前記クロック供給制御回路は、
バスインターフェースブロックの出力するバリット信号終了後にバスインターフェースブロックへのクロックの供給をストップさせる処理を行うことを特徴とする。
【００３９】
バスインターフェースブロックの出力するバリット信号終了後とは、バスインターフェースブロック出力するバリット信号が例えばＨレベルからＬレベルに変化した場合等である。
【００４０】
バスインターフェースブロックの出力するバリット信号終了後にバスインターフェースブロックに供給するクロックをストップさせるとは、例えばバスインターフェースブロックがバリット信号を出力したのを検出してからバスインターフェースブロックに供給するクロックを停止させるようにしてもよいし、またバスインターフェースブロックがＢＵＳＹ状態から非ＢＵＳＹ状態に変化してから（ＢＵＳＹ信号がＨレベルからＬレベルに変化してから）又は変化後少なくとも１クロック以上経過してから（この間にバスインターフェースブロックがバリット信号を出力する）バスインターフェースブロックに供給するクロックを停止させる場合でもよい。
【００４１】
このようにすることでバスインターフェースがバリット信号をさげるまでバスインターフェースブロックにクロックを供給することが出来る。
【００４２】
（１１）本実施の形態は、バスマスタブロックから半導体記憶媒体へのアクセス要求に基づき、半導体記憶媒体のアクセス制御を行うバスインタフェースブロックへのクロックの供給の有無を制御する半導体回路であって、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づき、所与のバスインタフェースブロックへのクロックの供給の有無を指示するためのバスインタフェースクロック供給制御信号を生成する制御信号生成回路と、
前記バスインタフェースクロック供給制御信号に基づき、クロック発振器から発振されたクロックの所与のバスインタフェースブロックへの供給の有無を制御する制御回路とを含み、
前記制御信号生成回路は、
アクセス状況情報がアクセス実行中でないことを示している場合には、バスインタフェースクロック供給制御信号をディセーブルにし、
前記制御回路は、
バスインタフェースクロック供給信号がディセーブルである場合には、クロック発振器から発振されたクロックがバスインタフェースブロックへ供給されないように制御する回路を含むことを特徴とする。
【００４３】
アクセス実行中とは、少なくともバスインターフェースが半導体記憶媒体にアクセスを行っている期間（例えばバスインターフェースがＢＵＳＹ状態にある期間）を含む。
【００４４】
ここでアクセス状況情報として、例えばバスマスタが出力するリクエスト信号や、バスインターフェースが出力するＢＵＳＹ信号や、バスインターフェースが出力するバリット信号（アクセスしたデータの送信期間にバリット信号がたつとする）等を用いるようにしてもよい。
【００４５】
例えばＢＵＳＹ信号及びリクエスト信号を用いてリクエスト中またはＢＵＳＹ状態にある場合をアクセス実行中であると判断してもよいし、ＢＵＳＹ信号及びリクエスト信号及びバリット信号を用いてリクエスト中またはＢＵＳＹ状態またはバリット中にある場合をアクセス実行中であると判断してもよい。
【００４６】
本実施の形態によれば、アクセス実行中である場合には、バスインターフェースへのクロックの供給をストップすることが出来る。このためアイドル状態に有るバスインターフェースへのクロックの供給を停止して低パワー化を図り、消費電力の無駄防止を図ることが出来る。
【００４７】
（１２）本実施の形態の半導体回路は、
前記バスインタフェースブロックは、
異なる半導体記憶媒体へのアクセス実行時に共通してアクセス制御に必要な動作を行う共通バスインタフェースブロックと、
所定の半導体記憶媒体へのアクセス実行時にのみアクセス制御に必要な動作を行う専用バスインタフェースブロックとを含み、
前記制御信号生成回路は、
バスインタフェースブロックがどの半導体記憶媒体がアクセス実行対象であるかを示すアクセス媒体情報に基づきアクセス実行対象でない半導体記憶媒体を検出し、アクセス実行対象でない半導体記憶媒体の専用バスインタフェースブロックへの専用バスインタフェースクロック供給信号をディセーブルにし、
前記制御回路は、
専用バスインタフェースクロック供給信号がディセーブルである場合には、クロック発振器から発振されたクロックがアクセス実行対象でない半導体記憶媒体の専用バスインタフェースブロックへ供給されないように制御する回路を含むことを特徴とする。
【００４８】
本実施の形態によればバスインターフェースがアクセス実行中であっても、アクセス実行対象でない半導体記憶媒体の専用バスインターフェースブロックへのクロックの供給をストップさせることができるので、よりきめ細かく消費電力の削減を図ることが出来る。
【００４９】
（１３）本実施の形態の半導体回路は、
前記御信号生成回路は、
バスインターフェースブロックからのバリット信号終了後に専用バスインタフェースクロック供給信号をディセーブルにすることを特徴とする。
【００５０】
バスインターフェースブロックの出力するバリット信号終了後とは、バスインターフェースブロック出力するバリット信号が例えばＨレベルからＬレベルに変化した場合等である。
【００５１】
バスインターフェースブロックの出力するバリット信号終了後にバスインターフェースブロックに供給するクロックをストップさせるとは、例えばバスインターフェースブロックがバリット信号を出力したのを検出してからバスインターフェースブロックに供給するクロックを停止させるようにしてもよいし、またバスインターフェースブロックがＢＵＳＹ状態から非ＢＵＳＹ状態に変化してから（ＢＵＳＹ信号がＨレベルからＬレベルに変化してから）又は変化後少なくとも１クロック以上経過してから（この間にバスインターフェースブロックがバリット信号を出力する）バスインターフェースブロックに供給するクロックを停止させる場合でもよい。
【００５２】
このようにすることでバスインターフェースがバリット信号をさげるまでバスインターフェースブロックにクロックを供給することが出来る。
【００５３】
（１４）本実施の形態は、上記のいずれかに記載の半導体装置又は上記のいずれかに記載の半導体回路を含む半導体装置と、
入力情報を受け付ける手段と、
入力情報に基づき前記情報処理装置により処理された結果を出力するため手段と、
を含むことを特徴とする。
【００５４】
（１５）本実施の形態は、半導体装置におけるバスインタフェースブロックへのクロックの供給の有無を制御するクロック供給制御方法であって、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づき、所与のバスインタフェースブロックへのクロックの供給の有無を指示するためのバスインタフェースクロック供給制御信号を生成するステップと、
前記バスインタフェースクロック供給制御信号に基づき、クロック発振器から発振されたクロックの所与のバスインタフェースブロックへの供給の有無を制御するステップとを含み、
アクセス状況情報がアクセス実行中でないことを示している場合には、バスインタフェースクロック供給制御信号をディセーブルにし、
バスインタフェースクロック供給信号がディセーブルである場合には、クロック発振器から発振されたクロックがバスインタフェースブロックへ供給されないように制御することを特徴とする。
【００５５】
（１６）本実施の形態のクロック供給制御方法は、
前記バスインタフェースブロックは、
異なる半導体記憶媒体へのアクセス実行時に共通してアクセス制御に必要な動作を行う共通バスインタフェースブロックと、
所定の半導体記憶媒体へのアクセス実行時にのみアクセス制御に必要な動作を行う専用バスインタフェースブロックとを含み、
バスインタフェースブロックがどの半導体記憶媒体がアクセス実行対象であるかを示すアクセス媒体情報に基づきアクセス実行対象でない半導体記憶媒体を検出し、アクセス実行対象でない半導体記憶媒体の専用バスインタフェースブロックへの専用バスインタフェースクロック供給信号をディセーブルにし、
専用バスインタフェースクロック供給信号がディセーブルである場合には、クロック発振器から発振されたクロックがアクセス実行対象でない半導体記憶媒体の専用バスインタフェースブロックへ供給されないように制御することを特徴とする。
【００５６】
（１７）本実施の形態のクロック供給制御方法は、
バスインターフェースブロックからのバリット信号終了後に専用バスインタフェースクロック供給信号をディセーブルにすることを特徴とする。
【００５７】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００５８】
２．半導体回路、半導体装置
図１は、本実施の形態の半導体装置、半導体回路の一例について説明するための図である。
【００５９】
本実施の形態の半導体装置１０は、外部又は内部の半導体記憶媒体９０（例えばＳＲＡＭ（Static Random Access Memory）９２，ＳＤＲＡＭ（Static Random Access Memory）９４，ＲＯＭ（Read Only Memory）９６等）へのアクセスを行う半導体装置である。
【００６０】
本実施の形態の半導体装置１０は、バスマスタ２０として機能する所与のバスマスタブロック２０（例えばＣＰＵ（広義には、処理回路）２２、高速ＳＲＡＭ２４、ＭＭＵ（Memory Management Unit）２６、キャッシュ２８，ＤＭＡＣ（Direct Memory Access Controller）３０の少なくとも一つ）を含む。
【００６１】
また本実施の形態の半導体装置１０は、所与のバスマスタブロック２０から半導体記憶媒体へのアクセス要求に基づき、半導体記憶媒体のアクセス制御を行うバスインタフェース４０をふくむ。
【００６２】
また本実施の形態の半導体装置１０は、クロック供給制御回路７０を含む。クロック供給制御回路７０は、半導体記憶媒体９０に対するアクセス状況を示すアクセス状況情報（例えばＢＵＳＹ情報５０，リクエスト信号３４、バリット信号５４の少なくとも一つ）がアクセス実行中で有ることを示している場合にはバスマスタブロック２０へのクロック３２の供給をストップさせる処理を行うようにしてもよい。
【００６３】
またクロック供給制御回路７０は、アクセス状況情報（例えばＢＵＳＹ情報５０，リクエスト信号３４、バリット信号５４の少なくとも一つ）がアクセス実行中でないことを示している場合にはバスインタフェースブロック４０へのクロック７６，７８，８０，８２の供給をストップさせる処理を行うようにしてもよい。
【００６４】
またクロック供給制御回路７０は、バスマスタとして機能する所与のバスマスタブロックへ２０（例えばＣＰＵ２２、高速ＳＲＡＭ２４、ＭＭＵ２６、キャッシュ２８，ＤＭＡ３０の少なくとも一つ）へのクロックの供給、停止を制御する本実施の形態の半導体回路として機能する。
【００６５】
本実施の形態の半導体回路７０は、制御信号生成回路７２を含む。制御信号生成回路７２は、半導体記憶媒体９０（例えばＳＲＡＭ９２，ＳＤＲＡＭ９４，ＲＯＭ９６等）に対するアクセス状況を示すアクセス状況情報に基づき、所与のバスマスタブロックへのクロックの供給又は停止を指示するためのクロック供給制御信号を生成する。
【００６６】
本実施の形態の半導体回路７０は、制御回路７４を含む。制御回路７４は、クロック供給制御信号に基づき、クロック発振器６０から発振されたクロックの所与のバスマスタブロック２０への供給又は停止を制御する。
【００６７】
ここで前記制御信号生成回路７２は、アクセス状況情報がアクセス実行中で有ることを示している場合には、バスマスタクロック供給制御信号をディセーブルにし、前記制御回路７４は、バスマスタクロック供給信号がディセーブルである場合には、クロック発振器から発振されたクロックが所与のバスマスタブロックへ供給されないように制御する回路を含むようにしてもよい。
【００６８】
また、制御信号生成回路７２は、アクセス状況情報がアクセス実行中でないことを示している場合には、バスマスタクロック供給制御信号をイネーブルにし、前記制御回路７４は、バスマスタクロック供給信号がイネーブルである場合には、クロック発振器から発振されたクロックが所与のバスマスタブロックへ供給されるように制御する回路を含むようにしてもよい。
【００６９】
バスインタフェース４０は、異なる半導体記憶媒体へのアクセス実行時に共通してアクセス制御に必要な動作を行う共通バスインタフェースブロック４２と、所定の半導体記憶媒体へのアクセス実行時にのみアクセス制御に必要な動作を行う専用バスインタフェースブロック４４，４６，・・とを含むように構成してもよい。
【００７０】
この場合クロック供給制御回路７０は、バスインタフェースブロックがどの半導体記憶媒体がアクセス実行対象であるかを示すアクセス媒体情報５２に基づきアクセス実行対象でない半導体記憶媒体を検出し、アクセス実行対象でない半導体記憶媒体の専用バスインターフェースブロックへのクロックの供給をストップさせ、共通バスインタフェースブロック４２と、アクセス実行対象である半導体記憶媒体の専用バスインターフェースブロックにクロックが供給されるように制御するようにしてもよい。
【００７１】
例えば制御信号生成回路７２が、バスインタフェースブロックがどの半導体記憶媒体に対しアクセス実行対象であるかを示すアクセス媒体情報５２に基づきアクセス実行対象でない半導体記憶媒体を検出し、アクセス実行対象でない半導体記憶媒体の専用バスインタフェースクロック供給制御信号をディセーブルにし、前記制御回路７４は、専用バスインタフェースクロック供給信号がディセーブルである場合には、クロック発振器から発振されたクロックがアクセス実行中でない半導体記憶媒体の専用バスインタフェースブロックへ供給されないように制御するようにしてもよい。
【００７２】
図２は本実施の形態の制御信号生成回路７２の構成の一例について説明するための図である。また図３は図２の各信号のタイミングチャート図である。
【００７３】
３４はバスマスタ９０（例えばＣＰＵ２２やキャッシュ２４やＭＭＵ２６やＤＭＡＣ３０）からバスインターフェースに対し出力される半導体記憶媒体アクセス（リード／ライト）のリクエスト信号である。
【００７４】
５０はＢＵＳＹ情報であり、ここではバスインターフェースのＢＵＳＹ状態／アイドル状態を示す情報である１ビットの情報を使用する。
【００７５】
５２はアクセス媒体情報であり、アクセス実行状態にある半導体記憶媒体を特定するための情報であり、ここでは２ビットの情報を使用する。例えば’００’であれば第１の半導体記憶媒体（例えばＳＲＡＭ）、’０１’であれば第２の半導体記憶媒体（例えばＳＤＲＡＭ）、・・等対応づけておくことが出来る。
【００７６】
５４はバリット信号であり、バスインターフェースがアクセスしたデータをバス上で送信する際にたてる信号である。
【００７７】
共通バスインターフェースクロック供給制御信号１１０は、共通バスインターフェースへのクロックの供給又は停止を指示するための信号である。
【００７８】
第１の半導体記憶媒体専用バスインターフェースクロック供給制御信号１２０は、第１の半導体記憶媒体専用バスインターフェースへのクロックの供給又は停止を指示するための信号である。
【００７９】
第２の半導体記憶媒体専用バスインターフェースクロック供給制御信号１３０は、第２の半導体記憶媒体専用バスインターフェースへのクロックの供給又は停止を指示するための信号である。
【００８０】
バスマスタクロック供給制御信号１４０は、バスマスタとして機能するＣＰＵやＭＭＵやキャッシュ等へのクロックの供給又は停止を指示するための信号である。
【００８１】
制御信号生成回路７２は、第１のＯＲ回路１８０を含む。第１のＯＲ回路１８０は、リクエスト信号４３と第２のＯＲ回路１８８の出力信号１８９のＯＲ条件をとって共通バスインターフェースクロック供給制御信号を出力する。
【００８２】
制御信号生成回路７２は、第２のＯＲ回路１８８を含む。第２のＯＲ回路１８８は、バリット信号５４とＢＵＳＹ情報（信号）のＯＲ条件をとって出力信号１９０を生成する。
【００８３】
制御信号生成回路７２は、第３のＯＲ回路１８２を含む。第３のＯＲ回路１８２は、リクエスト信号４３と第１のＡＮＤ回路１９０の出力信号１９１のＯＲ条件をとって第１の半導体記憶媒体クロック供給制御信号１２０を生成する。
【００８４】
制御信号生成回路７２は、第４のＯＲ回路１８４を含む。第４のＯＲ回路１８４は、リクエスト信号４３と第２のＡＮＤ回路１９２の出力信号１９３のＯＲ条件をとって第２の半導体記憶媒体クロック供給制御信号１３０を生成する。
【００８５】
制御信号生成回路７２は、第１のＡＮＤ回路１９０を含む。第１のＡＮＤ回路１９０は、第２のＯＲ回路１８８の出力信号１８９と第１の比較回路１９４の出力信号１８５のＡＮＤ条件で出力信号１９１を生成する。
【００８６】
制御信号生成回路７２は、第２のＡＮＤ回路１９２を含む。第２のＡＮＤ回路１９２は、第２のＯＲ回路１８８の出力信号１８９と第２の比較回路１９６の出力信号１８７のＡＮＤ条件で出力信号１９３を生成する。
【００８７】
制御信号生成回路７２は、インバータ回路１８６を含む。インバータ回路１８６は、ＢＵＳＹ情報（信号）のＮＯＴ条件をとってバスマスタクロック供給制御信号１４０を生成する。
【００８８】
本実施の形態によれば、バスマスタのリクエスト中（図３の３１０参照）又はバスインターフェースがＢＵＳＹ状態（図３の３２０参照）又はバスインターフェースがバリット信号出力中（図３の３３０参照）は共通バスインターフェース供給制御信号がイネーブル（Ｈレベル）（図３の３４０参照）になるため、共通バスインターフェースにクロックを供給することが出来る（図３の３５０参照）。
【００８９】
またバスマスタのリクエスト中又はバスインターフェースがＢＵＳＹ状態又はバスインターフェースがバリット信号出力中のいずれでもない場合は共通バスインターフェース供給制御信号をディセーブル（Ｌレベル）にして、共通バスインターフェースへのクロックの供給をストップするようにしてもよい。
【００９０】
またバスマスタのリクエスト中（図３の３１０参照）及びバスインターフェースがＢＵＳＹ状態（図３の３２０参照）及びバスインターフェースがバリット信号出力中（図３の３３０参照）に、アクセス実行対象となっている半導体記憶媒体の専用バスインターフェース供給制御信号がＯＮ（例えばＨ）（図３の３６０参照）になるため、アクセス実行対象となっている半導体記憶媒体の専用バスインターフェースにクロックを供給することが出来る（図３の３６０参照）。
【００９１】
またアクセス実行対象となっていない半導体記憶媒体の専用バスインターフェース供給制御信号をディセーブル（Ｌレベル）にすることで、アクセス実行対象となっている半導体記憶媒体の専用バスインターフェースへのクロックの供給をストップするようにしてもよい。
【００９２】
また本実施の形態によれば、バスインターフェースがＢＵＳＹ状態でない期間（図３の３８０、３８２参照）はバスマスタ供給制御信号がディセーブル（Ｈレベル）（図３の３９０、３９２参照）になるため、バスマスタにクロックを供給することが出来る（図３の４００、４０２参照）。
【００９３】
また、バスインターフェースがＢＵＳＹ状態である期間はバスマスタ供給制御信号をディセーブル（Ｌレベル）にして、バスマスタへクロック供給をストップするようにしてもよい。
【００９４】
なお例えばバスマスタからのリクエスト信号がＨレベルになったら、一旦バスインターフェースブロックに属するすべてのブロックのバスインターフェースクロック供給制御信号をイネーブル（Ｈレベル）にするようにしてもよい。このようにするとアクセス実行対象以外の半導体記憶媒体の専用バスインターフェースクロック供給制御信号もイネーブル（Ｈレベル）（図３の４１０参照）、リクエスト要求に素早く対応出来るという効果がある。
【００９５】
図４は本実施の形態の制御回路７４の構成の一例について説明するための図である。また図５は図４の各信号のタイミングチャート図である。
【００９６】
制御回路７４は、バスマスタ用制御回路２１０を含む。バスマスタ用制御回路２１０は、バスマスタクロック供給制御信号１４０及びクロック発振器が発振したクロック６２に基づき、ＣＰＵ等のバスマスタブロック２０へのクロック３２の供給又は停止を制御する。バスマスタ用制御回路２１０は、例えばラッチ回路２１２とアンド回路２１６を含むよう構成してもよい。ここでラッチ回路２１２はバスマスタクロック供給制御信号１４０及びクロック発振器が発振したクロック６２に基づき、マスク信号２１４を生成し、アンド回路２１６はマスク信号２１４とクロック６２のアンド条件を取って、バスマスタブロック２０へ供給するクロック３２を生成するようにしてもよい（図５参照）。
【００９７】
制御回路７４は、共通バスインターフェース用制御回路２２０を含む。共通バスインターフェース用制御回路２２０は、共通バスインターフェースクロック供給制御信号１１０及びクロック発振器が発振したクロック６２に基づき、共通バスインターフェースブロック４２へのクロック８２の供給又は停止を制御する。共通バスインターフェース用制御回路２２０は、例えばラッチ回路２２２とアンド回路２２６を含むよう構成してもよい。ここでラッチ回路２２２は共通バスインターフェースクロック供給制御信号１１０及びクロック発振器が発振したクロック６２に基づき、マスク信号２２４を生成し、アンド回路２２６はマスク信号２２４とクロック６２のアンド条件を取って、共通バスインターフェースブロック４２へ供給するクロック８２を生成するようにしてもよい。
【００９８】
制御回路７４は、第１の半導体記憶媒体専用バスインターフェース用制御回路２３０を含む。第１の半導体記憶媒体専用バスインターフェース用制御回路２３０は、第１の半導体記憶媒体専用バスインターフェースクロック供給制御信号１２０及びクロック発振器が発振したクロック６２に基づき、第１の半導体記憶媒体専用バスインターフェースブロック４４へのクロック７８の供給又は停止を制御する。第１の半導体記憶媒体専用バスインターフェース用制御回路２３０は、例えばラッチ回路２３２とアンド回路２３６を含むよう構成してもよい。ここでラッチ回路２３２は第１の半導体記憶媒体専用バスインターフェースクロック供給制御信号１２０及びクロック発振器が発振したクロック６２に基づき、マスク信号２３４を生成し、アンド回路２３６はマスク信号２３４とクロック６２のアンド条件を取って、第１の半導体記憶媒体専用バスインターフェースブロック４４へ供給するクロック７８を生成するようにしてもよい。
【００９９】
制御回路７４は、第ｎの半導体記憶媒体専用バスインターフェース用制御回路２４０を含む。第ｎの半導体記憶媒体専用バスインターフェース用制御回路２４０は、第ｎの半導体記憶媒体専用バスインターフェースクロック供給制御信号１３０及びクロック発振器が発振したクロック６２に基づき、第ｎの半導体記憶媒体専用バスインターフェースブロック４８へのクロック７６の供給又は停止を制御する。第ｎの半導体記憶媒体専用バスインターフェース用制御回路２４０は、例えばラッチ回路２４２とアンド回路２４６を含むよう構成してもよい。ここでラッチ回路２４２は第ｎの半導体記憶媒体専用バスインターフェースクロック供給制御信号１３０及びクロック発振器が発振したクロック６２に基づき、マスク信号２４４を生成し、アンド回路２４６はマスク信号２４４とクロック６２のアンド条件を取って、第ｎの半導体記憶媒体専用バスインターフェースブロック４８へ供給するクロック７６を生成するようにしてもよい。
【０１００】
図６は所与のバスマスタブロックにクロックが供給される期間とバスインターフェースブロックにクロックが供給される期間について説明するための図である。
【０１０１】
同図に示すように、リクエスト信号３４がＨレベルからＬレベルに変化してからバスマスタクロック供給制御信号１４０をＬレベル（ディセーブル）にすることで、バスマスタブロックの出力するリクエスト要求の終了後に、バスマスタブロックに供給されるクロックをストップさせることが出来る。
【０１０２】
ここでバスマスタブロックのリクエスト要求の終了後とは、バスマスタブロック出力するリクエスト要求信号がリクエスト要求を下げた場合（例えばリクエスト信号３４がＨからＬに変化した場合）等である。
【０１０３】
またバスマスタブロックのリクエスト要求の終了後にバスマスタブロックに供給するクロックを停止させるためには、例えばバスマスタブロックのリクエスト要求の終了を検出してから（例えばリクエスト信号３４がＨレベルからＬレベルに変化したのを検出してから）バスマスタブロックへのクロックの供給をストップさせるようにしてもよい。
【０１０４】
またバスインタフェースブロックが非ＢＵＳＹ状態からＢＵＳＹ状態に変化してから（ＢＵＳＹ信号がＬレベルからＨレベルに変化してから）又は変化後少なくとも１クロック経過してから（この間にバスマスタブロックのリクエスト要求が終了する）バスマスタブロックへ供給するクロック３２をストップさせるようにしてもよい。
【０１０５】
このようにすることでバスマスタがリクエスト信号をさげるまで（３１２参照）バスマスタにクロックを供給することが出来る（３１０参照）。
【０１０６】
またＢＵＳＹ信号が非ＢＵＳＹ状態（アイドル状態）に有る場合やバリット信号５４がたった（ＬレベルからＨレベルに変化）するタイミングで、バスマスタクロック供給制御信号１４０をＨレベルにすることで、待ちの状態が終了したバスマスタに対してクロックを供給させることが出来る（３２０参照）。
【０１０７】
また同図に示すようにバスインターフェースブロックの出力するバリット信号５４終了後に（バリット信号がＨレベルＬレベルに変化してから）（３３０参照）、バスインターフェースロック供給制御信号１４０をＬレベル（ディセーブル）にすることで（３３２参照）、バスインターフェースブロックへのクロック８２の供給をストップさせることが出来る（３３４参照）。
【０１０８】
なおここでバスインターフェースブロックとは共通バスバスインターフェースブロックでもよいし、専用バスバスインターフェースブロックでもよい。またインターフェースクロック供給制御信号とは、共通バスバスインターフェースクロック供給制御信号でもよいし、専用バスインターフェースクロック供給制御信号でもよい。
【０１０９】
バスインターフェースブロックがバリット信号５４を出力後にバスインターフェースブロックに供給するクロックを停止させるとは、例えばバスインターフェースブロックがバリット信号５４を出力したのを検出してからバスインターフェースブロックに供給するクロックを停止させるようにしてもよいし、またバスインターフェースブロックがＢＵＳＹ状態から非ＢＵＳＹ状態に変化してから（ＢＵＳＹ信号がＨレベルからＬレベルに変化してから）又は変化後少なくとも１クロック以上経過してから（この間にバスインターフェースブロックがバリット信号を出力する）バスインターフェースブロックに供給するクロックを停止させる場合でもよい。
【０１１０】
このようにすることでバスインターフェースがバリット信号５４をさげるまで（３３０参照）バスインターフェースブロックにクロックを供給することが出来る（３３４参照）。
【０１１１】
またリクエスト信号３４がたった（ＬレベルからＨレベルに変化）タイミングで（３１４参照）、バスインターフェースクロック供給制御信号１４０をＨレベルにすることで（３５０参照）、バスインターフェースに対してクロックを供給させることが出来る（３５２参照）ので、バスマスタからのリクエスト要求に迅速に対応して動作することが出来る。
【０１１２】
３．マイクロコンピュータ
図７は、本実施の形態の半導体装置又は半導体回路を含むマイクロコンピュータのハードウエアブロック図の一例である。
【０１１３】
本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、メモリマネジメントユニット（ＭＭＵ）７３０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＭＡコントローラＦ５７０、割り込みコントローラ５８０、通信制御回路５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置６６０、プリスケーラ６７０、クロック供給制御回路７４０及びそれらを接続する各種バス６８０等、各種ピン６９０等を含む。
【０１１４】
ここでクロック供給制御回路７４０は、例えば図１〜図６で説明したような構成を有している。
【０１１５】
４．電子機器
図８に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【０１１６】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。 音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【０１１７】
ここでマイクロコンピュータ（またはＡＳＩＣ）８１０は、例えば図７で説明したような構成を有している。
【０１１８】
図９（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【０１１９】
図９（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【０１２０】
図９（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【０１２１】
なお、本実施形態を利用できる電子機器としては、図９（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる。
【０１２２】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１２３】
本実施の形態では、クロック供給制御回路が、バスマスタへのクロックの供給の有無の制御及びバスインターフェースへのクロックの供給の有無の制御の両方を行う場合を例にとり説明した、例えばいずれか一方の制御のみを行う場合でもよい。
【図面の簡単な説明】
【図１】 本実施の形態の半導体装置、半導体回路の一例について説明するための図である。
【図２】 本実施の形態の制御信号生成回路の構成の一例について説明するための図である。
【図３】 図２の各信号のタイミングチャート図である。
【図４】 本実施の形態の制御回路の構成の一例について説明するための図である。
【図５】 図４の各信号のタイミングチャート図である。
【図６】 所与のバスマスタブロックにクロックが供給される期間とバスインターフェースブロックにクロックが供給される期間について説明するための図である。
【図７】 本実施の形態の半導体装置又は半導体回路を含むマイクロコンピュータのハードウエアブロック図の一例である。
【図８】 マイクロコンピュータを含む電子機器のブロック図の一例を示す。
【図９】 図９（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
１０ 半導体装置、 ２０ バスマスタ、 ２２ ＣＰＵ、
２４ 高速ＳＲＡＭ、 ２６ ＭＭＵ、 ２８ キャッシュ、
３０ ＤＭＡＣ、 ３２ バスマスタへ供給されるクロック、
３４ リクエスト信号、４０ バスインターフェース、
４２ 共通バスインターフェース、
４４ 第１の半導体記憶媒体専用バスインターフェース、
４６ 第２の半導体記憶媒体専用バスインターフェース、
４８ 第ｎの半導体記憶媒体専用バスインターフェース、
５０ ＢＵＺＹ情報、 ５２ アクセス媒体情報、５４ バリット信号、
６０ クロック発振器、 ７０ クロック供給制御回路、
７２ 制御信号生成回路、 ７４ 制御回路、
７６ 第ｎの半導体記憶媒体専用バスインターフェースへ供給されるクロック、
７８ 第２の半導体記憶媒体専用バスインターフェースへ供給されるクロック、
８０ 第１の半導体記憶媒体専用バスインターフェースへ供給されるクロック、
８２ 共通バスインターフェースへ供給されるクロック、
９０ 半導体記憶媒体、
１１０ 共通バスインターフェースクロック供給制御信号
１２０ 第１の半導体記憶媒体専用バスインターフェースクロック供給制御信号
１３０ 第２の半導体記憶媒体専用バスインターフェースクロック供給制御信号
１４０ 共通バスインターフェースクロック供給制御信号、
５１０ ＣＰＵ、 ５３０ ＬＣＤコントローラ 、５４０ リセット回路、
５５０ プログラマブルタイマ、 ５６０ リアルタイムクロック（ＲＴＣ）、
５７０ ＤＭＡコントローラ、 ５８０ 割り込みコントローラ、
５９０ 通信制御回路、 ６００ バスコントローラ、 ６１０ Ａ／Ｄ変換器
６２０ Ｄ／Ａ変換器、 ６３０ 入力ポート、 ６４０ 出力ポート、
６５０ Ｉ／Ｏポート、 ６６０ クロック発生装置（ＰＬＬ）、
６７０ プリスケーラ、 ６８０ 各種バス、 ６９０ 各種ピン、
７００ マイクロコンピュータ、 ７１０ ＲＯＭ、 ７２０ ＲＡＭ、
７３０ ＭＭＵ、 ７４０ クロック供給制御回路、 ８００ 電子機器
Claims (7)
- 半導体記憶媒体へのアクセスを行う半導体装置であって、
バスマスタとして機能する所与のバスマスタブロックと、
所与のバスマスタブロックから半導体記憶媒体へのアクセス要求に基づき、半導体記憶媒体のアクセス制御を行い、半導体記憶媒体に対するアクセス状況を示すＢＵＳＹ信号を出力するバスインターフェースブロックと、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づきバスマスタブロックへのクロックの供給の有無を制御するクロック供給制御回路とを含み、
前記クロック供給制御回路は、
前記アクセス状況情報に基づき、バスインターフェースブロックがＢＵＳＹ状態であると判断した場合にはバスマスタブロックへのクロックの供給をストップさせるための制御及びバスインターフェースブロックがＢＵＳＹ状態でないと判断した場合にはバスマスタブロックへクロックを供給させるための制御の少なくとも一方を行う回路を含み、
前記ＢＵＳＹ信号を用いてバスインターフェースがＢＵＳＹ状態にあるか否か判断し、バスインターフェースブロックが非ＢＵＳＹ状態からＢＵＳＹ状態に変化後少なくとも１クロック経過してからバスマスタブロックへのクロックの供給をストップさせることで所与のバスマスタブロックの出力するリクエスト要求の終了後に所与のバスマスタブロックへのクロックの供給をストップさせる処理を行うことを特徴とする半導体装置。 - 請求項１において、
前記クロック供給制御回路は、
前記アクセス状況情報に基づき、バスインターフェースブロックがアクセス実行中でないと判断した場合にはバスインターフェースブロックへのクロックの供給をストップさせるための制御及びバスインターフェースブロックがアクセス実行中であると判断した場合にはバスインターフェースブロックへクロックを供給させるための制御の少なくとも一方を行う回路を含み、バスインターフェースブロックへのクロックの供給の有無を制御することを特徴とする半導体装置。 - バスマスタとして機能する所与のバスマスタブロックへのクロックの供給の有無を制御する半導体回路であって、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づき、所与のバスマスタブロックへのクロックの供給の有無を指示するためのバスマスタクロック供給制御信号を生成する制御信号生成回路と、
前記バスマスタクロック供給制御信号に基づき、クロック発振器から発振されたクロックの所与のバスマスタブロックへの供給の有無を制御する制御回路とを含み、
前記制御信号生成回路は、
前記アクセス状況情報がアクセス実行中で有ることを示している場合には、バスマスタクロック供給制御信号をディセーブルにし、
前記制御回路は、
バスマスタクロック供給制御信号がディセーブルである場合には、クロック発振器から発振されたクロックが所与のバスマスタブロックへ供給されないように制御する回路を含み、
前記制御信号生成回路は、
所与のバスマスタブロックから半導体記憶媒体へのアクセス要求に基づき、半導体記憶媒体のアクセス制御を行うバスインターフェースブロックが出力する信号であって半導体記憶媒体に対するアクセス状況を示すＢＵＳＹ信号を用いてバスインターフェースがＢＵＳＹ状態にあるか否か判断し、バスインターフェースブロックが非ＢＵＳＹ状態からＢＵＳＹ状態に変化後少なくとも１クロック経過してからバスマスタクロック供給制御信号をディセーブルにすることで所与のバスマスタブロックの出力するリクエスト要求の終了後にバスマスタクロック供給制御信号をディセーブルにすることを特徴とする半導体回路。 - バスマスタとして機能する所与のバスマスタブロックへのクロックの供給の有無を制御し、前記バスマスタブロックから半導体記憶媒体へのアクセス要求に基づき、半導体記憶媒体のアクセス制御を行うバスインターフェースブロックへのクロックの供給の有無を制御する半導体回路であって、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づき、所与のバスマスタブロックへのクロックの供給の有無を指示するためのバスマスタクロック供給制御信号を生成し、所与のバスインターフェースブロックへのクロックの供給の有無を指示するためのバスインターフェースクロック供給制御信号を生成する制御信号生成回路と、
前記バスマスタクロック供給制御信号に基づき、クロック発振器から発振されたクロックの所与のバスマスタブロックへの供給の有無を制御し、前記バスインターフェースクロック供給制御信号に基づき、クロック発振器から発振されたクロックの所与のバスインターフェースブロックへの供給の有無を制御する制御回路とを含み、
前記制御信号生成回路は、
前記アクセス状況情報がアクセス実行中で有ることを示している場合には、バスマスタクロック供給制御信号をディセーブルにし、前記アクセス状況情報がアクセス実行中でないことを示している場合には、バスインターフェースクロック供給制御信号をディセーブルにし、
前記制御回路は、
バスマスタクロック供給制御信号がディセーブルである場合には、クロック発振器から発振されたクロックが所与のバスマスタブロックへ供給されないように制御し、バスインターフェースクロック供給制御信号がディセーブルである場合には、クロック発振器から発振されたクロックがバスインターフェースブロックへ供給されないように制御する回路を含み、
前記制御信号生成回路は、
バスインターフェースブロックが出力する信号であって半導体記憶媒体に対するアクセス状況を示すＢＵＳＹ信号を用いてバスインターフェースがＢＵＳＹ状態にあるか否か判断し、バスインターフェースブロックが非ＢＵＳＹ状態からＢＵＳＹ状態に変化後少なくとも１クロック経過してからバスマスタクロック供給制御信号をディセーブルにすることで所与のバスマスタブロックの出力するリクエスト要求の終了後にバスマスタクロック供給制御信号をディセーブルにすることを特徴とする半導体回路。 - 請求項１乃至２のいずれかに記載の半導体装置又は請求項３乃至４のいずれかに記載の半導体回路を含む半導体装置と、
入力情報を受け付ける手段と、
入力情報に基づき前記情報処理装置により処理された結果を出力するため手段と、
を含むことを特徴とする電子機器。 - 半導体装置におけるバスマスタブロックへのクロックの供給の有無を制御するクロック供給制御方法であって、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づき、所与のバスマスタブロックへのクロックの供給の有無を指示するためのバスマスタクロック供給制御信号を生成するバスマスタクロック供給制御信号生成ステップと、
前記バスマスタクロック供給制御信号に基づき、クロック発振器から発振されたクロックの所与のバスマスタブロックへの供給の有無を制御するバスマスタクロック供給制御ステップとを含み、
前記バスマスタクロック供給制御信号生成ステップは、
前記アクセス状況情報がアクセス実行中で有ることを示している場合には、バスマスタクロック供給制御信号をディセーブルにし、
前記バスマスタクロック供給制御ステップは、
バスマスタクロック供給制御信号がディセーブルである場合には、クロック発振器から発振されたクロックが所与のバスマスタブロックへ供給されないように制御し、
前記バスマスタクロック供給制御信号生成ステップは、
所与のバスマスタブロックから半導体記憶媒体へのアクセス要求に基づき、半導体記憶媒体のアクセス制御を行うバスインターフェースブロックが出力する信号であって半導体記憶媒体に対するアクセス状況を示すＢＵＳＹ信号を用いてバスインターフェースがＢＵＳＹ状態にあるか否か判断し、バスインターフェースブロックが非ＢＵＳＹ状態からＢＵＳＹ状態に変化後少なくとも１クロック経過してからバスマスタクロック供給制御信号をディセーブルにすることで所与のバスマスタブロックの出力するリクエスト要求の終了後にバスマスタクロック供給制御信号をディセーブルにすることを特徴とするクロック供給制御方法。 - 半導体装置におけるバスマスタブロック及びバスインターフェースブロックへのクロックの供給の有無を制御するクロック供給制御方法であって、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づき、所与のバスマスタブロックへのクロックの供給の有無を指示するためのバスマスタクロック供給制御信号を生成するバスマスタクロック供給制御信号生成ステップと、
半導体記憶媒体に対するアクセス状況を示すアクセス状況情報に基づき、所与のバスインターフェースブロックへのクロックの供給の有無を指示するためのバスインターフェースクロック供給制御信号を生成するバスインターフェースクロック供給制御信号生成ステップと、
前記バスマスタクロック供給制御信号に基づき、クロック発振器から発振されたクロックの所与のバスマスタブロックへの供給の有無を制御するバスマスタクロック供給制御ステップと、
前記バスインターフェースクロック供給制御信号に基づき、クロック発振器から発振されたクロックの所与のバスインターフェースブロックへの供給の有無を制御するバスインターフェースクロック供給制御ステップとを含み、
前記バスマスタクロック供給制御信号生成ステップは、
前記アクセス状況情報がアクセス実行中で有ることを示している場合には、バスマスタクロック供給制御信号をディセーブルにし、
前記バスインターフェースクロック供給制御信号生成ステップは、
前記アクセス状況情報がアクセス実行中でないことを示している場合には、バスインターフェースクロック供給制御信号をディセーブルにし、
前記バスマスタクロック供給制御ステップは、
バスマスタクロック供給制御信号がディセーブルである場合には、クロック発振器から発振されたクロックが所与のバスマスタブロックへ供給されないように制御し、
前記バスインターフェースクロック供給制御ステップは、
バスインターフェースクロック供給制御信号がディセーブルである場合には、クロック発振器から発振されたクロックが所与のバスインターフェースブロックへ供給されないように制御し、
前記バスマスタクロック供給制御信号生成ステップは、
前記バスインターフェースブロックが出力する信号であって半導体記憶媒体に対するアクセス状況を示すＢＵＳＹ信号を用いてバスインターフェースがＢＵＳＹ状態にあるか否か判断し、バスインターフェースブロックが非ＢＵＳＹ状態からＢＵＳＹ状態に変化後少なくとも１クロック経過してからバスマスタクロック供給制御信号をディセーブルにすることで所与のバスマスタブロックの出力するリクエスト要求の終了後にバスマスタクロック供給制御信号をディセーブルにすることを特徴とするクロック供給制御方法。
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