JPH08147161A - データ処理装置 - Google Patents

データ処理装置

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JPH08147161A
JPH08147161A JP6311200A JP31120094A JPH08147161A JP H08147161 A JPH08147161 A JP H08147161A JP 6311200 A JP6311200 A JP 6311200A JP 31120094 A JP31120094 A JP 31120094A JP H08147161 A JPH08147161 A JP H08147161A
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JP
Japan
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cpu
clock
unit
bus
bcu
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JP6311200A
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Hideki Sugimoto
英樹 杉本
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Original Assignee
NEC Corp
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Abstract

(57)【要約】 【目的】 ＣＰＵ部とＢＣＵ部とで構成された形式のＣ
ＰＵにおいて、ＣＰＵ部の処理速度の低下を防止しつ
つ、その消費電力の低減を可能とし、且つ、ＣＰＵ部に
おける待ち合わせ制御機能を不要にする。 【構成】 クロック制御部105cは、外部から供給される
クロック111 をＣＰＵ部101 及びＢＣＵ部105 内に分配
する。このとき、ＣＰＵ部101 からの記憶装置106 等に
対するリードアクセス要求時に限り、ＣＰＵ部101 に供
給するＣＰＵクロック112 の周期を大きくする。即ち、
ＣＰＵ部101 が内部データバス104 から入力データを入
力するＣＰＵクロック112 の変化点の直前の状態を、リ
ードデータが内部データバス104 上に確定するまで延長
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデータ処理装置に関し、
特に外部の記憶装置および周辺装置に対するアクセス時
にアクセス先装置の応答可能速度に応じた待ち合わせ制
御を行うデータ処理装置に関する。
【０００２】
【従来の技術】一般にＣＰＵでは、外部の記憶装置およ
び周辺装置とのデータの受け渡し時に、それぞれの応答
可能速度に応じた待ち合わせ制御が必要である。このよ
うな待ち合わせ制御は、一般的にはＣＰＵにクロックを
常時供給しておき、記憶装置または周辺装置に対するア
クセスのためのバスサイクル時、ＣＰＵがアクセス先装
置からのレディー信号をクロックの立ち上がり或いは立
ち下がりでサンプリングし、レディーになるまでバスサ
イクルにウエイトステートを挿入することで行われてい
る。しかし、この方法では、待ち合わせ制御中にも通常
と同じようにクロックがＣＰＵに供給されているため、
ＣＰＵの電力消費の面で解決すべき課題が残されてい
る。このため、従来より以下のような幾つかの改良技術
が提案されている。
【０００３】その一つは特開平４−６０８５９号公報に
記載されるように、アクセス先装置からのレディー信号
がアクティブになるまでＣＰＵのクロックを停止させる
技術（以下、第１の従来技術と称す）である。図７にそ
のブロック図を示す。通常の場合、クロック発生部５０
５で発生されたクロックがクロック制御部５０４を素通
りしてＣＰＵ５０１にクロック５０６として供給され
る。ＣＰＵ５０１が記憶装置５０２をアクセスするため
のバスサイクルを開始すると、その旨を示すバスサイク
ル開始信号５０７がクロック制御部５０４に与えられ、
クロック制御部５０４は、その時点より記憶装置５０２
からのレディー信号５０３がアクティブになるまで、Ｃ
ＰＵ５０１に供給するクロック５０６のレベルをロウレ
ベル或いはハイレベルに保持する。そして、レディー信
号５０３がアクティブになるとクロック５０６を通常の
ように供給する。これにより、ＣＰＵ５０１はウエイト
ステートを本来挿入すべき期間中は完全に停止し、クロ
ック５０６が再び供給され始めた時点で動作を再開し、
レディー信号５０３がアクティブになったことを検出し
てバスサイクルを終了する。
【０００４】この第１の従来技術によれば、アクセス先
装置からのレディー信号がアクティブになるまでの間、
ＣＰＵを完全に停止させることができ、ＣＰＵの消費電
力を低減することができる。
【０００５】二つ目の従来技術は、クロックを停止させ
るのではなく実開昭６１−１０３７２７号公報に見られ
るようにウエイトモード中は低速なクロックに切り換え
る技術（以下、第２の従来技術と称す）である。図８に
そのブロック図を示す。通常の場合、クロック発生部６
０１で発生されたクロックはゲート６０６，６０８を介
してクロック６０３としてＣＰＵに供給される。ＣＰＵ
が外部の記憶装置等をアクセスするためのバスサイクル
を開始してウエイトモードになると、ＣＰＵから出力さ
れた制御信号６０２によってゲート６０６が閉じられる
一方、ゲート６０７の出力によりゲート６０５が開か
れ、クロック発生部６０１のクロックを分周器６０４で
分周したクロックがゲート６０５，６０８を介してクロ
ック６０３としてＣＰＵに供給される。
【０００６】この第２の従来技術によれば、ウエイト中
にＣＰＵを完全に停止させることはできないが、その間
は低速なクロックが供給されるので、或る程度の消費電
力の低減が可能である。
【０００７】三つ目の従来技術は特開昭６２−１９１９
６０号公報に見られるように、アクセス要求先装置の速
度に応じてＣＰＵのクロック速度を切り換える技術（以
下、第３の従来技術と称す）である。図９にそのブロッ
ク図を示す。通常の場合、クロック発生部７０７で発生
されたクロックがそのままクロック制御部７０９を素通
りしてＣＰＵクロック７０８としてＣＰＵ７０１に供給
される。ＣＰＵ７０１が記憶装置７０２または周辺機能
７０３をアクセスするためのバスサイクルを開始する
と、外部バス７０４上に出力されたアクセス先装置のア
ドレスに基づき、制御回路７０５が内部に予め記憶され
ているアクセス先装置アドレス毎のクロック速度および
ウエイト数を参照して今回のバスサイクルにおけるクロ
ック速度とウエイト数とを決定する。決定されたクロッ
ク速度はクロック速度制御線７０６にてクロック制御部
７０９に通知され、クロック制御部７０９はＣＰＵ７０
１に対するクロック７０８のクロック速度をそれに応じ
て変更する。他方、決定されたウエイト数に従ってＣＰ
Ｕ７０１に対するウエイト数制御線７１０が制御され
る。
【０００８】この第３の従来技術の主目的は、個々の記
憶装置７０２，周辺機能７０３毎にレディー信号送出機
能を持たせる必要を無くすことにあるが、アクセス先装
置の速度に応じてクロック速度を低下させれば、その間
ＣＰＵ７０１は低速で動作するため、消費電力を低減す
る効果も奏される。但し、ＣＰＵ７０１は、レディー信
号線に相当するウエイト数制御線７１０の状態を検出し
てバスサイクルの終了を判断する必要があるため、第２
の従来技術と同様に、ＣＰＵ７０１のクロックを完全に
停止させることはできない。
【０００９】
【発明が解決しようとする課題】アクセス先装置の応答
可能速度との関係で待ち合わせ制御が必要なＣＰＵにお
いて、その消費電力を低減させるために上述したような
技術が従来より提案されており、ＣＰＵの種類によって
は有効な技術ではあった。しかし、ＣＰＵが、データの
演算処理を司るＣＰＵ部と、このＣＰＵ部と外部の記憶
装置や周辺装置との間のデータ入出力を司るＢＣＵ部と
を備え、処理速度の向上のために、外部装置に対するラ
イトアクセス時にＣＰＵ部がライトデータをＢＣＵ部に
渡した後はそのアクセス終了を待ち合わせることなく他
の動作を続けることができるようにしたＣＰＵにおいて
は、上記の何れの従来技術も適用することができなかっ
た。
【００１０】即ち、上記第１の従来技術を適用した場
合、外部装置に対するバスサイクルが開始されると、そ
れがリードアクセスにかかるバスサイクルの場合に限ら
ずライトアクセスにかかるバスサイクルの場合であって
もＣＰＵへのクロックが停止し、内部のＣＰＵ部の動作
も停止してしまうからである。また、上記第２，第３の
従来技術を適用した場合、ＣＰＵへのクロックは完全に
停止することがないため内部のＣＰＵ部は動作が可能で
あるが、低速のクロックに切り替わるため、通常時に比
べて処理速度が低下するからである。
【００１１】このような事情から、ＣＰＵ部とＢＣＵ部
とで構成される上述したＣＰＵにあっては、待ち合わせ
制御に関し、図１０に示すような構成を採用していた。
【００１２】図１０において、ＣＰＵ４００は、ＣＰＵ
部４０１とＢＣＵ部４０３とを含み、それらは内部アド
レスバス，内部データバスから構成される内部バス４０
９で接続されている。またＢＣＵ部４０３は、外部アド
レスバス，外部データバス，外部コントロールバスから
構成される外部バス４０７によって記憶装置４０４およ
び周辺機能４０５に接続されている。クロック発生部４
１０で発生されたクロック４１１はＣＰＵ４００に入力
され、内部のＣＰＵ部４０１およびＢＣＵ部４０３に常
時供給されている。
【００１３】記憶装置４０４または周辺機能４０５から
データを読み込む場合、ＣＰＵ部４０１はアクセス要求
信号４０２でＢＣＵ部４０３に対しリードを要求すると
共に内部アドレスバスにアクセス先のアドレスを出力す
る。ＢＣＵ部４０３はＣＰＵ部４０１からのアクセス要
求信号４０２によって、アクセス先となる記憶装置４０
４または周辺機能４０５に対してライトバスサイクルを
起動すると同時に、ＣＰＵ部４０１に対するビジー信号
４０６をアクティブにする。ＣＰＵ部４０１はこのビジ
ー信号４０６が非アクティブになるまで待ち合わせる。
アクセス先の記憶装置４０４または周辺機能４０５は、
ＢＣＵ部４０３からのアクセス要求を実行し、データを
外部バス４０７に出力すると共にレディー信号４０８を
アクティブにする。ＢＣＵ部４０３はライトバスサイク
ルのステートにおいてレディー信号４０８の状態をサン
プリングしており、レディー信号４０８がアクティブで
ない場合にはウエイトステートを挿入する待ち合わせ制
御を行う。そして、レディー信号４０８がアクティブに
なったことを検出すると、ＢＣＵ部４０３はアクセス先
装置から外部バス４０７上に出力されたデータを内部に
ラッチし、内部バス４０９へ転送すると共にビジー信号
４０６を非アクティブにし、ライトバスサイクルを終了
する。ＣＰＵ部４０１はこれを検出して内部バス４０９
からデータを受け取り、リードアクセスを終了する。
【００１４】また、記憶装置４０４または周辺機能４０
５に対しデータを書き込む場合、ＣＰＵ部４０１はアク
セス要求信号４０２でＢＣＵ部４０３に対しライトを要
求すると共に内部データバスにデータを、内部アドレス
バスにアクセス先のアドレスを出力する。ＢＣＵ部４０
３はこれを受けて外部バス４０７上に上記アドレス要求
を処理するためのリードバスサイクルを起動する。この
とき、リードアクセス時と異なりビジー信号４０６は非
アクティブのままである。従って、ＣＰＵ部４０１はＢ
ＣＵ部４０３に書き込みデータを渡した後に待ち合わせ
をする必要がなく、ライトアクセスを終了して他の動作
を続けることができる。他方、アクセス先の記憶装置４
０４または周辺機能４０５は、ＢＣＵ部４０３からのラ
イトバスサイクルに従って外部バス４０７からデータを
受け取り、レディー信号４０８をアクティブにする。Ｂ
ＣＵ部４０３はライトバスサイクルのステートにおいて
レディー信号４０８の状態をサンプリングしており、レ
ディー信号４０８がアクティブでない場合にはウエイト
ステートを挿入する待ち合わせ制御を行う。そして、レ
ディー信号４０８がアクティブになったことを検出する
とライトバスサイクルを終了する。
【００１５】このように、ＣＰＵ部とＢＣＵ部とで構成
され、処理速度の向上のためにライトアクセス時におけ
るＣＰＵ部の待ち合わせ制御を無くしたＣＰＵにあって
は、リードアクセス時の待ち合わせ制御時におけるＣＰ
Ｕの消費電力の低減は図られていなかった。また、この
種のＣＰＵにあっては、ＢＣＵ部に待ち合わせ制御機能
が必要になると共に、更にＣＰＵ部にもビジー信号に応
じた待ち合わせ制御機能が必要になるという問題点もあ
った。
【００１６】本発明はこのような事情に鑑みて提案され
たものであり、その目的は、前述したようにＣＰＵ部と
ＢＣＵ部とで構成された形式のＣＰＵにおいて、ＣＰＵ
部の処理速度の低下を防止しつつ、その消費電力の低減
を可能とし、且つ、ＣＰＵ部における待ち合わせ制御機
能を不要にすることにある。
【００１７】
【課題を解決するための手段】本発明は上記の目的を達
成するために、データの演算処理を司るＣＰＵ部と、該
ＣＰＵ部と外部装置との間のデータ入出力を司るＢＣＵ
部とを含み、該ＢＣＵ部は、前記ＣＰＵ部に内部バスで
接続されると共に前記外部装置に外部バスで接続され、
前記ＣＰＵ部からのアクセス要求に応答して前記外部バ
ス上にバスサイクルを発生させ、且つアクセス先の前記
外部装置の応答可能速度に応じて前記バスサイクル中に
ウエイトステートを発生させる機能を有するデータ処理
装置において、外部から供給されるクロックを前記ＣＰ
Ｕ部および前記ＢＣＵ部に供給すると共に、前記ＣＰＵ
部に供給するクロックについては、前記ＣＰＵ部からの
前記外部装置に対するリードアクセス要求時に限り、前
記ＣＰＵ部が前記内部バスから前記リードアクセス要求
にかかる入力データを入力するクロックの変化点の直前
の状態を、前記内部バス上に前記入力データが確定する
時点まで延長するクロック制御部を、前記ＢＣＵ部に備
えている。
【００１８】
【作用】本発明のデータ処理装置においては、ＣＰＵ部
からの外部装置に対するアクセス時、ＢＣＵ部が外部バ
ス上にバスサイクルを発生させ、且つ、アクセス先装置
からのレディー信号や予め記憶されたウエイトステート
数に従って、アクセス先装置の応答可能速度に応じてバ
スサイクル中にウエイトステートを発生させる。このと
きクロック制御部は、ライトアクセス時にはクロックを
通常通りＣＰＵ部に供給するが、リードアクセス時に
は、ＢＣＵ部が外部装置からリードしたデータを内部バ
ス上に出力する時点まで、ＣＰＵ部がリードアクセス要
求にかかる入力データを内部バスから入力するクロック
の変化点の直前の状態を延長する。例えば、ＣＰＵ部が
リードアクセス要求を出した次のクロックの立ち上がり
時点で内部バスからデータをリードするものとすると、
クロック制御部はＣＰＵ部がリードアクセス要求を出し
た次のクロックの立ち上がり時点の直前の状態であるロ
ウレベルを、内部バス上に入力データが確定する時点ま
で延長する。
【００１９】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
【００２０】図１は本発明の一実施例のブロック図であ
る。同図において、１００が本発明を適用したデータ処
理装置であるＣＰＵであり、データの演算処理を司るＣ
ＰＵ部１０１と、このＣＰＵ部１０１と外部の記憶装置
１０６および周辺機能１０７との間のデータ入出力を司
るＢＣＵ部１０５とを含んでいる。
【００２１】ＢＣＵ部１０５は、内部アドレスバス１０
３および内部データバス１０４から構成される内部バス
によりＣＰＵ部１０１に接続されると共に、外部データ
バス，外部アドレスバスおよび外部コントロールバスか
ら構成される外部バス１０８により記憶装置１０６およ
び周辺機能１０７に接続されている。本実施例では、こ
のＢＣＵ部１０５内に、その基本的な機能を実現するＢ
ＣＵ主要部１０５ａおよびアクセス制御部１０５ｂに加
え、クロック制御部１０５ｃを設け、外部に備わるクロ
ック発生部１１０で発生されたクロック１１１を一旦こ
のクロック制御部１０５ｃに入力し、ここからＢＣＵ主
要部１０５ａおよびアクセス制御部１０５ｂに供給する
と共に、ＣＰＵクロック１１２としてＣＰＵ部１０１に
供給するようにしている。なお、ＢＣＵ部１０５には記
憶装置１０６および周辺機能１０７からのレディー信号
１０９が入力されている。
【００２２】図１のＣＰＵ１００において、ＣＰＵ部１
０１はＣＰＵクロック１１２の立ち上がりから次の立ち
上がりまでを１クロックサイクルとして動作し、記憶装
置１０６または周辺機能１０７に対するアクセスを必要
とするとき、リード，ライトの種別を含むアクセス要求
信号１０２をＣＰＵクロック１１２の立ち上がりに同期
してアクティブにし、ＣＰＵクロック１１２の次の立ち
下がりに同期してアクセス対象となるアドレスを内部ア
ドレスバス１０３に出力する。そして、リードアクセス
時には、ＣＰＵクロック１１２の次のクロックサイクル
の終端（つまりクロックの立ち上がり時点）で内部デー
タバス１０４からデータを受け取る。即ち、ＣＰＵ部１
０１はリードアクセスを２クロックサイクルで終了す
る。またライトアクセス時には、ＣＰＵクロック１１２
の次のクロックサイクルの立ち下がりで、内部データバ
ス１０４へデータを出力し、ライトアクセスを終える。
即ち、ＣＰＵ部１０１はライトアクセスも２クロックサ
イクルで終了する。
【００２３】ＢＣＵ部１０５は、ＣＰＵ部１０１からの
アクセス要求信号１０２と内部アドレスバス１０３に出
力されたアドレスとからバスサイクルを起動し、ライト
時には内部データバス１０４のデータを外部バス１０８
に出力する。
【００２４】記憶装置１０６および周辺機能１０７は、
ＢＣＵ部１０５が生成したバスサイクルによって、リー
ドアクセス時には外部バス１０８へデータを出力し、ラ
イトアクセス時には外部バス１０８からデータを取り込
む。このとき、アクセスが完了するまでの期間はレディ
ー信号１０９を非アクティブにする。
【００２５】ＢＣＵ部１０５は、バスサイクルにおける
ステートにおいてレディー信号１０９の状態をサンプリ
ングしており、レディー信号１０９が非アクティブのま
まであるとウエイトステートを発生させる待ち合わせ制
御を行う。また、レディー信号１０９がアクティブにな
ったことを検出すると、ライトアクセス時にはバスサイ
クルを終了し、リードアクセス時には記憶装置１０６ま
たは周辺機能１０７から外部バス１０８に出力されたデ
ータを取り込んで内部データバス１０４に出力し、バス
サイクルを終了する。
【００２６】前述したようにＣＰＵ部１０１は２クロッ
クサイクルでリードアクセスを終了するので、ＢＣＵ部
１０５はＣＰＵ部１０１からリードにかかるアクセス要
求信号１０２が出力された次のクロックサイクルでＣＰ
Ｕ部１０１に内部データバス１０４を通してデータを渡
す必要がある。このため、ＢＣＵ部１０５のクロック制
御部１０５ｃは、ＣＰＵ部１０１からのリードアクセス
要求時、ＣＰＵクロック１１２を制御して、ＣＰＵ部１
０１のクロックサイクルを延長してデータの到着を保証
する。即ち、ＣＰＵ部１０１がリードアクセス要求を出
したクロックサイクルの次のクロックサイクルの終端の
立ち上がり時点を、ＢＣＵ部１０５がリードデータを内
部データバス１０４に出力する時点まで延長する。
【００２７】図２は図１のＢＣＵ部１０５のブロック図
である。ＢＣＵ主要部１０５ａは内部アドレスバス１０
３および内部データバス１０４と外部バス１０８との間
に設けられ、データラッチ，入出力バッファ，プリフェ
ッチ機構，アライナ等、主にデータバス部およびプリフ
ェッチコントロール部を構成する。他方、アクセス制御
部１０５ｂは、図１のＣＰＵ部１０１からのアクセス要
求を受け付けて保持するアクセス要求保持機構１０５１
と、ここに保持されたアクセス要求に対応するバス動作
を行うバスステートジェネレータ１０５０とで構成され
ている。
【００２８】クロック制御部１０５ｃは、クロック制御
信号生成手段１０５３とゲート１０５２とで構成され
る。クロック制御信号生成手段１０５３は、アクセス要
求保持機構１０５１に保持されたアクセス要求種別がリ
ードであり、バスステートジェネレータ１０５０がバス
動作中を示し、更にレディー信号１０９が非アクティブ
になった時点で、その出力であるクロック制御信号１０
５４を非アクティブとし、当該バスサイクルの終了間際
にクロック制御信号１０５４をアクティブに戻す。ゲー
ト１０５２は、クロック制御信号１０５４が非アクティ
ブの期間中、クロック１１１の通過を遮断する。
【００２９】図３は図１の実施例の動作タイミングチャ
ートである。同図に示すように、ＣＰＵ部１０１がＣＰ
ＵクロックサイクルＣＳ１でリードにかかるアクセス要
求をアクセス要求信号１０２に出力すると共にリード先
のアドレスを内部アドレスバス１０３に出力すると、Ｂ
ＣＵ部１０５は次のクロックサイクルでリードバスサイ
クルを起動する。そして、アクセス先装置からのレディ
ー信号１０９に応じてウエイトステートＴＷを発生さ
せ、レディー信号１０９がアクティブとなることによ
り、アクセス先装置から外部バス１０８に出力されたデ
ータを取り込んで内部データバス１０４に出力し、リー
ドバスサイクルを終了する。このとき、内部データバス
１０４上にリードデータが確定するのは、ＣＰＵ部１０
１がリードアクセス要求を出力したＣＰＵクロックサイ
クルＣＳ１から数えて４個先のクロックサイクルとな
る。このため、クロック制御部１０５ｃは、ＣＰＵ部１
０１がリードアクセス要求を出力したＣＰＵクロックサ
イクルＣＳ１の次のＣＰＵクロックサイクルＣＳ２の立
ち上がり時点を、内部データバス１０４にリードデータ
が確定するまで延長することにより、ＣＰＵクロックサ
イクルＣＳ２の周期を延長している。
【００３０】なお、図２の例はリードアクセス要求に続
いてライトアクセス要求をＣＰＵ部１０１が出力した例
を示しており、ＣＰＵ部１０１はリードアクセス要求を
出したＣＰＵクロックサイクルＣＳ１の次のＣＰＵクロ
ックサイクルＣＳ２の立ち上がりでライトアクセス要求
を出力すると共に同ＣＰＵクロックサイクルＣＳ２の立
ち下がりでアクセス先アドレスを内部アドレスバス１０
３に出力している。このライトアクセス要求にかかるバ
スサイクルは同図に示すように先行するリードバスサイ
クルの終了後に直ちに開始される。このライトバスサイ
クルでもＢＣＵ部１０５はアクセス先装置からのレディ
ー信号１０９に応じてウエイトステートＴＷを発生する
が、リードバスサイクルとは異なり、その間にもＣＰＵ
クロック１１２は通常通り供給される。
【００３１】図４は本発明の別の実施例のブロック図で
ある。この実施例が図１の実施例と相違する点は、第１
に、クロック制御部３０５ｃにおいてＣＰＵクロック３
１１を先の図１の実施例と同様に制御すると共にＢＣＵ
主要部３０５ａへの供給クロックも制御するようにした
点にあり、第２に、アクセス制御部３０５ｂは外部装置
からのレディー信号によらずに待ち合わせ制御を実施す
るようにした点にある。このため、図１の実施例と異な
り、記憶装置３０６および周辺機能３０７からのレディ
ー信号は存在しない。
【００３２】図５は図４のＢＣＵ部３０５のブロック図
である。ＢＣＵ部３０５は、ＢＣＵ主要部３０５ａ，ア
クセス制御部３０５ｂおよびクロック制御部３０５ｃで
構成される。ＢＣＵ主要部３０５ａは図１のＢＣＵ主要
部１０５ａと同じである。アクセス制御部３０５ｂは、
図１と同様なバスステートジェネレータ３０５３および
アクセス要求保持機構３０５４に加え、アドレスデコー
ダ３０５１，ウエイトレジスタ３０５２および比較器３
０５５を備えている。
【００３３】ウエイトレジスタ３０５２には、記憶装置
３０６，周辺機能３０７の各アドレス対応に、そのアク
セス速度に応じたウエイトステート数が設定されてお
り、内部アドレスバス３０３にアクセス先装置のアドレ
スが出力されたとき、そのアドレスをデコードするアド
レスデコーダ３０５１によって該当するウエイトステー
ト数がウエイトレジスタ３０５２から読み出されて、比
較器３０５５の一方の入力に加えられる。比較器３０５
５の他方の入力には、バスステートジェネレータ３０５
３が出力するバスステートカウント（現在何個目のバス
ステートであるかを示す値）が加えられており、比較器
３０５５は両者を比較し、その比較結果を出力する。こ
の比較器３０５５の出力する比較結果は図１の実施例に
おけるレディー信号１０９と等価であり、バスステート
ジェネレータ３０５３は比較器３０５５からの比較結果
に基づきバスサイクル中にウエイトステートを発生させ
る。
【００３４】他方、クロック制御部３０５ｃは、ゲート
３０５６，３０５９，３０６１と、クロック制御信号生
成手段３０５７とで構成されている。クロック制御信号
生成手段３０５７は、比較器３０５５の比較結果とアク
セス要求保持機構３０５４から出力されているアクセス
要求種別とバスステートジェネレータ３０５３から出力
されているバス動作中信号とに基づき、図２のクロック
制御信号生成手段１０５３と同様に、アクセス要求種別
がリードであってバス動作中であり、且つ比較器３０５
５の比較結果が不一致を示した時点で、その出力である
クロック制御信号３０５８を非アクティブとし、当該バ
スサイクルの終了間際にクロック制御信号３０５８をア
クティブに戻す。ゲート３０５６は、クロック制御信号
３０５８が非アクティブの期間中、クロック３１０の通
過を遮断することで、ＣＰＵクロック３１１を制御す
る。
【００３５】また、ゲート３０５９は、比較器３０５５
の比較結果が不一致を示し、且つバスステートジェネレ
ータ３０５３からウエイトステート期間を示す信号が入
力されている期間だけ、その出力であるクロック制御信
号３０６０を非アクティブとする。ゲート３０６１は、
クロック制御信号３０６０が非アクティブの期間中、ク
ロック３１０の通知を遮断することで、ＢＣＵ主要部３
０５ａに対するクロック３０６２を制御する。
【００３６】図４の実施例の動作を説明すると以下のよ
うになる。ＣＰＵ部３０１はＣＰＵクロック３１１の立
ち上がりから次の立ち上がりまでを１クロックサイクル
として動作し、記憶装置３０６または周辺機能３０７に
対するアクセスを必要とするとき、リード，ライトの種
別を含むアクセス要求信号３０２をＣＰＵクロック３１
１の立ち上がりに同期してアクティブにし、ＣＰＵクロ
ック３１１の次の立ち下がりに同期してアクセス対象と
なるアドレスを内部アドレスバス３０３に出力する。そ
して、リードアクセス時には、ＣＰＵクロック３１１の
次のクロックサイクルの終端（つまりクロックの立ち上
がり時点）で内部データバス３０４からデータを受け取
る。即ち、ＣＰＵ部３０１はリードアクセスを２クロッ
クサイクルで終了する。またライトアクセス時には、Ｃ
ＰＵクロック３１１の次のクロックサイクルの立ち下が
りで、内部データバス３０４へデータを出力し、ライト
アクセスを終える。即ち、ＣＰＵ部３０１はライトアク
セスも２クロックサイクルで終了する。
【００３７】ＢＣＵ部３０５のアクセス制御部３０５ｂ
は、ＣＰＵ部３０１からのアクセス要求信号３０２と内
部アドレスバス３０３に出力されたアドレスとからバス
サイクルを起動し、ライト時には内部データバス３０４
のデータを外部バス３０８に出力する。
【００３８】記憶装置３０６は、ＢＣＵ部３０５が生成
したバスサイクルによって、自装置３０６の処理速度に
応じた一定時間経過後に、リードアクセス時には外部バ
ス３０８へデータを出力し、ライトアクセス時には外部
バス３０８からデータを取り込む。また、周辺機能３０
７も、ＢＣＵ部３０５が生成したバスサイクルによっ
て、自装置の処理速度に応じた一定時間経過後に、リー
ドアクセス時には外部バス３０８へデータを出力し、ラ
イトアクセス時には外部バス３０８からデータを取り込
む。
【００３９】ＢＣＵ部３０５のアクセス制御部３０５ｂ
のウエイトレジスタ３０５２は、記憶装置３０６および
周辺機能３０７のアクセス速度に応じたウエイトステー
ト数を、記憶装置３０６および周辺機能３０７のアドレ
ス対応に保持しており、ＣＰＵ部３０１がリードアクセ
ス要求時に内部アドレスバス３０３にリード先アドレス
を出力すると、アドレスデコーダ３０５１の出力により
対応するウエイトステート数がウエイトレジスタ３０５
２から比較器３０５５に読み出される。このウエイトス
テート数は比較器３０５５において、バスステートジェ
ネレータ３０５３からのバスステートカウントと比較さ
れ、その比較結果がバスステートジェネレータ３０５４
に通知される。バスステートジェネレータ３０５４は比
較結果が一致を示すまでバス動作を延長する。そして、
クロック制御部３０５ｃのクロック制御信号生成手段３
０５７およびゲート３０５６は、ＣＰＵ部３０１がリー
ドアクセス要求を出したクロックサイクルの次のクロッ
クサイクルにおけるＣＰＵクロック３１１のロウレベル
を、リードデータが内部データバス３０４上に確定する
時点まで延長する。
【００４０】また、クロック制御部３０５ｃのゲート３
０５９，３０６１は、アクセス制御部３０５ｂが発生す
るバスサイクルにおけるウエイトステートの期間中、Ｂ
ＣＵ主要部３０５ａへのクロック３０６２を遮断する。
これにより、ウエイトステート期間中におけるＢＣＵ主
要部３０５ａの消費電力を抑えることができる。
【００４１】なお、ウエイトステート期間が空けると、
クロック３０６２が通常通り供給されるため、ＢＣＵ主
要部３０５ａは通常の動作を再開することができる。
【００４２】図６は図４の実施例の動作タイミングチャ
ートである。同図に示すように、ＣＰＵ部３０１がＣＰ
ＵクロックサイクルＣＳ１でリードにかかるアクセス要
求をアクセス要求信号３０２に出力すると共にリード先
のアドレスを内部アドレスバス３０３に出力すると、Ｂ
ＣＵ部３０５のアクセス制御部３０５ｂは次のクロック
サイクルでリードバスサイクルを起動する。そして、ア
クセス先装置のアクセスタイムに応じてウエイトステー
トＴＷを発生させ、ウエイトステートＴＷ直後のステー
トにおいてアクセス先装置から外部バス３０８に出力さ
れたデータを取り込んで内部データバス３０４に出力
し、リードバスサイクルを終了する。このとき、内部デ
ータバス３０４上にリードデータが確定するのは、ＣＰ
Ｕ部３０１がリードアクセス要求を出力したＣＰＵクロ
ックサイクルＣＳ１から数えて４個先のクロックサイク
ルとなるため、クロック制御部３０５ｃは、ＣＰＵ部３
０１がリードアクセス要求を出力したＣＰＵクロックサ
イクルＣＳ１の次のＣＰＵクロックサイクルＣＳ２の立
ち上がり時点を、内部データバス３０４にリードデータ
が確定するまで延長することにより、ＣＰＵクロックサ
イクルＣＳ１の周期を延長している。
【００４３】また、クロック制御部３０５ｃは、リード
バスサイクルにおけるウエイトステートＴＷの期間中、
ＢＣＵ主要部３０５ａへのクロックを停止する。
【００４４】なお、図６はリードアクセス要求に続いて
ライトアクセス要求をＣＰＵ部３０１が出力した例を示
しており、ＣＰＵ部３０１はリードアクセス要求を出し
たＣＰＵクロックサイクルＣＳ１の次のＣＰＵクロック
サイクルＣＳ２の立ち上がりでライトアクセス要求を出
力すると共に同ＣＰＵクロックサイクルＣＳ２の立ち下
がりでアクセス先アドレスを内部アドレスバス３０３に
出力している。このライトアクセス要求にかかるバスサ
イクルは同図に示すように先行するリードバスサイクル
の終了後に直ちに開始される。このライトバスサイクル
でもＢＣＵ部３０５のＢＣＵ主要部３０５ａはウエイト
ステートＴＷを発生しているが、その間、ＢＣＵ主要部
３０５ａへのクロック３０６２は停止されている。但
し、ＣＰＵクロック３１１は通常通り供給されている。
【００４５】なお、図６中に示した「Ｈｏｌｄ ＲＱ
Ｓａｍｐｌｉｎｇ」は、バス明け渡し要求を示す。バス
明け渡し要求は、外部の他のユニットが外部バス３０８
を使用する場合にＢＣＵ部３０５に対し入力する信号
で、ＢＣＵ部３０５はこれを受けた場合には新たなバス
サイクルの発生を抑止し、出力バッファをディセーブル
にした後に明け渡し了解信号（Ｈｏｌｄ Ａｃｋ）を出
力する。このバス明け渡し要求は、一般にバスサイクル
の終了の１クロック前にサンプリングされ、１クロック
後そのバスサイクルが終了した時点で、ＢＣＵ部３０５
は次のバスサイクルの起動を抑制し、Ｈｏｌｄ Ａｃｋ
を出力する。本発明では、バス明け渡し要求のサンプリ
ング時点ではＢＣＵ主要部３０５ａにクロックが供給さ
れているため、若し、図６の最初の「Ｈｏｌｄ ＲＱ
Ｓａｍｐｌｉｎｇ」においてバス明け渡し要求が検出さ
れた場合には、後続のライトにかかるバスサイクルの発
生は抑止される。即ち、バス明け渡し要求に対する応答
の遅延を無くすことが可能である。これに対し、ＣＰＵ
へのクロックを停止させる従来技術では、図６の「Ｈｏ
ｌｄ ＲＱ Ｓａｍｐｌｉｎｇ」を記載した部分ではＢ
ＣＵ部のクロックが停止しているため、ＢＣＵ部はＨｏ
ｌｄ ＲＱを入力することができず、次のバスサイクル
を起動してしまうことになり、バス明け渡し要求に対す
る応答が遅延することになる。
【００４６】
【発明の効果】以上説明した本発明のデータ処理装置に
よれば以下のような効果を得ることができる。
【００４７】ＣＰＵ部のリードアクセス要求時、ＢＣＵ
部が入力データを内部バスに出力する時点までＣＰＵ部
に対するクロックが停止されるため、その分ＣＰＵ部の
消費電力が低減する。一般にＣＰＵ部の回路規模がＢＣ
Ｕ部の数倍であることを考慮すると、ＣＰＵ全体の消費
電力の低減が可能となる。
【００４８】ＣＰＵ部のライトアクセス要求時には、ア
クセス先装置の動作と関係なく、ＣＰＵ部へは通常通り
にクロックが供給されるため、ＣＰＵ部の処理速度が低
下することがない。
【００４９】ＣＰＵ部の停止中もＢＣＵ部は動作してい
るため、バス明け渡し要求に対する応答の遅延をなくす
ことができる。
【００５０】ＣＰＵ部およびＢＣＵ部双方に待ち合わせ
機能を持たせた図１０の従来技術においては、ＣＰＵ部
とＢＣＵ部との同期は双方向の信号制御で行われるた
め、ＢＣＵ部の動作が変更になった場合、ＣＰＵ部の同
期制御も変更する必要があるが、本発明では、ＣＰＵ部
における待ち合わせ制御機能が不要になり、ＣＰＵ部に
とってはクロック周期が変化するのみで同期制御を考慮
する必要がないため、アドレス・データバスの分離，キ
ャッシュの内蔵等のＢＣＵ部の設計変更に対してもＣＰ
Ｕ部の設計を変更する必要がなくなる。また、ＣＰＵ部
に待ち合わせ制御機能を必要としないことから、その分
のゲート数の削減が可能となる。
【００５１】バスサイクルにおけるウエイトステート期
間中にＢＣＵ主要部へのクロックの供給を停止する構成
では、より一層、ＣＰＵの消費電力の低減が可能であ
る。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【図２】図１の実施例におけるＢＣＵ部のブロック図で
ある。
【図３】図１の実施例の動作タイミングチャートであ
る。
【図４】本発明の別の実施例のブロック図である。
【図５】図４の実施例のＢＣＵ部のブロック図である。
【図６】図４の実施例の動作タイミングチャートであ
る。
【図７】従来技術のブロック図である。
【図８】従来技術のブロック図である。
【図９】従来技術のブロック図である。
【図１０】従来技術のブロック図である。
【符号の説明】
１００…ＣＰＵ １０１…ＣＰＵ部 １０２…アクセス要求信号 １０３…内部アドレスバス １０４…内部データバス １０５…ＢＣＵ部 １０５ａ…ＢＣＵ主要部 １０５ｂ…アクセス制御部 １０５ｃ…クロック制御部 １０６…記憶装置 １０７…周辺機能 １０８…外部バス １０９…レディー信号 １１０…クロック発生部 １１１…クロック １１２…ＣＰＵクロック

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 データの演算処理を司るＣＰＵ部と、該
    ＣＰＵ部と外部装置との間のデータ入出力を司るＢＣＵ
    部とを含み、該ＢＣＵ部は、前記ＣＰＵ部に内部バスで
    接続されると共に前記外部装置に外部バスで接続され、
    前記ＣＰＵ部からのアクセス要求に応答して前記外部バ
    ス上にバスサイクルを発生させ、且つアクセス先の前記
    外部装置の応答可能速度に応じて前記バスサイクル中に
    ウエイトステートを発生させる機能を有するデータ処理
    装置において、 前記ＢＣＵ部内にクロック制御部を備え、 該クロック制御部は、外部から供給されるクロックを前
    記ＣＰＵ部および前記ＢＣＵ部内に供給すると共に、前
    記ＣＰＵ部に供給するクロックについては、前記ＣＰＵ
    部からの前記外部装置に対するリードアクセス要求時に
    限り、前記ＣＰＵ部が前記内部バスから前記リードアク
    セス要求にかかる入力データを入力するクロックの変化
    点の直前の状態を、前記内部バス上に前記入力データが
    確定する時点まで延長することを特徴とするデータ処理
    装置。
  2. 【請求項２】 前記ＢＣＵ部は、前記外部装置から出力
    されるレディー信号に応じてウエイトステートを発生さ
    せるアクセス制御部を有することを特徴とする請求項１
    記載のデータ処理装置。
  3. 【請求項３】 前記ＢＣＵ部は、前記外部装置のアドレ
    ス毎にそのアクセス速度に応じたウエイトステート数を
    記憶する記憶手段を有し、前記ＣＰＵ部からのアクセス
    要求時、アクセス要求先装置のアドレスに対応して前記
    記憶手段に記憶されたウエイトステート数に基づいてウ
    エイトステートを発生させるアクセス制御部を有するこ
    とを特徴とする請求項１記載のデータ処理装置。
  4. 【請求項４】 前記クロック制御部は、前記バスサイク
    ルのウエイトステート期間中、前記アクセス制御部を除
    くＢＣＵ主要部へのクロックの供給を停止することを特
    徴とする請求項３記載のデータ処理装置。
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