JPH0460859A - 情報処理装置のウェイト制御方式 - Google Patents
情報処理装置のウェイト制御方式Info
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- JPH0460859A JPH0460859A JP2171805A JP17180590A JPH0460859A JP H0460859 A JPH0460859 A JP H0460859A JP 2171805 A JP2171805 A JP 2171805A JP 17180590 A JP17180590 A JP 17180590A JP H0460859 A JPH0460859 A JP H0460859A
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- JP
- Japan
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- cpu
- clock
- bus cycle
- section
- cycle
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003079 width control Methods 0.000 claims abstract description 11
- 230000010355 oscillation Effects 0.000 claims description 11
- 238000001514 detection method Methods 0.000 claims description 9
- 230000010365 information processing Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 4
- 238000004260 weight control Methods 0.000 claims description 2
- 238000012544 monitoring process Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
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- 230000037431 insertion Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高速のＣＰ Ｕで低速の記憶部あるいは入出
力部を動作させる情報処理装置、特に低消費電力である
ことが望ましい電池駆動の情報処理装置のウェイ１〜制
御力式に関する。
力部を動作させる情報処理装置、特に低消費電力である
ことが望ましい電池駆動の情報処理装置のウェイ１〜制
御力式に関する。
従来の技術
従来のウェイ１〜制御は、ＣＰＵに対し一定周期のクロ
ックが連続して入力されており、ＣＰＵはクロックの立
上がりあるいは立下がりで記憶部あるいは入出力部から
のレディー信号をサンプリングし、レディーになるまで
ダミーのウェイ１−サイクルを実行するものであった。
ックが連続して入力されており、ＣＰＵはクロックの立
上がりあるいは立下がりで記憶部あるいは入出力部から
のレディー信号をサンプリングし、レディーになるまで
ダミーのウェイ１−サイクルを実行するものであった。
第３図は従来例のタイミング図で、本例ではＮＥＣのＣ
ＰＵμＰＤ７０１３６のタイミングを示している。
ＰＵμＰＤ７０１３６のタイミングを示している。
μＰＤ７０１３６の場合２クロツクサイクル、すなわち
ＣＬＫ６０の２クロツクで１バスサイクルを構成し、そ
れぞれをＴｌ、Ｔ２サイクルと呼んでいる。
ＣＬＫ６０の２クロツクで１バスサイクルを構成し、そ
れぞれをＴｌ、Ｔ２サイクルと呼んでいる。
第３図において、リード／ライ１−サイクルを示すＤ
Ｓ ７ｒＢ ９２がロウであり、メモリに対するアクセ
スかＩｌｏに対するアクセスかを示すＭ／ｌ０９３がハ
イ、リードかライトかを示すＲ／ Ｗ ９４がハイであ
ることから、メモリに対する読出しサイクルであること
がわかる。
Ｓ ７ｒＢ ９２がロウであり、メモリに対するアクセ
スかＩｌｏに対するアクセスかを示すＭ／ｌ０９３がハ
イ、リードかライトかを示すＲ／ Ｗ ９４がハイであ
ることから、メモリに対する読出しサイクルであること
がわかる。
ＣＬＫ６０のＴ２の立上がりでレディー７０をサンプリ
ングし、レディーになるまでウェイトサイクルＴＷを挿
入する。２個目のＴＷの立上がりでレディーであること
を検知し、次の立下がりでデータバス（Ｄ１５〜Ｄｏ）
９５のデータをＣＰＵが読み込み、同時に次のアドレス
をアドレスバス（Ａ２３〜ＡＯ）９１に出す。
ングし、レディーになるまでウェイトサイクルＴＷを挿
入する。２個目のＴＷの立上がりでレディーであること
を検知し、次の立下がりでデータバス（Ｄ１５〜Ｄｏ）
９５のデータをＣＰＵが読み込み、同時に次のアドレス
をアドレスバス（Ａ２３〜ＡＯ）９１に出す。
以上のようにＣＰＵには一定周期のＣＬＫ６０が連続し
て加えられている。
て加えられている。
発明が解決しようとする課題
上述した従来のウェイト制御方式は、ＣＰＵに対してク
ロックが連続的に与えられるため、ＣＰＵ内での電力消
費が大きいという欠点があった。
ロックが連続的に与えられるため、ＣＰＵ内での電力消
費が大きいという欠点があった。
課題を解決するための手段
この欠点を解決するために、本発明のウェイ１〜制御力
式では、ＣＰＵと該ＣＰＵの動作速度の遅い入出力部あ
るいは記憶部を含む情報処理装置において、該ＣＰＵを
動作させるためのクロック発振部と、該ＣＰＵのステー
タスを見てバスサイクルの開始を検出するためのバスサ
イクル検出部と、このバスサイクル検出部の出力と上記
入出力部あるいは記憶部からのレディー信号により上記
クロック発振部の出力のローレベルあるいはハイレベル
を延ばして該ＣＰＵヘクロックを与えるためのクロック
パルス幅制御手段とを有する構成としている。
式では、ＣＰＵと該ＣＰＵの動作速度の遅い入出力部あ
るいは記憶部を含む情報処理装置において、該ＣＰＵを
動作させるためのクロック発振部と、該ＣＰＵのステー
タスを見てバスサイクルの開始を検出するためのバスサ
イクル検出部と、このバスサイクル検出部の出力と上記
入出力部あるいは記憶部からのレディー信号により上記
クロック発振部の出力のローレベルあるいはハイレベル
を延ばして該ＣＰＵヘクロックを与えるためのクロック
パルス幅制御手段とを有する構成としている。
作用
本発明のウェイ１〜制御力式は、クロック発振部とＣＩ
） Ｕの間にクロックパルス幅制御手段を設け、バスサ
イクル検出部と記憶部あるいは入出力部からのレディー
出力に応じて、ＣＰＵへ供給するクロックをハイレベル
あるいはローレベル、すなわちＣＰＵがレディーを検出
するクロックの変化点の直前の状態で保持させる機能を
有している。
） Ｕの間にクロックパルス幅制御手段を設け、バスサ
イクル検出部と記憶部あるいは入出力部からのレディー
出力に応じて、ＣＰＵへ供給するクロックをハイレベル
あるいはローレベル、すなわちＣＰＵがレディーを検出
するクロックの変化点の直前の状態で保持させる機能を
有している。
実施例
第１図は本発明の一実施例を示す機能ブロック図で、１
０はＣＩ） Ｕ、２０は記憶部、コ３０はクロック発振
部、４０はバスサイクル検出部、５０はクロックパルス
幅制御手段、６０はクロック（以下ＣＬＫ）信号、７０
はレディー信号である。
０はＣＩ） Ｕ、２０は記憶部、コ３０はクロック発振
部、４０はバスサイクル検出部、５０はクロックパルス
幅制御手段、６０はクロック（以下ＣＬＫ）信号、７０
はレディー信号である。
ここで第１図では、記憶部２０にその制御部も含めるも
のとする。
のとする。
ＣＰＵｌ０は通常の動作時にはクロック発振部３０で発
生したクロックはクロックパルス幅制御手段５０を素通
りし、ＣＰＵＩＯに供給される。
生したクロックはクロックパルス幅制御手段５０を素通
りし、ＣＰＵＩＯに供給される。
次に記憶部２０へのアクセスの場合、ＣＩ） Ｕ １０
のステータスを監視することによりバスサイクル検出部
４０でバスサイクルの開始を検出する。
のステータスを監視することによりバスサイクル検出部
４０でバスサイクルの開始を検出する。
ＣＩ） Ｕ １０がＣＰＵｌ０がクロックの立上がりで
レディー信号をチエツクしてウェイ１−の挿入を判断す
ると仮定すると、バスサイクル検出部４０でバスサイク
ルの開始を検知した直後、クロックパルス幅制御手段５
０はクロック発振部３０の出力をローレベルに固定して
ＣＰＵｌ０に供給する。
レディー信号をチエツクしてウェイ１−の挿入を判断す
ると仮定すると、バスサイクル検出部４０でバスサイク
ルの開始を検知した直後、クロックパルス幅制御手段５
０はクロック発振部３０の出力をローレベルに固定して
ＣＰＵｌ０に供給する。
このローレベルは記憶部２０からのレディー信号７０を
検出するまで保持される。
検出するまで保持される。
次に記憶部２０からのレディー信号がアクティブになる
と、クロックパルス幅制御手段５０はＣＰＵｌ０へのク
ロックを立上げ、本来の周期での一 クロック６０を供給する。この時ＣＰＵｌ０はクロック
の立上がりでレディーであることが確認できるため、実
行中のバスサイクルを終了し次のサイクルへ進める。
と、クロックパルス幅制御手段５０はＣＰＵｌ０へのク
ロックを立上げ、本来の周期での一 クロック６０を供給する。この時ＣＰＵｌ０はクロック
の立上がりでレディーであることが確認できるため、実
行中のバスサイクルを終了し次のサイクルへ進める。
第１図の実施例では、ＣＩ） Ｕ Ｉ Ｏのアクセスす
るデバイスとして記憶部２０のみを揚げているが、入出
力部であっても同様である。
るデバイスとして記憶部２０のみを揚げているが、入出
力部であっても同様である。
さらに応用例として、クロックパルス幅制御手段５０分
周機能を持たせ、かつクロック発振部３０の出力周波数
をＣＰＵｌ０の実行うロック周波数の整数倍することに
より、記憶部２０あるいは入出力部からのレディー信号
がアクティブになるまでのクロック６０をローレベルに
保持する時間をＣＰＵｌ０の実行周波数以下の周期に設
定することも可能となる。
周機能を持たせ、かつクロック発振部３０の出力周波数
をＣＰＵｌ０の実行うロック周波数の整数倍することに
より、記憶部２０あるいは入出力部からのレディー信号
がアクティブになるまでのクロック６０をローレベルに
保持する時間をＣＰＵｌ０の実行周波数以下の周期に設
定することも可能となる。
第２図は、本発明の一実施例のタイミング図であり、６
０はＣＰＵへのクロック（ＣＬＫ）、７０はＣＰＵへ入
力されるレディー信号（レディー）、８０はバスサイク
ルの開始を示す信号（ｔｉｃＹＳ’ｌ’）、９１はアド
レスバス（Ａ２３〜ＡＯ）９２はデーラス１〜ローブ（
１）ＳＴＢ） 、９３はメモリ／■○信号（Ｍ／ＩＯ）
、９４はリード／ライ１へ信号（Ｒ／Ｗ）−９５はデー
タバス（Ｉ）１５〜Ｄｏ）である。
０はＣＰＵへのクロック（ＣＬＫ）、７０はＣＰＵへ入
力されるレディー信号（レディー）、８０はバスサイク
ルの開始を示す信号（ｔｉｃＹＳ’ｌ’）、９１はアド
レスバス（Ａ２３〜ＡＯ）９２はデーラス１〜ローブ（
１）ＳＴＢ） 、９３はメモリ／■○信号（Ｍ／ＩＯ）
、９４はリード／ライ１へ信号（Ｒ／Ｗ）−９５はデー
タバス（Ｉ）１５〜Ｄｏ）である。
第２図は、従来例のタイミングを示す第３図と同様にＮ
ＥＣ製μＩ） Ｄ ７０１３６というＣｉ） Ｕを例と
しているため、第１図のバスサイクル検出部４０はＣＰ
Ｕ内に含まれ、その出力ＢＣＹＳＴ８０が直接ＣＰ Ｕ
から出力される。
ＥＣ製μＩ） Ｄ ７０１３６というＣｉ） Ｕを例と
しているため、第１図のバスサイクル検出部４０はＣＰ
Ｕ内に含まれ、その出力ＢＣＹＳＴ８０が直接ＣＰ Ｕ
から出力される。
従来例第３図と比較して第２図の異なっている点はＣＬ
Ｋ６０のみであり、従来２個のウェイ１〜ステートが挿
入され４クロツクで実行されていたバスサイクルが、Ｔ
１及びＴ２の２クロツクで終了している。したがって、
ＣＰＵの実行速度は全く同じである。
Ｋ６０のみであり、従来２個のウェイ１〜ステートが挿
入され４クロツクで実行されていたバスサイクルが、Ｔ
１及びＴ２の２クロツクで終了している。したがって、
ＣＰＵの実行速度は全く同じである。
その結果、第１図の応用例で述べたように、ＣＩ） Ｕ
クロックの整数倍のタロツク発振部と分周機能を持った
クロックパルス幅制御手段を用いることで、第２図中の
Ｔ２のローレベルに保持する時間をＣＰＵのクロック周
期以下にすることが可能である。
クロックの整数倍のタロツク発振部と分周機能を持った
クロックパルス幅制御手段を用いることで、第２図中の
Ｔ２のローレベルに保持する時間をＣＰＵのクロック周
期以下にすることが可能である。
発明の詳細
な説明したように本発明は、記憶部あるいは入出力部か
らのレディー信号がアクティブになるまでの間、ＣＩ）
Ｕへ供給するクロックをローレベルあるいはハイレベ
ルに固定することにより、ＣＩ） Ｕの実行速度を落と
すことなくＣＰＵへ供給するクロックパルス数を減じる
ことがｒｉＪ能となり、ＣＩ） Ｕの消費する電力を減
らせる効果がある。
らのレディー信号がアクティブになるまでの間、ＣＩ）
Ｕへ供給するクロックをローレベルあるいはハイレベ
ルに固定することにより、ＣＩ） Ｕの実行速度を落と
すことなくＣＰＵへ供給するクロックパルス数を減じる
ことがｒｉＪ能となり、ＣＩ） Ｕの消費する電力を減
らせる効果がある。
第１図は本発明の一実施例を示す機能ブロック図、第２
図は本発明の一実施例のタイミング図、第３図は従来例
のタイミング図である。 １０・・・ＣＰＵ、２０・・・記憶部、３０・・−クロ
ック発振部、 ４０・−・バスサイクル検出部、 ５０・・・クロックパルス幅制御手段、６０・・・クロ
ック信号、７０・・・レディー信号、８０−・・バスサ
イクル開始を示す信号、９１・・・アドレスバス、９２
・・・デーラス１〜ローブ、９３・・−メモリ／ＩＯ信
号、 ９４・・・リード／ライ１−信号、９５・・・データバ
ス。 特許出願人 日本電気ホームエレク）０ニクス株式会社
代表取締役 村上 隆− 第 図 ・・１ 第 図
図は本発明の一実施例のタイミング図、第３図は従来例
のタイミング図である。 １０・・・ＣＰＵ、２０・・・記憶部、３０・・−クロ
ック発振部、 ４０・−・バスサイクル検出部、 ５０・・・クロックパルス幅制御手段、６０・・・クロ
ック信号、７０・・・レディー信号、８０−・・バスサ
イクル開始を示す信号、９１・・・アドレスバス、９２
・・・デーラス１〜ローブ、９３・・−メモリ／ＩＯ信
号、 ９４・・・リード／ライ１−信号、９５・・・データバ
ス。 特許出願人 日本電気ホームエレク）０ニクス株式会社
代表取締役 村上 隆− 第 図 ・・１ 第 図
Claims (1)
- ＣＰＵと該ＣＰＵの動作速度の遅い入出力部あるいは記
憶部を含む情報処理装置において、該ＣＰＵを動作させ
るためのクロック発振部と、該ＣＰＵのステータスを見
てバスサイクルの開始を検出するためのバスサイクル検
出部と、このバスサイクル検出部の出力と前記入出力部
あるいは記憶部からのレディー信号により前記クロック
発振部の出力のローレベルあるいはハイレベルを延ばし
て該ＣＰＵへクロックを与えるためのクロックパルス幅
制御手段とを有することを特徴とした情報処理装置のウ
ェイト制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171805A JPH0460859A (ja) | 1990-06-29 | 1990-06-29 | 情報処理装置のウェイト制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171805A JPH0460859A (ja) | 1990-06-29 | 1990-06-29 | 情報処理装置のウェイト制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0460859A true JPH0460859A (ja) | 1992-02-26 |
Family
ID=15930051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2171805A Pending JPH0460859A (ja) | 1990-06-29 | 1990-06-29 | 情報処理装置のウェイト制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0460859A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0713170A1 (en) | 1994-11-21 | 1996-05-22 | Nec Corporation | Data processing apparatus |
| WO2004063912A1 (ja) * | 2003-01-08 | 2004-07-29 | Sony Corporation | クロック制御装置、マイクロプロセッサ、電子機器及びクロック制御方法、並びにクロック制御プログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267655A (ja) * | 1985-09-19 | 1987-03-27 | Nec Corp | マイクロコンピユ−タ |
-
1990
- 1990-06-29 JP JP2171805A patent/JPH0460859A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267655A (ja) * | 1985-09-19 | 1987-03-27 | Nec Corp | マイクロコンピユ−タ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0713170A1 (en) | 1994-11-21 | 1996-05-22 | Nec Corporation | Data processing apparatus |
| US5850541A (en) * | 1994-11-21 | 1998-12-15 | Nec Corporation | Data processing apparatus having a clock control unit for decreasing power consumption of a central processing unit |
| WO2004063912A1 (ja) * | 2003-01-08 | 2004-07-29 | Sony Corporation | クロック制御装置、マイクロプロセッサ、電子機器及びクロック制御方法、並びにクロック制御プログラム |
| CN100347632C (zh) * | 2003-01-08 | 2007-11-07 | 索尼株式会社 | 时钟控制装置、微处理器、电子设备、时钟控制方法及时钟控制程序 |
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