JPS62175853A - インタフエ−ス制御方式 - Google Patents
インタフエ−ス制御方式Info
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- JPS62175853A JPS62175853A JP1889086A JP1889086A JPS62175853A JP S62175853 A JPS62175853 A JP S62175853A JP 1889086 A JP1889086 A JP 1889086A JP 1889086 A JP1889086 A JP 1889086A JP S62175853 A JPS62175853 A JP S62175853A
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- fifo
- cpu
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- Pending
Links
- 238000012545 processing Methods 0.000 claims abstract description 16
- 238000012546 transfer Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 10
- 238000004891 communication Methods 0.000 claims description 3
- 230000008676 import Effects 0.000 claims description 3
- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
炎五且Ｉ
本発明はインタフェース制御方式に関し、特に１つの回
線で結合された装置間通信におけるインタフェース回路
の制御方式に関する。
線で結合された装置間通信におけるインタフェース回路
の制御方式に関する。
従来技術
従来、この種のインタフェース回路は特にプリンタ装置
等に使われており、並列転送の仕様である例えばセント
ロニクス仕様インタフェースについては、転送データを
予め定められた手順に基づいて受信し、１回の受信毎に
ＣＰＵ （中央処理装置）に受信データがあることを知
らせる様に制御される。また直列転送の仕様である例え
ばＲ８２３２Ｃ仕様インタフエースについては、受信回
路で１ビツトずつ受は取ったデータを集積し、１ワード
が生成されている毎にＣＰＵに受信データがあることを
通知づるという様に制御される構成である。
等に使われており、並列転送の仕様である例えばセント
ロニクス仕様インタフェースについては、転送データを
予め定められた手順に基づいて受信し、１回の受信毎に
ＣＰＵ （中央処理装置）に受信データがあることを知
らせる様に制御される。また直列転送の仕様である例え
ばＲ８２３２Ｃ仕様インタフエースについては、受信回
路で１ビツトずつ受は取ったデータを集積し、１ワード
が生成されている毎にＣＰＵに受信データがあることを
通知づるという様に制御される構成である。
上述した従来のインタフェース回路は、１ワード受信あ
るいは１ワード生成する毎にＣＰＵに対して割込みを発
生し、ＣＰＵは１ワードずつ読み込んで割込み処理ルー
チンから１友は出るという構成になっていた。この場合
、割込み処理ルーチンにおけるＣＰ口内部の処理すなわ
ちプログラムカウンタ及び他の汎用レジスタのセーブあ
るいは口−ドに要する処理時間が大きいために、ＣＰＵ
の使用効率が悪く、特に上位からのデータ転送速度が増
大した時にＣＰＵの性能が極端に減少するという欠点が
あった。
るいは１ワード生成する毎にＣＰＵに対して割込みを発
生し、ＣＰＵは１ワードずつ読み込んで割込み処理ルー
チンから１友は出るという構成になっていた。この場合
、割込み処理ルーチンにおけるＣＰ口内部の処理すなわ
ちプログラムカウンタ及び他の汎用レジスタのセーブあ
るいは口−ドに要する処理時間が大きいために、ＣＰＵ
の使用効率が悪く、特に上位からのデータ転送速度が増
大した時にＣＰＵの性能が極端に減少するという欠点が
あった。
発明の目的
本発明は上記従来のものの欠点を解消すべくなされたも
のであり、その目的とするところは、ＣＰＵの使用効率
を大とし得るインタフェース制御方式を提供することに
ある。
のであり、その目的とするところは、ＣＰＵの使用効率
を大とし得るインタフェース制御方式を提供することに
ある。
免」夏且１
本発明によるインタフェース制御方式は、上位装置から
のデータを受信して中央処理装置へ取り込むよう構成さ
れたインタフェース回路の制御２０方式であって、受信
データを一時記憶する高速の記憶手段と、通信回線の１
ワードの転送周期よりも十分長い一定周期で割込み信号
を発生するタイマ手段とを設け、前記中央処理装置は前
記割込み信号の発生タイミングに応答して割込みルーチ
ンを実行し、前記一定周期の間に前記記憶手段に蓄積さ
れた受信データを一度に読出す様にしたことを特徴とす
る。
のデータを受信して中央処理装置へ取り込むよう構成さ
れたインタフェース回路の制御２０方式であって、受信
データを一時記憶する高速の記憶手段と、通信回線の１
ワードの転送周期よりも十分長い一定周期で割込み信号
を発生するタイマ手段とを設け、前記中央処理装置は前
記割込み信号の発生タイミングに応答して割込みルーチ
ンを実行し、前記一定周期の間に前記記憶手段に蓄積さ
れた受信データを一度に読出す様にしたことを特徴とす
る。
実施例
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
１は並列インタフェースの仕様である例えばロントロニ
クス仕様インタフェースに適合したデータ受信回路であ
り、回線を経由して上位装置（図示せず）から転送され
たデータは各データ受信回路１．２に取り込まれる。こ
の時、並列インタフェースデータ受信回路１からは１ワ
ードの受信毎に、直列インタフェースデータ受信回路２
からは１ワード生成毎にタイミング制御回路３へそれぞ
れＦＩ ＦＯ４へのデータ書込み要求信号す、ｃが夫々
出力される。本データ書込み要求信号す、ｃによりタイ
ミング制御回路３が起動され、受信データの１ワードａ
をＦ Ｉ ＦＯ４への書込むべき信号ｄが出力され書込
まれる。
クス仕様インタフェースに適合したデータ受信回路であ
り、回線を経由して上位装置（図示せず）から転送され
たデータは各データ受信回路１．２に取り込まれる。こ
の時、並列インタフェースデータ受信回路１からは１ワ
ードの受信毎に、直列インタフェースデータ受信回路２
からは１ワード生成毎にタイミング制御回路３へそれぞ
れＦＩ ＦＯ４へのデータ書込み要求信号す、ｃが夫々
出力される。本データ書込み要求信号す、ｃによりタイ
ミング制御回路３が起動され、受信データの１ワードａ
をＦ Ｉ ＦＯ４への書込むべき信号ｄが出力され書込
まれる。
割込みは１ワード毎にはＣＰＵ５に入力されないので、
ＣＰＵ５の伯の演算処理と受信データのＦ Ｉ ＦＯ４
への取り込みとは並行して行われることになる。しかる
後に、周期Ｔでタイマ６より出力される割込み信号ｑに
よってＣＰＬＪ５は割込みルーチンに処理を移し、時間
Ｔの間にＦ Ｉ ＦＯ４内に蓄積されたｎワードのデー
タｅを読み出し、必要に応じて編集して記憶回路７にバ
スｈを経由して転送する。
ＣＰＵ５の伯の演算処理と受信データのＦ Ｉ ＦＯ４
への取り込みとは並行して行われることになる。しかる
後に、周期Ｔでタイマ６より出力される割込み信号ｑに
よってＣＰＬＪ５は割込みルーチンに処理を移し、時間
Ｔの間にＦ Ｉ ＦＯ４内に蓄積されたｎワードのデー
タｅを読み出し、必要に応じて編集して記憶回路７にバ
スｈを経由して転送する。
第２図に割込みルーチンの概略フローチャートを示す。
タイマ６は周期Ｔで割込み信号Ｑを出力するが、ＣＰＵ
５はこの割込み信号を受信するとＩＮＴｉｎへ処理を移
し、レジスタのセーブ後ＦＩ ＦＯ４に受信データが存
在するか否かを示す信号ｆを監視し、存在すればＦ Ｉ
ＦＯ４から１ワードデータを読み出し必要に応じて編
集して記憶回路７に転送し、再び信号ｆを監視する。こ
こで、受信データが存在しなければ、先にセーブしたレ
ジスタをロードし割込みルーチンから脱出（ＩＮＴｒｅ
ｔ）する。
５はこの割込み信号を受信するとＩＮＴｉｎへ処理を移
し、レジスタのセーブ後ＦＩ ＦＯ４に受信データが存
在するか否かを示す信号ｆを監視し、存在すればＦ Ｉ
ＦＯ４から１ワードデータを読み出し必要に応じて編
集して記憶回路７に転送し、再び信号ｆを監視する。こ
こで、受信データが存在しなければ、先にセーブしたレ
ジスタをロードし割込みルーチンから脱出（ＩＮＴｒｅ
ｔ）する。
タイマ６の周！ＩＩＩＴは回線の転送速度Ｖワード／秒
とＦＯＦＰ４の容量Ｍとによって、 Ｔ＜Ｍ／ｖ で与えられる。第３図にＦ Ｉ ＦＯ４への受信データ
の蓄積状態と読み出しとの時間関係図を示す。
とＦＯＦＰ４の容量Ｍとによって、 Ｔ＜Ｍ／ｖ で与えられる。第３図にＦ Ｉ ＦＯ４への受信データ
の蓄積状態と読み出しとの時間関係図を示す。
図中ｎは時間Ｔの間にＦ Ｉ ＦＯ４に蓄積されるワー
ド数を示し、 ｎ＝ｖΦ丁 で与えられる。又、ＣＰＵ５のＦ Ｉ ＦＯ４に対する
読み出し速度を■とすると、割込みルーチン時間Ｘは、 Ｘ＝Ｔ−ｖ／ （Ｖ−ｖ） で与えられる。第３図はＣＰＵ５が割込みに対してどれ
だけの割合いを占めるかを示す図で、Ｘが大きくなれば
、すなわち転送速度Ｖが大きくなればＣＰＵの動作にお
いて割込み処理時間の占める割合いが大きく、転送速度
Ｖが小さくなると割込み処理時間の占める割合いが小さ
くなることを意味している。
ド数を示し、 ｎ＝ｖΦ丁 で与えられる。又、ＣＰＵ５のＦ Ｉ ＦＯ４に対する
読み出し速度を■とすると、割込みルーチン時間Ｘは、 Ｘ＝Ｔ−ｖ／ （Ｖ−ｖ） で与えられる。第３図はＣＰＵ５が割込みに対してどれ
だけの割合いを占めるかを示す図で、Ｘが大きくなれば
、すなわち転送速度Ｖが大きくなればＣＰＵの動作にお
いて割込み処理時間の占める割合いが大きく、転送速度
Ｖが小さくなると割込み処理時間の占める割合いが小さ
くなることを意味している。
発明の詳細
な説明したように、本発明によれば、上位装置からの受
信データが一旦前段のＦＩＦＯに取り込まれ、ＣＰＵは
回腋の１ワードの転送周期より十分長い周期ＴでＦＩＦ
Ｏのデータをまとめて読み出すことによって、割込み回
数が少なくなり、従って１回の割込みで必ず実行される
レジスタセーブ及びロードの時間を削減できかつＣＰＵ
の使用効率を高めるという効果がある。又、Ｆ Ｉ Ｆ
Ｏの容徂を増加すればざらに効果が上がることは明白で
ある。
信データが一旦前段のＦＩＦＯに取り込まれ、ＣＰＵは
回腋の１ワードの転送周期より十分長い周期ＴでＦＩＦ
Ｏのデータをまとめて読み出すことによって、割込み回
数が少なくなり、従って１回の割込みで必ず実行される
レジスタセーブ及びロードの時間を削減できかつＣＰＵ
の使用効率を高めるという効果がある。又、Ｆ Ｉ Ｆ
Ｏの容徂を増加すればざらに効果が上がることは明白で
ある。
第１図は本発明の実施例のブロック図、第２図は第１図
のＣＰＵにおける割込みルーチンの処理フロー図、第３
図は回線転送速度と割込み周期との関係を示す図である
。 主要部分の符号の説明 １．２・・・・・・受信回路 ４・・・・・・ＦＩＦＯ ５・・・・・・ＣＰＬＪ ６・・・・・・タイマ ７・・・・・・メモリ
のＣＰＵにおける割込みルーチンの処理フロー図、第３
図は回線転送速度と割込み周期との関係を示す図である
。 主要部分の符号の説明 １．２・・・・・・受信回路 ４・・・・・・ＦＩＦＯ ５・・・・・・ＣＰＬＪ ６・・・・・・タイマ ７・・・・・・メモリ
Claims (1)
- 上位装置からのデータを受信して中央処理装置へ取り込
むよう構成されたインタフェース回路の制御方式であっ
て、受信データを一時記憶する高速の記憶手段と、通信
回線の１ワードの転送周期よりも十分長い一定周期で割
込み信号を発生するタイマ手段とを設け、前記中央処理
装置は前記割込み信号の発生タイミングに応答して割込
みルーチンを実行し、前記一定周期の間に前記記憶手段
に蓄積された受信データを一度に読出す様にしたことを
特徴とするインタフェース制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1889086A JPS62175853A (ja) | 1986-01-30 | 1986-01-30 | インタフエ−ス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1889086A JPS62175853A (ja) | 1986-01-30 | 1986-01-30 | インタフエ−ス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62175853A true JPS62175853A (ja) | 1987-08-01 |
Family
ID=11984160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1889086A Pending JPS62175853A (ja) | 1986-01-30 | 1986-01-30 | インタフエ−ス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62175853A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008167711A (ja) * | 2007-01-15 | 2008-07-24 | Kuraray Kuraflex Co Ltd | 農業用被覆シート |
-
1986
- 1986-01-30 JP JP1889086A patent/JPS62175853A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008167711A (ja) * | 2007-01-15 | 2008-07-24 | Kuraray Kuraflex Co Ltd | 農業用被覆シート |
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