JPH08329034A - マイクロコンピュータによるアナログデータ読込回路 - Google Patents
マイクロコンピュータによるアナログデータ読込回路Info
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- JPH08329034A JPH08329034A JP7163218A JP16321895A JPH08329034A JP H08329034 A JPH08329034 A JP H08329034A JP 7163218 A JP7163218 A JP 7163218A JP 16321895 A JP16321895 A JP 16321895A JP H08329034 A JPH08329034 A JP H08329034A
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Abstract
(57)【要約】
【目的】 マイクロコンピュータによるアナログデータ
読込回路において、ＣＰＵ１とＡ／Ｄ変換器５の待ち時
間をなくしてＣＰＵ１の高効率化を図るとともに２ポー
トメモリ２の調停回路を不要とする。 【構成】 所定の読み出し周期内の第１のタイミングで
ＣＰＵ１に対して読込開始信号を発するタイマ回路３
と、前記読み出し周期内であり且つＣＰＵ１の読み出し
動作終了時の第２のタイミングでＡ／Ｄ変換器５の変換
開始信号を発する制御回路４と、前記変換開始信号が供
給されてから、前記読み出し周期よりも短い周期内でＡ
／Ｄ変換動作および該変換データの２ポートメモリ２へ
の書き込みを行うＡ／Ｄ変換器５とを設ける。
読込回路において、ＣＰＵ１とＡ／Ｄ変換器５の待ち時
間をなくしてＣＰＵ１の高効率化を図るとともに２ポー
トメモリ２の調停回路を不要とする。 【構成】 所定の読み出し周期内の第１のタイミングで
ＣＰＵ１に対して読込開始信号を発するタイマ回路３
と、前記読み出し周期内であり且つＣＰＵ１の読み出し
動作終了時の第２のタイミングでＡ／Ｄ変換器５の変換
開始信号を発する制御回路４と、前記変換開始信号が供
給されてから、前記読み出し周期よりも短い周期内でＡ
／Ｄ変換動作および該変換データの２ポートメモリ２へ
の書き込みを行うＡ／Ｄ変換器５とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
によるアナログデータ読込回路に関する。
によるアナログデータ読込回路に関する。
【０００２】
【従来の技術】マイクロコンピュータ（以下、ＣＰＵと
称する）がアナログデータを読み込む場合、一般に次の
２つの方法が用いられていた。 （１）ＣＰＵがＡ／Ｄ変換器に変換開始信号を与え、変
換完了信号を受けてＣＰＵとの間の２ポートメモリにデ
ータを書き込み、ＣＰＵが読み出す方法。 （２）Ａ／Ｄ変換器は一定周期毎（タイマの出力によ
る）に変換を開始し、ＣＰＵとの間の２ポートメモリに
データを書き込み、ＣＰＵが読み出す方法。
称する）がアナログデータを読み込む場合、一般に次の
２つの方法が用いられていた。 （１）ＣＰＵがＡ／Ｄ変換器に変換開始信号を与え、変
換完了信号を受けてＣＰＵとの間の２ポートメモリにデ
ータを書き込み、ＣＰＵが読み出す方法。 （２）Ａ／Ｄ変換器は一定周期毎（タイマの出力によ
る）に変換を開始し、ＣＰＵとの間の２ポートメモリに
データを書き込み、ＣＰＵが読み出す方法。
【０００３】
【発明が解決しようとする課題】前記（１）の、ＣＰＵ
が変換開始信号を与えてから変換完了信号を待ってデー
タを読み込む方法では、開始から完了までの時間がＣＰ
Ｕの待ち時間となってしまい、ＣＰＵの効率が下がって
しまう。
が変換開始信号を与えてから変換完了信号を待ってデー
タを読み込む方法では、開始から完了までの時間がＣＰ
Ｕの待ち時間となってしまい、ＣＰＵの効率が下がって
しまう。
【０００４】また前記（２）の方法では、ＣＰＵが２ポ
ートメモリから読み込むタイミングとＡ／Ｄ変換器が書
き込むタイミングが一致しないようにする為の調停回路
が必要となりハードウエアが増加する。
ートメモリから読み込むタイミングとＡ／Ｄ変換器が書
き込むタイミングが一致しないようにする為の調停回路
が必要となりハードウエアが増加する。
【０００５】本発明は上記の点に鑑みてなされたもので
その目的は、ＣＰＵとＡ／Ｄ変換器の待ち時間をなくし
てＣＰＵの高効率化を図るとともに２ポートメモリの調
停回路を不要としたマイクロコンピュータによるアナロ
グデータ読込回路を提供することにある。
その目的は、ＣＰＵとＡ／Ｄ変換器の待ち時間をなくし
てＣＰＵの高効率化を図るとともに２ポートメモリの調
停回路を不要としたマイクロコンピュータによるアナロ
グデータ読込回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、Ａ／Ｄ変換器
の変換データを２ポートメモリに書き込むとともに、該
２ポートメモリの書き込みデータをＣＰＵへ読み出すマ
イクロコンピュータによるアナログデータ読込回路にお
いて、（１）所定の読み出し周期内の第１のタイミング
でＣＰＵに対して読込開始信号を発するタイマ回路と、
前記読み出し周期内であり且つＣＰＵの読み出し動作終
了時の第２のタイミングでＡ／Ｄ変換器の変換開始信号
を発する制御回路と、前記変換開始信号が供給されてか
ら、前記読み出し周期よりも短い周期内でＡ／Ｄ変換動
作を行うとともに、該変換データを２ポートメモリへ書
き込むＡ／Ｄ変換器とを備えたことを特徴とし、（２）
所定の読み出し周期内の第１のタイミングでＣＰＵに対
して読込開始信号を発するとともに、２ポートメモリへ
の書き込み終了後にＣＰＵによって、Ａ／Ｄ変換に要す
る実時間に基づいて前記読み出し周期の設定が変更され
るタイマ回路と、前記読み出し周期内であり且つＣＰＵ
の読み出し動作終了時の第２のタイミングでＡ／Ｄ変換
器の変換開始信号を発するとともに、２ポートメモリへ
のデータ書き込み終了時にＣＰＵへ割り込みをかける制
御回路と、前記変換開始信号が供給されてから、前記読
み出し周期よりも短い周期内でＡ／Ｄ変換動作を行うと
ともに、該変換データを２ポートメモリへ書き込むＡ／
Ｄ変換器とを備えたことを特徴としている。
の変換データを２ポートメモリに書き込むとともに、該
２ポートメモリの書き込みデータをＣＰＵへ読み出すマ
イクロコンピュータによるアナログデータ読込回路にお
いて、（１）所定の読み出し周期内の第１のタイミング
でＣＰＵに対して読込開始信号を発するタイマ回路と、
前記読み出し周期内であり且つＣＰＵの読み出し動作終
了時の第２のタイミングでＡ／Ｄ変換器の変換開始信号
を発する制御回路と、前記変換開始信号が供給されてか
ら、前記読み出し周期よりも短い周期内でＡ／Ｄ変換動
作を行うとともに、該変換データを２ポートメモリへ書
き込むＡ／Ｄ変換器とを備えたことを特徴とし、（２）
所定の読み出し周期内の第１のタイミングでＣＰＵに対
して読込開始信号を発するとともに、２ポートメモリへ
の書き込み終了後にＣＰＵによって、Ａ／Ｄ変換に要す
る実時間に基づいて前記読み出し周期の設定が変更され
るタイマ回路と、前記読み出し周期内であり且つＣＰＵ
の読み出し動作終了時の第２のタイミングでＡ／Ｄ変換
器の変換開始信号を発するとともに、２ポートメモリへ
のデータ書き込み終了時にＣＰＵへ割り込みをかける制
御回路と、前記変換開始信号が供給されてから、前記読
み出し周期よりも短い周期内でＡ／Ｄ変換動作を行うと
ともに、該変換データを２ポートメモリへ書き込むＡ／
Ｄ変換器とを備えたことを特徴としている。
【０００７】
（１）請求項１、２に記載の発明において、ＣＰＵがア
ナログデータを読み出した後にＡ／Ｄ変換器が変換を開
始し、しかもＣＰＵの読み出し周期はＡ／Ｄ変換器の変
換動作期間よりも大きく設定しているので、２ポートメ
モリへのアクセスが同時に発生し、ＣＰＵ、Ａ／Ｄ変換
器共に待ち時間は無くなる。また調停回路を使用せずに
２ポートメモリの効率的な使用が可能となる。
ナログデータを読み出した後にＡ／Ｄ変換器が変換を開
始し、しかもＣＰＵの読み出し周期はＡ／Ｄ変換器の変
換動作期間よりも大きく設定しているので、２ポートメ
モリへのアクセスが同時に発生し、ＣＰＵ、Ａ／Ｄ変換
器共に待ち時間は無くなる。また調停回路を使用せずに
２ポートメモリの効率的な使用が可能となる。
【０００８】（２）請求項２に記載の発明において、２
ポートメモリへの書き込み終了時に、ＣＰＵへ割り込み
がかけられるので、ＣＰＵは読み出し周期の最適時間を
知ることができる。このためＣＰＵの読み出し周期が設
定変更されることにより、最適時間間隔でデータの読み
出しが可能となる。
ポートメモリへの書き込み終了時に、ＣＰＵへ割り込み
がかけられるので、ＣＰＵは読み出し周期の最適時間を
知ることができる。このためＣＰＵの読み出し周期が設
定変更されることにより、最適時間間隔でデータの読み
出しが可能となる。
【０００９】
【実施例】以下図面を参照しながら請求項１に記載の発
明の一実施例を説明する。図１において１はＣＰＵ、２
は２ポートメモリである。３は所定の読み出し周期Ｔ１
内の第１のタイミングでＣＰＵ１に対して読込開始信号
を発するタイマ回路である。４は、読み出し周期Ｔ１内
であり且つＣＰＵ１の読み出し動作終了時の第２のタイ
ミングでＡ／Ｄ変換器の変換開始信号を発する制御回路
である。５は、前記変換開始信号が供給されてから、前
記読み出し周期Ｔ１よりも短い周期Ｔ２内で、Ａ／Ｄ変
換を行うとともに、該変換データを２ポートメモリ２へ
書き込むＡ／Ｄ変換器である。
明の一実施例を説明する。図１において１はＣＰＵ、２
は２ポートメモリである。３は所定の読み出し周期Ｔ１
内の第１のタイミングでＣＰＵ１に対して読込開始信号
を発するタイマ回路である。４は、読み出し周期Ｔ１内
であり且つＣＰＵ１の読み出し動作終了時の第２のタイ
ミングでＡ／Ｄ変換器の変換開始信号を発する制御回路
である。５は、前記変換開始信号が供給されてから、前
記読み出し周期Ｔ１よりも短い周期Ｔ２内で、Ａ／Ｄ変
換を行うとともに、該変換データを２ポートメモリ２へ
書き込むＡ／Ｄ変換器である。
【００１０】次に上記のように構成された回路の動作を
図２のタイムチャートとともに述べる。 （１）ＣＰＵ１はタイマ回路３から出力される一定周期
毎のアナログデータ読込開始信号により、２ポートメモ
リ２からアナログデータを読み出す（リード信号発
生）。尚この時２ポートメモリ２の専有権はＣＰＵ１側
である。
図２のタイムチャートとともに述べる。 （１）ＣＰＵ１はタイマ回路３から出力される一定周期
毎のアナログデータ読込開始信号により、２ポートメモ
リ２からアナログデータを読み出す（リード信号発
生）。尚この時２ポートメモリ２の専有権はＣＰＵ１側
である。
【００１１】（２）ＣＰＵ１の読み出し動作が終了した
事を受けて（読込終了信号を受けて）制御回路４はＡ／
Ｄ変換器５に変換開始信号を与える。尚この時２ポート
メモリ２の専有権はＡ／Ｄ変換器５側である。
事を受けて（読込終了信号を受けて）制御回路４はＡ／
Ｄ変換器５に変換開始信号を与える。尚この時２ポート
メモリ２の専有権はＡ／Ｄ変換器５側である。
【００１２】（３）Ａ／Ｄ変換器５は変換終了後、２ポ
ートメモリ２へアナログデータを書き込む（ライト信号
発生）。尚この時２ポートメモリ２の専有権はＣＰＵ１
側である。
ートメモリ２へアナログデータを書き込む（ライト信号
発生）。尚この時２ポートメモリ２の専有権はＣＰＵ１
側である。
【００１３】（４）前記（１）〜（３）の繰り返し。 ここで、ＣＰＵ１がデータを読み出す周期Ｔ１を、Ａ／
Ｄ変換器５の変換時間Ｔ２より大きく設定しておけば
（Ｔ１＞Ｔ２）、ＣＰＵ１とＡ／Ｄ変換器５共に、２ポ
ートメモリ２へのアクセスが同時に発生し、待ちが発生
することは無くなる。
Ｄ変換器５の変換時間Ｔ２より大きく設定しておけば
（Ｔ１＞Ｔ２）、ＣＰＵ１とＡ／Ｄ変換器５共に、２ポ
ートメモリ２へのアクセスが同時に発生し、待ちが発生
することは無くなる。
【００１４】次に請求項２に記載の発明の一実施例を説
明する。本実施例では前記図１の回路に次の機能を追加
している。すなわち図３の回路のように、Ａ／Ｄ変換デ
ータ書き込み完了時に、ＣＰＵ１へ割り込み信号を与え
ることにより、Ａ／Ｄ変換にかかる実時間（Ｔ１′）か
らデータ読み出し周期を設定し直すものであり、これに
よって最適時間間隔によるアナログデータ読み出しがで
きる。
明する。本実施例では前記図１の回路に次の機能を追加
している。すなわち図３の回路のように、Ａ／Ｄ変換デ
ータ書き込み完了時に、ＣＰＵ１へ割り込み信号を与え
ることにより、Ａ／Ｄ変換にかかる実時間（Ｔ１′）か
らデータ読み出し周期を設定し直すものであり、これに
よって最適時間間隔によるアナログデータ読み出しがで
きる。
【００１５】次にこのように構成された回路の動作を図
４のタイムチャートとともに述べる。 （１）ＣＰＵ１はタイマ回路３から出力される一定周期
毎のアナログデータ読込開始信号により、２ポートメモ
リ２からアナログデータを読み出す（リード信号発
生）。尚この時２ポートメモリ２の専有権はＣＰＵ１側
である。
４のタイムチャートとともに述べる。 （１）ＣＰＵ１はタイマ回路３から出力される一定周期
毎のアナログデータ読込開始信号により、２ポートメモ
リ２からアナログデータを読み出す（リード信号発
生）。尚この時２ポートメモリ２の専有権はＣＰＵ１側
である。
【００１６】（２）ＣＰＵ１の読み出し動作が終了した
事を受けて（読込終了信号を受けて）制御回路４はＡ／
Ｄ変換器５に変換開始信号を与える。尚この時２ポート
メモリ２の専有権はＡ／Ｄ変換器５側である。
事を受けて（読込終了信号を受けて）制御回路４はＡ／
Ｄ変換器５に変換開始信号を与える。尚この時２ポート
メモリ２の専有権はＡ／Ｄ変換器５側である。
【００１７】（３）Ａ／Ｄ変換器５は変換終了後、２ポ
ートメモリ２へアナログデータを書き込む（ライト信号
発生）。尚この時２ポートメモリ２の専有権はＣＰＵ１
側である。
ートメモリ２へアナログデータを書き込む（ライト信号
発生）。尚この時２ポートメモリ２の専有権はＣＰＵ１
側である。
【００１８】（４）２ポートメモリ２は制御回路４へ書
き込み完了信号を与える。
き込み完了信号を与える。
【００１９】（５）制御回路４はＣＰＵ１へ書き込み完
了信号を与える。
了信号を与える。
【００２０】（６）ＣＰＵ１は、タイマ回路３の周期を
最適値に（Ｔ１からＴ１′に）変更する。
最適値に（Ｔ１からＴ１′に）変更する。
【００２１】（７）前記（１）へ戻る。
【００２２】このように本実施例では、Ａ／Ｄ変換に要
する実時間に基づいてデータ読み出し周期の設定をＴ１
からＴ１′に短縮変更することができ、データを高速度
でサンプリングすることが可能となる。
する実時間に基づいてデータ読み出し周期の設定をＴ１
からＴ１′に短縮変更することができ、データを高速度
でサンプリングすることが可能となる。
【００２３】
【発明の効果】以上のように請求項１に記載の発明によ
れば、所定の読み出し周期内の第１のタイミングでＣＰ
Ｕに対して読込開始信号を発するタイマ回路と、前記読
み出し周期内であり且つＣＰＵの読み出し動作終了時の
第２のタイミングでＡ／Ｄ変換器の変換開始信号を発す
る制御回路と、前記変換開始信号が供給されてから、前
記読み出し周期よりも短い周期内でＡ／Ｄ変換動作を行
うとともに、該変換データを２ポートメモリへ書き込む
Ａ／Ｄ変換器とを備えたので、次のような優れた効果が
得られる。
れば、所定の読み出し周期内の第１のタイミングでＣＰ
Ｕに対して読込開始信号を発するタイマ回路と、前記読
み出し周期内であり且つＣＰＵの読み出し動作終了時の
第２のタイミングでＡ／Ｄ変換器の変換開始信号を発す
る制御回路と、前記変換開始信号が供給されてから、前
記読み出し周期よりも短い周期内でＡ／Ｄ変換動作を行
うとともに、該変換データを２ポートメモリへ書き込む
Ａ／Ｄ変換器とを備えたので、次のような優れた効果が
得られる。
【００２４】（１）ＣＰＵがアナログデータを読み出し
た後にＡ／Ｄ変換器が変換を開始するので、互いに待ち
の時間が無くなり、ＣＰＵの効率が上がる。
た後にＡ／Ｄ変換器が変換を開始するので、互いに待ち
の時間が無くなり、ＣＰＵの効率が上がる。
【００２５】（２）２ポートメモリの調停回路が不要と
なるので、回路構成を単純化することができるととも
に、２ポートメモリの効率的な使用が可能となる。
なるので、回路構成を単純化することができるととも
に、２ポートメモリの効率的な使用が可能となる。
【００２６】また請求項２に記載の発明によれば、所定
の読み出し周期内の第１のタイミングでＣＰＵに対して
読込開始信号を発するとともに、２ポートメモリへの書
き込み終了後にＣＰＵによって、Ａ／Ｄ変換に要する実
時間に基づいて前記読み出し周期の設定が変更されるタ
イマ回路と、前記読み出し周期内であり且つＣＰＵの読
み出し動作終了時の第２のタイミングでＡ／Ｄ変換器の
変換開始信号を発するとともに、２ポートメモリへのデ
ータ書き込み終了時にＣＰＵへ割り込みをかける制御回
路と、前記変換開始信号が供給されてから、前記読み出
し周期よりも短い周期内でＡ／Ｄ変換動作を行うととも
に、該変換データを２ポートメモリへ書き込むＡ／Ｄ変
換器とを備えたので、次のような優れた効果が得られ
る。
の読み出し周期内の第１のタイミングでＣＰＵに対して
読込開始信号を発するとともに、２ポートメモリへの書
き込み終了後にＣＰＵによって、Ａ／Ｄ変換に要する実
時間に基づいて前記読み出し周期の設定が変更されるタ
イマ回路と、前記読み出し周期内であり且つＣＰＵの読
み出し動作終了時の第２のタイミングでＡ／Ｄ変換器の
変換開始信号を発するとともに、２ポートメモリへのデ
ータ書き込み終了時にＣＰＵへ割り込みをかける制御回
路と、前記変換開始信号が供給されてから、前記読み出
し周期よりも短い周期内でＡ／Ｄ変換動作を行うととも
に、該変換データを２ポートメモリへ書き込むＡ／Ｄ変
換器とを備えたので、次のような優れた効果が得られ
る。
【００２７】（１）ＣＰＵがアナログデータを読み出し
た後にＡ／Ｄ変換器が変換を開始するので、互いに待ち
の時間が無くなり、ＣＰＵの効率が上がる。
た後にＡ／Ｄ変換器が変換を開始するので、互いに待ち
の時間が無くなり、ＣＰＵの効率が上がる。
【００２８】（２）２ポートメモリの調停回路が不要と
なるので、回路構成を単純化することができるととも
に、２ポートメモリの効率的な使用が可能となる。
なるので、回路構成を単純化することができるととも
に、２ポートメモリの効率的な使用が可能となる。
【００２９】（３）アナログデータの書き込み後、ＣＰ
Ｕへ割り込みを与える事により、ＣＰＵは読み込み周期
の最適な時間を知ることができる。
Ｕへ割り込みを与える事により、ＣＰＵは読み込み周期
の最適な時間を知ることができる。
【００３０】（４）アナログデータを高速度でサンプリ
ングすることが可能となる。
ングすることが可能となる。
【図１】請求項１に記載の発明の一実施例を示すブロッ
ク図。
ク図。
【図２】請求項１に記載の発明の一実施例の動作を説明
するためのタイムチャート。
するためのタイムチャート。
【図３】請求項２に記載の発明の一実施例を示すブロッ
ク図。
ク図。
【図４】請求項２に記載の発明の一実施例の動作を説明
するためのタイムチャート。
するためのタイムチャート。
１…ＣＰＵ ２…２ポートメモリ ３…タイマ回路 ４…制御回路 ５…Ａ／Ｄ変換器
Claims (2)
- 【請求項１】 Ａ／Ｄ変換器の変換データを２ポートメ
モリに書き込むとともに、該２ポートメモリの書き込み
データをＣＰＵへ読み出すマイクロコンピュータによる
アナログデータ読込回路において、 所定の読み出し周期内の第１のタイミングでＣＰＵに対
して読込開始信号を発するタイマ回路と、 前記読み出し周期内であり且つＣＰＵの読み出し動作終
了時の第２のタイミングでＡ／Ｄ変換器の変換開始信号
を発する制御回路と、 前記変換開始信号が供給されてから、前記読み出し周期
よりも短い周期内でＡ／Ｄ変換動作を行うとともに、該
変換データを２ポートメモリへ書き込むＡ／Ｄ変換器と
を備えたことを特徴とするマイクロコンピュータによる
アナログデータ読込回路。 - 【請求項２】 Ａ／Ｄ変換器の変換データを２ポートメ
モリに書き込むとともに、該２ポートメモリの書き込み
データをＣＰＵへ読み出すマイクロコンピュータによる
アナログデータ読込回路において、 所定の読み出し周期内の第１のタイミングでＣＰＵに対
して読込開始信号を発するとともに、２ポートメモリへ
の書き込み終了後にＣＰＵによって、Ａ／Ｄ変換に要す
る実時間に基づいて前記読み出し周期の設定が変更され
るタイマ回路と、 前記読み出し周期内であり且つＣＰＵの読み出し動作終
了時の第２のタイミングでＡ／Ｄ変換器の変換開始信号
を発するとともに、２ポートメモリへのデータ書き込み
終了時にＣＰＵへ割り込みをかける制御回路と、 前記変換開始信号が供給されてから、前記読み出し周期
よりも短い周期内でＡ／Ｄ変換動作を行うとともに、該
変換データを２ポートメモリへ書き込むＡ／Ｄ変換器と
を備えたことを特徴とするマイクロコンピュータによる
アナログデータ読込回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7163218A JPH08329034A (ja) | 1995-03-30 | 1995-06-29 | マイクロコンピュータによるアナログデータ読込回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7255595 | 1995-03-30 | ||
| JP7-72555 | 1995-03-30 | ||
| JP7163218A JPH08329034A (ja) | 1995-03-30 | 1995-06-29 | マイクロコンピュータによるアナログデータ読込回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08329034A true JPH08329034A (ja) | 1996-12-13 |
Family
ID=26413689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7163218A Pending JPH08329034A (ja) | 1995-03-30 | 1995-06-29 | マイクロコンピュータによるアナログデータ読込回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08329034A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009037161A (ja) * | 2007-08-03 | 2009-02-19 | Kyocera Mita Corp | 画像形成装置 |
-
1995
- 1995-06-29 JP JP7163218A patent/JPH08329034A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009037161A (ja) * | 2007-08-03 | 2009-02-19 | Kyocera Mita Corp | 画像形成装置 |
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