JPH06202715A

JPH06202715A - 状態変化検知記録回路

Info

Publication number: JPH06202715A
Application number: JP4347875A
Authority: JP
Inventors: Masaru Tanoshita; 勝田ノ下
Original assignee: Fuji Facom Corp
Current assignee: Fuji Facom Corp
Priority date: 1992-12-28
Filing date: 1992-12-28
Publication date: 1994-07-22

Abstract

(57)【要約】（修正有）【目的】データの状態変化を高速に検知し、かつ規模
が小型で価格も低廉な状態変化検知記録回路を提供す
る。【構成】メモリ制御回路２１は、ＣＰＵからシステム
バスＡを介して入力されるアドレスａｄ及びライト信号
ｗｒに基づいて、検知用メモリ１２、状変値用メモリ制
御回路２３、バッファ１５、１６、１７を制御する。演
算器１３は検知用メモリ１２の旧データｄ１とシステム
バスＡの新データｄｔを演算して状態変化値ｓｄを出力
する。検知用メモリ制御回路２１ａは、状態変化値ｓｄ
を監視し、新データｄｔが状態変化しないとき、新デー
タｄｔを検知用メモリ１２に書き込まないようにメモリ
制御回路２１を制御する。状変値用メモリ制御回路２３
は、状態変化があったとき、状変値用メモリ１４のアド
レスセレクタ２４を介してアドレスポインタ２２から入
力されるアドレスに、状態変化値ｓｄと新データｄｔの
アドレスａｄとが順次書き込まれる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シーケンス制御におけ
るデータの状態変化を検知する状態変化検知記録回路に
関する。

【０００２】

【従来の技術】従来より、シーケンス制御システムにお
いては、システムを監視するホストコンピユータ（プロ
グラマブルコントローラを含む）は、システムに接続さ
れた計算機（プログラマブルコントローラ）、計器等か
らシステム・ネットワークに出力されるオン／オフ・デ
ータを一定周期で収集して、それら収集されたデータ
の、前回収集時と今回収集時のオン／オフ状態の変化を
検知し、その検知されたデータのオン／オフ状態の変化
に応じてシステムを構成する各機器の出力を制御してい
る。

【０００３】このデータのオン／オフ状態の変化を検知
する検知処理は、次のような構成を用い、ファームウエ
アによって実現させていた。１．構成ａ）旧データを格納しておくメモリを用意する。

【０００４】ｂ）データが変化したか否かを記録するメ
モリを用意する。２．ファームウエアａ）旧データと新データを比較する。

【０００５】ｂ）比較結果をデータが変化したか否かを
記録するメモリ格納する。ｃ）新データを旧データが格納されていたメモリに格納
する。

【０００６】

【発明が解決しようとする課題】ところで、上述したよ
うな、データのオン／オフ状態の変化検知処理は、予め
データ送信期間として定められたデータ収集の一周期内
に、全てのデータのオン／オフ状態の変化検知処理を終
了する必要がある。

【０００７】したがって、監視間隔の短かいきめ細かな
監視をするために上記データ収集の一周期を短縮しよう
とすると、単位時間当たりの処理データ量が増加するた
め、データ・オン／オフ状態の変化検知処理を、これま
でより高速に行うことが必要となってくる。

【０００８】また、システムを大きくしようとすると、
やはり上記データ収集の一周期内に送信される処理デー
タ量が増加するため、この場合も同様に、データ・オン
／オフ状態の変化検知処理を、これまでより高速に行う
ことが必要となってくる。

【０００９】これらの要求に対処するためには、上記デ
ータ・オン／オフ状態の変化検知処理を行うプロセッサ
を、これまでより処理速度の高速なプロセッサに置き換
える必要がある。そして、そのためには、通常の内蔵メ
モリを高速メモリに変更すると共にプロセッサがファー
ムウエアを処理する信号のビット幅も大きくする必要が
ある。

【００１０】しかしながら、このように、メモリを高速
化し、信号ビット幅を拡大してプロセッサを特化する
と、回路規模の拡大を招き、全体として規模が大型化す
るばかりでなく、このようなハードウエアの価格も高価
なものであるためコストの上昇を招くという問題があっ
た。

【００１１】また、このようにプロセッサの処理速度を
高速化した場合でも、従来同様に、ファームウエアによ
って制御を行う点ではなんら変るところがなく、このた
め処理を高速化したとはいってもその処理速度に限界が
あるという問題もあった。

【００１２】本発明は、上記の実情に鑑みてなされたも
のであり、データの状態変化を高速に検知するようにし
て、データ収集の処理周期の短縮や、一定周期内のデー
タ量の増加等にも容易に対応でき、かつ規模が小型で価
格も低廉な状態変化検知記録回路を提供することを目的
とする。

【００１３】

【課題を解決するための手段】請求項１記載の発明の状
態変化検知記録回路は、検知対象となるデータを格納す
るデータメモリ１と、このデータメモリ１に新データが
書き込まれる前に、データメモリ１の上記新データが書
き込まれるアドレスから旧データを読み出す読出手段２
と、この読出手段２によりデータメモリ１から読み出さ
れた上記旧データとデータメモリ１に書き込まれるべき
上記新データとの間の状態変化の情報を作成する作成手
段３と、この作成手段３により作成される上記新データ
と旧データ間の状態変化の情報を記録する記録手段４
と、データメモリ１から上記旧データが読み出された
後、データメモリ１に上記新データを書き込む書込手段
５とで構成される。

【００１４】上記読出手段２は、例えば、メモリ制御回
路等から成る。上記作成手段３は、例えば、演算器等か
ら成り、例えば、上記新データと上記旧データとの排他
的論理和の演算をなし、その演算結果を、上記新データ
と上記旧データ間の状態変化の情報として出力する。

【００１５】上記記録手段４は、例えば、状態変化出力
バッファ、状態変化記憶用メモリ等から成る。また、同
手段４は、例えば、上記新データと上記旧データ間の状
態変化の情報と共に上記新データが書き込まれるデータ
メモリ１のアドレスの情報を出力する出力手段６をさら
に備えて、上記新データと上記旧データ間に状態変化が
あったとき、上記新データが上記旧データからどのよう
に変化したかの情報と上記新データが書き込まれるデー
タメモリ１のアドレスとを記録する。

【００１６】上記書込手段５は、例えば、メモリ制御回
路、データバッファ等から成り、例えば、上記新データ
と上記旧データ間に状態変化があったとき上記新データ
をデータメモリ１に書き込み、一方、上記新データと上
記旧データ間に状態変化がないときは上記新データをデ
ータメモリ１に書き込む処理は行わない。

【００１７】請求項５記載の発明の状態変化検知記録回
路は、上記データメモリ１、読出手段２、作成手段３、
記録手段４、及び書込手段５の各手段に、さらに、上記
旧データと上記新データ間に状態変化があったとき状態
変化があったことを外部に通知する通知手段６を加えて
構成される。

【００１８】上記通知手段６は、例えば、状態変化用メ
モリ制御回路、データバッファ等から成る。

【００１９】

【作用】本発明では、データメモリ１に検知対象となる
新データが書き込まれる際、その新データが書き込まれ
るアドレスから旧データが読出手段２により読み出され
て、その読み出された旧データと上記書き込まれる新デ
ータ間の状態変化の情報が作成手段３により作成され、
その作成された旧データと新データ間の状態変化の情報
が記録手段４により記録される。また、このとき、例え
ば、新データが書き込まれるデータメモリ１のアドレス
の情報が出力手段６により出力され、その出力されたデ
ータメモリ１のアドレス情報、及び新データが上記旧デ
ータからどのように変化したかの情報が記録手段４によ
り記録される。

【００２０】上記新データは、その新データが書き込ま
れるアドレスから旧データが読み出された後、書込手段
５により旧データが書き込まれていたアドレスに書き込
まれる。また、例えば、作成手段３により作成された旧
データと新データ間の状態変化の情報が新データの状態
変化を示していない場合は、その新データの書き込は行
われない。

【００２１】

【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。図３は、第１の実施例に係わる状態変
化検知記録回路の構成ブロック図である。

【００２２】同図において、メモリ制御回路１１は、そ
の入力側は、システムバスＡを介して不図示のＣＰＵ
（中央演算処理装置）に接続しており、その出力側は、
信号線ｃｓ１及び信号線ｗｅ１を介して検知用メモリ１
２、信号線ｃｓ２及び信号線ｗｅ２を介して状変値用メ
モリ１４、信号線ｂｃ１を介して状変値バッファ１５、
信号線ｂｃ２を介してデータバッファ１６、並びに、信
号線ｂｃ３を介してデータバッファ１７にそれぞれ接続
している。上記メモリ制御回路１１は、ＣＰＵからシス
テムバスＡを介して入力されるアドレスａｄ及びライト
信号ｗｒに基づいて上記出力側に接続されている各回路
を制御する。

【００２３】検知用メモリ１２は、状態変化の検知対象
であるデータｄｔを格納するメモリであり、信号入力端
子Ｃ及び信号入力端子Ｗには、上記メモリ制御回路１１
から信号線ｃｓ１を介してチップセレクト信号ｃｓ１
（以下、信号線とその信号を同一の記号で表わす）、及
び信号線ｗｅ１を介して書込信号ｗｅ１がそれぞれ入力
される。また、検知用メモリ１２のアドレス入力端子Ａ
は、システムバスＡの不図示のアドレス線に接続してお
り、このシステムバスＡのアドレス線からはアドレスａ
ｄが入力する。また、検知用メモリ１２のデータ入出力
端子Ｄは、途中から分岐した２本の入出力線の、一方の
入出力線及びデータバッファ１６を介してシステムバス
Ａのデータ線に接続し、分岐した他方の入出力線を介し
て演算器１３の入力側にも接続している。

【００２４】上記検知用メモリ１２は、メモリ制御回路
１１から出力される端子Ｃに加わるチップセレクト信号
ｃｓ１がイネーブルであって、同じくメモリ制御回路１
１から出力される端子Ｗに加わる書込信号ｗｅ１が非イ
ネーブルであるとき、システムバスＡのアドレス線を介
して端子Ａに入力するアドレスａｄのデータｄ１を、端
子Ｄからデータバッファ１６及び演算器１４へ出力し、
一方、上記チップセレクト信号ｃｓ１及び書込信号ｗｅ
１が共にイネーブルであるとき、システムバスＡのデー
タ線上のデータｄｔを、データバッファ１６を介して端
子Ｄに取り込んで、その取り込んだデータｄｔをシステ
ムバスＡのアドレス線を介して端子Ａに入力するアドレ
スａｄに記憶する。

【００２５】データバッファ１６は双方向バッファであ
り、メモリ制御回路１１から入力されるデータバッファ
制御信号ｂｃ２の信号レベルが、例えば“１”のとき
は、システムバスＡのデータ線上に出力されいるデータ
ｄｔを取り込んで、そのデータｄｔを検知用メモリ１２
に出力し、一方、データバッファ制御信号ｂｃ２の信号
レベルが、“０”のときは、検知用メモリ１２から出力
されるデータｄ１を取り込んで、そのデータｄｔをシス
テムバスＡのデータ線上に出力する。

【００２６】演算器１３は、新たに検知用メモリ１２に
書き込まれるデータｄｔをシステムバスＡのデータ線を
介して入力すると共に、上記データｄｔが書き込まれる
前に検知用メモリ１２の上記データｄｔが書き込まれる
べきアドレスａｄから読み出される旧データｄ１を入力
して、新旧両データを比較し、その比較結果を新旧両デ
ータ間に状態の変化があったか否かの状態変化信号ｓｄ
として状変値バッファ１５に出力する。

【００２７】状変値バッファ１５は、上記メモリ制御回
路１１から加わる状変値バッファ制御信号ｂｃ１がイネ
ーブルになると上記演算器１３から入力される状態変化
信号ｓｄを状変値用メモリ１４及びデータバッファ１７
へ出力する。

【００２８】状変値用メモリ１４は、上記検知用メモリ
１２に書き込まれるデータｄｔの状態変化信号ｓｄを記
憶するメモリであり、その信号入力端子Ｃ′及び信号入
力端子Ｗ′には、上記メモリ制御回路１１から信号線ｃ
ｓ２を介してチップセレクト信号ｃｓ２及び信号線ｗｅ
２を介して書込信号ｗｅ２がそれぞれ入力される。ま
た、状変値用メモリ１４のアドレス入力端子Ａ′は、シ
ステムバスＡのアドレス線に接続しており、システムバ
スＡのアドレス線からはアドレスａｄが入力する。ま
た、状変値用メモリ１４のデータ入出力端子Ｄ′は、途
中から分岐した２本の入出力線の、一方の入出力線及び
データバッファ１７を介してシステムバスＡのデータ線
に接続すると共に、分岐した他方の入出力線及び状変値
バッファ１５を介して演算器１３の出力側にも接続して
いる。

【００２９】上記状変値用メモリ１４は、メモリ制御回
路１１から端子Ｃ′に加えられるチップセレクト信号ｃ
ｓ２と、同じくメモリ制御回路１１から端子Ｗ′に加え
られる書込信号ｗｅ２とが共にイネーブルであるとき、
システムバスＡのアドレス線上のデータｄｔをデータバ
ッファ１７を介して入力端子Ｄ′に取り込んで、その取
り込んだデータｄｔをシステムバスＡのアドレス線を介
して入力端子Ａ′に入力されるアドレスａｄに記憶す
る。

【００３０】これにより、初期時には、ＣＰＵからシス
テムバスＡのデータ線とデータバッファ１７を介して入
力される値が“０”のデータｄｔを、同じくＣＰＵから
システムバスＡのアドレス線を介して順次入力されるア
ドレスａｄに記憶することにより全てのデータ領域に
“０”を記憶して初期化される。そして、上記初期化後
は、状変値バッファ１５から出力される状態変化信号ｓ
ｄを、システムバスＡのアドレス線を介して入力するア
ドレスａｄに記憶する。

【００３１】データバッファ１７も双方向バッファであ
り、メモリ制御回路１１から入力されるデータバッファ
制御信号ｂｃ３の信号レベルに基づいて、例えば信号レ
ベルが“１”のときは、システムバスＡのデータ線上に
出力されている値が“０”のデータｄｔを取り込んで、
そのデータｄｔを状変値用メモリ１４へ出力し、一方、
信号レベルが“０”のときは、状変値用メモリ１４から
出力されるデータｓｄを取り込んで、そのデータｓｄを
システムバスＡのデータ線上に出力する。

【００３２】次に、上述した構成の第１実施例におけ
る、検知用メモリ１２に新データｄｔを書き込む際の処
理動作を、図４に示すタイムチャートを用いて説明す
る。同図の(a) は、検知用メモリ１２の旧データリード
期間及び新データライト期間、(b) はＣＰＵからシステ
ムバスＡのアドレス線上に出力されるアドレスａｄ、
(c) は同じくＣＰＵからシステムバスＡの不図示の信号
線上に出力されるライト信号ｗｒ、(d) は同じくＣＰＵ
からシステムバスＡのデータ線上に出力されるデータｄ
ｔである。

【００３３】また、(e) はメモリ制御回路１１から出力
されるチップセレクト信号ｃｓ１、(f) は同じくメモリ
制御回路１１から出力される書込信号ｗｅ１、(g) は検
知用メモリ１２の入出力データｄｔ及びｄ１、(h) はメ
モリ制御回路１１から出力されるチップセレクト信号ｃ
ｓ２、(i) は同じくメモリ制御回路１１から出力される
書込信号ｗｅ２、(j) は状変値用メモリ１４に書き込ま
れる状態変化信号ｓｄ、(k) は状変値用メモリ１４のデ
ータライト期間を、それぞれ示している。

【００３４】同図のタイムチャートに示すように、ま
ず、ＣＰＵは、検知用メモリ１２に書き込むデータｄｔ
と、そのデータｄｔを書き込む検知用メモリ１２のアド
レスａｄをシステムバスＡのデータ線とアドレス線上に
それぞれ出力し、同時にシステムバスＡの信号線を介し
てメモリ制御回路１１に出力するライト信号ｗｒを非イ
ネーブル（“１”）からイネーブル（“０”）にする
（同図(b),(c),(d) 参照）。

【００３５】メモリ制御回路１１は、上記ＣＰＵから入
力されるイネーブルになったライト信号ｗｒ及びアドレ
スａｄにより、チップセレクト信号ｃｓ１を非イネーブ
ル（“１”）からイネーブル（“０”）にすると共に
（同図(e) 参照）、書込信号ｗｅ１の出力を、同図(a)
に示す検知用メモリ１２の旧データリード期間ｔ0 〜ｔ
1 の終了するまで、非イネーブル（“１”）のままに維
持する。

【００３６】これにより、上記旧データリード期間にお
いて、検出用メモリ１２の上記システムバスＡのアドレ
ス線上に出力されているアドレスａｄから旧データｄ１
が読み出されて（同図(g) 参照）、この旧データｄ１が
図３に示す演算器１３に入力される。

【００３７】続いて、メモリ制御回路１１は、図４(a)
に示す検知用メモリ１２の旧データリード期間の終了ｔ
1 、すなわち、検知用メモリ１２の新データライト期間
の始まりｔ１から、同ライト期間の終了ｔ2 まで、上記
チップセレクト信号ｃｓ１を引続きイネーブル
（“０”）に維持したまま、他方で上記書込信号ｗｅ１
を非イネーブル（“１”）からイネーブル（“０”）に
する（同図(e),(f) 参照）。

【００３８】これにより、上記新データライト期間にお
いて、検出用メモリ１２の同図(b)に示すシステムバス
Ａのアドレス線上に出力されているアドレスａｄに、同
図(d) に示すシステムバスＡのデータ線上に出力されて
いる新データｄｔが書き込まれる（同図(g) 参照）。

【００３９】上記メモリ制御回路１１は、上記同図(e)
に示すチップセレクト信号ｃｓ１をイネーブル
（“０”）にすると共に、同時に同図(a) に示す検知用
メモリ１２の新データリード期間、すなわち同図(k) に
示す状変値用メモリ１４のライト期間、チップセレクト
信号ｃｓ２をイネーブル（“０”）にすると共に書込信
号ｗｅ２をイネーブル（“０”）にする（同図(h),(i)
参照）。

【００４０】これにより、上記状変値用メモリ１４のラ
イト期間において、状変値用メモリ１４の同図(b) に示
すシステムバスＡのアドレス線上に出力されているアド
レスａｄに、図３に示す演算器１３から状変値バッファ
１５を介して出力される状態変化信号ｓｄが書き込まれ
る（図４(j) 参照）。

【００４１】このように、システムバスＡのデータ線を
介して検知用メモリ１２に新データｄｔを書き込むだけ
で、書き込んだ新データｄｔに対応する状態変化信号ｓ
ｄが、状変値用メモリ１４に書き込まれる。したがっ
て、システムバスＡを介して状変値メモリ１４を参照す
るだけで、検知用メモリ１２内のいずれのデータｄｔが
状態変化したかを容易に知ることができる。

【００４２】したがって、検知用メモリ１２からデータ
ｄｔを読み出す際、その読み出すデータｄｔに対応する
状変値ｓｄを状変値用メモリ１４から読み出すことによ
り、現在検知用メモリ１２から読み出したデータｄｔの
状態変化を直ちに判別できる。

【００４３】また、図３に示す演算器１３の演算を排他
的論理和にすれば、状態変化したデータｄｔに対応する
状態変化信号ｓｄのみが、値が“１”となる。したがっ
て、対応する状態変化信号ｓｄの値が“０”以外の検知
用メモリ１２のデータｄｔは、データの状態が変化した
と判断できると共に、その状態変化した検知用メモリ１
２の新データｄｔとこれに対応する状態変化信号ｓｄの
排他的論理和をとることにより旧データを復元すること
も容易にできる。

【００４４】また、上記第１の実施例において、状変値
用メモリ１４の書き込みに時間がかかるような場合に
は、検知用メモリ１２から読み出される旧データｄ１、
または演算器１３から出力される状変値ｓｄを一時退避
させるラッチを設け、このラッチに旧データｄ１または
状変値ｓｄを退避させた後、新データｄｔを検知用メモ
リ１２に書き込むようにすれば、状態変化検索処理時間
を短くすることができる。

【００４５】上記第１の実施例では、検知用メモリ１２
に書き込まれるデータｄｔの、いずれのデータが状態変
化したのかを知るためには、状変値メモリ１４を参照す
る必要がある。

【００４６】ところで、通常、プロセス制御システムで
は、データの変化に対応してシステムの制御を行うもの
であるから、書き込まれる新データに状態変化があった
場合のみ、その状態変化のあった場合の処理を行えばよ
い。

【００４７】図５は、このような考察に基づく、第２の
実施例の状態変化検知記録回路の構成ブロック図であ
る。同図に示す第２実施例においては、上述した図３に
示す第１実施例と同一構成のブロックには、第１実施例
と同一の記号または番号を付与して示す。

【００４８】この第２実施例では、図３に示す構成に、
システムバスＡの不図示の割込信号線に割り込み信号ｉ
ｎｔを出力する割り込み発生回路１８を新たに付け加え
る。この割り込み発生回路１８には、演算器１３から状
変値バッファ１５に出力される状態変化信号ｓｄが途中
から分岐して入力される。割り込み発生回路１８は、こ
の入力される状態変化信号ｓｄが新データの状態変化を
示す例えば“１”のとき、割り込み信号ｉｎｔをシステ
ムバスＡの割込信号線に出力する。上記割り込み発生回
路１８は、上記出力する割り込み信号ｉｎｔを、システ
ムバスＡを介して接続しているプロセッサ（ＣＰＵ）の
特性に応じて、“１”または“０”のいずれかの信号レ
ベルをイネーブル信号として出力する。

【００４９】したがって、この第２実施例では、書き込
まれる新データに状態変化があった場合のみ、上記割り
込み信号ｉｎｔに基づいて、上記状態変化のあった場合
の処理を行うようにできるので、より高速な処理が実現
される。

【００５０】次に、図６に、第３の実施例の状態変化検
知記録回路の構成ブロック図を示す。同図に示す第３実
施例においても、図３に示す第１実施例と同一構成のブ
ロックには、第１実施例と同一の記号または番号を付与
して示す。

【００５１】同図において、メモリ制御回路２１は、図
３のメモリ制御回路１１の構成に加えて、その内部に検
知用メモリ制御回路２１ａを備えている。この検知用メ
モリ制御回路２１ａは、演算器１３から出力される状態
変化信号ｓｄを監視しており、その状態変化信号ｓｄに
基づいて、新データｄｔに状態変化がなかったと判別し
たとき、検知用メモリ１２に新データｄｔを書き込まな
いようにメモリ制御回路２１を制御する。

【００５２】上記メモリ制御回路２１と、状変値用メモ
リ１４間には、状変値用メモリ制御回路２３を設ける。
状変値用メモリ制御回路２３は、メモリ制御回路２１の
制御のもとに、状態変化信号ｓｄを監視し、新データｄ
ｔに状態変化があったと判別した場合にのみ、その状態
変化信号ｓｄ及び状態変化した新データｄｔのアドレス
ａｄを、状変値用メモリ１４に書き込むようにアドレス
セレクタ２４及びアドレスバッファ２５を制御する。

【００５３】アドレスバッファ２５は、状変値用メモリ
制御回路２３による制御に基づいて、新データｄｔに状
態変化があったと判別されたとき、システムバスＡのア
ドレス線上のアドレスａｄを、状変値用メモリ１４のデ
ータ入力端子に出力する。

【００５４】アドレスポインタ２２は、状態変化した新
データｄｔの上記状態変化信号ｓｄと上記アドレスバッ
ファ２５から出力されるアドレスａｄとが、共に状変値
用メモリ１４に書き込まれる都度、システムバスＡを介
してＣＰＵによりアクセスされてアドレス値Ｎをインク
リメントされ、そのインクリメントされたアドレス値Ｎ
＋ｉ（ｉ＝０、１、２、・・・）をアドレスセレクタ２
４に順次出力する。

【００５５】アドレスセレクタ２４は、２つのアドレス
入力端子の、一方のアドレス入力端子はアドレスポイン
タ２２を介してシステムバスＡのアドレス線に接続し、
他方のアドレス入力端子は、システムバスＡのアドレス
線に直接接続している。そして、アドレスセレクタ２４
は、上記状変値用メモリ制御回路２３の制御に基づい
て、上記新データｄｔに状態変化があったと判別された
とき、アドレスポインタ２２から出力されるアドレスＮ
＋ｉを選択して状変値用メモリ１４に出力し、その他の
場合、例えば初期設定の場合等には、システムバスＡの
アドレス線上のアドレスａｄを選択して状変値用メモリ
１４に出力する。

【００５６】状変値用メモリ１４は、初期設定時には、
データバッファ１７を介して入力されるシステムバスＡ
のデータ線上の値が“０”のデータｄｔを、アドレスセ
レクタ２４を介して入力されるシステムバスＡのアドレ
ス線上のアドレスａｄに順次記憶し、上記初期設定の後
は、状変値バッファ１５から入力される状変値ｓｄと、
アドレスバッファ２５から入力されるアドレスａｄと
を、アドレスセレクタ２４を介してアドレスポインタ２
２から入力されるアドレスＮ＋ｉに順次記憶する。

【００５７】その他の構成ブロックである検知用メモリ
１２、データバッファ１６、データバッファ１７、演算
器１３、状変値バッファ１５等については、図３に示す
構成と同様である。

【００５８】図７は、上述した構成の第３実施例におい
て、新データｄｔが状態変化している場合の処理動作を
示すタイムチャートである。同図(a) 〜(g) は、図４に
示す第１実施例の(a) 〜(g) のタイムチャートと全く同
様であるので説明は省略する。

【００５９】図７の(h) はアドレスポインタ２２が出力
するアドレス、(i) はメモリ制御回路２１が出力するチ
ップセレクト信号ｃｓ２、(j) は同じくメモリ制御回路
２１が出力する書込信号ｗｅ２、及び(k) は状変値用メ
モリ１４に書き込まれるデータである。また、(l) は状
変値用メモリ１４の２つのライト期間であり、１番目の
ライト期間は同図(a) に示す検知用メモリ１２の旧デー
タリード期間に対応し、２番目のライト期間は同図(a)
に示す検知用メモリ１２の新データライト期間に対応す
る。

【００６０】上記(l) に示す状変値用メモリ１４の１番
目のライト期間では、アドレスポインタ２２はアドレス
Ｎを出力する（同図(h),(l) 参照）。その１番目のライ
ト期間の後半において、その１番目のライト期間終了ま
で、メモリ制御回路２１は状変値用メモリ制御回路２３
に出力しているチップセレクト信号ｃｓ２と書込信号ｗ
ｅ２を共に非イネーブル（“１”）からイネーブル
（“０”）に変化させる（同図(i),(j),(k) 参照）。

【００６１】状変値用メモリ制御回路２３は、これらイ
ネーブル（“０”）に変化したチップセレクト信号ｃｓ
２と書込信号ｗｅ２を状変値用メモリ１４に出力すると
ともに、演算器１３から新データｄｔが状態変化してい
ることを示す状変値ｓｄを入力されることにより、アド
レスセレクタ２４を制御し、この制御に基づいてアドレ
スセレクタ２４は、アドレスポインタ２２から出力され
るアドレスＮを選択して状変値用メモリ１４に出力す
る。これにより、状変値用メモリ１４のアドレスＮに、
状変値バッファ１５から出力される状変値ｓｄが書き込
まれる（同図(h),(k) 参照）。

【００６２】上記１番目のライト期間に続く２番目のラ
イト期間では、アドレスポインタ２２のアドレスがイン
クリメントされて、アドレスポインタ２２はアドレスＮ
＋１を出力する（同図(h),(l) 参照）。その２番目のラ
イト期間後半において、メモリ制御回路２１は、上記１
番目のライト期間終了でイネーブル（“０”）から非イ
ネーブル（“１”）に変化させた状変値用メモリ制御回
路２３に出力しているチップセレクト信号ｃｓ２と書込
信号ｗｅ２を、ふたたび非イネーブル（“１”）からイ
ネーブル（“０”）に変化させる（同図(i),(j),(k) 参
照）。

【００６３】状変値用メモリ制御回路２３は、ふたたび
イネーブル（“０”）に変化したチップセレクト信号ｃ
ｓ２と書込信号ｗｅ２を状変値用メモリ１４に出力する
と共に、演算器１３から入力される上記状変値ｓｄによ
り、アドレスバッファ２５及びアドレスセレクタ２４を
制御し、この制御に基づいて、アドレスバッファ２５は
システムＡのアドレス線から取り込んだアドレスａｄを
状変値用メモリ１４に出力し、一方アドレスセレクタ２
４はアドレスポインタ２２から出力されるアドレスＮ＋
１を選択して状変値用メモリ１４に出力する。これによ
り、状変値用メモリ１４のアドレスＮ＋１に、アドレス
バッファ２５から出力されるアドレスａｄが書き込まれ
る（同図(h),(k) 参照）。

【００６４】上述した同図(k) に示す状変値用メモリ１
４へのデータ書き込みは、状態変化信号ｓｄを先に、ア
ドレスａｄを後にする。これは、演算器１３で比較演算
するために旧データｄ１を検知用メモリ１２から読み出
す動作を処理の前半で終了させ、続けて処理の後半で新
データの書き込み動作を完了させることにより、処理を
より高速化するためである。

【００６５】上記演算器１３から出力される状変値ｓｄ
が新データの状態変化を示していない場合は、旧データ
と新データの値は同一であり、したがって検知用メモリ
１２を書き換える必要はない。この場合、検知用メモリ
制御回路２１ａは、検知用メモリ１２から旧データｄ１
を読み出す処理のみでメモリ制御回路２１の動作を終了
させ、新データの書き込みは行わないようにメモリ制御
回路２１を制御する。

【００６６】図８は、上記新データｄｔが状態変化して
いない場合の処理動作を示すタイムチャートである。同
図(b) 〜(j) に示す信号及びデータの名称は、図７に示
すタイムチャートの(b) 〜(j) に示す信号及びデータの
名称と全く同様である。

【００６７】同図(a) 〜(g) においては、図６の演算器
１３から出力される状変値ｓｄが新データｄｔの状態変
化を示していない場合であるため、検知用メモリ制御回
路２１ａの制御により、図４(a) 又は図７(a) に示す検
知用メモリ１２の新データライト期間が除去されてい
る。また、図８(h) 〜(j) に示すように、アドレスポイ
ンタ２２は、アドレスをインクリメントされないため、
同一アドレスＮを出力したままであり、また、メモリ制
御回路２１から出力されるチップセレックト信号ｃｓ２
及び書込信号ｗｅ２は非イネーブル（“１”）のまま維
持されている。

【００６８】このように、第３実施例では、新データｄ
ｔに状態変化があったときのみ、その状変値ｓｄと、そ
の新データｄｔが検知用メモリ１２に書き込まれるべき
アドレスａｄとを状変値用メモリ１４に書き込んで記録
できる。さらに、状態変化をしていない新データの書き
込みをしないため、その分、処理速度が一層高速化され
る。

【００６９】

【発明の効果】本発明によれば、状態変化の検知対象と
なる新データをデータメモリに書き込むだけで、状態変
化の検知結果が記録手段に記録されるので、状態変化の
検知処理を高速に行うことができようになる。

【００７０】また、新データと旧データとの排他的論理
和を新データに対する状態変化値とすることができるの
で、新データに状態変化があったか否かの判別ができる
と共に、新データと上記状態変化値とから、容易に旧デ
ータの復元ができるため、旧データの退避用メモリを備
えることなく、新データの状態がどのように変化したか
を容易に判別することができる。

【００７１】また、新データをデータメモリに書き込む
だけで、状態変化のあった新データのアドレスとその状
態変化値とが自動的に記録手段により記録されるため、
新データの書き込みをＤＭＡ等の高速なハードウエアを
用いて行うことができるので、新データをＤＭＡ転送後
に、記録手段により記録された状態変化値とその状態変
化した新データが格納されたアドレスとを読み出すこと
により、状態変化したデータのみについての処理を行う
ようにでき、状態変化検知処理を、より高速に行うこと
ができるようになる。

【００７２】また、データメモリに新データを書き込む
際、状態変化のなかった新データをデータメモリに書き
込まないようにできるため、状態変化のなかった新デー
タに対する状態変化検知処理が従来よりも短縮され、し
たがって、状態変化検知処理を、より高速に行うことが
できるようになる。

【００７３】また、データメモリに新データを書き込む
際、新データに状態変化があったとき状態変化があった
ことを外部に通知できるので、システムは状態変化があ
ったことの通知があった新データについてのみ状態変化
があった場合の処理を行えばよく、したがって、状態変
化検知処理を、より高速に行うことができるようにな
る。

【図面の簡単な説明】

【図１】本発明のブロック図（その１）である。

【図２】本発明のブロック図（その２）である。

【図３】第１実施例の状態変化検知記録回路の構成ブロ
ック図である。

【図４】(a),(b),(c),(d),(e),(f),(g),(h),(i),(j),
(k) は第１実施例のデータ書き込みの処理動作を説明す
るタイムチャートである。

【図５】第２実施例の状態変化検知記録回路の構成ブロ
ック図である。

【図６】第３実施例の状態変化検知記録回路の構成ブロ
ック図である。

【図７】(a),(b),(c),(d),(e),(f),(g),(h),(i),(j),
(k),(l) は第３実施例の新データが状態変化していた場
合の処理動作を示すタイムチャート（その１）である。

【図８】(a),(b),(c),(d),(e),(f),(g),(h),(i),(j) は
第３実施例の新データが状態変化していなかった場合の
処理動作を示すタイムチャート（その２）である。

【符号の説明】

１データメモリ２読出手段３作成手段４記録手段５書込手段６通知手段

Claims

【特許請求の範囲】

【請求項１】状態変化の検知対象となるデータを格納
するデータメモリ（１）と、該データメモリ（１）に新データが書き込まれる前に、
前記データメモリ（１）の前記新データが書き込まれる
アドレスから旧データを読み出す読出手段（２）と、該読出手段（２）により前記データメモリ（１）から読
み出された前記旧データと前記データメモリ（１）に書
き込まれるべき前記新データとの間の状態変化の情報を
作成する作成手段（３）と、該作成手段（３）により作成される前記新データと前記
旧データ間の状態変化の情報を記録する記録手段（４）
と、前記データメモリ（１）から前記旧データが読み出され
た後、前記データメモリ（１）に前記新データを書き込
む書込手段（５）と、を有することを特徴とする状態変化検知記録回路。
【請求項２】前記作成手段（３）は、前記新データと
前記旧データとの排他的論理和の演算をなし、その演算
結果を前記新データと前記旧データ間の状態変化の情報
として出力することを特徴とする請求項１記載の状態変
化検知記録回路。
【請求項３】前記書込手段（５）は、前記新データと
前記旧データ間に状態変化があったとき前記新データを
前記データメモリ（１）に書き込み、一方、前記新デー
タと前記旧データ間に状態変化がないときは前記新デー
タを前記データメモリ（１）に書き込む処理を行わない
ことを特徴とする請求項１または２記載の状態変化検知
記録回路。
【請求項４】前記記録手段（４）は、前記新データと
前記旧データ間の状態変化の情報と共に、前記新データ
が書き込まれる前記データメモリ（１）のアドレスの情
報を出力する出力手段（６）を備えて、前記新データと
前記旧データ間に状態変化があったとき、前記新データ
が前記旧データからどのように変化したかの情報と前記
新データが書き込まれる前記データメモリ（１）のアド
レスとを記録することを特徴とする請求項１、２または
３記載の状態変化検知記録回路。
【請求項５】前記新データと前記旧データ間に状態変
化があったとき状態変化があったことを外部に通知する
通知手段（６）をさらに備えたことを特徴とする請求項
１、２、３または４記載の状態変化検知記録回路。