JPH086611A - シーケンスの高速演算方法及びその方法を使用したシーケンス制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 シーケンスプログラムの演算を高速化する。 【構成】 今回入力した入力情報を前回入力した入力情
報と比較し、今回の入力情報の内、前回の入力情報とは
異なっている入力情報のみについてシーケンスプログラ
ムによる演算を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、たとえば生産機械の動
作を制御するシーケンスの高速演算方法およびその方法
を用いたシーケンス制御装置に関する。

【０００２】

【従来の技術】従来、たとえば自動車の生産工場では非
常に多くの生産機械が稼働しているが、これらの生産機
械は、通常はシーケンサーと称されるシーケンス制御装
置によってその動作が制御されている。これらの各シー
ケンス制御装置には、接続されている生産機械の各構成
部品の作動状態を検出するセンサやこれら各構成部品を
動作させるソレノイドなどが接続されている。

【０００３】シーケンス制御装置には、センサなどの入
力情報に基づいてソレノイドなどの出力情報を生成する
演算手段が設けられているが、この出力情報を生成する
ためにはすべての入力情報を入力し、この入力情報のす
べてについて演算を行って最終的な出力情報を生成して
いる。

【０００４】図９は、従来のシーケンス制御装置の概略
の構成を示したブロック図である。シーケンス制御装置
１０は、図示されているようにＣＰＵ１２、記憶装置２
０、Ｉ／Ｏインターフェース３０及び通信インターフェ
ース４０とから構成され、記憶装置２０には、シーケン
スプログラムメモリ１４と、Ｉ／Ｏマップメモリ１６と
が設けられている。

【０００５】ＣＰＵ１２は、記憶装置２０に記憶されて
いるプログラムや情報に基づいてシーケンス制御の演算
を行うものである。また、記憶装置２０のシーケンスプ
ログラムメモリ１４には、ＣＰＵ１２がシーケンス制御
の演算を行うためのプログラム（通常はラダーシーケン
スプログラムとして入力されたものの機械語が記憶され
ている）が記憶されている。Ｉ／Ｏマップメモリ１６に
は、後述するＩ／Ｏインターフェースのそれぞれのポー
トに割り当てられている入出力要素が何であるのかが記
憶されている。具体的には、どのポートにどのセンサが
接続されているのか、どのポートにどのソレノイドが接
続されているのかなどの情報が記憶されている。

【０００６】Ｉ／Ｏインターフェース３０は、外部で接
続されている出力基板４５や入力基板５０とＣＰＵ１２
との双方向においての情報の授受を司るものである。ま
た、通信インターフェース４０は、このシーケンス制御
装置１０にプログラムを入力したり、このシーケンス制
御装置１０の動作状況をモニタするシーケンスプログラ
ムモニタ装置５５とＣＰＵ１２との双方向においての情
報の授受を司るものである。

【０００７】以上のような構成を有している従来のシー
ケンス制御装置は、図１０のフローチャートにしたがっ
て次のように動作する。

【０００８】まず、シーケンス制御装置１の電源がオン
されると（Ｓ１）、ＣＰＵ１２はＩ／Ｏインターフェー
ス３０のすべてのポートに接続されているセンサやリミ
ットスイッチ等の接点情報を入力する（Ｓ２）。つぎに
ＣＰＵ１２は、シーケンスプログラムメモリ１４に記憶
されているシーケンスプログラムにしたがって、この入
力した接点情報に演算を施し、さらに、この演算の結果
とＩ／Ｏマップメモリ１６に記憶されている情報とを参
照して、出力基板４５におけるそれぞれのポートへの出
力信号を演算する（Ｓ３）。

【０００９】そして、ＣＰＵ１２は、この演算の結果を
出力基板４５のそれぞれのポートに出力する（Ｓ４）。
以上の演算はシーケンス制御装置１０の電源がオフされ
るまで継続されるが、上記の処理はたとえば通常は数１
０ｍｓｅｃ程度で一回（スキャンタイム３０〜５０ｍｓ
ｅｃ）行われるように設定されている。

【００１０】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のシーケンス制御装置にあっては、すべての入
力情報に対してシーケンス演算を行うようになっていた
ので、入力情報の増加にともなって演算時間が長くな
り、結果的にスキャンタイムが長くなるので高速の制御
や高精度の制御がし難くなるという問題がある。

【００１１】通常は上記のようにスキャンタイムを数１
０ｍｓｅｃ程度に設定しているが、シーケンス制御装置
はこのスキャンタイム内に、すべての入力情報、すなわ
ち、接続されているスイッチなどのオン，オフの接点情
報を読込んで、この読込んだ情報に演算を施し、出力情
報、すなわち、ソレノイドやランプのオン，オフ信号を
出力する処理を行わなければならない。このために、１
スキャンタイム内に入力情報が全く変化しなかったよう
な場合であっても、上記のような全く同一の入力情報に
基づく出力情報の演算を行わなければならず、結果的に
無駄な演算を行なっていることになる。

【００１２】非常に大規模なシーケンス制御装置におい
ては、このような無駄な演算は処理サイクルを長くして
しまうために、設備の制御動作の鈍化とタクトタイムの
長期化による生産効率の低下など重要な問題を生じる。
このような問題を解決するために、処理速度の早いＣＰ
Ｕを用いることも考えられるが、設備の変更にはプログ
ラムの作り直しなど非常に面倒な作業が伴うことから処
理の高速化に容易に対応させることはできない。

【００１３】本願発明者は、１スキャンタイム内での入
力情報の変化は多くともせいぜい入力点数の数％程度で
あることに着目し、前回のスキャンから変化した接点情
報のみについて演算を行うようにすれば演算の負担が軽
減され、比較的簡単なプログラム変更作業のみで処理の
高速化に対応できると考えた。

【００１４】本発明は、このような点に着目し、従来よ
りもさらに高速高精度での制御が可能なシーケンスの高
速演算方法及びその方法を使用したシーケンス制御装置
の提供を目的とするものである。

【００１５】

【課題を解決するための手段】上記目的を達成するため
の本発明の第１の構成は、複数の入力情報を周期的に入
力し、当該入力情報を入力毎に既存のシーケンスプログ
ラムで演算し、当該演算結果を出力情報として出力する
シーケンス制御装置に使用されるシーケンスの高速演算
方法であって、入力された複数の入力情報を記憶し、当
該記憶された複数の入力情報を、前回の入力時に記憶さ
れている複数の入力情報のそれぞれと比較し、当該比較
の結果、前回とは異なる入力情報のみを抽出し、当該抽
出された入力情報のみにつき既存のシーケンスプログラ
ムに基づいて演算し、当該演算結果を出力情報として出
力することを特徴とする。

【００１６】そして、本発明の第２の構成として前記入
力情報の抽出は、入力された複数の入力情報のそれぞれ
と前回の入力時に記憶されている複数の入力情報のそれ
ぞれとの排他的論理和を演算し、論理和が１となった入
力情報のみを選択することで行うことを特徴とする。

【００１７】また、本発明の第３の構成は、複数の入力
情報を周期的に入力し、当該入力情報を入力毎に既存の
シーケンスプログラムで演算し、当該演算結果を出力情
報として出力するシーケンス制御装置であって、周期的
に入力される複数の入力情報を更新記憶する現在入力情
報記憶手段と、当該現在入力情報記憶手段に前回の入力
で記憶されていた入力情報を当該現在入力情報記憶手段
への入力の度に更新記憶する旧入力情報記憶手段と、前
記現在入力情報記憶手段に記憶されている入力情報と前
記旧入力情報記憶手段に記憶されている入力情報とを比
較して、異なっている入力情報のみを抽出する遷移情報
抽出手段と、当該抽出情報入力手段によって抽出された
入力情報に基づいて出力情報を演算する演算手段とを有
することを特徴とする。

【００１８】そして、本発明の第４の構成として前記遷
移情報抽出手段は、前記現在入力情報記憶手段に記憶さ
れている入力情報と前記旧入力情報記憶手段に記憶され
ている入力情報のそれぞれの排他的論理和を演算する論
理和演算手段と、当該論理和演算手段によって演算され
た結果を記憶する遷移情報記憶手段と、当該遷移情報記
憶手段に記憶されている情報に基づいて遷移情報のみを
選択する選択手段とを有することを特徴とする。

【００１９】

【作用】このように構成した本発明は次のように作用す
る。

【００２０】まず、第１の構成である本発明のシーケン
スプログラムの高速演算方法によれば、入力された複数
の入力情報を記憶し、当該記憶された複数の入力情報
を、前回の入力時に記憶されている複数の入力情報のそ
れぞれと比較し、当該比較の結果、前回とは異なる入力
情報のみを抽出し、当該抽出された入力情報のみにつき
既存のシーケンスプログラムに基づいて演算し、当該演
算結果を出力情報として出力するようにしているので、
演算に要する時間の短縮化を図ることができるようにな
り、この短縮時間分、スキャンタイムの短縮をすること
ができるようになる。このために、より高速かつ高精度
の制御を行うことができるようになる。

【００２１】つぎに、第２の構成である本発明のシーケ
ンスプログラムの高速演算方法によれば、前記入力情報
の抽出は、入力された複数の入力情報のそれぞれと前回
の入力時に記憶されている複数の入力情報のそれぞれと
の排他的論理和を演算し、論理和が１となった入力情報
のみを選択することで行うようにしているので、前回入
力された入力情報と今回入力された入力情報との照合を
極めて簡単かつ迅速に行うことができるようになる。

【００２２】そして、第３の構成である本発明のシーケ
ンスプログラムの高速演算方法を使用したシーケンス制
御装置において、現在入力情報記憶手段は、周期的に入
力される複数の入力情報を更新記憶する機能を有してい
る。したがって、この記憶手段には、入力情報の入力の
度に最新の入力情報のみが記憶されることになる。

【００２３】一方、旧入力情報記憶手段は、現在入力情
報記憶手段に記憶されていた入力情報を現在入力情報記
憶手段に新たな入力情報が入力される度に更新記憶する
機能を有している。したがって、この記憶手段には、現
在入力情報記憶手段に入力された情報の一回前に入力さ
れた情報が記憶されることになる。

【００２４】遷移情報抽出手段は、現在入力情報記憶手
段に記憶されている入力情報と旧入力情報記憶手段に記
憶されている入力情報とを比較して、異なっている入力
情報のみを抽出する機能を有している。この手段によっ
てシーケンス演算の対象となる入力情報が選択されるこ
とになる。

【００２５】演算手段は、この遷移情報抽出手段によっ
て選択された入力情報のみに対して演算し出力情報を得
る。

【００２６】このように演算を行うことで、必要な情報
のみに対しての演算を行えば良くなり、すべての情報の
演算を行う場合に比較してその演算の負担は極端に軽減
される。したがって、本発明では、今回の入力情報と前
回の入力情報との比較という処理が必要となるが、この
処理に要する時間は軽減される演算時間に比較して非常
に短い時間であるので、結果的に演算時間が短くなり、
その分スキャンタイムを短縮できるので、高速性が要求
される制御や高精度が要求される制御でも対応すること
ができるようになる。また、スキャンタイムが従来と同
一で良ければ、入出力点数の多い生産機械の制御をさせ
ることができるようになる。

【００２７】最後に、本発明の第４の構成では、前記の
遷移情報抽出手段を、前記現在入力情報記憶手段に記憶
されている入力情報と前記旧入力情報記憶手段に記憶さ
れている入力情報のそれぞれの排他的論理和を演算する
論理和演算手段と、当該論理和演算手段によって演算さ
れた結果を記憶する遷移情報記憶手段と、当該遷移情報
記憶手段に記憶されている情報に基づいて遷移情報のみ
を選択する選択手段とで構成しているが、論理和演算手
段は、現在入力情報記憶手段に記憶されている入力情報
と前記旧入力情報記憶手段に記憶されている入力情報の
それぞれの排他的論理和を演算し、この演算結果は、遷
移情報記憶手段に記憶する。選択手段は、遷移情報記憶
手段に記憶されている情報に基づいて遷移情報のみを選
択する。遷移情報の演算は、今回入力された入力情報と
前回入力された入力情報との論理和を演算するのみであ
るから、その演算は非常に高速で行われることになり、
また、遷移情報の選択も簡単に行うことできるので、こ
の選択も非常に高速で行うことができるようになる。

【００２８】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は、本発明の請求項１から請求項４までの
構成にかかるシーケンスの高速演算方法を実施するシー
ケンス制御装置の概略構成を示したブロック図である。
この図において、従来のシーケンス制御装置を示した図
９の構成要素と同一の構成要素には同一の符号を付して
ある。

【００２９】このシーケンス制御装置１０には、ＣＰＵ
１２と記憶装置２０とが設けられ、記憶装置２０には、
シーケンスプログラムメモリ１４、高速処理プログラム
メモリ１５、現在Ｉ／Ｏマップメモリ１７、旧Ｉ／Ｏマ
ップメモリ１８及び使用アドレステーブルメモリ１９が
設けられている。このＣＰＵ１２および高速処理プログ
ラムメモリ１５は、遷移情報抽出手段、演算手段、論理
和演算手段、選択手段としてそれぞれ機能するものであ
る。

【００３０】シーケンスプログラムメモリ１４は、与え
られた入力情報に基づいてＣＰＵ１２がシーケンス演算
を行うためのプログラムを記憶しているメモリである。
高速処理プログラムメモリ１５は、本発明にかかるシー
ケンスプログラムの高速演算を行うためのプログラムを
記憶しているメモリである。現在Ｉ／Ｏマップメモリ１
７は現在入力情報記憶手段として機能するものであっ
て、後述のＩ／Ｏインターフェースから入力したセンサ
やリミットスイッチ等のすべての接点情報を１スキャン
毎に更新記憶するメモリである。旧Ｉ／Ｏマップメモリ
１８は、旧入力情報記憶手段として機能するものであっ
て、現在Ｉ／Ｏマップメモリ１７に記憶されていた接点
情報をＩ／Ｏマップメモリ１７への新たな記憶が行われ
るごとに記憶するものである。したがって、現在Ｉ／Ｏ
マップメモリ１７には、常に最新の入力情報が記憶され
ていることになり、旧Ｉ／Ｏマップメモリ１８には、前
回のスキャン時に現在Ｉ／Ｏマップメモリ１７に記憶さ
れていた接点情報が記憶されていることになる。

【００３１】使用アドレステーブルメモリ１９は、遷移
情報記憶手段として機能するものであって、シーケンス
プログラムメモリ１４に記憶されているシーケンスプロ
グラムの各ブロック毎の使用接点、スタートアドレス、
後述するリストアップフラグを記憶するメモリである。

【００３２】さらに、シーケンス制御装置１０には、Ｉ
／Ｏインターフェース３０と通信インターフェース４０
とが設けてある。このＩ／Ｏインターフェース３０は、
外部で接続されている出力基板４５や入力基板５０とＣ
ＰＵ１２との双方向においての情報の授受を司るもので
ある。また、通信インターフェース４０は、このシーケ
ンス制御装置１０にプログラムを入力したり、このシー
ケンス制御装置１０の動作状況をモニタするシーケンス
プログラムモニタ装置５５とＣＰＵ１２との双方向にお
いての情報の授受を司るものである。

【００３３】出力基板４５には、ランプ、ソレノイド、
各種のアクチュエータ等の出力機器が接続され、Ｉ／Ｏ
インターフェース３０からの信号を受けてこれらの出力
機器を動作させるものである。入力基板５０には、セン
サやリミットスイッチ等の入力機器が接続され、これら
の接点信号をＩ／Ｏインターフェース３０に出力するも
のである。

【００３４】以上のように構成されている本発明にかか
るシーケンス制御装置は、図２に示すフローチャートに
したがって次のように動作する。なお、このフローチャ
ートにおいてＳ１からＳ３のステップはシーケンス制御
装置の起動時に行われる処理であり、Ｓ４からＳ９のス
テップは１スキャン毎に一回処理されるルーチンであ
る。

【００３５】まず、プログラムがスタートすると、ＣＰ
Ｕ１２は、シーケンスプログラムが前回の作動時から修
正されていないかどうかを判断し（Ｓ１）、修正があっ
た場合（図示していないライトフラグが１になってい
る）には、シーケンスプログラムの使用アドレステーブ
ルを各ブロック毎に作成する（このテーブルの作成後に
１になっているライトフラグを０にセットする）。たと
えば、図３に示してあるようなラダーシーケンスプログ
ラムに対しては、図４のようなアドレステーブルが作成
される。図３において、各ブロックの始点に記載されて
いる（０Ｘ１００００）や（０Ｘ１０００Ｃ）などはシ
ーケンスプログラムを命令語に変換した場合のブロック
の先頭アドレスを示し、Ｘ０００，Ｙ００１，Ｙ１１１
等は使用接点を示している。シーケンスプログラムの修
正があった場合には、図４に示すようなアドレステーブ
ルが作成される。このアドレステーブルは、修正がなけ
れば（ライトフラグが０のままである）再作成の必要が
ないので作成されない（Ｓ２，Ｓ３）。

【００３６】以上のイニシャル処理が終了すると、ＣＰ
Ｕ１２は、現在Ｉ／Ｏマップメモリ１７に記憶されてい
る接点情報を旧Ｉ／Ｏマップメモリ１８に転送させ、Ｉ
／Ｏインターフェース３０を介して入力される入力基板
５０からのすべての接点信号を現在Ｉ／Ｏマップメモリ
１７に書き込む。図５に示してあるように、Ｉ／Ｏイン
ターフェース３０には、出力基板４５と入力基板５０と
を兼ね備えたＩ／Ｏ基板が接続されているが、このＩ／
Ｏ基板にはたとえばＸ０２０やＸ０２１といったリミッ
トスイッチ等が接続されている。ＣＰＵ１２は、Ｉ／Ｏ
インターフェースのすべての入力ポートを１つづつサー
チして各ポートに対する接点情報を現在Ｉ／Ｏマップメ
モリ１７に展開する。具体的には、図示してあるよう
に、スイッチが開であれば０として閉であれば１とし
て、それぞれ１６ビットづつ順序よく記憶させる（Ｓ
４，Ｓ５）次に、ＣＰＵ１２は、このようにして記憶さ
れた現在Ｉ／Ｏマップメモリ１７の記憶情報と旧Ｉ／Ｏ
マップメモリ１８の記憶情報とを比較する。この比較は
次のようにして行われる。

【００３７】図６に示してあるように、現在Ｉ／Ｏマッ
プメモリ１７に記憶されている情報をＩＯ−ＮＥＷ
［ｉ］とし、旧Ｉ／Ｏマップメモリ１８に記憶されてい
る情報をＩＯ−ＯＬＤ［ｉ］とする。なお、ＩＯ−ＮＥ
Ｗ［ｉ］は、１６ビットのデータでマップのｉ番目を示
している。したがって、ＩＯ−ＮＥＷ［５］は、図６に
示した現在マップメモリの再上段第５番目の０（丸印部
分）を示す。

【００３８】この比較において図７に示した比較マップ
を作成するわけであるが、この比較マップをＩＯ／ＣＭ
Ｐ［ｉ］とすると、比較マップＩＯ／ＣＭＰ［ｉ］＝
（Ｉ／Ｏ−ＮＥＷ［ｉ］）＆（〜Ｉ／Ｏ−ＯＬＤ
［ｉ］）ＯＲ（〜Ｉ／Ｏ−ＮＥＷ［ｉ］）＆（Ｉ／Ｏ−
ＯＬＤ［ｉ］）で演算することができる。なお、上記式
中、〜は、ビットを反転させる演算子である。この式に
おいて、（Ｉ／Ｏ−ＮＥＷ［ｉ］）＆（〜Ｉ／Ｏ−ＯＬ
Ｄ［ｉ］）の演算結果は、０から１に変化したビットを
１にセットすることになり、（〜Ｉ／Ｏ−ＮＥＷ
［ｉ］）＆（Ｉ／Ｏ−ＯＬＤ［ｉ］）の演算結果は、１
から０に変化したビットを１にセットすることになる。
したがって、この２つの式によって得られた結果の和を
とると、旧Ｉ／Ｏマップメモリ１８に記憶されている情
報と現在Ｉ／Ｏマップメモリ１７に記憶されている情報
とが異なっているビットのみが１となっている図７に示
すような比較マップが得られる。なお、この比較マップ
は、この演算後は使用されない旧Ｉ／Ｏマップメモリ１
８に記憶させるようにしてある。このようにすればメモ
リの有効利用を図ることができるからである（Ｓ６）。

【００３９】次に、ＣＰＵ１２は、このようにして作成
された比較マップをサーチし、状態が変化している、つ
まり１となっているビットに対応するＩ／Ｏアドレスを
１つでも使用しているシーケンスブロックが存在すれ
ば、そのブロック番号をリストアップする。たとえば、
図７の比較マップにおいて、再上段の１０１０１０１０
１０１０１０１０は、Ｘ０００からＸ００Ｆまでの入力
情報１６点を示しているが、比較マップにおいてはＸ０
００のアドレスに１がたっているので、図４に示した使
用アドレステーブルのＸ０００が接点となっているブロ
ックのリストアップフラグを図８に示すように０から１
にセットする。このような処理を比較マップの１となっ
ているビットのすべてについて行う。これによって入力
接点が前回のスキャン時とは異なる接点に関連のあるブ
ロックのリストアップフラグが１に設定されることにな
る（Ｓ７）。

【００４０】そして、ＣＰＵ１２は、このリストアップ
フラグが１に設定されているブロックのみを選択して、
シーケンス演算を実行する。具体的には、リストアップ
フラグが１となっているブロックのブロック先頭アドレ
スを読み込み、そのアドレスをプログラムカウンタに代
入して論理演算を行う。この処理によって、前回のスキ
ャン時とは入力情報に全く変更がなければ、事実上シー
ケンス演算は行われないことになる（Ｓ８）。

【００４１】そして、この演算の結果をＩ／Ｏインター
フェース３０を介して出力基板４５に出力する。この出
力は、どのポートを１に設定するのか、どのポートを１
に設定するのかを示すものであり、１に設定されたポー
トに接続されている例えばソレノイド等の出力機器が作
動することになる（Ｓ９）。

【００４２】以上のように、本発明のシーケンスの高速
演算方法によれば、前回のスキャン時とは異なる状態と
なっている入力情報のみを抽出して、この入力情報のみ
についてシーケンス演算を行うようにしたために、不必
要な演算を行う必要がなくなることから、同一の入力点
数であれば、スキャンタイムを短くすることが可能とな
り、これにともなって、より高速の制御及び緻密な制御
を行うことが可能となる。

【００４３】なお、本発明においては、その目的を達成
するためのステップとして、今回のスキャン時に記憶さ
せた入力情報と前回のスキャン時に記憶された入力情報
との比較と、比較マップの作成が必要となるが、これら
の処理に要する時間は、シーケンス演算によって短縮さ
れる時間と比較して非常に短時間であるので、処理ステ
ップ数としては見掛上増加するものの、全体としては時
間短縮となる。

【００４４】これは、１スキャン毎に変化する入力点数
の全体の入力点数に対する割合がせいぜい数％程度であ
ることに起因している。

【００４５】また、本実施例においては、入力点数のす
べてについて１スキャン毎の検索を行うものを例示した
が、接続されているリミットスイッチのオン，オフ頻度
を勘案して、頻繁にオン，オフを繰り返さないようなも
のであれば、その検索頻度ををたとえば１０スキャンに
するなどの設定をすれば、さらに高速処理を図ることが
できるようになる。ただし、この場合には、検出タイミ
ングの遅延が生ずるので注意を要するのはもちろんであ
る。

【００４６】

【発明の効果】以上述べたように本発明によればそれぞ
れの請求項について次のような効果を生じる。

【００４７】請求項１の構成のものにあっては、今回入
力した入力情報を前回入力した入力情報と比較して、前
回とは異なる入力情報のみについてシーケンスの演算を
行うようにしているので、その演算負荷が軽減されるこ
ととなり、スキャンタイムの短縮化を図ることができ、
ひいては制御精度や生産効率の向上をさせることができ
るようになる。

【００４８】請求項２の構成のものにあっては、今回入
力した入力情報と前回入力した入力情報との比較を排他
的論理和を演算することでとで行っているので、その比
較に要する時間は極めて短時間で済むことになり、請求
項１の構成で得られる効果を最大限に引き出すことがで
きる。

【００４９】請求項３の構成のものにあっては、遷移情
報抽出手段によって抽出された情報のみを演算手段によ
って演算し、出力情報を得るようにしているので、演算
手段の演算負荷を低減することができ、さらに高精度，
高速の制御を行うことができるようになる。

【００５０】請求項４の構成のものにあっては、論理和
演算手段によって、現在入力情報記憶手段に記憶されて
いる入力情報と旧入力情報記憶手段に記憶されている情
報との排他的論理和を演算し、遷移情報記憶手段に記憶
されている情報に基づいて遷移情報のみを選択し、これ
を演算手段によって演算するようにしているので、遷移
情報の抽出が極めて短時間で行えることから、請求項３
で得られる効果を最大限に引き出すことができるように
なる。

【図面の簡単な説明】

【図１】 本発明にかかるシーケンスの高速演算方法を
実現するシーケンス制御装置の概略構成を示すブロック
図である。

【図２】 図１に示した装置の動作を示すフローチャー
トである。

【図３】 実施例において例示したラダーシーケンスプ
ログラムを示すものである。

【図４】 図３のラダーシーケンスプログラムに基づい
て作成したアドレステーブルである。

【図５】 現在Ｉ／Ｏマップメモリの作成過程の説明に
供する図である。

【図６】 現在Ｉ／Ｏマップメモリおよび旧Ｉ／Ｏマッ
プメモリの一例を示したものである。

【図７】 比較マップメモリの一例を示したものであ
る。

【図８】 比較マップに基づいて作成されたアドレステ
ーブルの一例を示したものである。

【図９】 従来のシーケンス制御装置の概略構成を示す
ブロック図である。

【図１０】 図９に示した装置の動作を示すフローチャ
ートである。

【符号の説明】

１０…シーケンス制御装置、 １２…ＣＰＵ、 １４…シーケンスプログラムメモリ、 １５…高速処理プログラムメモリ、 １６…Ｉ／Ｏマップメモリ、 １７…現在Ｉ／Ｏマップメモリ、 １８…旧Ｉ／Ｏマップメモリ、 １９…使用アドレステーブルメモリ、 ２０…記憶装置、 ３０…Ｉ／Ｏインターフェース、 ４０…通信インターフェース、 ４５…出力基板、 ５０…入力基板、 ５５…シーケンスプログラムモニタ装置。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の入力情報を周期的に入力し、当該
   入力情報を入力毎に既存のシーケンスプログラムで演算
   し、当該演算結果を出力情報として出力するシーケンス
   制御装置に使用されるシーケンスの高速演算方法であっ
   て、 入力された複数の入力情報を記憶し、 当該記憶された複数の入力情報を、前回の入力時に記憶
   されている複数の入力情報のそれぞれと比較し、 当該比較の結果、前回とは異なる入力情報のみを抽出
   し、 当該抽出された入力情報のみにつき既存のシーケンスプ
   ログラムに基づいて演算し、 当該演算結果を出力情報として出力することを特徴とす
   るシーケンスの高速演算方法。
2. 【請求項２】 前記入力情報の抽出は、入力された複数
   の入力情報のそれぞれと前回の入力時に記憶されている
   複数の入力情報のそれぞれとの排他的論理和を演算し、
   論理和が１となった入力情報のみを選択することで行う
   ことを特徴とする請求項１に記載のシーケンスの高速演
   算方法。
3. 【請求項３】 複数の入力情報を周期的に入力し、当該
   入力情報を入力毎に既存のシーケンスプログラムで演算
   し、当該演算結果を出力情報として出力するシーケンス
   制御装置(10)であって、 周期的に入力される複数の入力情報を更新記憶する現在
   入力情報記憶手段(17)と、 当該現在入力情報記憶手段に前回の入力で記憶されてい
   た入力情報を当該現在入力情報記憶手段への入力の度に
   更新記憶する旧入力情報記憶手段(18)と、 前記現在入力情報記憶手段に記憶されている入力情報と
   前記旧入力情報記憶手段に記憶されている入力情報とを
   比較して、異なっている入力情報のみを抽出する遷移情
   報抽出手段(12,15)と、 当該抽出情報入力手段によって抽出された入力情報に基
   づいて出力情報を演算する演算手段(12,15)とを有する
   ことを特徴とするシーケンス制御装置。
4. 【請求項４】 前記遷移情報抽出手段は、前記現在入力
   情報記憶手段に記憶されている入力情報と前記旧入力情
   報記憶手段に記憶されている入力情報のそれぞれの排他
   的論理和を演算する論理和演算手段(12,15)と、当該論
   理和演算手段によって演算された結果を記憶する遷移情
   報記憶手段(19)と、当該遷移情報記憶手段に記憶されて
   いる情報に基づいて遷移情報のみを選択する選択手段(1
   2,15)とを有することを特徴とする請求項３に記載のシ
   ーケンス制御装置。