JPH02122302A - シーケンス処理回路 - Google Patents
シーケンス処理回路Info
- Publication number
- JPH02122302A JPH02122302A JP27693588A JP27693588A JPH02122302A JP H02122302 A JPH02122302 A JP H02122302A JP 27693588 A JP27693588 A JP 27693588A JP 27693588 A JP27693588 A JP 27693588A JP H02122302 A JPH02122302 A JP H02122302A
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- Japan
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- accumulator
- circuit
- register
- gate circuit
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- Pending
Links
- 238000000034 method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、制御装置として広く用いられているストアー
ドプロダラム方式のシーケンス処理回路に関する。
ドプロダラム方式のシーケンス処理回路に関する。
従来、この種のストアードプログラム方式のシーケンス
処理回路は、第３図に示すように、アキュムレータ１と
、アキュムレータ１の出力を定められた機械語命令によ
り保持するレジスタ２と、接点情報入力、及び接点情報
入力と７キユムレータ１の出力との論理和を求めるＯＲ
ゲート回路５の出力、及びアキュムレータ１の出力とレ
ジスタ２の出力との論理積を求めるＡＮＤゲート回路３
の出力を入力としアキュムレータ１へ出力するセレクタ
４を含む回路となっていた。
処理回路は、第３図に示すように、アキュムレータ１と
、アキュムレータ１の出力を定められた機械語命令によ
り保持するレジスタ２と、接点情報入力、及び接点情報
入力と７キユムレータ１の出力との論理和を求めるＯＲ
ゲート回路５の出力、及びアキュムレータ１の出力とレ
ジスタ２の出力との論理積を求めるＡＮＤゲート回路３
の出力を入力としアキュムレータ１へ出力するセレクタ
４を含む回路となっていた。
ここで、第２図のラダーダイアグラムで示すシーケンス
回路を処理する場合を考えてみる。ｘｌ。
回路を処理する場合を考えてみる。ｘｌ。
Ｘ２．Ｘ３は入力接点を示し、機械語命令により選択さ
れその論理値が接点情報入力端子に加えられるものとす
る。信号線Ａの論理値は以下に示す手順によって演算さ
れる。
れその論理値が接点情報入力端子に加えられるものとす
る。信号線Ａの論理値は以下に示す手順によって演算さ
れる。
（１） セレクタ４はＬＤ線を選択し、入力された接
点ＸＯ倍信号アキュムレータ１に保持される。
点ＸＯ倍信号アキュムレータ１に保持される。
（２） セレクタ４はＬＤ線を選択し、入力された接
点ＸＩ倍信号アキュムレータ１に保持され、旧デ−タで
あるＸＯ倍信号レジスタ２に転送される。
点ＸＩ倍信号アキュムレータ１に保持され、旧デ−タで
あるＸＯ倍信号レジスタ２に転送される。
（３） セレクタ４は１ｍＲ線を選択し、入力された
接点Ｘ２信号とアキュムレータ１に保持されている接点
Ｘ１信号との論理和がＯＲゲート回路５により求められ
、新たにアキュムレータ１に保持される。
接点Ｘ２信号とアキュムレータ１に保持されている接点
Ｘ１信号との論理和がＯＲゲート回路５により求められ
、新たにアキュムレータ１に保持される。
（４） セレクタ４はＡＮＤＢ線を選択し、アキュム
レータ１に保持されている接点Ｘ１信号と接点Ｘ２信号
の論理和と、レジスタ２に保持されている接点ＸＯ倍信
号論理積がＡＮＤゲート回路３により求められ新たにア
キュムレータ１に保持される。
レータ１に保持されている接点Ｘ１信号と接点Ｘ２信号
の論理和と、レジスタ２に保持されている接点ＸＯ倍信
号論理積がＡＮＤゲート回路３により求められ新たにア
キュムレータ１に保持される。
上記のような手順で情報処理される従来回路にあっては
、（１）〜（４）の手順がそれぞれ１語の機械語命令に
対応しているため、３個の入力接点信号の演算に４語の
機械語命令を必要としておりプログラムサイズが増大し
、処理速度が低下するという課題がある。
、（１）〜（４）の手順がそれぞれ１語の機械語命令に
対応しているため、３個の入力接点信号の演算に４語の
機械語命令を必要としておりプログラムサイズが増大し
、処理速度が低下するという課題がある。
本発明回路は、上記の課題を解決するため第１図示のよ
うにアキュムレータ１と、このアキュムレータ１の出力
を定められた機械語命令により保持するレジスタ２と、
このレジスタ２の出力と接点情報入力の論理積を求める
ＡＮＤゲート回路３と、このＡＮＤゲート回路３の出力
を直接入力した信号またはアキュムレータ１の出力とＡ
ＮＤゲート回路３の出力の論理和を求めるＯＲゲート回
路５の出力を選択して前記アキュムレータ１に出力する
セレクタ４を含む回路により構成される。
うにアキュムレータ１と、このアキュムレータ１の出力
を定められた機械語命令により保持するレジスタ２と、
このレジスタ２の出力と接点情報入力の論理積を求める
ＡＮＤゲート回路３と、このＡＮＤゲート回路３の出力
を直接入力した信号またはアキュムレータ１の出力とＡ
ＮＤゲート回路３の出力の論理和を求めるＯＲゲート回
路５の出力を選択して前記アキュムレータ１に出力する
セレクタ４を含む回路により構成される。
このように構成することにより、接点情報入力は常にレ
ジスタ２の出力値との論理積がＡＮＤゲート回路３によ
り求められた後に各種演算が行われるため、実質的には
２種類の演算を同時に行うことが可能となる。
ジスタ２の出力値との論理積がＡＮＤゲート回路３によ
り求められた後に各種演算が行われるため、実質的には
２種類の演算を同時に行うことが可能となる。
以下図面により本発明の詳細な説明する。
第１図は本発明回路の一実施例の構成を示すブロック図
で、本実施例はアキュムレータ１と、このアキュムレー
タ１の出力を定められた機械語命令により保持するレジ
スタ２と、このレジスタ２の出力と接点情報入力の論理
積を求めるＡＮＤゲート回路３と、このＡＮＤゲート回
路３の出力またはＡＮＤゲート回路３の出力とアキュム
レータ１の出力の論理和を求めるＯＲゲート回路５の出
力のいずれかを選択し、アキュムレータ１に出力するセ
レクタ４とにより構成される。
で、本実施例はアキュムレータ１と、このアキュムレー
タ１の出力を定められた機械語命令により保持するレジ
スタ２と、このレジスタ２の出力と接点情報入力の論理
積を求めるＡＮＤゲート回路３と、このＡＮＤゲート回
路３の出力またはＡＮＤゲート回路３の出力とアキュム
レータ１の出力の論理和を求めるＯＲゲート回路５の出
力のいずれかを選択し、アキュムレータ１に出力するセ
レクタ４とにより構成される。
ここで、第２図で示すラダーダイアグラムで示すシーケ
ンス回路の処理を考えてみる。前述と同様に信号線Ａの
論理値を求める手順は、以下のようになる。この場合、
レジスタ２は初期値として論理値“１”が設定されてい
るものとする。
ンス回路の処理を考えてみる。前述と同様に信号線Ａの
論理値を求める手順は、以下のようになる。この場合、
レジスタ２は初期値として論理値“１”が設定されてい
るものとする。
（１） セレクタ４はＬＤ４９ｉを選択し、入力され
た接点ＸＯ倍信号レジスタ２の論理積すなわち、レジス
タ２は“１”であるから接点ＸＯ倍信号値がＡＮＤゲー
ト回路３により求められアキュムレータｌに保持される
。
た接点ＸＯ倍信号レジスタ２の論理積すなわち、レジス
タ２は“１”であるから接点ＸＯ倍信号値がＡＮＤゲー
ト回路３により求められアキュムレータｌに保持される
。
（２） レジスタ２にアキュムレータ１の値を転送す
ると共に、セレクタ４はＬＤ線を選択し、入力された接
点Ｘ１信号とレジスタ２の論理積すなわちＸＯとＸＩの
論理積がＡＮＤゲート回路３により求められ、アキュム
レータ１に保持される。
ると共に、セレクタ４はＬＤ線を選択し、入力された接
点Ｘ１信号とレジスタ２の論理積すなわちＸＯとＸＩの
論理積がＡＮＤゲート回路３により求められ、アキュム
レータ１に保持される。
（３）セレクタ４はｏＲ線を選択し、入力された接点Ｘ
２信号とレジスタ２の論理積とアキュムレータ１の論理
和すなわち（接点ＸＯ倍信号接点Ｘ２信号の論理積）と
（接点ＸＯ倍信号接点×１信号の論理積）の論理和がＯ
Ｒゲート回路５により求められアキュムレータ１に保持
される。
２信号とレジスタ２の論理積とアキュムレータ１の論理
和すなわち（接点ＸＯ倍信号接点Ｘ２信号の論理積）と
（接点ＸＯ倍信号接点×１信号の論理積）の論理和がＯ
Ｒゲート回路５により求められアキュムレータ１に保持
される。
上記のような手順で情報処理される本発明回路において
は、（１１〜（３）の手順がそれぞれ１語の機械語命令
に対応しているため、３語の機械語命令により信号線へ
の論理値を求めることが可能となる。
は、（１１〜（３）の手順がそれぞれ１語の機械語命令
に対応しているため、３語の機械語命令により信号線へ
の論理値を求めることが可能となる。
上述の説明より明らかなように本発明によれば、接点情
報入力は常にレジスタ２の出力値との論理積がＡＮＤゲ
ート回路３により求められた後に各種演算が行われるた
め、実質的には２種類の演算を同時に行うことが可能と
なるため、従来回路に比してプログラムサイズを縮小で
き処理速度が向上するという効果がある。
報入力は常にレジスタ２の出力値との論理積がＡＮＤゲ
ート回路３により求められた後に各種演算が行われるた
め、実質的には２種類の演算を同時に行うことが可能と
なるため、従来回路に比してプログラムサイズを縮小で
き処理速度が向上するという効果がある。
第１図は本発明回路の一実施例の構成を示すブロック図
、第２図はシーケンス処理回路の動作を説明するための
ラダー図、第３図は従来回路の一例の構成を示すブロッ
ク図である。 ■・・・・・・アキュムレータ、２・・・・・・レジス
タ、３・・・・・・ＡＮＤゲート回路、４・・・・・・
セレクタ、５・・・・・・ＯＲゲート回路。 寥１０ 箋２ス 箋３巨
、第２図はシーケンス処理回路の動作を説明するための
ラダー図、第３図は従来回路の一例の構成を示すブロッ
ク図である。 ■・・・・・・アキュムレータ、２・・・・・・レジス
タ、３・・・・・・ＡＮＤゲート回路、４・・・・・・
セレクタ、５・・・・・・ＯＲゲート回路。 寥１０ 箋２ス 箋３巨
Claims (1)
- ストアードプログラム方式のシーケンス処理回路におい
て、アキュムレータ１と、このアキュムレータ１の出力
を定められた機械語命令により保持するレジスタ２と、
このレジスタ２の出力と接点情報入力の論理積を求める
ＡＮＤゲート回路３と、このＡＮＤゲート回路３の出力
を直接入力した信号またはアキュムレータ１の出力とＡ
ＮＤゲート回路３の出力の論理和を求めるＯＲゲート回
路５の出力を選択して前記アキュムレータ１に出力する
セレクタ４とを具備してなるシーケンス処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27693588A JPH02122302A (ja) | 1988-10-31 | 1988-10-31 | シーケンス処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27693588A JPH02122302A (ja) | 1988-10-31 | 1988-10-31 | シーケンス処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02122302A true JPH02122302A (ja) | 1990-05-10 |
Family
ID=17576459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27693588A Pending JPH02122302A (ja) | 1988-10-31 | 1988-10-31 | シーケンス処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02122302A (ja) |
-
1988
- 1988-10-31 JP JP27693588A patent/JPH02122302A/ja active Pending
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