JPS5839336B2

JPS5839336B2 - 自動制御系のデイジタル処理方式

Info

Publication number: JPS5839336B2
Application number: JP51153412A
Authority: JP
Inventors: 正岡本; 長生吉田; 信田口; 久敬白石
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1976-12-22
Filing date: 1976-12-22
Publication date: 1983-08-29
Also published as: JPS5377978A

Description

【発明の詳細な説明】本発明は、自動制御系の演算点での演算を簡単にした自
動制御系のディジタル処理方式に関する。

自動制御系では、フィードバーク系使用時等にみられる
ように偏差を求める手段として加減算器が使用されてい
る。

従来、自動制御系はアナログ的処理が主流であったが、
最近、電子計算機の活用分野の拡大と共に、自動制御系
をもディジタル的処理を行う傾向がでてきた。

具体的事例で説明しよう。

第１図は圧延機等の位置を制御する自動位置決め装置の
ブロック図を示す。

指令値り。は第１、第２、第３の比較点Ｃ１，Ｃ２，Ｃ
３で設定値５ＥＴ１．５ＥＴ２．５ＥＴ３と比較が行わ
れ、その比較結果に基づき操作端ＯＰに、“開″”閉”
、”高速運転”等の指令が与えられる。

操作端ＯＰは、更に制御対象ＯＢに対して上記比較結果
に基づき操作指令を送り操作する。

この制御対象の操作結果は検出器ＤＥＴによって検出さ
れ、検出値Ｄｄを得る。

検出値Ｄｄは、加算点Ｓ１に送られ、指令値との偏差が
得られる。

この偏差は、例えば検出器ＤＥＴの出力の零点と制御対
象系の原点を合せるためのオフセット値であり、このオ
フセット値り。

はメモリＭＥＭに記憶される。このオフセット値り。

は例えば、始動前に検出して記憶される。

加算点Ｓ２は、検出器ＤＥＴの出力Ｄｄとオフセット値
Ｄとの偏差Ｄａをとるものであり、その結果は、加算
点Ｓ３に送られる。

加算点Ｓ３では、指令値ＤＣと加算点Ｓ２で得られた値
との偏差、（Ｓが求められ、その結果は、各比較点Ｃ１
，Ｃ２，Ｃ３に送られる。

以下、同様なフィードバックループを形成することによ
って、制御対象は、指令値り。

で与えられた指令値に収束してゆく。

以上のフロックをディジタル処理した場合、加算点Ｓ１
．Ｂ２．Ｂ３にみられるように、２値の加減算が大部分
を占め、またこれらの加減算は、高精度の演算が要求さ
れ、１６〜１７ビツト或いはそれ以上の桁数となるのが
通常である。

従来、このような桁数の大きい演算は多数の演算素子を
並列に接続し、並列演算を行う方式が常であったが、こ
のような方式では演算回路の）・−ドウエアが非常に大
きくなり、装置全体が大型化するという問題があった。

また、各回路間の信号線が多くなるため、本装置を複数
個のプリント基板に分割して実装する場合は、配線コス
トが非常に大きなものになるという欠点を有していた。

一方、演算の内容について考えると、ブ般に２進数の減
算を行った場合その差が負数になると、補数が出力され
る。

しかし、自動制御系等では、補数という信号形式は扱い
にくいものである。

補数ではなく、偏差の大きさく絶対値）とその方向（極
性）が必ず必要になってくる。

このため、補数から、絶対値と極性を求めることも可能
であるが、論理系が複雑になる欠点を持ってくる。

本発明は、以上の欠点を解消してなるものであって、主
たる目的は減算点、加算点、比較点などの演算点でのデ
ィジタル演算を簡便に実行可能にした自動制御系のディ
ジタル処理方式を提供するものである。

本発明の要旨は、特定の桁相互の演算点での演算を実行
するに際して、上記桁を更に特定の桁に分割し各桁相互
に演算を行わせるようにしたものである。

以下、図面により詳細に本発明の詳細な説明しよう。

第２図は本発明の実施例を示す図である。

マルチプレクサＭＰＸ１、ＭＰＸ２はそれぞれ、Ｎピ
ント入力、ｉピット出力（Ｎ＞ｉ）の構成より放る。

Ｎビット入力としては、偏差をとるべき対象データであ
るＡ、Ｂが上記Ｎビット入力となる。

考えやすくするために、Ｎ＝８、ｉ＝４の場合に限定し
よう。

このマルチプレクサＭＰＸＩ。ＭＰＸ２は、制御回路Ｃ
ＴＬより出力されるステップ指示信号ＳＡによって、８
ビツト入力のデータの中で下位４ビツトを出力するか、
上位４ビツトを出力するか選択が行われる。

即ち、信号ＳＡは、例えば１ビット信号より成り、・・
Ｏ・・０時には下位４ビツト、＋１１１１の時には上位
４ピツド１”を選択するようになっている。

この０″と１″とは交互に発生するようになっている。

各マルチプレクサＭＰＸ１、ＭＰＸ２の４ビツト出力
は、それぞれ排他論理和ゲートＥＯＲ１〜ＥＯＲ８を通
して全加算器ＡＤＤに印加される。

これらのゲートの中で、ＥＯＲ１〜ＥＯＲ４は極性フリ
ップ・フロップ（トリガー型）ＳＲのＱ出力によってゲ
ートされ、ＥＯＲ５〜ＥＯＲ８は極性フリップ・フロッ
プＳＲのＱ出力をインバータＩＮＶによって反転してな
る反転出力によってゲートされている。

従って、例えば、Ｑ出力が°１″の時にはマルチプレク
サＭＰＸＩの出力は符号反転されて全加算器ＡＤＤの４
ビツト人力Ｂ。

、Ｂ１゜Ｂ２．Ｂ３（ｉ−４）となる。

一方、マルチプレクサＭＰＸ２の出力はそのまま反転さ
れずに全加算器ＡＤＤの４ビツト入力Ａ。

＋ＡＩｒＡ２ｒＡｓ（１−４）となる。

即ち、全加算器ＡＤＤでは、データＡ、Ｂの下４桁Ａｌ
、ＡＩの減算Ａ１−Ａｌ１或いは上４桁Ａｈ、Ｂｈの減
算Ａｈ−Ａｈを行うことになる。

その出力４ビツトが出力データＤＡＴＡとしてのΣ。

、Σ１．Σ２．Σ３となる。一方、極性フリップ・フロ
ップＳＲのＱ出力が０“の時には、全く逆に全加算器Ａ
ＤＤでは、Ｂ１−Ａｌ、又はＢｈ−Ａｈの減算を行う。

全加算器ＡＤＤは、桁上げがあった場合は、桁上げ信号
Ｃ４を発生する。

この桁上げ信号Ｃ４は前述の極性フリップ、フロップＳ
Ｒのデータ入力端子Ｄ、及び桁上げフリップ・フロップ
ＣＲのデータ入力端子りに入力している。

桁上げフリップ・フロップＣＲのＱ出力は、全加算器Ａ
ＤＤの桁上げ信号Ｃ８どなって次のステップでの加算に
供される。

極性フリップ・フロップＳＲのＱ出力はゲ−）ＡＮＤを
通して外部に極性信号５ＩＧＮとして出力される。

尚、制御回路ＣＴＬは指示信号ＳＡの他に、信号ＷＲ，
ＳＡＯ、ＤＣを発生している。

これらの信号は、すべてタイミング信号である。

次に、具体的な動作を、第３図のタイムチャート、第４
図の論理図によって説明しよう。

先ず、信号ＳＡとして０″が与えられる。

この時には、データＡ、Ｂの下４桁ＡＩ、Ｂｌがマ
ルチプレクサＭＰＸ１、ＭＰＸ２より選択出力される
。

この時、極性フリップ・フロップＳＲのＱ出力の信号５
ＩＧＮが信号ＤＣによりイニシャルセットされ９１１１
１、桁上げフリップ・フロップＣＲのＱ出力の信号Ｃ６
が信号ＳＡＯによりイニシャルセットされＮ１＋＋
となっているとすると、全加算器ＡＤＤではＡ１−Ｂ１
の演算を行う。

今、第４図に示すようにデータＡとして１１００１００
０’を与え、データＢとして” １１１００１１０ ”
を与えるものとすると、ＡＩはＡＩ＝１０００、Ｂ１＝
０１１０となる。

Ｂｌを符号反転した（−Ｂｌ）は、（−ＢＢ）−１００
１である故、Ａｌ−Ｂ１は”１０００１’”となる。

然るに、桁上げ信号Ｃ８が”１″である故、全加算器Ａ
ＤＤではＡ１−Ｂ１＋ｃｏの演算を行う。

その結果が、１００１０”となる。

この値の中で、最上位ピッドｌ”が次にステップ、即ち
、Ａｈ、Ｂｈの相互の演算を行う際の桁上げ信号ｃ４と
なり、残りのデータ” ｏｏｉｏ ”が演算結果
となる。

この全加算が終了するまでのステップをステップＯと定
義する。

第３図に示す如（、ステップＯの終了時に信号ＷＲが出
力しており、従って、この信号ＷＲ及び桁上げ信号Ｃ４
とによって、桁上げフリップ・フロップＣＲのＱ出力は
１″となる。

次に、ステップ１に移り、信号ＳＡが１″となり、マル
チプレクサＭＰＸ１、ＭＰＸ２はデータＡ、Ｂの上位
４桁Ａｈ、Ｂｈを選択して出力する。

この時、極性フリップ・フロップＳＲの出力５ＩＧＮは
先と同じ（１″である故、全加算器ＡＤＤには、Ａｈ−
Ｂｈなる形で入力する。

Ａｈ＝１１００、（−Ｂｈ）＝０００１であり、且つＣ
６−１である故、全加算器ＡＤＤではＡｈ−Ｂｈ＋ｃｏ
＝０１１１０を得る。

このデータの中で、最上位ビットが極性の表示を示す桁
上げ信号Ｃ４であり、上述の事例では、Ｃ４＝０である
。

残りの４ビツト”０１１０’“がデータＡ、Ｂの上位４
ビツトＡｈ。

Ｂｈの演算結果を示す。

しかし、Ｃ４−０である時には演算結果が負数になった
ことを示し、演算出力は休止となる。

以上の全過程をステージＯと称する。

ステージには、０と１との２種類があり、このステージ
状態を示すものが信号ＤＣである。

次に、ステージＯが終了すると、信号ＤＣがｎＯｎよ
りｌ’ｌＩ＋＋となり、ステージ１に移行する。

この段階では、ＤＣが”０１１である数桁上げ信号Ｃｏ
ＩＪ″−ｔｔＯ＋＋となり、極性フリップ・フロップ
ＳＲのＱ出力がＮＯ＋＋となる。

この結果マルチプレクサＭＰＸＩの出力が反転され、マ
ルチプレクサＭＰＸ２の出力がそのまま、それぞれ全加
算器ＡＤＤの入力となる。

従って、ステージ１に移ると、信号ＳＡが０″である故
、先ずＡｌ、Ｂｌが選ばれ、全加算器ＡＤＤでは、Ｂ
ｌ −ＡＩの演算が行われる。

Ｂｌは”０１１０′’ （−Ａｌ）は”０１１１
”であり、且つ信号ＳＡＯによるイニシャルセットによ
ってＣ＝１となるためＢｌ−ＡＩ＋ｃｏの演算結果は’
０１１１０ ”となる。

この演算結果の最上位ビットが桁上げ信号Ｃ４であり、
Ｃ４−０より、次のステップ１での桁上げはない。

このステップＯの終了段階で信号ＷＲがフリップ、フロ
ップＣＲに印加されるが、データ端子りには”Ｏ＋＋が
入力する故、Ｑ出力の信号ｃｏは“０″のままである。

次に、信号ＳＡがＯ”より１′となり、ステップ１に移
行する。

このステップ１では、Ａｈ、Ｂｈが選ばれ、Ｂｈ−Ａｈ
の演算が行われる。

Ｂｈは’ １１１０ ”（−Ａｈ）は” ＯＯ１１”で
ある故、Ｂｈ−Ａｈ＋ｃｏは、” １０００１ ”とな
る。

最上位ビットｎ１＋＋は桁上げ信号Ｃ４であり、且
つ極性フリップ・フロップＳＲに印加されて、Ｑ出力を
“１″とする。

このＱ出力が信号５ＩＧＮであり、極性信号である。

フリップ・フロップＳＲのＱ出力が１′°になった時に
は、演算結果は正数を示す。

従って、この時の演算結果である”０００１１１１０”
′が出力データＤＡＴＡとして出力される。

また、正の極性を示す”１″なる信号５ＩＧＮはゲート
ＡＮＤを通して出力される。

以上の経過がステージｌの動作となる。

尚、以上の実施例に於いて、ステージＯの終了段階で桁
上げ信号Ｃ４が°゛Ｏ″ではな（＋１１１１になってい
ることもある。

これは、Ａ−Ｂなる減算結果が正数になっていることを
示すものである。

この時には、次のステージ１の動作は、ステージ０の動
作と全く同じであって、Ａ−Ｂなる演算を繰返すことに
なる。

更に、ステージＯでＡ−Ｂが正数になった場合と、ステ
ージＯで負数、ステージ１でＢ−Ａが正数になった場合
とでは、極性の意味が異ってくる。

即ち、実施例のゲー）ＡＮＤだけではこの区別はできな
い。

この対策としては、ゲートを２つ設け、一方はＤＣ，一
方はゴでを制御入力とし、極性信号５ＩＧＮを共通入力
とし、ＤＣ及び面を入力とする両ゲートから“１″が得
られた時には、出力ＤＡＴＡはＡ＞Ｂなる時の状態を示
し、ＤＣを入力とするゲートのみから１″が発生した時
にはＢ＞Ａなる状態を示すものとすればよい。

更に、上記実施例に於いて、減算だけではなく加算をも
行うことができる。

図では説明しないが、マルチプレクサＭＰＸＩ、ＭＰ
Ｘ２の出力をゲー）ＥＯＲｌ、・・・・・・・・・、
ＥＯＲ８を通さずに直接に全加算器ＡＤＤに印加するよ
うにすればよい。

但し、この時には、ステージＯと１との２つは必要なく
、１つのステージのみでよい。

このためには、制御回路ＣＴＬを減算か加算かの制御指
令によって各種制御信号を発生するようにすればよい。

更に、上記実施例では、極性信号を発生できる故、比較
要素としても適用可能である。

この時には、出力ＤＡＴＡは利用しないことになる。

また、上記実施例では、８ビツト、２分割の事例であっ
たが、一般にＮビット、ｒ分割でもステージ数が異なる
だけで基本的に本発明の思想の範囲内に入る。

本発明によれば、桁数が多（なっても少ない桁数の・・
−ドウエアによって演算点での効率的な演算が可能にな
った。

【図面の簡単な説明】

第１図は自動制御系のフロック図、第２図は本発明の実
施例図、第３図はタイムチャート図、第４図は論理説明
図である。符号の説明、ＭＰＸＩ、ＭＰＸ２・・・・・・マルチ
プレクサ、ＡＤＤ・・・・・・全加算器。

Claims

【特許請求の範囲】１少なくとも加算点、減算点、比較点の中の少なくと
も１つの演算点を持つ自動制御系の演算点をディジタル
的に処理する自動制御系のディジタル処理方式に於いて
、上記演算点に入力する２つのディジタル信号（Ｎ桁デ
ィジタル信号）をそれぞれ分割し、該ｒ分割したディジ
タル信号を最下位側より相互に演算を行わせ、各分割し
たディジタル信号間の演算結果による桁上げの有無に応
じて次に続くｒ分割したディジタル信号の演算を行わせ
るようにした自動制御系のディジタル処理方式。２少なくとも加算点、減算点、比較点の中の少なくと
も減算点、比較点のいずれか１つの演算点を持つ自動制
御系のディジタル処理方式に於いて、上記演算点に入力
する２つのディジタル信号（Ｎ桁ディジタル信号）をそ
れぞれｒ分割し、該ｒ分割したディジタル信号を最下位
側より相互に演算を行わせ、各分割したディジタル信号
間の演算結果による桁上げの有無に応じて次に続くｒ分
割したディジタル信号の演算を行わせるようにしてＮ桁
ディジタル信号間の演算を行わせるようにすると共に、
上記Ｎ桁ディジタル信号間の演算結果が負数の場合には
演算点に入力する２つのディジタル信号何の該演算点で
の演算を上記演算とは逆の演算、即ち減算点ならば差し
引く側を逆とし、比較点ならば比較されるべき側を逆と
して、上記演算時と同様のｒ分割化下での演算を行わせ
るようにしてＮ桁ディジタル信号間の演算を行わせ、そ
の演算結果に基づき出力させるようにした自動制御系の
ディジタル処理方式。