JPH0535468A - 演算装置 - Google Patents
演算装置Info
- Publication number
- JPH0535468A JPH0535468A JP3191807A JP19180791A JPH0535468A JP H0535468 A JPH0535468 A JP H0535468A JP 3191807 A JP3191807 A JP 3191807A JP 19180791 A JP19180791 A JP 19180791A JP H0535468 A JPH0535468 A JP H0535468A
- Authority
- JP
- Japan
- Prior art keywords
- register
- circuit
- arithmetic unit
- numerical data
- numeric data
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 演算処理装置等に使用される演算装置におい
て、メモリ回路に格納されている数値データから任意の
位置の任意の数のビットを取り出し、レジスタの数値デ
ータの任意の位置に格納するという処理を高速で行える
演算装置を提供する。 【構成】 メモリ回路２の数値データをシフト回路３に
セットし、シフトさせたいビット数をレジスタｃ４にセ
ットし、シフト回路３でシフト演算した結果を演算ユニ
ットＡＬＵ５にセットし、一方所要ビットを取り出すた
めの数値データをメモリ回路２またはレジスタ６からＡ
ＬＵ５にセットし、ＡＬＵ５でＡＮＤ演算して結果をＯ
Ｒ回路８にセットする。さらにレジスタ６から数値デー
タをＯＲ回路８にセットし、ＯＲ演算した結果をレジス
タ６に格納する。このように、メモリ回路２に格納され
ている数値データから任意の位置の任意の数のビットを
取り出し、レジスタ６の数値データの任意の位置に格納
するという処理を１ステップで行うことができる。
て、メモリ回路に格納されている数値データから任意の
位置の任意の数のビットを取り出し、レジスタの数値デ
ータの任意の位置に格納するという処理を高速で行える
演算装置を提供する。 【構成】 メモリ回路２の数値データをシフト回路３に
セットし、シフトさせたいビット数をレジスタｃ４にセ
ットし、シフト回路３でシフト演算した結果を演算ユニ
ットＡＬＵ５にセットし、一方所要ビットを取り出すた
めの数値データをメモリ回路２またはレジスタ６からＡ
ＬＵ５にセットし、ＡＬＵ５でＡＮＤ演算して結果をＯ
Ｒ回路８にセットする。さらにレジスタ６から数値デー
タをＯＲ回路８にセットし、ＯＲ演算した結果をレジス
タ６に格納する。このように、メモリ回路２に格納され
ている数値データから任意の位置の任意の数のビットを
取り出し、レジスタ６の数値データの任意の位置に格納
するという処理を１ステップで行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は、演算処理装置等に使用
する演算装置に関する。
する演算装置に関する。
【０００２】
【従来の技術】近年、演算装置はディジタル信号処理の
分野で多用されている。しかし、ディジタル信号処理を
必要とする機器が多機能化することに伴い、演算処理量
が膨大になってきている。このような状況の中で高速演
算を行う演算装置が必要とされている。
分野で多用されている。しかし、ディジタル信号処理を
必要とする機器が多機能化することに伴い、演算処理量
が膨大になってきている。このような状況の中で高速演
算を行う演算装置が必要とされている。
【０００３】以下に従来の演算装置について説明する。
図２は従来の演算装置のブロック図を示すものである。
図２において、１はデータバス、２は複数個の数値デー
タを格納しデータバス１にその数値データを出力するメ
モリ回路である。３はデータバス１を通してメモリ回路
２から出力されるデータを後述するレジスタｃ４にセッ
トされた値だけシフトするシフト回路である。４はシフ
ト回路３でシフトするビット数を格納するレジスタｃで
ある。５はシフト回路３からの出力結果とデータバス１
を通して入力する数値データまたは後述するレジスタａ
またはレジスタｂ６の数値データとを算術演算や論理演
算する演算ユニット（以下、ＡＬＵと記す）である。６
はＡＬＵ５演算結果を格納するレジスタである。このレ
ジスタ６はレジスタａとレジスタｂの２つからなる。７
はこのブロック図で示す演算回路を制御する制御回路、
９はレジスタａまたはレジスタｂ６もしくはデータバス
１からの入力を必要に応じて通過させるゲートである。
以下その動作について説明する。図２においてメモリ回
路２の数値データ（以下、数値データＡと記す）の最下
位桁（以下、ＬＳＢと記す）からｉビット目の位置から
ｊビット取り出したものを、レジスタ６の数値データ
（以下、数値データＢと記す。数値データＢは演算開始
時０である。）のＬＳＢからｋビット目からのｊビット
に書き込む場合、次のような２のステップで行われる。
図２は従来の演算装置のブロック図を示すものである。
図２において、１はデータバス、２は複数個の数値デー
タを格納しデータバス１にその数値データを出力するメ
モリ回路である。３はデータバス１を通してメモリ回路
２から出力されるデータを後述するレジスタｃ４にセッ
トされた値だけシフトするシフト回路である。４はシフ
ト回路３でシフトするビット数を格納するレジスタｃで
ある。５はシフト回路３からの出力結果とデータバス１
を通して入力する数値データまたは後述するレジスタａ
またはレジスタｂ６の数値データとを算術演算や論理演
算する演算ユニット（以下、ＡＬＵと記す）である。６
はＡＬＵ５演算結果を格納するレジスタである。このレ
ジスタ６はレジスタａとレジスタｂの２つからなる。７
はこのブロック図で示す演算回路を制御する制御回路、
９はレジスタａまたはレジスタｂ６もしくはデータバス
１からの入力を必要に応じて通過させるゲートである。
以下その動作について説明する。図２においてメモリ回
路２の数値データ（以下、数値データＡと記す）の最下
位桁（以下、ＬＳＢと記す）からｉビット目の位置から
ｊビット取り出したものを、レジスタ６の数値データ
（以下、数値データＢと記す。数値データＢは演算開始
時０である。）のＬＳＢからｋビット目からのｊビット
に書き込む場合、次のような２のステップで行われる。
【０００４】まずメモリ回路２からデータバス１を通し
てシフト回路３に数値データＡがセットされる。次に、
メモリ回路２からデータバス１を通してレジスタｃ４に
シフト回路３でシフト演算を行うビット数（ｋ−ｉ）が
セットされ、シフト回路３によって数値データＡが（ｋ
−ｉ）ビットだけシフト演算される。そして、シフト演
算された数値データがＡＬＵ５にセットされる。レジス
タ６の数値データ（数値データＢではない）またはメモ
リ回路２の数値データがゲート９を通してセットされ
る。上記レジスタ６の数値データまたはメモリ回路２の
数値データとは、数値データＢに格納したい桁のみ１と
なっていて、その他の桁はすべて０となっている予めセ
ットされた数値データである。そしてＡＬＵ５で２つの
数値データのＡＮＤ演算を行うという手順で、数値デー
タＡから数値データＢに格納したいビットのみ取り出
し、レジスタ６に格納する。ここまでの処理が１ステッ
プである。
てシフト回路３に数値データＡがセットされる。次に、
メモリ回路２からデータバス１を通してレジスタｃ４に
シフト回路３でシフト演算を行うビット数（ｋ−ｉ）が
セットされ、シフト回路３によって数値データＡが（ｋ
−ｉ）ビットだけシフト演算される。そして、シフト演
算された数値データがＡＬＵ５にセットされる。レジス
タ６の数値データ（数値データＢではない）またはメモ
リ回路２の数値データがゲート９を通してセットされ
る。上記レジスタ６の数値データまたはメモリ回路２の
数値データとは、数値データＢに格納したい桁のみ１と
なっていて、その他の桁はすべて０となっている予めセ
ットされた数値データである。そしてＡＬＵ５で２つの
数値データのＡＮＤ演算を行うという手順で、数値デー
タＡから数値データＢに格納したいビットのみ取り出
し、レジスタ６に格納する。ここまでの処理が１ステッ
プである。
【０００５】次のステップでは、レジスタ６の数値デー
タＢをゲート９を通してＡＬＵ５にセットし、メモリ回
路２からデータバス１、シフト回路３を通して数値デー
タＢをＡＬＵ５にセットする。そして、ＡＬＵ５でＯＲ
演算を行った結果をレジスタ６に格納する。
タＢをゲート９を通してＡＬＵ５にセットし、メモリ回
路２からデータバス１、シフト回路３を通して数値デー
タＢをＡＬＵ５にセットする。そして、ＡＬＵ５でＯＲ
演算を行った結果をレジスタ６に格納する。
【０００６】このような２ステップの演算処理によりメ
モリ回路２の数値データＡの任意の位置の任意の数のビ
ットを、レジスタ６の数値データＢの任意の位置に格納
することができる。
モリ回路２の数値データＡの任意の位置の任意の数のビ
ットを、レジスタ６の数値データＢの任意の位置に格納
することができる。
【０００７】
【発明が解決しようとする課題】しかしながら上記従来
の演算装置では、２ステップの演算で行っているので、
処理時間が長いという問題を有していた。
の演算装置では、２ステップの演算で行っているので、
処理時間が長いという問題を有していた。
【０００８】本発明は上記従来の問題を解決するもの
で、演算ステップ数を１ステップで行えるようにするこ
とによって処理時間が半分の優れた演算装置を提供する
ことを目的とする。
で、演算ステップ数を１ステップで行えるようにするこ
とによって処理時間が半分の優れた演算装置を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
するために、ＡＬＵの後段にＯＲ回路をもち、ＡＬＵの
出力結果とレジスタの数値データとをＯＲ回路に入力で
きるような構成を有している。さらに、ＯＲ回路でＯＲ
演算を行わない演算のためにＡＬＵからゲートを通して
レジスタに数値データを格納できるような構成となって
いる。
するために、ＡＬＵの後段にＯＲ回路をもち、ＡＬＵの
出力結果とレジスタの数値データとをＯＲ回路に入力で
きるような構成を有している。さらに、ＯＲ回路でＯＲ
演算を行わない演算のためにＡＬＵからゲートを通して
レジスタに数値データを格納できるような構成となって
いる。
【００１０】
【作用】この構成によって、ＡＬＵでＡＮＤ演算を行っ
て数値データＡから必要なビットを取り出した結果をＯ
Ｒ回路にセットし、レジスタから数値データＢをＯＲ回
路にセットし、ＯＲ演算を行い、その結果をゲートを通
してレジスタに格納する。このようにしてメモリ回路の
数値データＡの任意の位置の任意の数のビットを、レジ
スタの数値データＢの任意の位置に１ステップで格納す
ることができる。
て数値データＡから必要なビットを取り出した結果をＯ
Ｒ回路にセットし、レジスタから数値データＢをＯＲ回
路にセットし、ＯＲ演算を行い、その結果をゲートを通
してレジスタに格納する。このようにしてメモリ回路の
数値データＡの任意の位置の任意の数のビットを、レジ
スタの数値データＢの任意の位置に１ステップで格納す
ることができる。
【００１１】
【実施例】以下本発明の実施例について、図１の図面を
参照しながら図２と同等部分については同一符号を付し
て説明を省略し、相違する点について説明する。
参照しながら図２と同等部分については同一符号を付し
て説明を省略し、相違する点について説明する。
【００１２】すなわち本発明の特徴とするところは、Ａ
ＬＵ５の演算結果とレジスタ６の数値データとをＯＲ演
算するＯＲ回路８を設け、またレジスタ６をＡＬＵ５の
演算結果またはＯＲ回路８の数値データを必要に応じて
通過させるゲート１０を通して格納するレジスタａとレ
ジスタｂとしたことである。
ＬＵ５の演算結果とレジスタ６の数値データとをＯＲ演
算するＯＲ回路８を設け、またレジスタ６をＡＬＵ５の
演算結果またはＯＲ回路８の数値データを必要に応じて
通過させるゲート１０を通して格納するレジスタａとレ
ジスタｂとしたことである。
【００１３】この構成によって、従来の演算装置ではＡ
ＬＵ５でＡＮＤ演算を行って数値データＡから必要なビ
ットを取り出した結果を１度レジスタ６に格納していた
が、本実施例では後段に設けたＯＲ回路８に直接セット
する。そして、レジスタ６から数値データＢをＯＲ回路
８にセットし、ＯＲ演算を行い、その結果をゲート１０
を通してレジスタ６に格納する。このようにして従来２
ステップ目で行っていた処理が１ステップ目で行えるこ
とになる。
ＬＵ５でＡＮＤ演算を行って数値データＡから必要なビ
ットを取り出した結果を１度レジスタ６に格納していた
が、本実施例では後段に設けたＯＲ回路８に直接セット
する。そして、レジスタ６から数値データＢをＯＲ回路
８にセットし、ＯＲ演算を行い、その結果をゲート１０
を通してレジスタ６に格納する。このようにして従来２
ステップ目で行っていた処理が１ステップ目で行えるこ
とになる。
【００１４】
【発明の効果】以上のように本発明は、ＯＲ回路を設け
ることにより、演算を１ステップで行うことができる優
れた演算装置を実現できるものである。
ることにより、演算を１ステップで行うことができる優
れた演算装置を実現できるものである。
【図１】本発明の実施例における演算装置のブロック図
【図２】従来の演算装置のブロック図
１ データバス ２ メモリ回路 ３ シフト回路 ４ レジスタｃ（レジスタＩ） ５ 演算ユニット ６ レジスタａとレジスタｂ（レジスタIIとレジスタII
I） ７ 制御回路 ８ ＯＲ回路
I） ７ 制御回路 ８ ＯＲ回路
Claims (1)
- 【特許請求の範囲】 【請求項１】演算の制御を行う制御回路と、数値データ
を記憶するメモリ回路と、数値データのやりとりを行う
データバスと、シフト演算を行うシフト回路と、シフト
回路で行うシフト数を格納するレジスタＩと、数値演算
や論理演算を行う演算ユニットと、演算ユニットの演算
結果を格納するレジスタIIおよびレジスタIIIと、演算
ユニットの演算結果とレジスタIIまたはレジスタIIIの
内容とのＯＲ演算を行うＯＲ回路とを有する演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3191807A JPH0535468A (ja) | 1991-07-31 | 1991-07-31 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3191807A JPH0535468A (ja) | 1991-07-31 | 1991-07-31 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535468A true JPH0535468A (ja) | 1993-02-12 |
Family
ID=16280856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3191807A Pending JPH0535468A (ja) | 1991-07-31 | 1991-07-31 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535468A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7611301B2 (en) | 2001-04-20 | 2009-11-03 | L'oreal | Applicator device |
-
1991
- 1991-07-31 JP JP3191807A patent/JPH0535468A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7611301B2 (en) | 2001-04-20 | 2009-11-03 | L'oreal | Applicator device |
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