JP3036467B2 - 最長一致検出装置 - Google Patents
最長一致検出装置Info
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- JP3036467B2 JP3036467B2 JP9162714A JP16271497A JP3036467B2 JP 3036467 B2 JP3036467 B2 JP 3036467B2 JP 9162714 A JP9162714 A JP 9162714A JP 16271497 A JP16271497 A JP 16271497A JP 3036467 B2 JP3036467 B2 JP 3036467B2
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- signal
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/02—Comparing digital values
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Error Detection And Correction (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、与えられた外部デ
ータに対して、内部に蓄積された内部データから最長一
致するものを検出する最長一致検出装置に関する。
ータに対して、内部に蓄積された内部データから最長一
致するものを検出する最長一致検出装置に関する。
【０００２】
【従来の技術】最長一致検出装置は、外部から入力され
る外部データと内部に蓄積された内部データとを比較
し、両者の最長一致するものを検出するものであり、従
来より、一つの連想メモリあるいは直列に接続された複
数の連想メモリによって構成されており、装置全体のマ
スクビットが１ビットずつシフトして比較されることに
より最長一致の検出が行われている。
る外部データと内部に蓄積された内部データとを比較
し、両者の最長一致するものを検出するものであり、従
来より、一つの連想メモリあるいは直列に接続された複
数の連想メモリによって構成されており、装置全体のマ
スクビットが１ビットずつシフトして比較されることに
より最長一致の検出が行われている。
【０００３】
【発明が解決しようとする課題】上述したような従来の
最長一致検出装置においては、最長一致の検出を行う場
合、装置全体のマスクビットを１ビットずつシフトして
比較する必要があるため、最大でデータのビット数と等
しい回数のシフト操作と比較操作とを行わなければなら
ず、それにより動作速度が遅くなってしまうという問題
点がある。
最長一致検出装置においては、最長一致の検出を行う場
合、装置全体のマスクビットを１ビットずつシフトして
比較する必要があるため、最大でデータのビット数と等
しい回数のシフト操作と比較操作とを行わなければなら
ず、それにより動作速度が遅くなってしまうという問題
点がある。
【０００４】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、高速に最長
一致を検出することができる最長一致検出装置を提供す
ることを目的とする。
する問題点に鑑みてなされたものであって、高速に最長
一致を検出することができる最長一致検出装置を提供す
ることを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に本発明は、外部から入力される外部データと内部に蓄
積された内部データとを比較し、両者の最長一致するも
のを検出する最長一致検出装置において、前記外部デー
タ及び前記内部データのビット数をＬとした場合にＬ≦
ｍｎなる関係を満足するｎ個のｍビット長の連想記憶手
段を有し、該連想記憶手段は、Ｘij＝Ｙnj+i（０≦ｉ＜
ｎ，０≦ｊ＜ｍ，Ｘijはｉ番目の連想記憶手段のビット
ｊに与えられるデータ，Ｙkは外部データのビットｋ）
を満足するように構成されていることを特徴とする。
に本発明は、外部から入力される外部データと内部に蓄
積された内部データとを比較し、両者の最長一致するも
のを検出する最長一致検出装置において、前記外部デー
タ及び前記内部データのビット数をＬとした場合にＬ≦
ｍｎなる関係を満足するｎ個のｍビット長の連想記憶手
段を有し、該連想記憶手段は、Ｘij＝Ｙnj+i（０≦ｉ＜
ｎ，０≦ｊ＜ｍ，Ｘijはｉ番目の連想記憶手段のビット
ｊに与えられるデータ，Ｙkは外部データのビットｋ）
を満足するように構成されていることを特徴とする。
【０００６】また、全ての連想記憶手段のマスクビット
を同時に１ビットずつシフトすることにより、外部から
入力される外部データと内部に蓄積された内部データと
の最長一致を検出することを特徴とする。
を同時に１ビットずつシフトすることにより、外部から
入力される外部データと内部に蓄積された内部データと
の最長一致を検出することを特徴とする。
【０００７】また、外部から入力されるＳＨＩＦＴ信号
をカウントするカウンタと、前記ＳＨＩＦＴ信号をクロ
ックとして前記連想記憶手段から出力された信号を出力
するフリップフロップと、前記カウンタにおけるカウン
ト値から前記フリップフロップから出力された信号を減
算して出力する減算器とを有することを特徴とする。
をカウントするカウンタと、前記ＳＨＩＦＴ信号をクロ
ックとして前記連想記憶手段から出力された信号を出力
するフリップフロップと、前記カウンタにおけるカウン
ト値から前記フリップフロップから出力された信号を減
算して出力する減算器とを有することを特徴とする。
【０００８】（作用）上記のように構成された本発明に
おいては、Ｌビットの外部データとＬビットの内部デー
タとの最長一致を検出する場合、Ｌ≦ｍｎなる関係を満
足するｎ個のｍビット長の連想記憶手段を、Ｘij＝Ｙ
nj+i（０≦ｉ＜ｎ，０≦ｊ＜ｍ，Ｘijはｉ番目の連想記
憶手段のビットｊに与えられるデータ，Ｙkは外部デー
タのビットｋ）を満足するような構成として設けたの
で、Ｌビットのデータの最長一致を検出するのに、最大
ｍ回のシフト操作及び比較操作を行うだけでよく、それ
により、最大Ｌ回のシフト操作及び比較操作が必要であ
る従来例に比べて高速に最長一致を検出することができ
る。
おいては、Ｌビットの外部データとＬビットの内部デー
タとの最長一致を検出する場合、Ｌ≦ｍｎなる関係を満
足するｎ個のｍビット長の連想記憶手段を、Ｘij＝Ｙ
nj+i（０≦ｉ＜ｎ，０≦ｊ＜ｍ，Ｘijはｉ番目の連想記
憶手段のビットｊに与えられるデータ，Ｙkは外部デー
タのビットｋ）を満足するような構成として設けたの
で、Ｌビットのデータの最長一致を検出するのに、最大
ｍ回のシフト操作及び比較操作を行うだけでよく、それ
により、最大Ｌ回のシフト操作及び比較操作が必要であ
る従来例に比べて高速に最長一致を検出することができ
る。
【０００９】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１０】なお、以下の説明においては連想記憶手段
となる連想メモリをＣＡＭと称する。
となる連想メモリをＣＡＭと称する。
【００１１】図１は、本発明の最長一致検出装置の実施
の一形態を示す回路ブロック図である。なお、本形態
は、ｍ＝８，ｎ＝２、すなわち、８ビット長の連想メモ
リが２個設けられたものである。
の一形態を示す回路ブロック図である。なお、本形態
は、ｍ＝８，ｎ＝２、すなわち、８ビット長の連想メモ
リが２個設けられたものである。
【００１２】本形態は図１に示すように、外部データ及
びＳＴＡＲＴ信号がそれぞれ入力され、入力されたＳＴ
ＡＲＴ信号に基づいて外部データを出力する制御回路１
ａ，１ｂと、制御回路１ａ，１ｂから出力された外部デ
ータが入力され、一致信号ＭＡＴＣＨ０，ＭＡＴＣＨ１
をそれぞれ出力するＣＡＭ２ａ，２ｂと、ＣＡＭ２ａ，
２ｂから出力された一致信号の論理積をＭＡＴＣＨ信号
として出力するＡＮＤゲート３と、外部から入力される
ＳＨＩＦＴ信号をカウントするカウンタ４と、ＳＨＩＦ
Ｔ信号をクロックとしてＣＡＭ２ｂから出力されたＭＡ
ＴＣＨ１信号を出力するＤ−ＦＦ５と、カウンタ４にお
けるカウント値からＤ−ＦＦ５から出力された信号を減
算してＭＡＳＫＢＩＴＳ信号として出力する減算器６と
から構成されている。
びＳＴＡＲＴ信号がそれぞれ入力され、入力されたＳＴ
ＡＲＴ信号に基づいて外部データを出力する制御回路１
ａ，１ｂと、制御回路１ａ，１ｂから出力された外部デ
ータが入力され、一致信号ＭＡＴＣＨ０，ＭＡＴＣＨ１
をそれぞれ出力するＣＡＭ２ａ，２ｂと、ＣＡＭ２ａ，
２ｂから出力された一致信号の論理積をＭＡＴＣＨ信号
として出力するＡＮＤゲート３と、外部から入力される
ＳＨＩＦＴ信号をカウントするカウンタ４と、ＳＨＩＦ
Ｔ信号をクロックとしてＣＡＭ２ｂから出力されたＭＡ
ＴＣＨ１信号を出力するＤ−ＦＦ５と、カウンタ４にお
けるカウント値からＤ−ＦＦ５から出力された信号を減
算してＭＡＳＫＢＩＴＳ信号として出力する減算器６と
から構成されている。
【００１３】以下に、上記のように構成された最長一致
検出装置の動作について説明する。
検出装置の動作について説明する。
【００１４】図２及び図３は、図１に示した最長一致検
出装置に入力される外部データとＣＡＭ２ａ，２ｂに入
力されるデータとの関係を示す図である。また、図４
は、図１に示した最長一致検出装置におけるＣＡＭ２
ａ，２ｂに蓄積されたデータとその外部表現を示す図で
ある。また、図５は、図１に示した最長一致検出装置に
おけるＣＡＭ２ａ，２ｂのマスクビットの変化を示す図
である。また、図６は、図１に示した最長一致検出装置
の動作を説明するためのタイミングチャートである。
出装置に入力される外部データとＣＡＭ２ａ，２ｂに入
力されるデータとの関係を示す図である。また、図４
は、図１に示した最長一致検出装置におけるＣＡＭ２
ａ，２ｂに蓄積されたデータとその外部表現を示す図で
ある。また、図５は、図１に示した最長一致検出装置に
おけるＣＡＭ２ａ，２ｂのマスクビットの変化を示す図
である。また、図６は、図１に示した最長一致検出装置
の動作を説明するためのタイミングチャートである。
【００１５】図２に示すように、１６ビットの外部デー
タは８ビットずつ、制御回路１ａ，１ｂにそれぞれ入力
され、ＳＴＡＲＴ信号によってＣＡＭ２ａ，２ｂに与え
られる。
タは８ビットずつ、制御回路１ａ，１ｂにそれぞれ入力
され、ＳＴＡＲＴ信号によってＣＡＭ２ａ，２ｂに与え
られる。
【００１６】ここで、外部データのｋビット目をＹk、
ＣＡＭ２ａに入力されるデータのｊビット目をＸ1j，Ｃ
ＡＭ２ｂに入力されるデータのｊビット目をＸ0jとする
と、 Ｘij＝Ｙ2j+i（０≦ｉ＜２，０≦ｊ＜８） が成り立つ。
ＣＡＭ２ａに入力されるデータのｊビット目をＸ1j，Ｃ
ＡＭ２ｂに入力されるデータのｊビット目をＸ0jとする
と、 Ｘij＝Ｙ2j+i（０≦ｉ＜２，０≦ｊ＜８） が成り立つ。
【００１７】なお、一般にＣＡＭにはマスクビットと呼
ばれる機能があり、これによって比較するビットを指定
することができる。
ばれる機能があり、これによって比較するビットを指定
することができる。
【００１８】典型的には、マスクビットが“１”である
ビットに対応するデータビットは比較の対象となるが、
マスクビットが“０”であるビットに対応するデータビ
ットは比較の対象とならない（いわゆるDon't Care）。
ビットに対応するデータビットは比較の対象となるが、
マスクビットが“０”であるビットに対応するデータビ
ットは比較の対象とならない（いわゆるDon't Care）。
【００１９】本形態においては例えば、マスクビット
“１１１１１１１１”は全てのビットを比較することを
意味し、マスクビット“１１１１１１１０ ”は最下位
ビットは比較の対象としないことを意味する。
“１１１１１１１１”は全てのビットを比較することを
意味し、マスクビット“１１１１１１１０ ”は最下位
ビットは比較の対象としないことを意味する。
【００２０】このマスクビットは図５に示すように、Ｓ
ＴＡＲＴ信号によって“１１１１１１１１”にセットさ
れ、ＳＨＩＦＴ信号が入力されるたびに１ビットずつ論
理左シフトされ、最下位ビットには０が入力される。
ＴＡＲＴ信号によって“１１１１１１１１”にセットさ
れ、ＳＨＩＦＴ信号が入力されるたびに１ビットずつ論
理左シフトされ、最下位ビットには０が入力される。
【００２１】以下に、図６を参照して本形態の動作を具
体的に説明する。
体的に説明する。
【００２２】まず、外部からＳＴＡＲＴ信号が入力され
ると、カウンタ４及びＤ−ＦＦ５がゼロクリアされる。
ここで、制御回路１ａ，１ｂには、外部から図３に示す
ような外部データが入力されており、ＳＴＡＲＴ信号の
入力に伴って、制御回路１ａ，１ｂに入力された外部デ
ータがＣＡＭ２ａ，２ｂにそれぞれ与えられる。また、
マスクビットが“１１１１１１１１”にセットされる。
ると、カウンタ４及びＤ−ＦＦ５がゼロクリアされる。
ここで、制御回路１ａ，１ｂには、外部から図３に示す
ような外部データが入力されており、ＳＴＡＲＴ信号の
入力に伴って、制御回路１ａ，１ｂに入力された外部デ
ータがＣＡＭ２ａ，２ｂにそれぞれ与えられる。また、
マスクビットが“１１１１１１１１”にセットされる。
【００２３】マスクビットが“１１１１１１１１”にセ
ットされることにより、ＣＡＭ２ａ,２ｂにおいて、全
てのビットに対して与えられた外部データと蓄積された
データとの比較が行われる。
ットされることにより、ＣＡＭ２ａ,２ｂにおいて、全
てのビットに対して与えられた外部データと蓄積された
データとの比較が行われる。
【００２４】このとき、図３及び図４に示すように、Ｃ
ＡＭ２ａ,２ｂにおいては、与えられた外部データと蓄
積されたデータとが一致しないため、一致信号ＭＡＴＣ
Ｈ０及びＭＡＴＣＨ１はともに“０”となり、その論理
積であるＭＡＴＣＨ信号も“０”となる。
ＡＭ２ａ,２ｂにおいては、与えられた外部データと蓄
積されたデータとが一致しないため、一致信号ＭＡＴＣ
Ｈ０及びＭＡＴＣＨ１はともに“０”となり、その論理
積であるＭＡＴＣＨ信号も“０”となる。
【００２５】次に、外部から入力されるＳＨＩＦＴ信号
が“１”になると、ＣＡＭ１ａ，１ｂのマスクビットが
“１１１１１１１０”となり、最下位ビットを無視して
比較が行われる。
が“１”になると、ＣＡＭ１ａ，１ｂのマスクビットが
“１１１１１１１０”となり、最下位ビットを無視して
比較が行われる。
【００２６】同時に、カウンタ４が一つカウントアップ
し、カウンタ４から“１”が出力される。
し、カウンタ４から“１”が出力される。
【００２７】また、ＳＨＩＦＴ信号が“１”になる直前
のＭＡＴＣＨ１信号がＤ−ＦＦ５から出力される。
のＭＡＴＣＨ１信号がＤ−ＦＦ５から出力される。
【００２８】このときもまだＭＡＴＣＨ０信号、ＭＡＴ
ＣＨ１信号及びＭＡＴＣＨ信号はいずれも“０”であ
る。
ＣＨ１信号及びＭＡＴＣＨ信号はいずれも“０”であ
る。
【００２９】次に、再びＳＨＩＦＴ信号が“１”になる
と、ＣＡＭ１ａ，１ｂのマスクビットが“１１１１１１
００”となり、下位２ビットを無視して比較が行われ
る。
と、ＣＡＭ１ａ，１ｂのマスクビットが“１１１１１１
００”となり、下位２ビットを無視して比較が行われ
る。
【００３０】同時に、カウンタ４が一つカウントアップ
し、カウンタ４から“２”が出力される。
し、カウンタ４から“２”が出力される。
【００３１】また、ＳＨＩＦＴ信号が“１”になる直前
のＭＡＴＣＨ１信号がＤ−ＦＦ５から出力される。
のＭＡＴＣＨ１信号がＤ−ＦＦ５から出力される。
【００３２】このとき、下位２ビットを無視するとＣＡ
Ｍ２ｂに与えられた外部データとＣＡＭ２ｂに蓄積され
たデータとが一致するので、ＭＡＴＣＨ１信号が“１”
となるが、ＭＡＴＣＨ０信号及びＭＡＴＣＨ信号は
“０”である。
Ｍ２ｂに与えられた外部データとＣＡＭ２ｂに蓄積され
たデータとが一致するので、ＭＡＴＣＨ１信号が“１”
となるが、ＭＡＴＣＨ０信号及びＭＡＴＣＨ信号は
“０”である。
【００３３】次に、再びＳＨＩＦＴ信号が“１”になる
と、ＣＡＭ１ａ，１ｂのマスクビットが“１１１１１０
００”となり、下位３ビットを無視して比較が行われ
る。
と、ＣＡＭ１ａ，１ｂのマスクビットが“１１１１１０
００”となり、下位３ビットを無視して比較が行われ
る。
【００３４】同時に、カウンタ４が一つカウントアップ
し、カウンタ４から“３”が出力される。
し、カウンタ４から“３”が出力される。
【００３５】また、ＳＨＩＦＴ信号が“１”になる直前
のＭＡＴＣＨ１信号がＤ−ＦＦ５から出力される。
のＭＡＴＣＨ１信号がＤ−ＦＦ５から出力される。
【００３６】このとき、下位３ビットを無視するとＣＡ
Ｍ２ａ，２ｂにおいて、与えられた外部データと蓄積さ
れたデータとがそれぞれ一致するので、ＭＡＴＣＨ１信
号、ＭＡＴＣＨ０信号及びＭＡＴＣＨ信号が“１”とな
る。
Ｍ２ａ，２ｂにおいて、与えられた外部データと蓄積さ
れたデータとがそれぞれ一致するので、ＭＡＴＣＨ１信
号、ＭＡＴＣＨ０信号及びＭＡＴＣＨ信号が“１”とな
る。
【００３７】また、ＭＡＳＫＢＩＴＳ信号は、カウンタ
４の出力の２進数表現の最下位ビットに“０”を付加し
たものからＤ−ＦＦ５の出力を引き算したものとなる。
上述した状態においては、カウンタ４の出力が“３”で
あり、その２進数表現の最下位ビットに“０”を付加す
ると“６”となり、Ｄ−ＦＦ５の出力が“１”であるの
で、ＭＡＳＫＢＩＴＳ信号は“５”となる。これは与え
られた外部データと蓄積されたデータの外部表現を一致
させるには最下位ビットから５ビットを無視して比較し
なければならないことを示している。
４の出力の２進数表現の最下位ビットに“０”を付加し
たものからＤ−ＦＦ５の出力を引き算したものとなる。
上述した状態においては、カウンタ４の出力が“３”で
あり、その２進数表現の最下位ビットに“０”を付加す
ると“６”となり、Ｄ−ＦＦ５の出力が“１”であるの
で、ＭＡＳＫＢＩＴＳ信号は“５”となる。これは与え
られた外部データと蓄積されたデータの外部表現を一致
させるには最下位ビットから５ビットを無視して比較し
なければならないことを示している。
【００３８】
【発明の効果】以上説明したように本発明においては、
Ｌビットの外部データとＬビットの内部データとの最長
一致を検出する場合、Ｌ≦ｍｎなる関係を満足するｎ個
のｍビット長の連想記憶手段を、Ｘij＝Ｙnj+i（０≦ｉ
＜ｎ，０≦ｊ＜ｍ，Ｘijはｉ番目の連想記憶手段のビッ
トｊに与えられるデータ，Ｙkは外部データのビット
ｋ）を満足するような構成として設けたため、Ｌビット
のデータの最長一致を検出するのに、最大ｍ回のシフト
操作及び比較操作を行うだけでよく、それにより、最大
Ｌ回のシフト操作及び比較操作が必要である従来例に比
べて高速に最長一致を検出することができる。
Ｌビットの外部データとＬビットの内部データとの最長
一致を検出する場合、Ｌ≦ｍｎなる関係を満足するｎ個
のｍビット長の連想記憶手段を、Ｘij＝Ｙnj+i（０≦ｉ
＜ｎ，０≦ｊ＜ｍ，Ｘijはｉ番目の連想記憶手段のビッ
トｊに与えられるデータ，Ｙkは外部データのビット
ｋ）を満足するような構成として設けたため、Ｌビット
のデータの最長一致を検出するのに、最大ｍ回のシフト
操作及び比較操作を行うだけでよく、それにより、最大
Ｌ回のシフト操作及び比較操作が必要である従来例に比
べて高速に最長一致を検出することができる。
【００３９】また、外部から入力されるＳＨＩＦＴ信号
をカウントするカウンタと、ＳＨＩＦＴ信号をクロック
として連想記憶手段から出力された信号を出力するフリ
ップフロップと、カウンタにおけるカウント値からフリ
ップフロップから出力された信号を減算して出力する減
算器とを設けた場合は、与えられた外部データと蓄積さ
れたデータの外部表現を一致させるには最下位ビットか
ら何ビットを無視して比較しなければならないかが示さ
れる。
をカウントするカウンタと、ＳＨＩＦＴ信号をクロック
として連想記憶手段から出力された信号を出力するフリ
ップフロップと、カウンタにおけるカウント値からフリ
ップフロップから出力された信号を減算して出力する減
算器とを設けた場合は、与えられた外部データと蓄積さ
れたデータの外部表現を一致させるには最下位ビットか
ら何ビットを無視して比較しなければならないかが示さ
れる。
【図１】本発明の最長一致検出装置の実施の一形態を示
す回路ブロック図である。
す回路ブロック図である。
【図２】図１に示した最長一致検出装置に入力される外
部データとＣＡＭに入力されるデータとの関係を示す図
である。
部データとＣＡＭに入力されるデータとの関係を示す図
である。
【図３】図１に示した最長一致検出装置に入力される外
部データとＣＡＭに入力されるデータとの関係を示す図
である。
部データとＣＡＭに入力されるデータとの関係を示す図
である。
【図４】図１に示した最長一致検出装置におけるＣＡＭ
に蓄積されたデータとその外部表現を示す図である。
に蓄積されたデータとその外部表現を示す図である。
【図５】図１に示した最長一致検出装置におけるＣＡＭ
のマスクビットの変化を示す図である。
のマスクビットの変化を示す図である。
【図６】図１に示した最長一致検出装置の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
１ａ，１ｂ 制御回路 ２ａ，２ｂ ＣＡＭ ３ ＡＮＤゲート ４ カウンタ ５ Ｄ−ＦＦ ６ 減算器
Claims (3)
- 【請求項１】 外部から入力される外部データと内部に
蓄積された内部データとを比較し、両者の最長一致する
ものを検出する最長一致検出装置において、 前記外部データ及び前記内部データのビット数をＬとし
た場合にＬ≦ｍｎなる関係を満足するｎ個のｍビット長
の連想記憶手段を有し、 該連想記憶手段は、Ｘij＝Ｙnj+i（０≦ｉ＜ｎ，０≦ｊ
＜ｍ，Ｘijはｉ番目の連想記憶手段のビットｊに与えら
れるデータ，Ｙkは外部データのビットｋ）を満足する
ように構成されていることを特徴とする最長一致検出装
置。 - 【請求項２】 請求項１に記載の最長一致検出装置にお
いて、 全ての連想記憶手段のマスクビットを同時に１ビットず
つシフトすることにより、外部から入力される外部デー
タと内部に蓄積された内部データとの最長一致を検出す
ることを特徴とする最長一致検出装置。 - 【請求項３】 請求項１に記載の最長一致検出装置にお
いて、 外部から入力されるＳＨＩＦＴ信号をカウントするカウ
ンタと、 前記ＳＨＩＦＴ信号をクロックとして前記連想記憶手段
から出力された信号を出力するフリップフロップと、 前記カウンタにおけるカウント値から前記フリップフロ
ップから出力された信号を減算して出力する減算器とを
有することを特徴とする最長一致検出装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9162714A JP3036467B2 (ja) | 1997-06-19 | 1997-06-19 | 最長一致検出装置 |
| CA002239367A CA2239367C (en) | 1997-06-19 | 1998-06-02 | Longest coincidence data detection using associative memory units having interleaved data |
| EP98850105A EP0886207B1 (en) | 1997-06-19 | 1998-06-11 | Longest coincidence data detection using associative memory units having interleaved data |
| US09/097,598 US6098147A (en) | 1997-06-19 | 1998-06-16 | Longest coincidence data detection using associative memory units having interleaved data |
| AU71970/98A AU736553B2 (en) | 1997-06-19 | 1998-06-18 | Longest coincidence data detection using associative memory units having interleaved data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9162714A JP3036467B2 (ja) | 1997-06-19 | 1997-06-19 | 最長一致検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH117782A JPH117782A (ja) | 1999-01-12 |
| JP3036467B2 true JP3036467B2 (ja) | 2000-04-24 |
Family
ID=15759905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9162714A Expired - Fee Related JP3036467B2 (ja) | 1997-06-19 | 1997-06-19 | 最長一致検出装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6098147A (ja) |
| EP (1) | EP0886207B1 (ja) |
| JP (1) | JP3036467B2 (ja) |
| AU (1) | AU736553B2 (ja) |
| CA (1) | CA2239367C (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0936625A3 (en) * | 1998-02-17 | 2003-09-03 | Texas Instruments Incorporated | Content addressable memory (CAM) |
| US6751701B1 (en) | 2000-06-14 | 2004-06-15 | Netlogic Microsystems, Inc. | Method and apparatus for detecting a multiple match in an intra-row configurable CAM system |
| US6799243B1 (en) | 2000-06-14 | 2004-09-28 | Netlogic Microsystems, Inc. | Method and apparatus for detecting a match in an intra-row configurable cam system |
| US6757779B1 (en) | 1999-09-23 | 2004-06-29 | Netlogic Microsystems, Inc. | Content addressable memory with selectable mask write mode |
| US6542391B2 (en) | 2000-06-08 | 2003-04-01 | Netlogic Microsystems, Inc. | Content addressable memory with configurable class-based storage partition |
| US6801981B1 (en) | 2000-06-14 | 2004-10-05 | Netlogic Microsystems, Inc. | Intra-row configurability of content addressable memory |
| US6813680B1 (en) | 2000-06-14 | 2004-11-02 | Netlogic Microsystems, Inc. | Method and apparatus for loading comparand data into a content addressable memory system |
| JP4298104B2 (ja) | 2000-01-18 | 2009-07-15 | Ｏｋｉセミコンダクタ株式会社 | 連想メモリ |
| US6560670B1 (en) | 2000-06-14 | 2003-05-06 | Netlogic Microsystems, Inc. | Inter-row configurability of content addressable memory |
| SG118110A1 (en) * | 2001-02-01 | 2006-01-27 | Semiconductor Energy Lab | Organic light emitting element and display device using the element |
| US6910097B1 (en) | 2001-04-09 | 2005-06-21 | Netlogic Microsystems, Inc. | Classless interdomain routing using binary content addressable memory |
| US6744652B2 (en) * | 2001-08-22 | 2004-06-01 | Netlogic Microsystems, Inc. | Concurrent searching of different tables within a content addressable memory |
| US7210003B2 (en) | 2001-10-31 | 2007-04-24 | Netlogic Microsystems, Inc. | Comparand generation in a content addressable memory |
| US7237058B2 (en) | 2002-01-14 | 2007-06-26 | Netlogic Microsystems, Inc. | Input data selection for content addressable memory |
| US6934796B1 (en) | 2002-02-01 | 2005-08-23 | Netlogic Microsystems, Inc. | Content addressable memory with hashing function |
| US7382637B1 (en) | 2002-02-01 | 2008-06-03 | Netlogic Microsystems, Inc. | Block-writable content addressable memory device |
| US6700809B1 (en) | 2002-02-01 | 2004-03-02 | Netlogic Microsystems, Inc. | Entry relocation in a content addressable memory device |
| US6697276B1 (en) | 2002-02-01 | 2004-02-24 | Netlogic Microsystems, Inc. | Content addressable memory device |
| US7114026B1 (en) | 2002-06-17 | 2006-09-26 | Sandeep Khanna | CAM device having multiple index generators |
| US6842358B2 (en) * | 2002-08-01 | 2005-01-11 | Netlogic Microsystems, Inc. | Content addressable memory with cascaded array |
| US20060018142A1 (en) * | 2003-08-11 | 2006-01-26 | Varadarajan Srinivasan | Concurrent searching of different tables within a content addressable memory |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2712575C2 (de) * | 1977-03-22 | 1985-12-19 | Walter Dipl.-Ing. 8011 Putzbrunn Motsch | Assoziatives Speichersystem in hochintegrierter Halbleitertechnik |
| JPH0632225B2 (ja) * | 1985-01-11 | 1994-04-27 | 株式会社日立製作所 | 連想メモリ装置 |
| US5113339A (en) * | 1987-10-20 | 1992-05-12 | Sharp Kabushiki Kaisha | Data processor for detecting identical data simultaneously coexisting in a plurality of data sections of data transmission paths |
| JPH0285927A (ja) * | 1988-09-22 | 1990-03-27 | Hitachi Vlsi Eng Corp | 記憶装置 |
| AU624205B2 (en) * | 1989-01-23 | 1992-06-04 | General Electric Capital Corporation | Variable length string matcher |
| JPH05233211A (ja) * | 1992-02-25 | 1993-09-10 | Seiko Epson Corp | 最長一致文字列検出回路 |
-
1997
- 1997-06-19 JP JP9162714A patent/JP3036467B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-02 CA CA002239367A patent/CA2239367C/en not_active Expired - Fee Related
- 1998-06-11 EP EP98850105A patent/EP0886207B1/en not_active Expired - Lifetime
- 1998-06-16 US US09/097,598 patent/US6098147A/en not_active Expired - Fee Related
- 1998-06-18 AU AU71970/98A patent/AU736553B2/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| US6098147A (en) | 2000-08-01 |
| AU7197098A (en) | 1998-12-24 |
| CA2239367C (en) | 2001-08-07 |
| EP0886207A3 (en) | 1999-12-08 |
| EP0886207A2 (en) | 1998-12-23 |
| JPH117782A (ja) | 1999-01-12 |
| EP0886207B1 (en) | 2003-05-21 |
| AU736553B2 (en) | 2001-08-02 |
| CA2239367A1 (en) | 1998-12-19 |
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