JPS6330039A - 受信フレ−ム同期検出回路 - Google Patents
受信フレ−ム同期検出回路Info
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- JPS6330039A JPS6330039A JP61171849A JP17184986A JPS6330039A JP S6330039 A JPS6330039 A JP S6330039A JP 61171849 A JP61171849 A JP 61171849A JP 17184986 A JP17184986 A JP 17184986A JP S6330039 A JPS6330039 A JP S6330039A
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- Japan
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- 238000001514 detection method Methods 0.000 title claims abstract description 16
- 238000006243 chemical reaction Methods 0.000 claims abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ通信等に用いられる受信フレーム同期検
出回路の小形化と経済化に対する改良に関するものであ
る。
出回路の小形化と経済化に対する改良に関するものであ
る。
（従来の技術）
従来のデータ伝送の受信系における受信フレーム同期検
出回路にはたとえば次のようなものがある。
出回路にはたとえば次のようなものがある。
（１）同期符号の符号長と同じ長さのシフトレジスタを
設け、受信データ１ビツト入力毎にシフトレジスタに蓄
積されたＮビットの受信データと予め定められている同
期符号のパターンとを比較する。この比−較は双方のパ
ターンの排他的論理和を逐一とり、その結果を一時退避
用のシフトレジスタに格納し、高速なタイミングでシリ
アルに出力する。さらにその出力すなわち不一致数をカ
ウンタにて計数し、その計数値が許容値以下の場合同期
検出を示す信号を出力する方法。
設け、受信データ１ビツト入力毎にシフトレジスタに蓄
積されたＮビットの受信データと予め定められている同
期符号のパターンとを比較する。この比−較は双方のパ
ターンの排他的論理和を逐一とり、その結果を一時退避
用のシフトレジスタに格納し、高速なタイミングでシリ
アルに出力する。さらにその出力すなわち不一致数をカ
ウンタにて計数し、その計数値が許容値以下の場合同期
検出を示す信号を出力する方法。
（２）同期符号の符号長と同じ長さのシフトレジスタを
設け、受信データ１ビツト入力毎に蓄積されたシフトレ
ジスタの内容をアドレスに見立てて受信系にあらかじめ
設けであるＲＯＭメモリの内容を読み出す。ＲＯＭには
あらかじめ同期符号のパターンと同一のアドレスもしく
は許容誤りビット数分だけ異なったアドレスにのみ誤り
ビット数が許容範囲内−すなわち同期検出あり−である
ことを示す情報を書込んでおき、その他のアドレスには
不検出であることを示す情報を書込んでおく方法。
設け、受信データ１ビツト入力毎に蓄積されたシフトレ
ジスタの内容をアドレスに見立てて受信系にあらかじめ
設けであるＲＯＭメモリの内容を読み出す。ＲＯＭには
あらかじめ同期符号のパターンと同一のアドレスもしく
は許容誤りビット数分だけ異なったアドレスにのみ誤り
ビット数が許容範囲内−すなわち同期検出あり−である
ことを示す情報を書込んでおき、その他のアドレスには
不検出であることを示す情報を書込んでおく方法。
前記（１）の方法の欠点は次のようである。
（１−１） １ビツト受信毎にＮビット比較結果のパ
ラレルセント、シリアルシフトを高速で行わねばならな
いので、タイミング制御回路が複雑となり、かつ受信デ
ータの伝送速度が高速になると処理速度が追従できなく
なる。
ラレルセント、シリアルシフトを高速で行わねばならな
いので、タイミング制御回路が複雑となり、かつ受信デ
ータの伝送速度が高速になると処理速度が追従できなく
なる。
（ｌ −２） 許容誤りビット数の設定回路が複雑で
ある。
ある。
前記（２）の方法は（１）の方法に比べて高速動作が可
能であるが、それでも次のような欠点がある。
能であるが、それでも次のような欠点がある。
（２−１） ＲＯＭのメモリ空間の使用効率が著しく
悪い。
悪い。
（２−２） 同期符号の符号長Ｎが長くなる程ＲＯＭ
の容量は指数的に増大し、ＬＳＩ化が困難になる。
の容量は指数的に増大し、ＬＳＩ化が困難になる。
（発明の具体的な目的）
本発明は前記従来の欠点を除くために行ったもので、タ
イミング制御回路を不要にして回路の面易化、経済化を
図ると共に高速動作にも対応できるようにすることを目
的としている。
イミング制御回路を不要にして回路の面易化、経済化を
図ると共に高速動作にも対応できるようにすることを目
的としている。
（発明の構成）
第１図は本発明を実施した受信フレーム同期検出回路の
構成例を示すブロック図である。この図中の１は直並列
変換シフトレジスタで、受信データＲＤを受信タイミン
グ信号ＲＴに従って直列に入力し、Ｎビットの受信デー
タ系列ＲＤ、、ＲＤ、。
構成例を示すブロック図である。この図中の１は直並列
変換シフトレジスタで、受信データＲＤを受信タイミン
グ信号ＲＴに従って直列に入力し、Ｎビットの受信デー
タ系列ＲＤ、、ＲＤ、。
・−’ＲＤＭを並列に出力する。２−１〜２−Ｎは前記
ＲＤ、〜ＲＤ、をそれぞれ一方の入力とする排他的論理
和（ＥＸ・○Ｒ）ゲートで、その出力をそれぞれＥ、、
Ｅ２． ・−＝Ｅ、とする。ＥＸ・ＯＲゲート２−１
〜２−Ｎの他の一方のそれぞれの入力となるＳ＋、Ｓｚ
、−・ＳＮは回路の外部からあらかじめ２値レベル（Ｈ
ｉｇｈ（Ｈ）とＬＯ讐（Ｌ）のいずれか〕で与えられる
Ｎビットの同期信号パターンである。
ＲＤ、〜ＲＤ、をそれぞれ一方の入力とする排他的論理
和（ＥＸ・○Ｒ）ゲートで、その出力をそれぞれＥ、、
Ｅ２． ・−＝Ｅ、とする。ＥＸ・ＯＲゲート２−１
〜２−Ｎの他の一方のそれぞれの入力となるＳ＋、Ｓｚ
、−・ＳＮは回路の外部からあらかじめ２値レベル（Ｈ
ｉｇｈ（Ｈ）とＬＯ讐（Ｌ）のいずれか〕で与えられる
Ｎビットの同期信号パターンである。
３はゲート回路で前記Ｅ１〜ＥＮを入力し、それぞれの
入力がＨレベルのとき対応する出力をＨレベルとし、Ｌ
レベルのときは高インピーダンス（開放状態）とする。
入力がＨレベルのとき対応する出力をＨレベルとし、Ｌ
レベルのときは高インピーダンス（開放状態）とする。
またその出力は図示のようにそれぞれＯ８，０□、・−
ｏ、とする。
ｏ、とする。
第２図（Ａ）および（Ｂ）はそれぞれゲート回路３の構
成例図である。このうち（Ａ）はゲート素子としてダイ
オードを使用した場合で、Ｄ、〜Ｄ、ｌはそれぞれのア
ノード入力を前記のＥＸ・ＯＲゲートの出力Ｅ１〜ＥＨ
のそれぞれとし、カソード側をそれぞれＯｌ”’ ＯＮ
とするダイオードである。
成例図である。このうち（Ａ）はゲート素子としてダイ
オードを使用した場合で、Ｄ、〜Ｄ、ｌはそれぞれのア
ノード入力を前記のＥＸ・ＯＲゲートの出力Ｅ１〜ＥＨ
のそれぞれとし、カソード側をそれぞれＯｌ”’ ＯＮ
とするダイオードである。
この構成においては入力Ｅ、−Ｅ、がＨレベルのときは
０．〜０８側にはＨレベルが伝えられ、他方入力がＬレ
ベルのときはダイオードが逆バイアスとなるので出力側
から見て等価的に開放となることがわかる。
０．〜０８側にはＨレベルが伝えられ、他方入力がＬレ
ベルのときはダイオードが逆バイアスとなるので出力側
から見て等価的に開放となることがわかる。
次に第２図（Ｂ）はトライステート（スリーステート）
ゲートを用いた場合で、３Ｇｔ〜３ＧＮはＮ個の正論理
トライステートゲートである。３Ｇ＋〜３ＧＮの入力Ｅ
、〜ＥＨは正論理のゲートにも接続されている。この構
成では３Ｇ、〜３ＧＮの入力がＨレベルのときゲートも
同時にアクティブとなりＨレベルが出力０．〜ＯＮに伝
えられる。しかし入力がＬレベルのときはゲートが非ア
クティブとなるため出力は開放状態となることが容易に
理解できる。
ゲートを用いた場合で、３Ｇｔ〜３ＧＮはＮ個の正論理
トライステートゲートである。３Ｇ＋〜３ＧＮの入力Ｅ
、〜ＥＨは正論理のゲートにも接続されている。この構
成では３Ｇ、〜３ＧＮの入力がＨレベルのときゲートも
同時にアクティブとなりＨレベルが出力０．〜ＯＮに伝
えられる。しかし入力がＬレベルのときはゲートが非ア
クティブとなるため出力は開放状態となることが容易に
理解できる。
第１図に戻って４はレベル加算反転増幅回路を構成する
ための演算増幅器、Ｒ１−ＲＮは同一の抵抗値ｒを有す
る抵抗器、Ｒ，、Ｒ，はそれぞれ抵抗値？。＋ ｒＦ
を有する抵抗器である。ＲＩ。
ための演算増幅器、Ｒ１−ＲＮは同一の抵抗値ｒを有す
る抵抗器、Ｒ，、Ｒ，はそれぞれ抵抗値？。＋ ｒＦ
を有する抵抗器である。ＲＩ。
ＲＮはその一端がそれぞれゲート回路３の出力ＯＩ。
０．４に接続され、他端はＲ，、ＲＦの一端と共に演算
増幅器４の負極人力←）に接続される。抵抗器Ｒ０の他
端は接地され、Ｒ，の他端は演算増幅器の出力■。に接
続されて加算回路を形成することはよく知られている。
増幅器４の負極人力←）に接続される。抵抗器Ｒ０の他
端は接地され、Ｒ，の他端は演算増幅器の出力■。に接
続されて加算回路を形成することはよく知られている。
次に５はレベル比較器であって、その正極（＋）入力は
演算増幅器４の出力ｖ０に、負極（−）入力は演算増幅
器４の正極（＋）入力と共に所定のしきい値電圧Ｖｔｈ
を与える電源端子■いにそれぞれ接続される。レベル比
較器５の出力ＤＥＴは受信フレーム同期検出出力で、比
較器５がその正極人力■。と負極人力■いの各電圧を比
較して、■。≧■いのときＨレベルを出力しフレーム同
期を検出したことを外部に表示し、また■。くｖいのと
きＬレベルを出力しフレーム同期を検出できないことを
外部に表示する。
演算増幅器４の出力ｖ０に、負極（−）入力は演算増幅
器４の正極（＋）入力と共に所定のしきい値電圧Ｖｔｈ
を与える電源端子■いにそれぞれ接続される。レベル比
較器５の出力ＤＥＴは受信フレーム同期検出出力で、比
較器５がその正極人力■。と負極人力■いの各電圧を比
較して、■。≧■いのときＨレベルを出力しフレーム同
期を検出したことを外部に表示し、また■。くｖいのと
きＬレベルを出力しフレーム同期を検出できないことを
外部に表示する。
（発明の動作）
第１図の実施例によって本発明の受信フレーム同期検出
回路の動作をさらに詳細に説明する。
回路の動作をさらに詳細に説明する。
まずゲート回路３の入力Ｅ ｌ” Ｅ Ｎは、直並列変
換シフトレジスタ１より出力される過去から現時点まで
のＮビットの受信データ系列ＲＤ ＋ ” ＲＤ Ｎと
、Ｎビットの同期パターン信号Ｓ、〜ＳＮとの排他的論
理和であって、対応するビー／ ト同士が一致している
ときはＬレベルに、不一致のときはＨレベルにそれぞれ
なるから、ゲート回路３の出力０１〜０．４のうち一致
ビットに対する出力は開放状態となり、不一致ビットに
対する出力のみＨレベルとなる。いま不一致ビット数を
ｎとし、Ｈレベルの電圧を■８と置くと、前記演算増幅
器４を中心とするレベル加算反転増幅回路の入出力の関
係式から次式が導出できる。
換シフトレジスタ１より出力される過去から現時点まで
のＮビットの受信データ系列ＲＤ ＋ ” ＲＤ Ｎと
、Ｎビットの同期パターン信号Ｓ、〜ＳＮとの排他的論
理和であって、対応するビー／ ト同士が一致している
ときはＬレベルに、不一致のときはＨレベルにそれぞれ
なるから、ゲート回路３の出力０１〜０．４のうち一致
ビットに対する出力は開放状態となり、不一致ビットに
対する出力のみＨレベルとなる。いま不一致ビット数を
ｎとし、Ｈレベルの電圧を■８と置くと、前記演算増幅
器４を中心とするレベル加算反転増幅回路の入出力の関
係式から次式が導出できる。
ｒ ｏ ｒ
ｒｏ ｒ ｆレベル比較器
５は（１）式の左辺の値の正負によってその出力ＤＥＴ
の極性が定まるが、他方（１）式の右辺の値の正負の分
岐点は誤りビット数ｎに対応したしきい値電圧■いまた
は各抵抗値ｒｏ、ｒを適当に選択すれば得られることが
わかる。いま−例としてしきい値電圧Ｖいは（２）式の
ように一般のアクティブ回路のバイアス電圧と同様Ｈレ
ベル電圧■イのＡに固定すると共に Ｖい＝−ＶＨ・−一−−−−−−−−−−−−・−・−
一−−−・・−・−−−−−−・−・ （２）抵抗値ｒ
０およびｒによって（１）式の右辺の正負の分岐点を選
択するものとすれば を得る。
５は（１）式の左辺の値の正負によってその出力ＤＥＴ
の極性が定まるが、他方（１）式の右辺の値の正負の分
岐点は誤りビット数ｎに対応したしきい値電圧■いまた
は各抵抗値ｒｏ、ｒを適当に選択すれば得られることが
わかる。いま−例としてしきい値電圧Ｖいは（２）式の
ように一般のアクティブ回路のバイアス電圧と同様Ｈレ
ベル電圧■イのＡに固定すると共に Ｖい＝−ＶＨ・−一−−−−−−−−−−−−・−・−
一−−−・・−・−−−−−−・−・ （２）抵抗値ｒ
０およびｒによって（１）式の右辺の正負の分岐点を選
択するものとすれば を得る。
受信フレーム同期検出時における許容誤すビフト数をｎ
、とすれば、ｎ＝ｎ、とｎ＝ｎ、＋ｌで（３）式の右辺
の値の正負の分岐点を挟むようにｒｏとｒの関係を定め
ればよい。従って両者の中間点ｎ＝ｎ１１ ＋−・〜−
−−−・−・−−一・−・・・・−・−・−・−−−−
−−（４）を（３）式に代入し右辺をＯとおくと となる、（５）式から ｒ ｎ、＋％ 以上の結果から第１図の抵抗器Ｒ０の抵抗値ｒ０とＲ１
−Ｒ９の各抵抗値ｒの比ｒ ＠ ／ ｒは（６）式を満
足するように定めれば、Ｎビットの受信データ系列ＲＤ
、〜ＲＤ、がｎ１ビット以下の誤りで受信フレーム同期
パターンと一致した場合に（３）式あるいは（１）式の
左辺は正となり、レベル比較器５の出力ＤＥＴはＨレベ
ルとなって受信フレーム同期検出があったことを外部に
出力する。
、とすれば、ｎ＝ｎ、とｎ＝ｎ、＋ｌで（３）式の右辺
の値の正負の分岐点を挟むようにｒｏとｒの関係を定め
ればよい。従って両者の中間点ｎ＝ｎ１１ ＋−・〜−
−−−・−・−−一・−・・・・−・−・−・−−−−
−−（４）を（３）式に代入し右辺をＯとおくと となる、（５）式から ｒ ｎ、＋％ 以上の結果から第１図の抵抗器Ｒ０の抵抗値ｒ０とＲ１
−Ｒ９の各抵抗値ｒの比ｒ ＠ ／ ｒは（６）式を満
足するように定めれば、Ｎビットの受信データ系列ＲＤ
、〜ＲＤ、がｎ１ビット以下の誤りで受信フレーム同期
パターンと一致した場合に（３）式あるいは（１）式の
左辺は正となり、レベル比較器５の出力ＤＥＴはＨレベ
ルとなって受信フレーム同期検出があったことを外部に
出力する。
次に（３）式に基づく回路の判定分解能は、ｎが１ビツ
ト変化したときのＶ ｏ Ｖ ｔ ｈの変化幅で与え
られる。（３）式をｎで偏微分すると次式が得られる。
ト変化したときのＶ ｏ Ｖ ｔ ｈの変化幅で与え
られる。（３）式をｎで偏微分すると次式が得られる。
すなわち判定分解能は帰還抵抗ｒ、とｒとの比によって
任意に定められるので、レベル比較器５の入力判定誤差
電圧（オフセット電圧）の影響を受けない分解能の設定
が可能である。
任意に定められるので、レベル比較器５の入力判定誤差
電圧（オフセット電圧）の影響を受けない分解能の設定
が可能である。
さらに検出判定しきい値条件式（６）と分解能設定条件
式（７）はそれぞれ抵抗値の比ｒ６／ｒおよびｒＦ／ｒ
で定められるので、一般にＩＣの内部抵抗器の抵抗値の
比精度が高く設定できることを考慮すると、第１図に示
した回路のすべてをディジタル−アナログ混載のＬＳＩ
に収容することも可能である。
式（７）はそれぞれ抵抗値の比ｒ６／ｒおよびｒＦ／ｒ
で定められるので、一般にＩＣの内部抵抗器の抵抗値の
比精度が高く設定できることを考慮すると、第１図に示
した回路のすべてをディジタル−アナログ混載のＬＳＩ
に収容することも可能である。
（発明の効果）
本発明の受信フレーム同期検出回路を使用すれば、フレ
ーム同期検出動作において複雑なタイミング制御を必要
としないで、回路構成が簡単で高速な検出動作を行わせ
ることができる。また許容誤りビット数の設定は１つの
しきい値電圧もしくは１個の抵抗器の抵抗値の設定によ
って可能であり、かつ回路の一部にアナログ動作機能が
あるにもかかわらず、その判別分解能は劣化することが
なく、使用するデバイスの精度に対応する微調整が不要
である。また許容誤りビット数や判定分解能の設定は抵
抗値の比で与えることができるので、本発明回路はＬＳ
Ｉに内蔵可能であるという実用上著しく有利な効果が得
られる。
ーム同期検出動作において複雑なタイミング制御を必要
としないで、回路構成が簡単で高速な検出動作を行わせ
ることができる。また許容誤りビット数の設定は１つの
しきい値電圧もしくは１個の抵抗器の抵抗値の設定によ
って可能であり、かつ回路の一部にアナログ動作機能が
あるにもかかわらず、その判別分解能は劣化することが
なく、使用するデバイスの精度に対応する微調整が不要
である。また許容誤りビット数や判定分解能の設定は抵
抗値の比で与えることができるので、本発明回路はＬＳ
Ｉに内蔵可能であるという実用上著しく有利な効果が得
られる。
第１図は本発明を実施した受信フレーム同期検出回路の
構成例を示すブロック図、第２図（Ａ）と（Ｂ）はそれ
ぞれ第１図中のゲート回路の構成別図である。 １・・・直並列変換シフトレジスタ、２−１〜２−Ｎ・
・・ＥＸ・ＯＲゲート、３・・・ゲート回路、４・・・
演算増幅器、５・・・レベル比較器、３ＧＩ〜３ＧＮ・
・・トライステートゲート、Ｄ、〜Ｄ、ｌ・・・ダイオ
ード、ＲＤ・・・受信データ、ＲＴ・・・受信タイミン
グ、ＲＤＩ−ＲＤＮ・・・受信データ系列（Ｎビット）
、Ｅ、〜Ｅ、・・・ＥＸ・ＯＲゲートの出力、０１〜Ｏ
Ｎ・・・ゲート回路３の出力、Ｒｏ・・・抵抗値ｒ０を
有する抵抗器、Ｒ，・・・抵抗値ｒ、を有する抵抗器、
Ｒ２〜Ｒ，・・・同一抵抗値ｒ０を有する抵抗器、Ｓ１
〜Ｓ、・・・同期信号パターン、Ｖｏ・・・演算増幅器
４の出力電圧、■い・・・しきい値電圧、ＤＥＴ・・・
受信フレーム同期検出出力。 声１の 声２男
構成例を示すブロック図、第２図（Ａ）と（Ｂ）はそれ
ぞれ第１図中のゲート回路の構成別図である。 １・・・直並列変換シフトレジスタ、２−１〜２−Ｎ・
・・ＥＸ・ＯＲゲート、３・・・ゲート回路、４・・・
演算増幅器、５・・・レベル比較器、３ＧＩ〜３ＧＮ・
・・トライステートゲート、Ｄ、〜Ｄ、ｌ・・・ダイオ
ード、ＲＤ・・・受信データ、ＲＴ・・・受信タイミン
グ、ＲＤＩ−ＲＤＮ・・・受信データ系列（Ｎビット）
、Ｅ、〜Ｅ、・・・ＥＸ・ＯＲゲートの出力、０１〜Ｏ
Ｎ・・・ゲート回路３の出力、Ｒｏ・・・抵抗値ｒ０を
有する抵抗器、Ｒ，・・・抵抗値ｒ、を有する抵抗器、
Ｒ２〜Ｒ，・・・同一抵抗値ｒ０を有する抵抗器、Ｓ１
〜Ｓ、・・・同期信号パターン、Ｖｏ・・・演算増幅器
４の出力電圧、■い・・・しきい値電圧、ＤＥＴ・・・
受信フレーム同期検出出力。 声１の 声２男
Claims (1)
- 受信データを受信タイミングに従って直列に入力し、並
列にＮ（Ｎは正の整数）ビットの受信データ系列を出力
する直並列変換シフトレジスタと、前記Ｎビットの受信
データ系列出力とあらかじめ外部から与えられているＮ
ビットの同期信号パターンの各ビット対応における排他
的論理和出力を得るＮ個の排他的論理和ゲートと、この
各ゲート出力を入力し入力が高レベルのときには高レベ
ルを出力し入力が低レベルのときには高インピーダンス
となるＮビットのゲート回路と、このゲート回路の各出
力毎に接続された抵抗値（ｒ）の同一なＮ個の抵抗器の
他端並列接続点と接地間に接続された抵抗器の前記接続
点の電圧を負極入力とし、あらかじめ定めてあるしきい
値電圧を正極入力とする負帰還形演算増幅器より成るレ
ベル加算反転増幅回路と、この増幅回路の出力を正極入
力とし前記しきい値電圧を負極入力とするレベル比較器
とを具備して、前記Ｎビットの受信データ系列とＮビッ
トの同期信号パターンのうち両者の極性が不一致のビッ
トに対応する前記ゲート回路の出力のみ高レベルとなり
一致ビットに対応する他の出力は開放となることによっ
て一致ビット数が増えるほど前記演算増幅器の出力レベ
ルが増加するようにし、この出力レベルと前記所定のし
きい値電圧を前記レベル比較器で比較して前記出力レベ
ルが大ならばフレーム同期検出状態とすることを特徴と
する受信フレーム同期検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61171849A JPS6330039A (ja) | 1986-07-23 | 1986-07-23 | 受信フレ−ム同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61171849A JPS6330039A (ja) | 1986-07-23 | 1986-07-23 | 受信フレ−ム同期検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6330039A true JPS6330039A (ja) | 1988-02-08 |
Family
ID=15930912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61171849A Pending JPS6330039A (ja) | 1986-07-23 | 1986-07-23 | 受信フレ−ム同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6330039A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0580487U (ja) * | 1992-03-30 | 1993-11-02 | 三洋電機株式会社 | 洗濯ネット |
| JPH0685775A (ja) * | 1991-12-23 | 1994-03-25 | Samsung Electron Co Ltd | デジタル信号受信用の同期信号検出回路 |
| US6104770A (en) * | 1997-01-10 | 2000-08-15 | Nec Corporation | Apparatus of detecting synchronization signal and method of detecting synchronization signal |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58133065A (ja) * | 1982-01-25 | 1983-08-08 | アムペックス コ−ポレ−ション | 高速相関方法及びその回路 |
-
1986
- 1986-07-23 JP JP61171849A patent/JPS6330039A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58133065A (ja) * | 1982-01-25 | 1983-08-08 | アムペックス コ−ポレ−ション | 高速相関方法及びその回路 |
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| US6104770A (en) * | 1997-01-10 | 2000-08-15 | Nec Corporation | Apparatus of detecting synchronization signal and method of detecting synchronization signal |
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