JPS63205767A - ビツトリバ−ス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ｎビットのビット列を入力し、ｎビット以下のビット列
のビットリバース値を求めるビットリバース装置の回路
規模を小さくする為に、入力するｎビットのビット列を
ビットリバース演算器にてビットリバースし、この結果
を、ビットリバースすべきビット数ｐの値に応じてビッ
トシフト演算器にて（ｎ−ｐ）ビットシフトして所望の
結果を得るようにしたものである。

〔産業上の利用分野〕

本発明は、高速フーリエ変換演算のアドレス発生等に使
用される、ｎビットのビット列を入力し、ｎビット以下
のビット列のビットリバース値ヲ求めるビ・ノドリバー
ス装置の改良に関する。

ビットリバースとは、第５図に示す如く、例えば５．　
４．　３．　２．　１．　０の６ビツトのビット列を、
Ｏ，１２，３，４，５のビット列に変換するものである
。

ｎビットのビット列を人力し、ｎビット以下のビット列
のビットリバース値を求めるビットリバース装置とは、
１つの装置で、ｎビット以下のビット列のビットリバー
ス値を求めるもので、小さい回路規模で実現出来ること
が望ましい。

〔従来の技術〕

以下従来例を図を用いて説明する。

第６図は第１の従来例のビットリバース装置のブロック
図、第７図は第２の従来例のビットリバース装置のブロ
ック図、第８図は第７図のＲＯＭに持たせるテープ°ル
の内容説明図である。

第６図、第７図共に１例として８ビツトから５ピント迄
の間のピント列のビットリバース値を求める場合を示し
ている。

第６図の場合は、最大８ビツトであるので、８ビツトレ
ジスタ１０に入力されている８ビツトの値より、８個の
４−１のセレクタ２１〜２８を介して８ビツトレジスタ
１１にビットリバースした値を得るようにしたもので、
結果は、８ビツト。

７ビソト、６ビソト、５ビツトに応じて（Ａ）（Ｂ）　
　（Ｃ）　　（Ｄ）に示す如くする必要がある。

この為に、４−１のセレクタ２１〜２８には、夫々のセ
レクタの下部の列に示した値を、該当する８ビツトレジ
スタ１０の位置より入力するようにしである。

例えば、セレクタ２５には、８ビア　ｔ・レジスタ１０
の、１，２，３．４の値の所が入力するようにしである
。

このようにしておいて、８ビツト、７ビソト。

６ビツト　５ピントに応じて４−１セレクタ２１〜２８
に入力する値を右から選択して、８ビツトレジスタ１１
に出力することで、各ビット数に応じて、（Ａ）〜（Ｄ
）に示す如きビットリバースした値を得るようにしてい
る。

又８ビツト〜５ビツトの間のビット列のビットリバース
をＲＯＭで行う場合の例が第７図に示されているが、こ
の場合は、ＲＯＭ２０に第８図に示す如く、８ビツトの
場合は、８ビツトレジスタｌＯの値を（Ａ）に示す如く
８ビツトレジスタ１１に移すテーブルを持ち、又７ビツ
トの場合は（Ｂ）に示す如く８ビツトレジスタ１１に移
すテーブルを持ち、５ビツトの場合は（Ｃ）示す如く８
ビツトレジスタ１１に移すテーブルを持ち、６ビツトの
場合も同様なテーブルを持たせることで行っている。

ビットリバース値を得るのには、勿論これ等を制御する
制御回路は別に必要である。

〔発明が解決しようとする問題点〕

しかしながら、第６図の場合はビットリバースすべき例
えば８〜５ビツトのビット列の４個の入力が必要である
規模の大きなセレクタが大量に必要で回路規模が大きく
なり、又第７図の場合は、例えば４個のテーブルが必要
となり回路規模が大きくなる問題点がある。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図である。

入力するｎビットのビット列を、ビットリバース演算器
ｌに入力してビットリバースを行い結果を、ｎビットレ
ジスタ２に入力記憶させ、記ｔαされた内容をビットシ
フト演算器３に入力し、ピッｉ・リバースすべきビット
列のビット数ｐの値に応じて（ｎ−ｐ）ビットのシフト
を行い結果を、ｎビットレジスタ４に入力記憶させる。

〔作用〕

本発明によれば、ビットリバース演算器ｌにて、入力す
るｎビットのピント列をビットリバースしてｎビットレ
ジスタ２に記憶し、記憶された結果を、ビットリバース
すべきビット列のビット数ｐに応じて、ビットシフト演
算器３にて（ｎ−ｐ）ビットシフトするとｐビットのビ
ット列のビットリバース値かえられ、これがｎビットレ
ジスタ４に記憶される。

従って、ビットリバース装置としては、ビットリバース
すべきビット列のビット数の値のいかんに関わらず、ビ
ットリバース演算器１及びｎビットレジスタ２，４及び
ビットシフト演算器３及びこれ等を制御する従来と同じ
程度の制御回路にて構成出来るので回路規模を小さく出
来る。

〔実施例〕

以下本発明の１実施例に付き図に従って説明する。

第２図は本発明の実施例のビットリバース装置のブロッ
ク図、第３図は第２図の制御回路に持たせるプログラム
のフローチャート、第４図はビットリバースの過程説明
図である。

第３図に示すプログラムをまづ第２図の、マイクロコン
ピュータ等にて構成される制御回路６に記憶させておく
。

この場合も、８ビツト〜５ビツト迄のビットリバースを
行う場合について説明する。

第３図のステップ３０にて、第４図（Ａ）に示す８ビッ
トの入カビソト列を、第２図のセレクタ５にて選択して
ピントリバース演算器１に入力させる。

次は、ステップ３１で、ビットリバース演算器Ｉにて第
４図（Ｂ）に示す如く単なる８ビツトのビットリバース
演算を行い、セレクタ７にて、これを選択して８ビツト
レジスタ８に入力記憶する。

次は、ステップ３２にて、レジスタ８に記憶している値
をセレクタ５にて選択してビットシフト演算器３に入力
する。

そこで、ステップ３３にて、設定しである、ビットリバ
ースすべきビット列のビット数ｐに応じ（８−ｐ）の右
シフト演算を行う。

この結果は、ビット数ｐが８ビツトの場合は第４図（Ｂ
）に示す如くなり、７ビツトの場合は第４図（Ｃ）に示
す如くなり、６ビツトの場合は第４図（Ｄ）に示す如く
なり、５ビツトの場合は第４図（Ｅ）に示す如くビット
リバースすべきビット列をビットリバースしたものとな
る。

次は、ステップ３４にて演算結果をセレクタ７にて選択
して８ビツトレジスタ８に入力記憶する。

このようにして８〜５ビツトの間のビット列のビットリ
バースが行われる。

この場合は、単なるｎビットのビットリバースを行う簡
単なビットリバース演算器１及び通常のマイクロコンピ
ュータ等の機能に含まれているビットシフト演算器３及
び２−１のセレクタ５．７及びマイクロコンピュータ等
で構成される従来例と同じ程度の制御回路６及びレジス
タ８があれば、ｎビットを入力しｎビット以下のビット
列のビットリバースを行うビットリバース装置を得るこ
とが出来、回路規模は小さく、ＬＳＩ化する場合に適し
た構成となる。

〔発明の効果〕

以上詳細に説明せる如く本発明によれば、回路規模の小
さい、ｎビットを入力し、ｎビット以下のビット列のビ
ットリバースを行うビットリバース装置を得ることが出
来る効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のビットリバース装置のブロッ
ク図、 第３図は第２図の制御回路に持たせるプログラムのフロ
ーチャート、 第４図はビットリハースの過程説明図、第５図はビット
リバースの説明図、 第６図は第１の従来例のピントリバース装置のブロック
図、 第７図は第２の従来例のビットリバース装置のブロック
図、 第８図は第７図のＲＯＭに持たせるテーブルの内容説明
図である。 図において、 ｌはビットリバース演算器、 ２．４はｎビットレジスタ、 ３はビットシフト演算器、 ５．７はセレクタ、 ６は制御回路、 ８．１０．１１は８ビツトレジスタ、 ２０はＲＯＭ。 ２１〜２８は４−１セレクタを示す。 ！！ＩＳｌ凶 本発明の実施例のビットリバース装置のブロック図第２
図 第５凶 （Ａ＞　　匡エエエΣｉア （Ｂ）　　　　Ｅｆｉ＝Ｉ下＝覆７］　８ビツトの場合
（Ｃ）　　　　［ｉに「ｉ■■ｉＩｎ　　７ビツトの場
合１ビツト右シフト（Ｄ）　　　　Ｅ恒１ＩＩＩＩ】］
　６ビツトの場合２ビツト右シフト（Ｅ）　　　　Ｅ【
１１工ＩＩＤ　　５ビツトの場合３ビット右ソフト（ａ
コ　　ＬＪｃ＋ 第２の従来例のビットリバース装置のブロック図第７図

Claims (1)

1. 【特許請求の範囲】 ｎビットのビット列を入力し、ｎビット以下のビット列
   のビットリバース値を求めるビットリバース装置におい
   て、 入力するｎビットのビット列を入力してビットリバース
   を行うビットリバース演算器（１）と、該ビットリバー
   ス演算器（１）での演算結果を入力記憶させる第１のｎ
   ビットレジスタ（２）と、該第１のｎビットレジスタ（
   ２）に記憶された内容を入力しビットリバースすべきビ
   ット数ｐの値に応じて（ｎ−ｐ）ビットのシフトを行う
   ビットシフト演算器（３）と、シフト結果を入力記憶さ
   せる第２のｎビットレジスタ（４）とを有することを特
   徴とするビットリバース装置。