JPS62249228A - シフト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシフト装置に関し、特に任意ワード長のデータ
を左論理シフトするシフト装置のデータ処理速度の高速
化に関する。

〔従来の技術〕

従来、この種のシフト装置は、任意ワード長のデータを
Ｎ（正整数）ビットだけ左に論理シフトする場合には、
まず最下位のワードをＮビット左論理シフトして出力デ
ータを第２レジスタに記憶し、同じ最下位のワードを（
１ワードピット数−Ｎ）ビット右論理シフトして出力デ
ータを第２レジスタに記憶する０次に、下位２ワード目
のデータをＮビット左論理シフトして出力データを第３
レジスタに記憶し、第２レジスタの内容と第３レジスタ
の内容との論理和を算術論理演算装置によりとって第２
レジスタに記憶する。以下、同様にして、ある下位Ｋ（
正整数）ワード目のデータを（１ワードビット数−Ｎ）
ビット右論理シフトしたデータと下位（Ｋ＋１）ワード
目のデータをＮビット左論理シフトしたデータとを算術
論理演算装置で論理和をとり、その結果を第にレジスタ
に順次記憶していくことにより、任意ワード長のデータ
のＮビット左論理シフトを行っていた。

〔発明が解決しようとする問題点〕

上述した従来のシフト装置は、同一の１ワードのデータ
に対してＮビット左論理シフトと（１ワードビット数−
Ｎ）ビット右論理シフトとの２回のシフト動作を行わな
ければならず、また算術論理演算装置により論理和をと
らなければならないので、データ処理速度が遅いという
欠点がある。

本発明の目的は、上述の点に鑑み、同一の１ワードのデ
ータに対して１回のシフト動作を行えばすむようにする
ことにより、また算術論理演算装置を使用しなくてもす
むようにすることにより、データ処理速度を高速化した
シフト装置を提供することにある。

〔問題点を解決するための手段〕 本発明のシフト装置は、１ワード長の入力データを１ワ
ードのビット数より小さいシフト数だけ左論理シフトし
て２ワード長のデータを出力するシフト手段と、このシ
フト手段の出力データの上位１ワードを保持するレジス
タと、このレジスタの出力データを入力データとし０ま
たは前記入力データをそのまま出力するイネーブル手段
と、このイネーブル手段の出力データと前記シフト手段
の出力データの下位１ワードとの論理和をとる論理和手
段と、前記シフト手段の左論理シフト動作、前記レジス
タのデータ書込み動作および前記イネーブル手段のイネ
ーブル動作を制御する制御手段とを有する。

（実施例〕 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である１本
実施例のシフト装置は、例えば１６ビ７）×８ワードの
レジスタファイル１と、１６ビツトの入力データをシフ
ト数Ｎ（１６未満の正整数）だけ左論理シフトして３２
ビツトのデータを出力するシフト手段２と、このシフト
手段２の出力データの上位１６ビツトを保持する１６ビ
ツトのレジスタ３と、このレジスタ３の出力データを一
方の入力とじ制御回路６から送られてくるイネーブル信
号を他方の入力とする１６個の２人カアンドゲート４と
、２人カアンドゲート４の出力データを一方の入力とし
シフト手段２の出力データの下位１６ビツトを他方の入
力とする１６個の２入力オアゲート５と、シフト手段２
にシフト数Ｎを送りレジスタ３に書込み制御信号を送り
２人カアンドゲート４にイネーブル信号を送る制御回路
６と、レジスタファイルｌの出力データをシフト手段２
に送る１６ビツトのデータバス１０と、２入力オアゲー
ト５の出力データをレジスタファイル１に送る１６ビツ
トのデータバス１１とから構成されている。

なお、符号１２はシフト手段２の上位１６ビツトの出力
信号線を、１３はレジスタ３の１６ビツトの出力信号線
を、１４は２人カアンドゲート４の１６ビツトの出力信
号線を、１５はシフト手段２の下位１６ビツトの出力信
号線を、２０はシフト手段３にシフト数Ｎを送る４ビツ
トの制御信号線を、２１はレジスタ３に書込み制御信号
を送る１ビツトの制御信号線を、２２は２人カアンドゲ
ート４にイネーブル信号を送る１ビツトの制御信号＊２
２をそれぞれ示す。

第２図を参照すると、第１図中に示したシフト手段２は
、入力データを制御回路６から制御信号線２０を介して
送られてくるシフト数Ｎビット分だけ左論理シフトして
、Ｏから（１５−Ｎ）ビットまでが“０”、（１６−Ｎ
）から（３１−Ｎ）ビットまでが入力データ、（３２−
Ｎ）から３１ビツトまでが“θ″の３２ビツトの出力デ
ータを出力する。

第３図を参照すると、本実施例のシフト装置における処
理は、データ入力ステップ１０１と、左論理シフトステ
ップ１０２と、結果出力ステップ１０３と、最下位ワー
ドデータ判別ステップ１０４と、イネーブル信号″０”
設定ステップ１０５と、イネーブル信号“１”設定ステ
ップ１０６と、論理積および論理和ステップ１０７と、
レジスタファイルおよびレジスタ書込みステップ１０Ｂ
とからなる。

次に、このように構成された本実施例のシフト装置の動
作について説明する。

まず、レジスタファイル１には、あらかじめ３ワード長
のデータが記憶されているものとする。

なお、データの読み書きは、最下位ワードから行われる
。

レジスタファイルｌからデータバス１ｏを介して最下位
ワードのデータがシフト手段２に送られてくると（ステ
ップ１０１）、このデータは制御回路６から制御信号線
２０を介して送られてくるシフト数Ｎビット分だけシフ
ト手段２において左論理シフトされる（ステップ１０２
）、このシフト手段２でのシフト結果は、３２ビツトの
出力データとして出力される（ステップ１０３）。

続いて、レジスタファイル１からシフト手段２に送られ
てきたデータが最下位ワードのデータであるかどうかが
判定され（ステップ１０４）、いまの場合は最下位ワー
ドのデータであるので、制御回路６からｗｔｍ信号＆Ｉ
２２を介して２人カアンドゲート４に送り出されるイネ
ーブル信号が“０”とされる（ステップ１０５）。

このイネーブル信号は、２人カアンドゲート４で出力信
号線１３を介して送られてくるレジスタ３の内容との論
理積がとられるが、いまイネーブル４８号が“０′とな
っているので、２人カアンドゲート４の出力データはオ
ール１ｏ”となる（ステップ１０７）、この２人カアン
ドゲート４の出力データは、２入力オアゲート５でシフ
ト手段２の出力データの下位１６ビツトとの論理和かと
られるが、いま２人カアンドゲート４の出力データはオ
ール°０”であるので、２入力オアゲート５からはシフ
ト手段２の出力データの下位１６ビツトがそのまま出力
される（ステップ１０７）。

２入力オアゲート５の出力データは、シフト結果として
データバス１１を介してレジスタファイル１に書き込ま
れる（ステップ１０８）、また、これと同時に、制？卸
回路６から制御信号線２１を介して送られる書込み制御
信号がｌ°とされてレジスタ３に対する書込みが許可さ
れ、シフト手段２の出力データの上位１６ビツトが出力
信号線１２を介してレジスタ３に書き込まれる（ステッ
プ１０８）。

次に、レジスタファイル１からデータバス１０を介して
最下位ワードの次の下位２ワード目のデータがシフト手
段２に送られ（ステップ１０１）、このデータは制御回
路６から制御信号線２ｏを介して送られてくるシフト数
Ｎビット分だけシフト手段２において左論理シフトされ
る（ステップ１０２）、このシフト手段２でのシフト結
果は、３２ビツトの出力データとしてシフト手段２から
出力される（ステップ１０３）。

続いて、レジスタファイル１からシフト手段２に送られ
てきたデータが最下位ワードのデータであるかどうかが
判定され（ステップ１ｏ４）、いまの場合は最下位ワー
ドのデータではないので、制御回路６から制御信号線２
２を介して２人カアンドゲート４に送り出されるイネー
ブル信号が“１”とされる（ステップ１０６）。

このイネーブル信号は、２人カアンドゲート４で出力信
号線１３を介して送られてくるレジスタ３の内容との論
理積がとられる（ステップ１０７）、いま、レジスタ３
には最下位ワードのＮビット左論理シフトされた結果デ
ータの上位１６ビツトのデータが入っており、またイネ
ーブル信号が“１゛となっているので、イネーブル信号
とレジスタ３の出力データとの２人カアンドゲート４に
おける論理積は、最下位ワードのＮビット左論理シフト
された結果データの上位１６ビツトのデータとなる。

このデータは、２入力オアゲート５で出力信号線１５を
介して送られてくる下位２ワード目のデータのシフト結
果の下位１６ビツトと論理和され、２入力オアゲート５
からの出力データは０がら（１５−Ｎ）ビットまでが下
位２ワード目のデータのＮビット左論理シフトされた結
果データの下位１６ビツトの上位から（１６−Ｎ）ビッ
トとなり、（１６−Ｎ）から１５ビツトまでが最下位ワ
ードのデータのＮビット左論理シフトされた結果データ
の上位１６ビツトの下位からＮビットとなる。

このような２入力オアゲート５の出力データは、シフト
結果としてデータバス１１を介してレジスタファイルｌ
に書き込まれる（ステップ１０８）、また、これと同時
に、制御回路６から制御信号線２１を介して送られる書
込み制御信号が“１”とされてレジスタ３に対する書込
みが許可され、シフト手段２の出力データの上位１６ビ
ツトが出力信号″！［！１２を介してレジスタ３に書き
込まれる（ステップ１０８）。

ステップ１０１〜１０８の動作をさらに下位３ワード目
のデータに対しても行うことにより、すなわち全体でデ
ータのワード数回繰り返すことにより、３ワード長のデ
ータの全体的なシフト結果を得ることができる。

なお、上記実施例の動作の説明では、左論理シフトされ
るデータのワード長を３ワードとしたが、データのワー
ド長が２以下および４以上であっても同様に左論理シフ
トが行えることはいうまでもない。

また、シフト数Ｎが１６、すなわちｌワードのビット数
以上の場合には、はじめにシフト数Ｎを１６で割った商
と同じワード数分だけオール“Ｏ”のデータをシフト結
果としてレジスタファイルｌに書き込み、シフト数Ｎを
１６で割った余りをあらたなシフト数としてステップ１
０１−１０８の動作を（ワード数−商）の回数繰り返す
ことにより、１６ビツト以上の左論理シフトを実現する
ことができる。

また、シフト手段２が右論理シフト機能のみをもつ場合
であっても、制御回路６でシフト数Ｎの２の補数を生成
し制御信号線２０を介してシフト手段２に送ることによ
り左論理シフトを行わせることができるので、実施例の
場合と同様に任意ワード長のデータを左論理シフトする
ことができることは容易に類推可能である。

〔発明の効果〕

以上説明したように本発明は、１ワードのデータを左論
理シフトした結果の２ワードのデータの上位１ワードを
保持し次の上位ワードの左論理シフトした結果の２ワー
ドのデータの下位１ワードとの論理和をとることにより
、任意ワード長のデータを左論理シフトする場合に同一
のワードに対してシフト動作を２回行う必要がな（なり
、また１術論理演算装置を使用する必要がなくなり、デ
ータ処理速度を向上できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図中に示したシフト手段の機能を説明するための図
、 第３図は第１図に示したシフト装置の動作を示す流れ図
である。 図において、 ｌ・・・・・レジスタファイル、 ２・・・・・シフト手段、 ３・・・・・レジスタ、 ４・・・・・２人カアンドゲート、 ５・・・・・２入力オアゲート、 ６・・・・・制御回路、 １０、１１・・・データバス、 １２〜１５・・・出力信号線、 ２０〜２２・・・制御信号線である。

Claims (1)

1. 【特許請求の範囲】 １ワード長の入力データを１ワードのビット数より小さ
   いシフト数だけ左論理シフトして２ワード長のデータを
   出力するシフト手段と、 このシフト手段の出力データの上位１ワードを保持する
   レジスタと、 このレジスタの出力データを入力データとし０または前
   記入力データをそのまま出力するイネーブル手段と、 このイネーブル手段の出力データと前記シフト手段の出
   力データの下位１ワードとの論理和をとる論理和手段と
   、 前記シフト手段の左論理シフト動作、前記レジスタのデ
   ータ書込み動作および前記イネーブル手段のイネーブル
   動作を制御する制御手段と、を有することを特徴とする
   シフト装置。