JPS63225822A

JPS63225822A - バレルシフタ

Info

Publication number: JPS63225822A
Application number: JP61186977A
Authority: JP
Inventors: Takeji Tokumaru; 武治得丸
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-08-11
Filing date: 1986-08-11
Publication date: 1988-09-20
Also published as: JPH0426731B2; US4831571A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、簡易な回路構成でキャリーを含むローテー
ト動作を高速に行なうことができるバレルシフタに関す
る。

（従来の技術）情報をアキュムレータ等のレジスタにおいて、ビット単
位で循環させるキャリーを含んだローテート（回転）動
作は、例えばフリップフロップ回路を用いて行なうもの
がある。

第７図はフリップフロップ回路を用いて、キャリーを含
むローテート（以下「キャリー付ローテート」と呼ぶ）
を実現したものである。これは、Ｎ個のフリップフロッ
プ回路１を連結して、ざらに最上位・桁のフリップフロ
ップ回路１にキャリー用のフリップフロップ回路３を接
続したものである。

このような構成において、連結されたＮ個のフリップフ
ロップ回路１に格納されている情報は、クロック信号が
フリップフロップ回路１に供給される毎に上位ビット方
向（左方向）に１ビツトずつシフトされる。さらに、キ
ャリー用のフリップフロップ回路３に格納されている情
報は、最下位ビットのフリップフロップ回路１にシフト
される。

このようにして、それぞれのフリップフロップ回路１に
格納されている情報が最上位ビット方向へキャリー付ロ
ーデートされる（以下、情報の最上位ビット方向（左方
向）へのキャリー付ローテートを「左キャリー付ローテ
ート」と呼び、最下位ビット方向（右方向）へのキャリ
ー付ローテートを「右キャリー付ローテート」と呼ぶ）
。

ところで、このような構成にあっては、情報が１回のク
ロック信号で１ビツトずつシフトされるのでシフト量を
Ｎビットとするキャリー付ローテート動作を行なうため
には、Ｎ回のクロック信号をそれぞれのフリップフロン
プ回路１．３に供給しなければならず、Ｎサイクルの時
間を要していた。したがって、多ビットのキャリー付ロ
ーテートを行なう場合には、かなりの時間が必要となる
。

また、キャリー付ローテート動作は、バレルシフタを用
いて行なうものがある。これは、情報を所定量だけ同時
にシフトした後、マイクロプログラム等により所定の位
置にキャリーを挿入するものである。

第８図はバレルシフタの概略を示す図である。

同図のバレルシフタは、入力情報ＤＯ〜Ｄ３を２つのシ
フト信号（８１，８２）で導通制御されるセレクタ５に
よりシフトして、入力情報Ｄｏ〜Ｄ３をＯピットル３ビ
ツト左方向ヘシフトさせるものである。

例えば、シフト信号Ｓ１のレベルが“０″、シフト信Ｑ
Ｓ２のレベルが“１″の場合には、インバータ７を介し
てシフト信号Ｓ１が供給されるセレクタ５及び、シフト
信号Ｓ２が供給されるセレクタ５が導通状態となり、入
力情報Ｄｏは出力端０ＵＴ２に出力され、入力情報ＤＩ
は出力端０ＵＴ３に出力されて、入力情報が左方向へ２
ビツトシフトされる。

次に、このようなバレルシフタを用いたキャリー付ロー
テート動作を第９図を用いて説明する。

例えば、８ビツトで構成された入力情報Ｄｏ〜Ｄ７の３
ビツト左キヤリー付ローテートにあっては、まず、入力
情報Ｄｏ＝Ｄｙを３ビット同時に左方向ヘシフトして（
ステップ２）、シフトイン情報として“Ｏ”を入力する
。入力情報がＮビット構成の場合には、バレルシフタの
出力は２Ｎビツトとなるので、８ビツト構成におけるバ
レルシフタの出力は１６ビツトとなる。したがって、８
ビツトで構成された入力情報Ｄｏ＝０７の３ビツト左シ
フトにあっては、バレルシフタの出力のうち上位側８ビ
ツトは’　０００００　Ｄｙ　Ｄａ　Ｄ５となり、下位
側８ビツトはＤ４　Ｄ３　Ｄ２　ＤＩ　０００”となる
。そして、この下位側８ビツトの情報をレジスタＲｅｕ
Ａに格納する（ステップ３）。

次に、入力情報をすべて“ＯＮとし、さらに、シフトイ
ン情報をキャリーＣａとして、３ビツト左方向へのシフ
トを行いキャリーＣａをバレルシフタの出力の２ビツト
目に挿入する（ステップ４）。そして、この出力の下位
側８ビツトとレジスタＲｅｇＡに格納されている値との
論理和演算を行ない、この演算結果”Ｄ４　Ｄ３　Ｄ２
　ＤＩ　Ｄｏ　Ｃａ　００”を再びレジスタＲｅｃ＋Ａ
に格納する（ステップ５）。

次に、レジスタＲｅａＡに格納された値のシフトイン情
報を作成するために、入力情報ＤＯ〜Ｄ７を左方向へ２
ビツトシフトする（ステップ７）、。

そして、このシフトされた入力情報の上位側８ビツト“
ＯＯＯＯＯＯＤ　７　Ｄ　ｅ　”とレジスタＲｅａＡに
格納されティる値“Ｄ４　Ｄ３　Ｄ２　ＤＩ　Ｄｏ　Ｃ
ａ００パとの論理和演算を行ない、入力情報ＤＯ〜Ｄ７
の３ビツト左キヤリー付ローテートが行なわれる（ステ
ップ９）。

このようにバレルシフタを用いて入力情報のキャリー付
ローテートを行なう場合には、キャリーＣａを所定のビ
ット位置に挿入する処理が必要となり、この処理は一般
的にプログラムにより行なわれている。したがって、こ
の処理を行なうための時間が必要となっていた。

（発明が解決しようとする問題点）以上説明したように、フリツプフロツプ回路を連結して
、Ｎビットシフトのキャリー付目−テート動作を行なう
場合には、Ｎサイクルの時間が必要となり、シフト量が
多くなるとかなりの時間を要することになる。

また、バレルシフタを用いてＮビットシフトのキャリー
付ローテート動作を行なう場合には、Ｎビットのシフト
動作は同時に行なわれるが、キャリーを所定の位置に挿
入する処理に時間を要していた。

したがって、いずれの構成にあってもキャリー付ローテ
ート動作を行なうためには、かなりの時間を要すること
になり、キャリー付ローテート動作を高速に行なうこと
は困難となっていた。

そこで、この発明は上記に鑑みてなされたものであり、
構成を複雑化することなく、キャリーを含まないローテ
ート動作と同じ時間で、キャリー付ローテート動作を高
速に行なうことができるバレルシフタを提供することを
目的とする。

［発明の構成１（問題点を解決するための手段）この発明のバレルシフタは、Ｎ桁の入力情報をローテー
ト量に応じて所定量シフトさせ、キャリーを含むローテ
ート動作にあっては、前記シフトされた入力情報の最下
位桁の後にキャリーを挿入して、２Ｎ桁の出力を供給す
るシフタ部と、このシフタ部の下位側Ｎ桁の出力と、ロ
ーテート動作におけるキャリーの有無に応じて前記下位
側Ｎ桁の出力にそれぞれ対応する前記シフタ部の上位側
桁の出力との論理和をそれぞれ算出するローテート部と
により構成される。

（作用）この発明のバレルシフタにおいては、ローテート量に応
じてＮ桁の入力情報をシフトさせて２Ｎ桁の情報を作成
し、キャリーを含むローテート動作にあっては、キャリ
ーをシフトされた入力情報の最下位桁の後に挿入して、
２Ｎ桁の情報のうち下位側Ｎ桁と、この下位側Ｎ桁にキ
ャリーの有無に応じてそれぞれ対応する上位側桁との論
理和をそれぞれ算出して、入力情報のローテート動作を
行なっている。

（実施例）以下図面を用いてこの発明の一実施例を説明する。

第１図はこの発明の一実施例に係るバレルシフタにおけ
るシフタ部の構成を示す図である。この実施例における
バレルシフタは、８ビツトの入力情報をローテートある
いはキャリー付ローデートするものであり、シフタ部は
８ビツトの入力情報をＯ〜７ビツト左方向ヘシフトして
、キャリーＣａを所定の位置に挿入するものである。

第１図に示すシフタ部は、入力情報ＤＯ〜Ｄ７を所定量
だけシフトして出力端０ＵＴＯ〜０ＵＴ１５に出力する
セレクタ１１ａ、１１ｂ、１３ａ。

１３ｂ、１５ａ、１５ｂと、キャリーＣａをシフトされ
た入力情報ＤＯ〜Ｄ７の所定の位置に挿入するアンド回
路１７，１９．２１を有している。

セレクタ１１ａ、１１ｂはシフト信号Ｓ４により、セレ
クタ１３ａ、１３ｂはシフト信号Ｓ２により、セレクタ
１５ａ、１５ｂはシフト信号Ｓ１によりそれぞれ導通制
御されており、それぞれのセレクタ１１ａ〜１５ｂは、
Ｏ”レベルのシフト信号で非導通状態となり、“１″レ
ベルのシフト信号で導通状態となる。

セレクタ１１ｂ、１３ｂ、１５ｂは、それぞれが導通状
態になると、入力情報Ｄｏ−Ｄ７はシフトされず、それ
ぞれの入力情報Ｄｏ　”Ｄ７は出力端０ＵＴＯ〜０ＵＴ
７にそれぞれ出力される。セレクタ１１ａが導通状態に
なると、入力情報り。

〜Ｄ７は左方向へ４ビツトシフトされ、セレクタ１３ａ
が導通状態になると、このセレクタ１３ａに入力される
情報は左方向へ２ビツトシフトされ、セレクタ１５ａが
導通状態になると、このセレクタ１５ａに入力される情
報は左方向へ１ビツトシフトされて、出力端ＯＵＴ○〜
０ＵＴ１５にそれぞれ出力される。

すなわち、シフト信号８４．８２．８１は入力情報Ｄｏ
〜Ｄ７のシフト量を表わしており、Ｓ１＝“０″、Ｓ２
＝“Ｏ”、８３−”Ｏ”ではシフトなし、Ｓ　１　＝　
”　１　”　、Ｓ　２　＝“Ｏ”、５４＝ｔｔ　Ｏ″で
は１ビツトのシフト量、・・・・・・、５１＝１１　ｉ
　ＩＩ　、３２　＝　１“１”、Ｓ４＝“１”では７ビ
ツトのシフトＲを表わしている。したがって、入力ｆＲ
報Ｄｏ−Ｄｙはセレクタ１１ａ　〜１５ｂによりシフト
信号Ｓ１．３２．８４のレベルの組合わせに応じて、左
方向へＯビットから７ビツトの範囲でシフトされて、出
力端０ＵＴＯ〜０ＵＴ１４にそれぞれ出力される。

アンド回路１７．１９．２１はキャリー付ローテート動
作が行なわれる場合には、シフトされた入力情報Ｄｏ＝
Ｄｙの後にキャリーＣａを挿入するものである。入力情
報Ｄｏ−０７のキャリー付左ローテートを行なった場合
には、入力情報り。

〜Ｄ７はキャリーＣａを介してローデートされるために
、キャリーＣａはローテートされる前の入力情報Ｄｏ＝
Ｄｙの最上位ビットと最下位ビットとの間に挿入される
ことになる。

例えば、最上位ビットをＤｙ＋最下位ビットをＤｏとす
る入力情報Ｄｙ　Ｄａ　Ｄ５　Ｄ４　Ｄ３　Ｄ２　ＤＩ
　Ｄｏにおけるローテート】を５ビツトとするキャＩＪ
−付左［１−テートは、Ｄ２　ＤＩ　Ｄｏ　Ｃａ　Ｄ７
Ｄｅ　Ｄｓ　Ｄ４となり、キャリーＣａは入力情報の最
下位ビットＤｏと最上位ビットＤ７との間に挿入される
。

アンド回路１７は、その入力にキャリー用フリップフロ
ップ（図示せず）からのキャリーＣａと、キャリー付ロ
ーテート信号ＣＲが与えられている。

キャリー付ローテート信号ＣＲは、そのレベルが０”の
時にはバレルシフタがキャリーを含まないローテート動
作を行ない、そのレベルが１″の時にはバレルシフタが
キャリー付ローテート動作を行なう。

アンド回路１７は、シフト信号８１．８２のレベルにか
かわらず、シフト信号Ｓ４のレベルが“１”の場合に、
キャリーＣａをシフタ部に供給する。し℃がって、シフ
ト信号Ｓ４のレベルが“１”の場合には、入力情報の最
下位ビットとなるＤｏは少なくとも４ピツト以上左方向
ヘシフトされるために、アンド回路１７を介して供給さ
れるキャリーＣａは、シフト信号８２．５１のレベルに
応じて出力端０ｔＪＴ４〜０ｔＪＴ６のいずれかに出力
されることになる。

アンド回路１９は、その入力にアンド回路１７と同様に
キャリーＣａとキャリー付ローテート信号ＣＲが与えら
れているのに加えて、シフト信号Ｓ４の反転信号が与え
られている。このアンド回路１９は、シフト信号Ｓ１の
レベルにかかわらず、シフ１−信号Ｓ４のレベルが“０
″、シフト信号Ｓ２のレベルが“１”の場合に、キャリ
ーＣａをシフタ部に供給する。したがって、シフト信号
Ｓ４及びＳ２のレベルがそれぞれ“０”、６１″の場合
には、入力情報Ｄｏは２ピツトあるいは３ビツト左方向
ヘシフトされるために、アンド回路１９を介して供給さ
れるキャリーＱａは、シフト信号Ｓ１のレベルに応じて
出力端０ＬＪＴ１あるいは出力！０ＵＴ２に出力される
ことになる。

アンド回路２１は、その入力にアンド回路１７と同様に
キャリーＣａとキャリー付ローテート信号ＣＲが与えら
れているのに加えて、シフト信号Ｓ４とシフト信号Ｓ２
とを入力とするノア回路２３の出力が接続されている。

このアンド回路２１はシフト信号Ｓ４及びシフト信号Ｓ
２のレベルが“Ｏｎシフト信号Ｓ１のレベルが“１”の
場合に、キャリーＣａをシフタ部に供給する。したがっ
て、シフト信号８４，８２．８１のレベルがそれぞれ　
Ｏ″、′ｏ”、“１”の場合には、入力情報Ｄｏは１ビ
ツト左方向ヘシフトされて出力端０ＵＴ１に出力される
ために、アンド回路２１を介して供給されるキャリーＣ
ａは出力端０ＵＴＯに出力されることになる。

なお、入力情報ＤＯ〜Ｄ７のシフト動作及びキャリーＣ
ａの挿入が行なわれて、入力情報Ｄｏ〜Ｄ７及びキャリ
ーＣａが出力されない出力端には、“０”が供給される
ようになっている。

第２図はバレルシフタのローテート部を示す構成図であ
る。このローテート部は、キャリーＣａを含まないロー
テートの場合には、第１図で示したバレルシフタのシフ
タ部でシフトされた入力情報Ｄｏ＝Ｄ７のローテート動
作を行ない、キャリーＣａが挿入された場合には、キャ
リーＣａを含むキャリー付ローテート動作を行なう。

ローテート部において、８ビツトの入力情報ＤＯ〜Ｄ７
のキャリーＣａを含まないローテート動作を行なう場合
には、入力情報Ｄｏ−Ｄ７をシフトさせるとともに　“
をぐ　ト　゛させて一出力端０ＵＴＯと出力端０ＵＴ８
．出力＠ＯＵＴ１と出力＠０ＬＪＴ９のように、出力端
○ＵＴＯ〜出力端０ＬＩＴ７と出力端００下８〜出力端
０ＵＴ１５の論理和をとることにより、入力情報ＤＯ〜
Ｄ７のローテート動作が行なわれる。

また、キャリー付ローテート動作を行なう場合には、シ
フトされた入力情報Ｄｏ＝０７の最下位ビットとなる入
力情報ＤＯの後にキャリーＣａが挿入されるために、出
力端０ＵＴＯと出力端０ＵＴ８．出力端０ｔＪＴ１と出
力＃０ＬＩＴ９のように、出力端○ＵＴＯ〜出力端０Ｕ
Ｔ７と出力端０ｔＪＴ８〜出力端０ＵＴＩ　５の論理和
をとることにより、入力情報Ｄｏ　＝Ｄ７のキャリー付
ローテート動作が行なわれる。

このようにしてローテート動作もしくはキャリー付ロー
テート動作を行なうために、第２図に示したローテート
部は、セレクタ２５．２７と８個のオア回路２９を有し
ている。

セレクタ２５．２７は、第１図に示したシフタ部のセレ
クタ１１ａ〜１５ｂと同様な機能を有するものである。

セレクタ２５はローテート信号Ｒにより導通制御されて
おり、セレクタ２５が導通状態になると、シフタ部の下
位側出力端０ＬＩＴ８〜０ＵＴ１５に出力された入力情
報は、それぞれのオア回路２９の一方の入力に供給され
る。

セレクタ２７はキャリー付ローテート信号ＣＲにより導
通制御されており、セレクタ２７が導通状態になると、
シフタ部の上位側出力端０ＵＴ８〜○ＵＴ１５に出力さ
れた入力情報のうち、出力端ＯＬＪ　Ｔ　８に出力され
た入力情報は、キャリーフリップ７０ツブに供給され、
出力端０ＵＴ９〜０Ｕ１５に出力された入力情報は、そ
れぞれのオア回路２９の一方の入力に供給される。

オア回路２９は、それぞれの他方の入力にシフタ部の下
位側出力端Ｏｔ、ＩＴ−ＯＵＴ７に出力された入力情報
が供給されている。したがって、ローテート動作の場合
には、それぞれのオア回路２９は、出力端０ＵＴＯと出
力端０ＵＴ８．出力端０ＵＴ１と出力端０ＵＴ９．出力
端０ＵＴ２と出力＃０ＬＩＴ１０．出力ｆａＯＵＴ３と
出力端０ＵＴ１１、出力端０ＵＴ４と出力端０ｔＪＴ１
２．出力端０ＵＴ５と出力端０ＵＴ１３．出力端０ＵＴ
６と出力１０ＵＴ１４．出力端０ＵＴ７と出力端０ＵＴ
１５のそれぞれの組み合わせにおいて、論理和演算を行
なう。そして、それぞれのオア回路２９の出力には、ロ
ーデートされた入力情報ＤＯ〜Ｄ７が出力される。

また、キャリー付ローテート動作の場合には、出力端０
ＬＪＴＯ〜出力端０ＵＴ６に接続されているそれぞれの
オア回路２９は、出力端０ＵＴＯと出力端０ＬＩＴ９．
出力端０ＬＪＴＩと出力Ｐａ　ＯＵ　Ｔ１０、出力端０
ＵＴ２と出力端０ＵＴ１１．出力端０ｔＪＴ３．！：出
力端０ＬＩＴ１２．出力端０ＵＴ４と出力端０ＵＴ１３
．出力端０ＬＩＴ５と出力端０ＬＩＴ１４．出力端０Ｌ
ＪＴ６と出力端０ＵＴ１５のそれぞれの組み合わせにお
いて、論理和演算を行なう。また、出力端０ＬＩＴ７に
接続されたオア回路２つは、その一方の入力に゛Ｏ″レ
ベルが供給されるために、その出力には０ＵＴ７に出力
された情報が出力される。そして、それぞれのオア回路
２９の出力には、キャリー付ローデートされた入力情報
Ｄｏ＝Ｄｙが出力される。

このように、シフタ部の下位側出力端０ＬＩＴＯ〜０Ｌ
ＪＴ７と上位側出力＠　ＯＬＩ　７８〜０ＬＩＴ１５に
出力された情報の論理和演算を行なうことにより、入力
情報Ｄｏ＝０７のローテート動作及びキャリー付ローテ
ート動作が行なわれることになる。

以上説明したように、この実施例のバレルシフタは構成
されており、次にこの実施例の作用を説明する。

まずはじめに、キャリーＣａを含まないローテート動作
について説明する。

例えば、ローテート昂を５ビツトとする入力情報Ｄｏ＝
Ｄｙの左ローテートにおいては、シフト旦は５ビツトと
なり、シフト信＠Ｓ４のレベルは“１″、シフト信号Ｓ
２のレベルは“０”、シフト信号Ｓ１のレベルは“１″
となる。これにより、セレクタ１１ａ、１３ｂ、１５ａ
は導通状態となり、セレクタ１１ｂ、１３ａ、１５ｂは
非導通状態となる。

セレクタ１１ａが導通状態になることにより、入力情報
Ｄｏ〜Ｄ７は左方向へ４ピツトシフトされ、さらに、セ
レクタ１５ａが導通状態になることにより、このセレク
タ１５ａに入力される入力情報は左方向へ１ビツトシフ
トされる。したがって、入力情報Ｄｏ−Ｄ７は出力端０
ＵＴ５から出力端０ＵＴ１２に出力され、出力端０ＵＴ
Ｏから出力端０ＬＪＴ４及び出力端０ＬＪＴ１３から出
力端１５にはＯ”レベルが出力されて、入力情報Ｄｏ　
＝Ｄｙは左方向へ５ビツトシフトされる。

ローテート部においては、ローテート信号Ｒが“１パレ
ベルとなり、セレクタ２５が導通状態となる。このため
、下位側出力端ＯＵ　Ｔ　Ｏ〜０ＵＴ７と上位側出力端
０ＵＴ８〜０ＬＪＴＩ　５は、第３図に示すように、そ
れぞれのオア回路２９に接続されて、下位側出力端０Ｕ
ＴＯ〜０ＵＴ７に出力された情報と、上位側出力端ＯＵ
　Ｔ’８〜ｏｕ’ｒｉ５に出力された情報との論理和演
算が行なわれる。

そして、それぞれのオア回路２９の出力には、入力情報
Ｄｏ−Ｄｙの５ビツト左方向へのローテート結果“Ｄ２
　ＤＩ　Ｄｏ　Ｄ７　Ｄａ　Ｄ５　Ｄ４　Ｄ３″が出力
されて、ローテート動作が完了する。

次に、キャリー付ローテート動作について説明する。

例えば、ローテート量を５ビツトとする入力情報Ｄｏ　
＝Ｄ７の左キャリー付ローテートにおいては、シフト量
は５ビツトとなり、上述したキャリーＣａを含まないロ
ーテートと同様に、入力情報Ｄｏ＝Ｄｙは出力端０ＬＩ
Ｔ５から出力端０ＵＴＩ２に出力され、出力端０ＬＩＴ
Ｏから出力端０ＵＴ３及び出力端０ＵＴ１３から出力端
１５には０”レベルが出力されて、入力情報ＤローＤ７
は左方向へ５ビツトシフトされる。

さらに、キャリー付ローテート信号ＯＲのレベルが“１
″になるとともに、入力情報ＤＯ〜Ｄ７のシフト量が５
ビツトであるために、シフト信号Ｓ４のレベルは“１″
、シフト信号Ｓ２のレベルはパ０”、シフト信号Ｓ１の
レベルはパ１”、となり、セレクタ１１ａ、１３ｂ、１
５ａＧ；を導通状態となる。これにより、キャリーＣａ
はアンド回路１７を介して出力ｍ０ＵＴ４に出力されて
、入力情報Ｄｏの後に挿入される。

ローテート部においては、キャリー付ローテート信号Ｒ
８が“１”レベルであることから、セレクタ２７は導通
状態となる。このため、下位側出力端０ＵＴＯ〜０ＩＪ
Ｔ７に出力された情報と上位側出力端０ｔＪＴ９〜○Ｕ
Ｔ１５に出力された情報とは、第４図に示すように、そ
れぞれのオア回路２９において論理和演算が行なわれる
。また、出力端０ＬＩＴ７に出力された入力情報Ｄ２は
、“０ルベルとの論理和演算がオア回路２９により行な
われる。

そして、それぞれのオア回路２９の出力には、入力情報
Ｄｏ＝Ｄｙの５ビツト左ローテート結果”Ｄ２　ＤＩ　
Ｄ６Ｃａ　Ｄ７　ＤＢ　Ｄ５　Ｄ４″が出力されるとと
もに、出力端０ＵＴ８に出力された入力情報Ｄ３はキャ
リーフリップ７０ツブに格納されて、キャリー付ローテ
ート動作が完了する。

第５図はローテート量を３ビツトとするキャリー付左ロ
ーテートを示したものである。ローテート量が３ビツト
の場合には、シフタ部において入力情報Ｄｏ〜Ｄ７は、
左方向へ３ピツトシフトされるとともに入力情報Ｄｏの
後にキャリーＣａが挿入される。ローテート部において
は、それぞれの出力１０ＵＴＯ〜０ＬＩＴ１５に出力さ
れた情報は、シフトｍが５ビツトの場合と同様に処理さ
れて、第５図に示すように、シフト岱を３ビツトとする
キャリー付左ローテートの結果“Ｄ４　Ｄ３Ｄ２　ＤＩ
　Ｄｏ　Ｃａ　Ｄｙ　Ｄａ　”が得られる。

ところで、入力情報のピット数をＮ、左方向へのキャリ
ーＣａを含まないローテート量をり、キャリー付ローテ
ートのローテート量をｌｃとすると、右方向へのキャリ
ーＣａを含まないローテートｆｉｌＲ及びキャリー付ロ
ーテートのローテートωＲＣは、次式により左方向への
ローテート借として表わされる。

Ｌ＝Ｎ−Ｒ１ｃ＝Ｎ−Ｒｃ＋１したがって、この実施例においては、ローテートｍを左
方向としてローテート動作を行なっているが、ローテー
ト岱を右方向とした場合には、右方向へのローテート量
を左方向へのローテート量に上式を用いて換算すること
により、この実施例で説明したバレルシフタは、右方向
へのローテート動作を行なうことがでる。

第６図はローテート量を３ビツトとする８ビツトの入力
情報Ｄｏ−Ｄ７のキャリー付右ローテートを示したもの
である。このローテートは、右方向への３ピツトのロー
テート量を、前述した式により左方向へのローテート量
を６ビツトとするキャリー付左ローテートとして、入力
情報ＤＯ〜Ｄ７のローテート動作を行い、キャリー付右
ローテート動作を行ったものである。

［発明の効果］以上説明したように、この発明によれば、ローチートゲ
に応じてＮ桁の入力情報をシフトさせて２Ｎ桁の情報を
作成し、キャリーをシフトされた入力情報の最下位桁の
後に挿入して、２Ｎ桁の情報のうち下位側Ｎ桁と、この
下位側Ｎ桁にそれぞれ対応する上位側桁との論理和をそ
れぞれ算出して、入力情報のキャリーを含むローテート
動作を行なっているので、キャリーを含むローテート動
作を、比較的簡易な回路構成で、キャリーを含まないロ
ーテート動作と同じ時間で達成することができ、キャリ
ーを含むローテート動作を高速に行なうことが可能とな
る。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るバレルシフタのシフ
タ部の構成図、第２図はこの発明の一実施例に係るバレ
ルシフタのローテート部の構成図、第３図は第１図及び
第２図のバレルシフタにおけるキャリーを含まないロー
テート動作の一例を示す図、第４図乃至第６図は第１図
及び第２図のバレルシフタにおけるキャリーを含むロー
テート動作を示す図、第７図はローテート動作を行なう
回路の一従来例を示す図、第８図は従来のバレルシフタ
の概略を示す構成図、第９図は第８図のバレルシフタに
おけるキャリーを含むローテート動作の一例を示す図で
ある。（図の主要な部分を表わす符号の説明）１７．１９．２
１・・・アンド回路２５．２７・・・セレクタ２９・・・オア回路

Claims

【特許請求の範囲】

Ｎ桁の入力情報をローテート量に応じて所定量シフトさ
せ、キャリーを含むローテート動作にあっては、前記シ
フトされた入力情報の最下位桁の後にキャリーを挿入し
て、２Ｎ桁の出力を供給するシフタ部と、このシフタ部
の下位側Ｎ桁の出力と、ローテート動作におけるキャリ
ーの有無に応じて前記下位側Ｎ桁の出力にそれぞれ対応
する前記シフタ部の上位側桁の出力との論理和をそれぞ
れ算出するローテート部とを有することを特徴とするバ
レルシフタ。