JPH04107730A - 浮動小数点加算器 - Google Patents
浮動小数点加算器Info
- Publication number
- JPH04107730A JPH04107730A JP22717790A JP22717790A JPH04107730A JP H04107730 A JPH04107730 A JP H04107730A JP 22717790 A JP22717790 A JP 22717790A JP 22717790 A JP22717790 A JP 22717790A JP H04107730 A JPH04107730 A JP H04107730A
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- Japan
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- bit
- data
- bit length
- bits
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 239000000284 extract Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は浮動小数点加算器に関し、特に浮動小数点表現
の２進数加算器に関する。
の２進数加算器に関する。
従来技術
従来、浮動小数点加算器は加算対象のデータの指数部と
仮数部とは共にビット長が固定であった。
仮数部とは共にビット長が固定であった。
その従来の浮動小数点加算器について第３図を用いて説
明する。
明する。
第３図は従来の浮動小数点加算器の構成を示すブロック
図である。図において、従来の浮動小数点加算器は、２
つの入力データの指数部の差を求めるＭビット減算器３
と、この減算結果に基づいて２つの入力データの仮数部
の桁合せを行う（Ｎ−Ｍ）ビットシフタ１４と、この桁
合せがされた仮数部同士の加算を行う（Ｎ−Ｍ）ビット
加算器１５とを含んで構成されている。
図である。図において、従来の浮動小数点加算器は、２
つの入力データの指数部の差を求めるＭビット減算器３
と、この減算結果に基づいて２つの入力データの仮数部
の桁合せを行う（Ｎ−Ｍ）ビットシフタ１４と、この桁
合せがされた仮数部同士の加算を行う（Ｎ−Ｍ）ビット
加算器１５とを含んで構成されている。
この従来の浮動小数点加算器においては、Ｎビットの入
力端子Ａ及びＢの上位Ｍビット９Ａ、９ＢをＭビット減
算器３の第１及び第２の入力に接続し、Ｎビットの入力
端子Ａ及びＢの下位（Ｎ−Ｍ）ビット１６Ａ、１６Ｂを
夫々（Ｎ−Ｍ）ビット加算器１５の第１の入力と（Ｎ−
Ｍ）ビットシフタ１４の第１の入力とに接続し、（Ｎ−
Ｍ）ピットシフタ１４の出力を（Ｎ−Ｍ）ビット加算器
１５の第２の人力に接続し、Ｍビット減算器３の出力を
（Ｎ−Ｍ）ピットシフタ１４の第２の入力に接続してい
る。そして、（Ｎ−Ｍ）ビット加算器１５の出力をＮビ
ット出力端子８の下位（ＮＭ）ビットに接続し、Ｎビッ
ト入力端子Ａの上位Ｍビット９ＡをＮビット出力端子８
の上位Ｍビットに接続して構成し、この出力端子８のＮ
ビットを加算結果としている。
力端子Ａ及びＢの上位Ｍビット９Ａ、９ＢをＭビット減
算器３の第１及び第２の入力に接続し、Ｎビットの入力
端子Ａ及びＢの下位（Ｎ−Ｍ）ビット１６Ａ、１６Ｂを
夫々（Ｎ−Ｍ）ビット加算器１５の第１の入力と（Ｎ−
Ｍ）ビットシフタ１４の第１の入力とに接続し、（Ｎ−
Ｍ）ピットシフタ１４の出力を（Ｎ−Ｍ）ビット加算器
１５の第２の人力に接続し、Ｍビット減算器３の出力を
（Ｎ−Ｍ）ピットシフタ１４の第２の入力に接続してい
る。そして、（Ｎ−Ｍ）ビット加算器１５の出力をＮビ
ット出力端子８の下位（ＮＭ）ビットに接続し、Ｎビッ
ト入力端子Ａの上位Ｍビット９ＡをＮビット出力端子８
の上位Ｍビットに接続して構成し、この出力端子８のＮ
ビットを加算結果としている。
また、従来の入力データのフォーマットは、第４図に示
されているように、Ｍビットの指数部１６と、（Ｎ−Ｍ
）ビットの仮数部１７とで構成されており、入力データ
全体ではＮビットであった。
されているように、Ｍビットの指数部１６と、（Ｎ−Ｍ
）ビットの仮数部１７とで構成されており、入力データ
全体ではＮビットであった。
つまり、この従来の浮動小数点加算器の場合、指数部が
Ｍビット、仮数部が（Ｎ−Ｍ）ビットの浮動小数点２進
数データを対象としているのである。
Ｍビット、仮数部が（Ｎ−Ｍ）ビットの浮動小数点２進
数データを対象としているのである。
第３図に戻り、入力端子Ａ及びＢにデータが入力される
と、上位Ｍビット、すなわち指数部について両者の差を
Ｍビット減算器３によって計算す・る。その結果に基づ
いて（Ｎ−Ｍ）ピットシフタ１４において入力端子Ｂの
データのうち下位（Ｎ−Ｍ）、すなわち仮数部をシフト
することにより、入力端子Ａのデータに対して桁合せを
行う。そして、入力端子への仮数部（Ｎ−Ｍ）ビットと
桁合せ後の入力端子Ｂの仮数部（Ｎ−Ｍ）ビットとを（
Ｎ−Ｍ）ビット加算器１５により加算する。その加算結
果を仮数部とし、入力端子Ａのデータの指数部である上
位Ｍビットを指数部として出力端子８に加算結果が出力
される。
と、上位Ｍビット、すなわち指数部について両者の差を
Ｍビット減算器３によって計算す・る。その結果に基づ
いて（Ｎ−Ｍ）ピットシフタ１４において入力端子Ｂの
データのうち下位（Ｎ−Ｍ）、すなわち仮数部をシフト
することにより、入力端子Ａのデータに対して桁合せを
行う。そして、入力端子への仮数部（Ｎ−Ｍ）ビットと
桁合せ後の入力端子Ｂの仮数部（Ｎ−Ｍ）ビットとを（
Ｎ−Ｍ）ビット加算器１５により加算する。その加算結
果を仮数部とし、入力端子Ａのデータの指数部である上
位Ｍビットを指数部として出力端子８に加算結果が出力
される。
しかし、上述した従来の浮動小数点加算器では第４図に
も示されているように指数部、仮数部のビット長か固定
のため、大きなダイナミックレンジを要求される計算や
、高精度を要求される数値計算等では全てに対応できる
データフォーマットが選択できず、汎用性に乏しいとい
う欠点かあった。
も示されているように指数部、仮数部のビット長か固定
のため、大きなダイナミックレンジを要求される計算や
、高精度を要求される数値計算等では全てに対応できる
データフォーマットが選択できず、汎用性に乏しいとい
う欠点かあった。
発明の目的
本発明は上述した従来の欠点を解決するためになされた
ものであり、その目的はダイナミックレンジの大きなデ
ータや高精度なデータを最適なビット長の指定部及び仮
数部で加算することができる浮動小数点加算器を提供す
ることである。
ものであり、その目的はダイナミックレンジの大きなデ
ータや高精度なデータを最適なビット長の指定部及び仮
数部で加算することができる浮動小数点加算器を提供す
ることである。
発明の構成
本発明による浮動小数点加算器は、入力データの指数部
のビット長を指定するビット長指定手段と、前記ビット
長指定手段により指定されたビット長に基づいて加算対
象となる２つの入力データの指数部を夫々抽出する指数
部抽出手段と、この抽出された前記２つの入力データの
指数部の差を求める手段と、この求めた差及び前記指定
されたビット長に応じて前記２つの入力データの仮数部
の桁合せを行う桁合せ手段と、この桁合せされた入力デ
ータの仮数部同士を加算する加算手段とを有し、データ
入力前に前記ビット長指定手段に入力データの指数部の
ビット長を外部から指定するようにしたことを特徴とす
る。
のビット長を指定するビット長指定手段と、前記ビット
長指定手段により指定されたビット長に基づいて加算対
象となる２つの入力データの指数部を夫々抽出する指数
部抽出手段と、この抽出された前記２つの入力データの
指数部の差を求める手段と、この求めた差及び前記指定
されたビット長に応じて前記２つの入力データの仮数部
の桁合せを行う桁合せ手段と、この桁合せされた入力デ
ータの仮数部同士を加算する加算手段とを有し、データ
入力前に前記ビット長指定手段に入力データの指数部の
ビット長を外部から指定するようにしたことを特徴とす
る。
実施例
次に、本発明について図面を参照して説明する。
第１図は本発明による浮動小数点加算器の一実施例の構
成を示すブロック図であり、第３図と同等部分は同一符
号により示されている。
成を示すブロック図であり、第３図と同等部分は同一符
号により示されている。
図において、本発明の一実施例による浮動小数点加算器
は、指数部及び仮数部のビット長を予め演算前にソフト
ウェア又はハードウェアにて設定できるように構成され
ており、その設定用のパラレル信号の制御端子７が設け
られている。本例においては、この制御端子７に入力デ
ータのフォーマットに応じた指数部の値を予め設定して
おくものであり、この設定値を変えることにより任意の
フォーマットのデータへの対応を図っているのである。
は、指数部及び仮数部のビット長を予め演算前にソフト
ウェア又はハードウェアにて設定できるように構成され
ており、その設定用のパラレル信号の制御端子７が設け
られている。本例においては、この制御端子７に入力デ
ータのフォーマットに応じた指数部の値を予め設定して
おくものであり、この設定値を変えることにより任意の
フォーマットのデータへの対応を図っているのである。
つまり、第２図に示されているデータフォーマットを参
照すれば、Ｎビットの２進数データのなかに指数部又は
仮数部のビットに切替可能な部分１２を設け、指数部を
最大Ｍビットまで拡張可能、又は仮数部を最大Ｌビット
まで拡張可能として、夫々のビット長を可変としている
のである。すなわち、予め設定した指数部のビット長が
ｍであり、仮数部のビット長かｇであれば、ｍ＋１）−
Ｎとなるのである。よって、本例の加算器では指数部１
１の最大ビット長のＭのうちのｍを予め設定し、さらに
仮数部１３の最大ビット長のＬのうちのｇを予め設定し
ておき、この設定値に基づいて入力データをシフトして
指数部を抽出し、また仮数部の有効ビットを抽出するの
である。
照すれば、Ｎビットの２進数データのなかに指数部又は
仮数部のビットに切替可能な部分１２を設け、指数部を
最大Ｍビットまで拡張可能、又は仮数部を最大Ｌビット
まで拡張可能として、夫々のビット長を可変としている
のである。すなわち、予め設定した指数部のビット長が
ｍであり、仮数部のビット長かｇであれば、ｍ＋１）−
Ｎとなるのである。よって、本例の加算器では指数部１
１の最大ビット長のＭのうちのｍを予め設定し、さらに
仮数部１３の最大ビット長のＬのうちのｇを予め設定し
ておき、この設定値に基づいて入力データをシフトして
指数部を抽出し、また仮数部の有効ビットを抽出するの
である。
このように、設定値に応じて必要部分を抽出する処理を
行うため、本例では第１図に示されているようにＭビッ
トシフタ１及び２をＭビット減算器３の前段に設けてい
るのである。また本来ならば、上述のビット長ｍ及びｇ
を設定する必要があるが、ｍ＋ｐｍＮの関係があり、Ｎ
は固定値であるため、本例ではｍすなわち指数部のビッ
ト長のみを制御端子７に設定する方式を採用している。
行うため、本例では第１図に示されているようにＭビッ
トシフタ１及び２をＭビット減算器３の前段に設けてい
るのである。また本来ならば、上述のビット長ｍ及びｇ
を設定する必要があるが、ｍ＋ｐｍＮの関係があり、Ｎ
は固定値であるため、本例ではｍすなわち指数部のビッ
ト長のみを制御端子７に設定する方式を採用している。
さらに、仮数部は最大長がＬビットであるか、そのうち
のｇビットのみを抽出する必要があるため、Ｌビットシ
フタ４においては指数部のビット長ｍをも入力としてＮ
−ｍ−（ｌにより有効部分を抽出する。
のｇビットのみを抽出する必要があるため、Ｌビットシ
フタ４においては指数部のビット長ｍをも入力としてＮ
−ｍ−（ｌにより有効部分を抽出する。
ビット選択回路６においては、Ｌビット加算器５から出
力される入力データの仮数部同士の加算結果であるｐビ
ットと、入力端子Ａの入力データの指数部であるｍビッ
トとを結合することにより、Ｎビットのデータを出力端
子８に送出している。
力される入力データの仮数部同士の加算結果であるｐビ
ットと、入力端子Ａの入力データの指数部であるｍビッ
トとを結合することにより、Ｎビットのデータを出力端
子８に送出している。
なお、このビット選択回路６はセレクタ回路で構成され
る。
る。
この実施例による浮動小数点加算器においては、Ｎビッ
トの入力端子Ａの上位Ｍビット９ＡをＭビットシフタ１
の第１の入力に接続し、Ｎビットの入力端子Ｂの上位Ｍ
ビット９ＢをＭビットシフタ２の第１の入力に接続し、
Ｍビットシフタ１の出力をＭビット減算器３の第１の入
力に接続し、Ｍビットシフタ２の出力をＭビット減算器
３の第２の入力に接続している。また、Ｎビットの入力
端子Ｂの下位ＬビットＩＯＢをＬビットシフタ４の第１
の入力に接続し、Ｍビット減算器３の出力をＬビットシ
フタ４の第２の入力に接続している。
トの入力端子Ａの上位Ｍビット９ＡをＭビットシフタ１
の第１の入力に接続し、Ｎビットの入力端子Ｂの上位Ｍ
ビット９ＢをＭビットシフタ２の第１の入力に接続し、
Ｍビットシフタ１の出力をＭビット減算器３の第１の入
力に接続し、Ｍビットシフタ２の出力をＭビット減算器
３の第２の入力に接続している。また、Ｎビットの入力
端子Ｂの下位ＬビットＩＯＢをＬビットシフタ４の第１
の入力に接続し、Ｍビット減算器３の出力をＬビットシ
フタ４の第２の入力に接続している。
さらにまた、Ｎビットの入力端子Ａの下位Ｌビット１０
ＡをＬビット加算器５の第１の入力に接続し、Ｌビット
シフタ４の出力をＬビット加算器５の第２の入力に接続
し、入力端子Ａの上位Ｍピッ）９Ａをビット選択回路６
の第１の入力に接続し、Ｌビット加算器５の出力をビッ
ト選択回路６の第２の入力に接続している。そして、制
御端子７をＭビットシフタ１．２の第２の入力と、Ｌビ
ットシフタ４の第３の入力と、ビット選択回路６の第３
の入力端子とに接続し、ビット選択回路６の出力を出力
端子８に接続して構成されている。
ＡをＬビット加算器５の第１の入力に接続し、Ｌビット
シフタ４の出力をＬビット加算器５の第２の入力に接続
し、入力端子Ａの上位Ｍピッ）９Ａをビット選択回路６
の第１の入力に接続し、Ｌビット加算器５の出力をビッ
ト選択回路６の第２の入力に接続している。そして、制
御端子７をＭビットシフタ１．２の第２の入力と、Ｌビ
ットシフタ４の第３の入力と、ビット選択回路６の第３
の入力端子とに接続し、ビット選択回路６の出力を出力
端子８に接続して構成されている。
かかる構成において、いま入力端子Ａ及びＢに浮動小数
点２進数データ、そして制御端子７に入力端子Ａ、Ｂの
データ夫々の指数部のビット長ｍを入力したものとする
。すると、入力端子Ａ、 Ｂのデータのうち指数部で
ある上位Ｍビットは制御端子７に入力された指数部ビッ
ト長ｍに基づいてＭビットシフタ１，２により（Ｍ −
ｍ ）ビットだけ下位側にシフトされる。すなわち、こ
のシフト操作により入力端子Ａ、Ｂ夫々の指数部が抽出
されることになる。
点２進数データ、そして制御端子７に入力端子Ａ、Ｂの
データ夫々の指数部のビット長ｍを入力したものとする
。すると、入力端子Ａ、 Ｂのデータのうち指数部で
ある上位Ｍビットは制御端子７に入力された指数部ビッ
ト長ｍに基づいてＭビットシフタ１，２により（Ｍ −
ｍ ）ビットだけ下位側にシフトされる。すなわち、こ
のシフト操作により入力端子Ａ、Ｂ夫々の指数部が抽出
されることになる。
その後、入力端子Ａ、Ｂのデータの指数部部分のみがＭ
ビット減算器３により減算され、仮数部の桁合せ用のＬ
ビットシフタ４のシフト値として用いられる。
ビット減算器３により減算され、仮数部の桁合せ用のＬ
ビットシフタ４のシフト値として用いられる。
一方、入力端子ＡＢの仮数部を含むＬビットは桁合せ用
のＬビットシフタ４を経てＬビット加算器５で加算され
る。その加算された結果と入力端子Ａのデータの指数部
とがビット選択回路６に入力される。ここでは、制御信
号７の入力にしたがい、仮数部の有効データ部分である
ｇビットを抽出し、入力端子Ａのデータの指数部と結合
されて出力端子８にＮビットの浮動小数点２進数データ
の加算結果として出力される。
のＬビットシフタ４を経てＬビット加算器５で加算され
る。その加算された結果と入力端子Ａのデータの指数部
とがビット選択回路６に入力される。ここでは、制御信
号７の入力にしたがい、仮数部の有効データ部分である
ｇビットを抽出し、入力端子Ａのデータの指数部と結合
されて出力端子８にＮビットの浮動小数点２進数データ
の加算結果として出力される。
つまり、制御端子７のデータを入力端子Ａ、 Ｂのデ
ータの指数部のビット長に応して変化させることで任意
のデータフォーマットの浮動小数点２進数加算演算を実
行することかできるのである。
ータの指数部のビット長に応して変化させることで任意
のデータフォーマットの浮動小数点２進数加算演算を実
行することかできるのである。
なお、本例では指数部のビット長を制御端子７に人力し
て設定しているが、代りに仮数部のビット長を入力して
も同様な加算器が構成できることは明らかである。また
、上述のり、Ｍ、Ｎの各値は任意の整数で良いが、制御
端子７のパラレル信号は指数部ｍのビット長を２進数で
表現可能なビット数としなければならない。例えば、指
数部ｍが最大１５であれば、４ビツトあれば良い。
て設定しているが、代りに仮数部のビット長を入力して
も同様な加算器が構成できることは明らかである。また
、上述のり、Ｍ、Ｎの各値は任意の整数で良いが、制御
端子７のパラレル信号は指数部ｍのビット長を２進数で
表現可能なビット数としなければならない。例えば、指
数部ｍが最大１５であれば、４ビツトあれば良い。
発明の詳細
な説明したように、本発明によれば浮動小数点２進数加
算器の指数部及び仮数部のビット長を任意に設定するこ
とが可能となり、ダイナミックレンジの大きなデータか
ら高精度なデータまでを最適なビット長の指数部及び仮
数部で加算することができるという効果がある。
算器の指数部及び仮数部のビット長を任意に設定するこ
とが可能となり、ダイナミックレンジの大きなデータか
ら高精度なデータまでを最適なビット長の指数部及び仮
数部で加算することができるという効果がある。
第１図は本発明の実施例による浮動小数点加算器の構成
を示すブロック図、第２図は第１図の浮動小数点加算器
におけるデータフォーマットを示す概念図、第３図は従
来の浮動小数点加算器の構成を示すブロック図、第４図
は第３図の浮動小数点加算器におけるデータフォーマッ
トを示ｔｌＬａ図である。 主要部分の符号の説明 第１図 第２図 ２・・・・・・Ｍビットシフタ ３・・・・・・Ｍビット減算器 ４・・・・・・Ｌピットンフタ ５・・・・・・Ｌビット加算器 ６・・・・・・ビット選択回路
を示すブロック図、第２図は第１図の浮動小数点加算器
におけるデータフォーマットを示す概念図、第３図は従
来の浮動小数点加算器の構成を示すブロック図、第４図
は第３図の浮動小数点加算器におけるデータフォーマッ
トを示ｔｌＬａ図である。 主要部分の符号の説明 第１図 第２図 ２・・・・・・Ｍビットシフタ ３・・・・・・Ｍビット減算器 ４・・・・・・Ｌピットンフタ ５・・・・・・Ｌビット加算器 ６・・・・・・ビット選択回路
Claims (1)
- （１）入力データの指数部のビット長を指定するビット
長指定手段と、前記ビット長指定手段により指定された
ビット長に基づいて加算対象となる２つの入力データの
指数部を夫々抽出する指数部抽出手段と、この抽出され
た前記２つの入力データの指数部の差を求める手段と、
この求めた差及び前記指定されたビット長に応じて前記
２つの入力データの仮数部の桁合せを行う桁合せ手段と
、この桁合せされた入力データの仮数部同士を加算する
加算手段とを有し、データ入力前に前記ビット長指定手
段に入力データの指数部のビット長を外部から指定する
ようにしたことを特徴とする浮動小数点加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22717790A JPH04107730A (ja) | 1990-08-29 | 1990-08-29 | 浮動小数点加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22717790A JPH04107730A (ja) | 1990-08-29 | 1990-08-29 | 浮動小数点加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04107730A true JPH04107730A (ja) | 1992-04-09 |
Family
ID=16856695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22717790A Pending JPH04107730A (ja) | 1990-08-29 | 1990-08-29 | 浮動小数点加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04107730A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010027049A (ja) * | 2008-07-22 | 2010-02-04 | Internatl Business Mach Corp <Ibm> | 浮動小数点実行ユニットを用いる回路装置、集積回路装置、プログラム製品、および方法（動的値域調整浮動小数点実行ユニット） |
-
1990
- 1990-08-29 JP JP22717790A patent/JPH04107730A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010027049A (ja) * | 2008-07-22 | 2010-02-04 | Internatl Business Mach Corp <Ibm> | 浮動小数点実行ユニットを用いる回路装置、集積回路装置、プログラム製品、および方法（動的値域調整浮動小数点実行ユニット） |
| US9223753B2 (en) | 2008-07-22 | 2015-12-29 | International Business Machines Corporation | Dynamic range adjusting floating point execution unit |
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