JPS6254359A

JPS6254359A - コンピユ−タ装置

Info

Publication number: JPS6254359A
Application number: JP14629086A
Authority: JP
Inventors: アダム・イー・レヴインタール; トーマス・ケー・ポーター; トーマス・デイ・エス・ダフ; ローレン・シー・カーペンター
Original assignee: Pixar
Current assignee: Pixar
Priority date: 1985-06-24
Filing date: 1986-06-24
Publication date: 1987-03-10
Also published as: GB2177526B; DE3620982A1; GB8614907D0; WO1987000318A1; EP0227811A1; CA1267230A; FR2583904A1; AU6128486A; GB2177526A; JPH031699B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は全体として並列データ処理技術およびコンピュ
ータ装置に関するものであり、とくに、複数のプロセッ
サのそれぞれが異なるデータに対して同じ機能を同時に
実行するような種類の並列データ処理技術およびコンピ
ュータ装置に関するものである。そのようなコンピュー
タは単一命令、多データ流（ＳＩＭＤ）プロセッサと一
般に呼ばれている。

〔発明の背景〕

多数のデータ流を同じゃυ方で処理できる多くのデータ
処理応用がある。その１つの例は、別々の赤ビデオ・デ
ジタル信号、緑ビデオ・デジタル信号、青ビデオ・デジ
タル信号、アルファ・ビデオ・デジタル信号を同一に処
理できるようなコンピュータ・グラフィックスの分野で
ある。したがって、処理速度を最高にするだめＫは、そ
れら４つのデータ流を同じ命令順序で同時に処理すると
便利である。すなわち、ある与えられた任意の時刻に、
ある特定のカラー表示ピクセルのための赤データ、緑デ
ータ、青データおよびアルファーデータが同時に処理さ
れる。

並列データ流に対して実行されているプログラムが不変
のステートメント列であるとすると、並列処理はとくに
高速である。しかし、実行のために各並列プロセッサ内
のデータに依存する条件付ステートメントを制御プログ
ラムが含むことがより一般的である。各データ流におい
て実行されるデータは異なるから、この場合に、プログ
ラム−ステートメントの条件に合致しないデータを有す
るプロセッサを、残りのプロセッサがその特定のステー
トメントを実行している間は、動作しないようにせねば
ならない。ｒＷＨＩＬＥ−ＤＯＪ構造は、全ての可能な
流れ制御構造を実現するために必要な最少限のものであ
ることが知られている。

そのような条件付プログラム命令の一般的な例は［ＩＦ
−ＴＨＥＮＪステートメントである。すなわち、個々の
プロセッサは、それらのプロセッサの個々のデータ流の
データが「もし」プログラム命令で表されているある条
件に合致するものとした時にのみ、それらのデータ流の
ある操作を実行する。

その時にその条件に合致しないデータを有するプロセッ
サはその命令を実行しない。「Ｉ　Ｐ　−ＴＨｇＮｌ命
令は［ｔ、ｓｇＪ修飾子によシしばしば増加させられる
。すなわち、ｒＩ　Ｆ−ＴＨＥＮＪステートメントを実
行していないプロセッサは、次の時刻にそれらのプロセ
ッサのデータに対して異なるオペレーションを実行する
ことを後で命令され、「工Ｆ′−ＴＨＥＮＩ命令を実行
したプロセッサは動作しなくされる。

〔発明の概要〕

本発明の目的は、複数の並列プロセッサのどれが特定の
条件付命令を実行するかを選択的に制御するだめの改良
した技術および回路を得ることである。

この目的およびての他の目的は、各並列プロセッサが制
御レジスタの１ビツトのような別々の制御素子を有し、
その制御素子は、１つの状態にある時に、全てのプロセ
ッサに与えられた共通の命令をプロセッサが実行できる
ようにし、前記制御素子が別の状態にある時に、プロセ
ッサがその命令を実行することを不能にされるようにす
る本発明によって達成される。各制御素子の状態は、そ
のプロセッサに対するデータがｌ−Ｉ　Ｐ−ＴＨＥＮＪ
命令のような以前の命令の試験に合格するかどうかに依
存して、特定のステートメントの実行を制御するために
制御される。［Ｅｔ、ｓｇＪ命令において起るような次
の相補命令においては、第１のステートメントを実行し
々かったプロセッサが次のステートメントを実行し、第
１のステートメントを実行したプロセッサが次のステー
トメントを実行するように、制御素子の状態が逆にされ
る。

また、そのような相補型命令の入れ子犬にされた命令を
実行できるようにするために、入れ子式にされた条件付
ステートメントが起きた時に、個々の制御素子の状態を
格納する記憶装置（好適な実施例においてはスタックメ
モリ）が設けられる。

入れ子犬にされた命令の実行が終ると、それらの処理を
続行できるように、入れ子犬条件付ステートメントの時
における制御素子の状態が回復される。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

まず第１図を参照して、本発明の各種の面を利用するコ
ンピュータ装置の全体のアーキテクチャについて説明す
る。別々のプロセッサすなわち処理素子１１．１３，１
５．１７が入力線１９．２１゜２３．２５に独立したデ
ータ流をそれぞれ受ける。

同様に１独立したＩｊ１２７．２９．３１．３３が処理
素子の出力を伝える。この例では４個の並列プロセッサ
が示されているが、本発明の原理は任意の数の多数の並
列処理素子を含む並列装置に適用されることがわかるで
あろう。グラフィックス−コンピュータ装置においては
４個のプロセッサを用いると便利であって、１個のプロ
セッサがビデオ信号の赤成分を処理するために用いられ
、第２のプロセッサが緑成分を処理するために用いられ
、第３のプロセッサが青成分を処理するために用いられ
、第４のプロセッサが映像の他の情報を与えるアルファ
成分を処理するために用いられる。グラフィックス応用
においては高速処理を必要とし、同じプログラム命令シ
ーケンスが４個のデータ路の全てにおいて同時に実行さ
れるから、並列処理はとくにグラフィックス応用に適す
る。

しかし、４個の処理素子１１．１３．１５．１７の全て
に命令バス３５を介して同時に与えられる特定のプログ
ラム命令の実行に、１個またはそれ以上の処理素子が関
与しないことを要求するあるプログラム命令がある。４
個の処理素子のうちどれがある特定の命令を実行するた
めに動作するかを制御するために、処理素子１１の動作
を制御する制御回路３７のような制御回路が各処理素子
に組合わされる。バス３５上の命令を実行することを処
理素子１１が可能とされるかどうかを制御する信号が、
線３９を通じて処理素子１１へ与えられる。たとえば、
線３９上の論理「１」を表す電圧が処理素子に命令を実
行させ、論理「０」を表す信号が、別の処理素子による
その特定の命令の実行中にその処理素子の動作を不能に
する。

第１図に示す装置の４個の各制御回路、たとえば制御回
路３７、がそれに組合わされている処理素子たとえば処
理素子１１を、いくつかの情報を基にして、動作可能に
するかどうかを決定する。

１つの情報が第１図の装置の外部からセット線４１へ与
えられる初期状態である。別の情報はバス４３における
状態命令である。その状態命令は、全ての処理素子より
少い処理素子が命令を実行することを要求することがあ
るバス３５上のプロセッサ命令に対して、線３９上の可
能化信号の状態を決定する付加命令を指定する。最後の
情報は線４５上の真「１」信号または偽「０」信号であ
る。　この信号は、バス３５上の現在の命令または直前
の命令に応答して、処理素子１１がそれのデータに対し
て実行した試験の結果を与える。第１図に示されている
４個の各制御回路は、それに関連する処理素子から受け
る試験結果入力を異ならせることができ、したがって与
えられた時刻にあるプロセッサが可能状態にされ、別の
プロセッサが不能状態にされる結果となることを除き、
同様に動作する。

第１図に示す装置内の制御回路の機能を、第２図と表１
および表２）ならびに第３図と表３および表４に示され
ている異なる実施例について詳しく説明することにする
。ただ、それらの実施例について説明する前に、第１図
の装置のいくつかの一般的表事項についてまず説明する
ことにする。

バス３５上のプロセッサ命令と状態命令４３は、マイク
ロシーケンサ４７のようなマイクロプログラムされた制
御装置から発生される。マイクロプログラムされる制御
装置４Ｔはマイクロプログラム・メモリと、次のマイク
ロ命令のアドレスを決定するために求められる構造とで
構成される。それらの構成は良く知られている。

論理回路４９は各処理素子の個々の試験結果線を入力線
として有する。入力試験結果線上の信号が特定の１つま
たはそれ以上の組合わせである時に、論理回路４９が出
力線５１に条件コードを発生する。出力線５１上の信号
はマイクロシーケンサ４７の榮件コード入力端子へ与え
られ、試験結果出力の特定の組合わせに応答して命令シ
ーケンスの変化を可能にする。論理回路４９へは線５３
を介してマイクロシーケンサ４７の命令フィールドから
別の入力が与えられる。

カラー・コンピュータ・グラフィックス処理のための第
１図に示す装置の特定の構成においては、各処理素子は
主な部品として１６ビツト乗算器と１６ビツト算術論理
装置（ＡＬＵ）を含む。　コンピュータ・グラフィック
スの分野においては画像の各フレームに多数のビクセル
が存在するから、その分野においては超高速の処理が望
ましい。各ピクセルは１６ビツト語によ多形成される。

次に、本発明の一実施例に従って、第１図に示されてい
る制御回路３７のような各制御回路として使用するため
に適当な回路が示されている第２図を参照する。フリッ
プフロップ回路６１の出力端子が可能化線３９に接続さ
れ、入力線６３が４位置マルチプレクサ６５の出力端子
に接続される。

マルチプレクサ６５が４つの入力端子０〜３を有する。

バス４３上の状態命令入力端子０〜３のうちのどれを入
力線６３に接続するかを選択する。

マルチプレクサの０入力端子がフリップフロップ６１の
出力端子へ接続されることによυ、マルチプレクサ６５
が′Ｏ″入力端子へ切換えられた時に７リツプフロツプ
６１の現在の状態を保持できるようにする。それとは逆
に、マルチプレクサ６５が１３〃入カへ切換えられた時
に、フリップフロップ６１の出力がインバータ６７を介
してマルチプレクサ６５０入力端子１３〃へ帰還されて
いるから、フリップフロップ６１が状態を変えられる。

マルチプレクサ６５の入力端予電１〃に試験結果線４５
が接続され、入力端子２にセット線４１が接続される。

ここで説明している特定の回路例はＩ　Ｆ　−ＴＨＥＮ
−ＥＬＳＥプログラム命令を実行するのにとくに適する
。発明の詳細な説明の末尾に示す表１は、ノクス４３に
おける状態命令に依存する第２図の制御回路の４つの可
能な状態を要約して示すものである。マルチプレクサ６
５がそれのＯ入力へ切換えられると、線３９における出
力が保持される。これは、第１図のバス３５における命
令によシ指令される論理動作があるステートメントを実
行する時に望ましい条件である。次の状態命令、すなわ
ち、マルチプレクサ６５の１人力を選択する命令は、そ
れに関連する処理素子の試験ｉ果を格納させる。これは
バス３５におけるＩＦ命令を伴う動作である。状態命令
２はフリップフロップ６１をセットさせる。その状態命
令２は、処理素子命令バス３５におけるＥＮＤＩＦ命令
を伴うバス４３における状態命令である。最後に、以前
に不能状態にされたプロセッサを可能状態にするために
、および以前に可能状態にされたプロセッサを不能状態
にするために、状態命令３が７リツプフロツブ６１の状
態を変化させる。状態命令３は、バス３５にＥＬＳｇ命
令が与えられると同時に、バス４３へ与えられる。マイ
クロシーケンサ４Ｔ内のマイクロコードは、任意の用途
の他の特定の要求に従って、弄１にバス３５．４３の命
令を一致させる。

発明の詳細な説明の末尾に記す表２は、第２図の制御回
路を用いた時に、特定の例により第１図の回路の動作を
良く示すものである。各処理素子（Ｄりへのデータ入力
が１より大きいかどうかをたづねるＩＦステートメント
の例について考えることにする。表２の２行に示すよう
に、試験結果欄において第１と第３の処理素子が試験に
合格し、したがって試験結果の出力線４５に論理「１」
を示し、第２と第４のプロセッサが試験に合格しないた
めに試験結果の論理信号が「０」を示すと仮定する。各
プロセッサが同じＩＦ命令を実行するものとしても、各
プロセッサによシ処理されるデータが全体として異なる
ために、各プロセッサにより実行される試験の結果は異
なることがある。

それと同時にＩＦ命令が実行され、バス４３における状
態命令が第１図の装置の各制御回路のマルチプレクサ６
５をそれの位置１に切換えさせて、対応するプロセッサ
から試験結果を受けさせる。

それらの試験結果、試験に合格した「１」または不合格
である「０」、が個々のフリップフロップ素子に格納さ
れる。４個のフリップフロップの可能化信号出力が表２
の可能化信号として与えられる。

この例においてはそれらの可能化信号は「実行フラッグ
」とも呼ばれる。表２の２行目においては、実行フラッ
グは試験に合格した処理素子を可能状態にし、試験に合
格しなかった処理素子を不能状態にする。それから、可
能状態にされたプロセッサが、表２の３行目に示されて
いるように、あるステートメント、この例ではデータ出
力（Ｄｏ）を可能状態にされた処理素子の１に等しくセ
ットするように選択されたステートメントを実行させる
。

可能状態にされた処理素子はこの時には何も行わない。

次に、ＥＬＳＥ命令が実行のために全ての処理素子へ与
えられる。それは、表２の４．５行目に示されているよ
うに、ＩＦ試験に合格し危かったプロセッサがある異な
る命令を実行するためにいま呼出されつつあるといわれ
る。ＥＬＳＥプロセッサ命令には、第２図に示されてい
る制御回路にそれのフリップフロップの状態を全て反転
させる状態命令３が伴う。これは表２の３．４行目の実
行フラッグを比較するとわかる。一方の実行フラッグは
他方の実行フラッグの補数である。以前に不能状態にさ
れたプロセッサが可能状態にされると、表２の５行目に
示されているようにあるステートメントが実行され、こ
の例では出力データ値が入力データ値に等しくセットさ
れる。したがって、表２に示されているルーチンの結果
は、データ出力線２７．３１の値を１に等しくセットし
、データ出力線２９．３３の値を対応するデータ入力の
値に等しくセットすることである。ＩＥ命令とＥＬＳＥ
命令を実行させるためのプロセッサの相補動作は、１つ
の状態命令に応答して制御回路の全ての状態を反転させ
るための手段を各制御回路に単に設けるだけで可能にさ
れる。

第１図の論理回路は、入力データのある特定の組合わせ
のために、ある命令を実行することを必要としない条件
を検出するために有用である。その場合には、マイクロ
シーケンサ４７は実行できない命令をスキップさせられ
る。実行させられない命令シーケンスを生じさせること
を許すことができる場合には、論理回路４９を省くこと
ができる。表２に示す例においては、２行目に示す試験
結果が全てＯであったとすると、全てのプロセッサが不
能状態にされるから３行目のステートメントを実行する
必要はない。したがって、この特定の例に対しては、論
理回路４９は、全てのプロセッサの試験結果がいつ（０
）に々って、線５１の条件コードを変化させるかを検出
するために構成される。そして、その結果としての命令
シーケンスの変化がマイクロシーケンサ４７によ多発生
される。

また、試験結果が全て真（１）であれば、表２の４゜５
行目における命令を実行する必要はないから、線５１に
おける条件コードはその命令を側路させることもできる
。線５３における信号は任意の偽（０）条件または任意
の真（１）条件を試験することを許すように機能する。

したがって、任意の、または全ての条件具あるいは偽を
試験するための能力が（パス４３における状態命令に関
連して）与えられる。

それらの機能を実行する特定のロジックの例が第４図に
示されている。オアゲート５２の入力端子に全ての処理
素子からの試験結果線が接続される。そのオアゲートの
出力が排他的オアゲート５４０１つの入力端子へ与えら
れ、その排他的オアゲートの第２の入力端子へ選択線５
３が接続される。

排他的オアゲート５４の出力端子に条件コード線５１が
接続される。排他的オアゲート５４は、選択線５３を介
して与えられる入力が偽の時にオアゲート５２の出力を
通し、選択線５３を通じて与えられる入力が真（１）の
時にオアゲート５２の補数を通すように機能する。

ある用途では、個々の処理素子の制御回路が、！Ｆ−Ｔ
ＨＥＮ−ＥＬＳＥ命令シリーズ内にネストされている１
組の命令を取扱う能力を要求する。これが要求されると
、ＩＦ命令を実行する結果として決定される実行フラッ
グが、ネストされている１組の命令が実行されている間
に、格納される。ネストされている命令が実行されると
、残りのＩＦ−ＴＨＥＮ−ＥＬＳＥ命令セットを実行で
きるように、格納されている実行フラッグがメモリから
呼出される。

第３図に示す回路はそのようなネストされているプログ
ラム命令のオペレーションを許すものである。第１図の
装置の回路にスタック・メモリ８１と、関連する制御デ
コーダ回路８３とが付加される。第３図の破線で囲まれ
ている回路は第１図の４個の各制御回路内では繰返えさ
れておらず、それらの制御回路によシ共用される。デコ
ーダ回路８３はバス４３における状態命令に応答して、
各制御回路の現在の可能化信号（実行フラッグ）を線８
５を介してスタック・メモリに格納させ（「ブツシュ」
）、マたはそのメモリから読出させる（「ポツプ」）。

良く知られているように、スタック・メモリは最後に書
込まれた（「ブツシュされた」）データを読出す（「ポ
ツプする」）。スタック・メそりにデータが存在する時
にデータが書込まれるたびに、最も新に書込まれたデー
タが読出された後でのみ既存のデータをメモリから読出
すことができるようにして既存のデータがより低いレベ
ルに押しこめられる。いいかえると、データは先入れ後
出し法で読出される。

再び第３図を参照して、第１図に示す４つの制御回路を
この実施例について説明する。第２図に示す実施例に用
いられているのと同じ種類のフリップフロップ９１が用
いられ、この出力は可能化信号、すなわち、４ビット実
行フラッグの１ビツトである。そのフリップフロップの
入力端子は線９３を介してマルチプレクサ９５の出力端
子へ接続される。しかし、マルチプレクサは５つの入力
位置Ｏ〜４を有し、第２図における実施例ではそれらの
入力位置のうちの５つ以上が用いられる。

それらの入力のうちの１つがフリップフロップ９１の入
力端子へ接続されるために、バス４３上の状態命令によ
シ、１度に１つずつ選択される。Ｏ入力が７リツプフロ
ツプの出力端子に直結されて、その位置に切換えられた
時に見出されたどの位置にもフリップフロップを保持す
るように機能する。

マルチプレクサの入力端子１はアンドゲート９７の出力
を受ける。このアンドゲートは１つの入力端子にフリッ
プフロップ９１の出力を受け、別の入力端子に関連する
プロセッサの試験結果が接続される。表３に示されてい
るように、状態命令１は回路８３によっても復号されて
、第１図の制御回路内の７リツプフロツプの出力（実行
フラッグ）をスタック・メモリ８１の１番上に格納（「
ブツシュ」）する。

マルチプレクサの入力端子２はセット線４１に接続され
、入力端子３は、スタック・メモリの１番上に何が記録
されたかに従ってフリップフロップをセットするために
スタック・メモリ８１に接続される。デコーダ回路８３
は、状態命令３を受けた時に、メモリ８１０１番上に格
納されているデータをポツプさせる。

状態命令番号４に応じて切換えられるマルチプレクサ９
５の最後の入力端子は、別のアンドゲート９９の出力を
受ける。そのアンドゲート９９の１つの入力端子はスタ
ック−メモリの出力端子に接続され、別の入力端子はイ
ンバータ１０１を介してフリップフロップ９１の出力端
子に接続される。

その結果として、スタック・メモリの１番上に格納され
ているデータと、現在の実行フラッグの補数とが一緒に
論理積をとられる。

光３に論理動作が示されている第３図の制御回路は、表
４に与えられている一連の動作を実行するのにとくに適
する。その動作においては、プログラム命令のＩＦ−Ｔ
ＨＥＮ−ＥＬＳＥシーケンスが線１．２．３，９．１０
，１１，１７．１８および１９において実行される。そ
の命令セットのＩＦ部分またはＥＬＳＩｉ：部分に命令
の更に別のＩＦ−ＴＨＥＮ−ＩＬＳＥシリーズが、４〜
８行に示すように、ネストされる。同様に、基本的な命
令シーケンス内で、１２〜１６行に示すように、そのよ
うなステートメントの第２のセットがネストされる。命
令の３つのＩＦ−ＴＨＥＮ−ＥＬＳＥシリーズの名シリ
ーズにおいては、表４の「試験結果」欄に示すように、
異なる試験結果が仮定されている。それらの異なる試験
結果は、命令の３つのＩＦ−ＴＨＥＮ−ＥＬＳＥシリー
ズの各シリーズに対して異なる実行フラッグを生じさせ
る。破線矢印はスタック・メモリ８１の動作中における
実行フラッグのビットの流れを示す。それらの矢印はブ
ツシュ動作の結果である右を全体として指し、かつポツ
プ動作の結果である左を全体として指す。

光　１表　２表　　３表４

【図面の簡単な説明】

第１図は８ＴＭ［）プロセッサの全体的なブロック図、
ｆｌＸ２図は第１図に示す装置の制御回路の第１の回路
例を示す図、第３図は第１図に示す装置の制御回路の第
２の回路例を示す図、第４図は第１図の回路の別の部分
の論理詳細を示す図である。１１．１３，１５，１７１・・・処理素子、３Ｔ・・・
・制御回路、４７・・・・プログラム・マイクロシーケ
ンサ、８１・−・−スタック・メモリ、８３・・・・デ
コーダ回路、６１．９１・・・・フリップフロラ７’、
６５，９５・・・・マルチプレクサ。

Claims

【特許請求の範囲】

（１）異なるデータ路においておのおの動作する複数の
プロセッサであつて、それら全てのプロセッサは任意の
時刻に共通の命令を受けるために接続されるような複数
のプロセッサを有する装置において、少くとも、前記デ
ータ路中のデータを共通の条件に対して試験させる第１
の命令と、第１の命令の試験がある予め定められている
結果を与えたデータ路においてのみ実行される第２の命
令とを時間的な順序で実行するようにしたコンピュータ
装置であつて、第１の状態にある時に前記プロセッサが命令を実行する
ことを可能にされ、第２の状態にある時に前記プロセッ
サが命令を実行することを不能にされるようにして、各
前記プロセッサに組合わされるレジスタと、第１の命令の試験が前記予め定められている結果を与え
る時に各プロセッサに組合わされているレジスタを前記
第２の状態に置くため、および前記試験が前記予め定め
られている結果を与えない時に各プロセッサに組合わさ
れているレジスタを前記第１の状態に置くために、各プ
ロセッサをそれに組合わされているレジスタに接続する
手段と、前記第２の命令に応答して、前記プロセッサの
いずれかが前記第２の命令を実行する前に前記レジスタ
の状態を変える手段と、を備え、それにより、第２の命令を実行しているプロセ
ッサは、第１の命令の条件試験が前記ある予め定められ
た結果であつたようなプロセッサであり、第２の命令中
は他のプロセッサは不能状態にされることを特徴とする
コンピュータ装置。
（２）特許請求の範囲第１項記載のコンピュータ装置で
あつて、前記第１の命令はＩＦ命令を含み、前記第２の
命令はＥＬＳＥ命令を含むことを特徴とするコンピュー
タ装置。
（３）特許請求の範囲第１項記載のコンピュータ装置で
あつて、前記レジスタの内容を一時的に格納し、かつ置
き換えるために前記レジスタに接続される記憶装置を更
に備え、それにより、前記第２の命令の実行をとる時に
使用するために第１の命令の試験の結果を失うことなし
に、前記第１の命令と前記第２の命令の間に他の命令を
ネストできることを特徴とするコンピュータ装置。