JPS62249227A - シフト装置 - Google Patents
シフト装置Info
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- JPS62249227A JPS62249227A JP9428086A JP9428086A JPS62249227A JP S62249227 A JPS62249227 A JP S62249227A JP 9428086 A JP9428086 A JP 9428086A JP 9428086 A JP9428086 A JP 9428086A JP S62249227 A JPS62249227 A JP S62249227A
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- Japan
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシフト装置に間し、特に任意ワード長のデータ
を右論理シフトするシフト装置のデータ処理速度の高速
化に関する。
を右論理シフトするシフト装置のデータ処理速度の高速
化に関する。
従来、こめ種のシフト装置は、任意ワード長のデータを
Ｎ（正整数）ビットだけ右に論理シフトする場合には、
まず最上位のワードをＮビット右論理シフトして出力デ
ータを第２レジスタに記憶し、同じ最上位のワードを（
１ワードピット数−Ｎ）ビット左論理シフトして出力デ
ータを第２レジスタに記憶する。次に、２ワード目のデ
ータをＮビット右論理シフトして出力データを第３レジ
スタに記憶し、第２レジスタの内容と第３レジスタの内
容との論理和を算術論理演算装置によりとって第２レジ
スタに記憶する。以下、同様にして、あるＫ（正整数）
番目のワードを（１ワードピット数−Ｎ）ビット左論理
シフトしたデータと（Ｋ＋１）番目のワードをＮビット
右論理シフトしたデータとを算術論理演算装置で論理和
をとり、その結果を第にレジスタに順次記憶していくこ
とにより、任意ワード長のデータのＮビット右論理シフ
トを行っていた。
Ｎ（正整数）ビットだけ右に論理シフトする場合には、
まず最上位のワードをＮビット右論理シフトして出力デ
ータを第２レジスタに記憶し、同じ最上位のワードを（
１ワードピット数−Ｎ）ビット左論理シフトして出力デ
ータを第２レジスタに記憶する。次に、２ワード目のデ
ータをＮビット右論理シフトして出力データを第３レジ
スタに記憶し、第２レジスタの内容と第３レジスタの内
容との論理和を算術論理演算装置によりとって第２レジ
スタに記憶する。以下、同様にして、あるＫ（正整数）
番目のワードを（１ワードピット数−Ｎ）ビット左論理
シフトしたデータと（Ｋ＋１）番目のワードをＮビット
右論理シフトしたデータとを算術論理演算装置で論理和
をとり、その結果を第にレジスタに順次記憶していくこ
とにより、任意ワード長のデータのＮビット右論理シフ
トを行っていた。
上述した従来のシフト装置は、同一の１ワードのデータ
に対してＮビット右論理シフトと（ｌワードビット数−
Ｎ）ビット左論理シフトとの２回のシフト動作を行わな
ければならず、また算術論理演算装置により論理和をと
らなければならないので、データ処理速度が遅いという
欠点がある。
に対してＮビット右論理シフトと（ｌワードビット数−
Ｎ）ビット左論理シフトとの２回のシフト動作を行わな
ければならず、また算術論理演算装置により論理和をと
らなければならないので、データ処理速度が遅いという
欠点がある。
本発明の目的は、上述の点に鑑み、同一の１ワードのデ
ータに対して１回のシフト動作を行えばすむようにする
ことにより、また算術論理演算装置を使用しなくてもす
むようにすることにより、データ処理速度を高速化した
シフト装置を提供す 。
ータに対して１回のシフト動作を行えばすむようにする
ことにより、また算術論理演算装置を使用しなくてもす
むようにすることにより、データ処理速度を高速化した
シフト装置を提供す 。
ることにある。
本発明のシフト装置は、ｌワード長の入力データを１ワ
ードのビット数より小さいシフト数だけ右論理シフトし
て２ワード長のデータを出力するシフト手段と、このシ
フト手段の出力データの下位１ワードを保持するレジス
タと、このレジスタの出力データを入力データとしＯま
たは前記入力データをそのまま出力するイネーブル手段
と、このイネーブル手段の出力データと前記シフト手段
の出力データの上位１ワードとの論理和をとる論理和手
段と、前記シフト手段の右論理シフト動作、前記レジス
タのデータ書込み動作および前記イネーブル手段のイネ
ーブル動作を制御する制御手段とを有する。
ードのビット数より小さいシフト数だけ右論理シフトし
て２ワード長のデータを出力するシフト手段と、このシ
フト手段の出力データの下位１ワードを保持するレジス
タと、このレジスタの出力データを入力データとしＯま
たは前記入力データをそのまま出力するイネーブル手段
と、このイネーブル手段の出力データと前記シフト手段
の出力データの上位１ワードとの論理和をとる論理和手
段と、前記シフト手段の右論理シフト動作、前記レジス
タのデータ書込み動作および前記イネーブル手段のイネ
ーブル動作を制御する制御手段とを有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である０本
実施例のシフト装置は、例えば１６ビフトｘｊワードの
レジスタファイルｌと、１６ビツトの入力データをシフ
ト数Ｎ （１６未満の正整数）だけ右論理シフトして３
２ビツトのデータを出力するシフト手段２と、このシフ
ト手段２の出力データの下位１６ビツトを保持する１６
ビツトのレジスタ３と、このレジスタ３の出力データを
一方の入力とじ制御回路６から送られてくるイネーブル
信号を他方の入力とする１６個の２人カアンドゲート４
と、２人カアンドゲート４の出力データを一方の入力と
しシフト手段２の出力データの上位１６ビツトを他方の
入力とする１６個の２入力オアゲート５と、シフト手段
２にシフト数Ｎを送りレジスタ３に書込み制御信号を送
り２人カアンドゲート４にイネーブル信号を送る制御回
路６と、レジスタファイルｌの出力データをシフト手段
２に送る１６ビツトのデータバスｌＯと、２入力オアゲ
ート５の出力データをレジスタファイルｌに送る１６ビ
ツトのデータバス１１とから構成されている。
実施例のシフト装置は、例えば１６ビフトｘｊワードの
レジスタファイルｌと、１６ビツトの入力データをシフ
ト数Ｎ （１６未満の正整数）だけ右論理シフトして３
２ビツトのデータを出力するシフト手段２と、このシフ
ト手段２の出力データの下位１６ビツトを保持する１６
ビツトのレジスタ３と、このレジスタ３の出力データを
一方の入力とじ制御回路６から送られてくるイネーブル
信号を他方の入力とする１６個の２人カアンドゲート４
と、２人カアンドゲート４の出力データを一方の入力と
しシフト手段２の出力データの上位１６ビツトを他方の
入力とする１６個の２入力オアゲート５と、シフト手段
２にシフト数Ｎを送りレジスタ３に書込み制御信号を送
り２人カアンドゲート４にイネーブル信号を送る制御回
路６と、レジスタファイルｌの出力データをシフト手段
２に送る１６ビツトのデータバスｌＯと、２入力オアゲ
ート５の出力データをレジスタファイルｌに送る１６ビ
ツトのデータバス１１とから構成されている。
なお、符号１２はシフト手段２の下位１６ビツトの出力
信号線を、１３はレジスタ３の１６ビツトの出力信号線
を、１４は２人カアンドゲート４の１６ビツトの出力信
号線を、１５はシフト手段２の上位１６ビツトの出力信
号線を、２０はシフト手段３にシフト数Ｎを送る４ビツ
トの制御信号線を、２１はレジスタ３に書込み制御信号
を送る１ビツトの制御信号線を、２２は２人カアンドゲ
ート４にイネーブル信号を送る１ビツトの制御信号線２
２をそれぞれ示す。
信号線を、１３はレジスタ３の１６ビツトの出力信号線
を、１４は２人カアンドゲート４の１６ビツトの出力信
号線を、１５はシフト手段２の上位１６ビツトの出力信
号線を、２０はシフト手段３にシフト数Ｎを送る４ビツ
トの制御信号線を、２１はレジスタ３に書込み制御信号
を送る１ビツトの制御信号線を、２２は２人カアンドゲ
ート４にイネーブル信号を送る１ビツトの制御信号線２
２をそれぞれ示す。
第２図を参照すると、第１図中に示したシフト手段２は
、入力データを制御回路６から制御信号線２０を介して
送られてくるシフト数Ｎビット分だけ右論理シフトして
、０から（Ｎ−１）ビットまでが“０”、Ｎから（Ｎ＋
１５）ビットまでが入力データ、（Ｎ＋１６）から３１
ビツトまでが“θ″の３２ピントの出力データを出力す
る。
、入力データを制御回路６から制御信号線２０を介して
送られてくるシフト数Ｎビット分だけ右論理シフトして
、０から（Ｎ−１）ビットまでが“０”、Ｎから（Ｎ＋
１５）ビットまでが入力データ、（Ｎ＋１６）から３１
ビツトまでが“θ″の３２ピントの出力データを出力す
る。
第３図を参照すると、本実施例のシフト装置における処
理は、データ入力ステップ１０１と、右論理シフトステ
ップ１０２と、結果出力ステップ１０３と、最上位ワー
ドデータ判別ステップ１０４と、イネーブル信号“Ｏ”
設定ステップ１０５と、イネーブル信号″ｌ”設定ステ
ップ１０６と、論理積および論理和ステップ１０７と、
レジスタファイルおよびレジスタ書込みステップ１０８
とからなる。
理は、データ入力ステップ１０１と、右論理シフトステ
ップ１０２と、結果出力ステップ１０３と、最上位ワー
ドデータ判別ステップ１０４と、イネーブル信号“Ｏ”
設定ステップ１０５と、イネーブル信号″ｌ”設定ステ
ップ１０６と、論理積および論理和ステップ１０７と、
レジスタファイルおよびレジスタ書込みステップ１０８
とからなる。
次に、このように構成された本実施例のシフト装置の動
作について説明する。
作について説明する。
まず、レジスタファイル１には、あらかじめ３ワード長
のデータが記憶されているものとする。
のデータが記憶されているものとする。
レジスタファイル１からデータバス１０を介して最上位
ワードのデータがシフト手段２に送られてくると（ステ
ップ１０１）、このデータは制御回路６から制御信号線
２０を介して送られてくるシフト数Ｎビット分だけシフ
ト手段２において右論理シフトされる（ステップ１０２
）。このシフト手段２でのシフト結果は、３２ビツトの
出力データとして出力される（ステップ１０３）。
ワードのデータがシフト手段２に送られてくると（ステ
ップ１０１）、このデータは制御回路６から制御信号線
２０を介して送られてくるシフト数Ｎビット分だけシフ
ト手段２において右論理シフトされる（ステップ１０２
）。このシフト手段２でのシフト結果は、３２ビツトの
出力データとして出力される（ステップ１０３）。
続いて、レジスタファイルｌからシフト手段２に送られ
てきたデータが最上位ワードのデータであるかどうかが
判定され（ステップ１０４）、いまの場合は最上位ワー
ドのデータであるので、制御回路６から制御信号線２２
を介して２人カアンドゲート４に送り出されるイネーブ
ル信号が“０”とされる（ステップ１０５）。
てきたデータが最上位ワードのデータであるかどうかが
判定され（ステップ１０４）、いまの場合は最上位ワー
ドのデータであるので、制御回路６から制御信号線２２
を介して２人カアンドゲート４に送り出されるイネーブ
ル信号が“０”とされる（ステップ１０５）。
このイネーブル信号は、２人カアンドゲート４で出力信
号！１３を介して送られてくるレジスタ３の内容との論
理積がとられるが、いまイネーブル信号が“Ｏ”となっ
ているので、２人カアンドゲート４の出力データはオー
ル“θ″となる（ステップ１０７）。この２人カアンド
ゲート４の出力データは、２入力オアゲート５でシフト
手段２の出力データの上位１６ビツトとの論理和がとら
れるが、いま２人カアンドゲート４の出力データはオー
ル′０“であるので、２入力オアゲート５からはシフト
手段２の出力データの上位１６ビツトがそのまま出力さ
れる（ステップ１０７）。
号！１３を介して送られてくるレジスタ３の内容との論
理積がとられるが、いまイネーブル信号が“Ｏ”となっ
ているので、２人カアンドゲート４の出力データはオー
ル“θ″となる（ステップ１０７）。この２人カアンド
ゲート４の出力データは、２入力オアゲート５でシフト
手段２の出力データの上位１６ビツトとの論理和がとら
れるが、いま２人カアンドゲート４の出力データはオー
ル′０“であるので、２入力オアゲート５からはシフト
手段２の出力データの上位１６ビツトがそのまま出力さ
れる（ステップ１０７）。
２入力オアゲート５の出力データは、シフト結果として
データバス１１を介してレジスタファイル１に書き込ま
れる（ステップ１０８）、また、これと同時に、制御回
路６から制御信号線２１を介して送られる書込み制御信
号が′１”とされてレジスタ３に対する書込みが許可さ
れ、シフト手段２の出力データの下位１６ビツトが出力
信号線１２を介してレジスタ３に書き込まれる（ステッ
プ１０８）。
データバス１１を介してレジスタファイル１に書き込ま
れる（ステップ１０８）、また、これと同時に、制御回
路６から制御信号線２１を介して送られる書込み制御信
号が′１”とされてレジスタ３に対する書込みが許可さ
れ、シフト手段２の出力データの下位１６ビツトが出力
信号線１２を介してレジスタ３に書き込まれる（ステッ
プ１０８）。
次に、レジスタファイル１からデータバス１０を介して
最上位ワードの次の２ワード目のデータがシフト手段２
に送られ（ステップ１０１） 、このデータは制御回路
６から制御信号＆１２０を介して送られてくるシフト数
Ｎビット分だけシフト手段２において右論理シフトされ
る（ステップ１０２）、このシフト手段２でのシフト結
果は、３２ビツトの出力データとしてシフト手段２から
出力される（ステップ１０３）。
最上位ワードの次の２ワード目のデータがシフト手段２
に送られ（ステップ１０１） 、このデータは制御回路
６から制御信号＆１２０を介して送られてくるシフト数
Ｎビット分だけシフト手段２において右論理シフトされ
る（ステップ１０２）、このシフト手段２でのシフト結
果は、３２ビツトの出力データとしてシフト手段２から
出力される（ステップ１０３）。
続いて、レジスタファイル１からシフト手段２に送られ
てきたデータが最上位ワードのデータであるかどうかが
判定され（ステップ１０４）、いまの場合は最上位ワー
ドのデータではないので、制御回路６から制御信号線２
２を介して２人カアンドゲート４に送り出されるイネー
ブル信号がｌ”とされる（ステップ１０６）。
てきたデータが最上位ワードのデータであるかどうかが
判定され（ステップ１０４）、いまの場合は最上位ワー
ドのデータではないので、制御回路６から制御信号線２
２を介して２人カアンドゲート４に送り出されるイネー
ブル信号がｌ”とされる（ステップ１０６）。
このイネーブル信号は、２人カアンドゲート４で出力信
号線１３を介して送られてくるレジスタ３の内容との論
理積がとられる（ステップ１０７）、いま、レジスタ３
には最上位ワードのＮビット右論理シフトされた結果デ
ータの下位１６ビツトのデータが入っており、またイネ
ーブル信号が１１となっているので、イネーブル信号と
レジスタ３の出力データとの２人カアンドゲート４にお
ける論理積は、最上位ワードのＮビット右論理シフトさ
れた結果データの下位１６ビツトのデータとなる。
号線１３を介して送られてくるレジスタ３の内容との論
理積がとられる（ステップ１０７）、いま、レジスタ３
には最上位ワードのＮビット右論理シフトされた結果デ
ータの下位１６ビツトのデータが入っており、またイネ
ーブル信号が１１となっているので、イネーブル信号と
レジスタ３の出力データとの２人カアンドゲート４にお
ける論理積は、最上位ワードのＮビット右論理シフトさ
れた結果データの下位１６ビツトのデータとなる。
このデータは、２入力オアゲート５で出力信号線１５を
介して送られてくる２ワード目のデータのシフト結果の
上位１６ビントと論理和され、２入力オアゲート５から
の出力データはＯから（Ｎ−１）ビットまでが最上位ワ
ードのデータのＮビット右論理シフトされた結果データ
の下位１６ビツトの上位からＮビットとなり、Ｎから１
５ピントまでが２ワード目のデータのＮビット右論理シ
フトされた結果データの上位１６ビツトの下位から（１
６−Ｎ）ビットとなる。
介して送られてくる２ワード目のデータのシフト結果の
上位１６ビントと論理和され、２入力オアゲート５から
の出力データはＯから（Ｎ−１）ビットまでが最上位ワ
ードのデータのＮビット右論理シフトされた結果データ
の下位１６ビツトの上位からＮビットとなり、Ｎから１
５ピントまでが２ワード目のデータのＮビット右論理シ
フトされた結果データの上位１６ビツトの下位から（１
６−Ｎ）ビットとなる。
このような２入力オアゲート５の出力データは、シフト
結果としてデータバス１１を介してレジスタファイル１
に書き込まれる（ステップ１０８）。また、これと同時
に、制御回路６から制御信号線２１を介して送られる書
込み制御信号が“１”とされてレジスタ３に対する書込
みが許可され、シフト手段２の出力データの下位１６ビ
ツトが出力信号線１２を介してレジスタ３に書き込まれ
る（ステップ１０８）。
結果としてデータバス１１を介してレジスタファイル１
に書き込まれる（ステップ１０８）。また、これと同時
に、制御回路６から制御信号線２１を介して送られる書
込み制御信号が“１”とされてレジスタ３に対する書込
みが許可され、シフト手段２の出力データの下位１６ビ
ツトが出力信号線１２を介してレジスタ３に書き込まれ
る（ステップ１０８）。
ステップ１０１〜１０８の動作をさらに３ワード目のデ
ータに対しても行うことにより、すなわち全体でデータ
のワード数回繰り返すことにより、３ワード長のデータ
の全体的なシフト結果を得ることができる。
ータに対しても行うことにより、すなわち全体でデータ
のワード数回繰り返すことにより、３ワード長のデータ
の全体的なシフト結果を得ることができる。
なお、上記実施例の動作の説明では、右論理シフトされ
るデータのワード長を３ワードとしたが、データのワー
ド長が２以下および４以上であっても同様に右論理シフ
トが行えることはいうまでもない。
るデータのワード長を３ワードとしたが、データのワー
ド長が２以下および４以上であっても同様に右論理シフ
トが行えることはいうまでもない。
また、シフト数Ｎが１６、すなわち１ワードのビット数
以上の場合には、はじめにシフト数Ｎを１６で割った商
と同じワード数分だけオール″０”のデータをシフト結
果としてレジスタファイルｌに書き込み、シフト数Ｎを
１６で割った余りをあらたなシフト数としてステップ１
０１〜１０Ｂの動作を（ワード数−商）の回数繰り返す
ことにより、１６ビツト以上の右論理シフトを実現する
ことができる。
以上の場合には、はじめにシフト数Ｎを１６で割った商
と同じワード数分だけオール″０”のデータをシフト結
果としてレジスタファイルｌに書き込み、シフト数Ｎを
１６で割った余りをあらたなシフト数としてステップ１
０１〜１０Ｂの動作を（ワード数−商）の回数繰り返す
ことにより、１６ビツト以上の右論理シフトを実現する
ことができる。
以上説明したように本発明は、１ワードのデータを右論
理シフトした結果の２ワードのデータの下位１ワードを
保持し次のワードの右論理シフトした結果の２ワードの
データの上位１ワードとの論理和を−とることにより、
任意ワード長のデータを右論理シフトする場合に同一の
ワードに対してシフト動作を２回行う必要がなくなり、
また算術論理演算装置を使用する必要がなくなり、デー
タ処理速度を向上できる効果がある。
理シフトした結果の２ワードのデータの下位１ワードを
保持し次のワードの右論理シフトした結果の２ワードの
データの上位１ワードとの論理和を−とることにより、
任意ワード長のデータを右論理シフトする場合に同一の
ワードに対してシフト動作を２回行う必要がなくなり、
また算術論理演算装置を使用する必要がなくなり、デー
タ処理速度を向上できる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図中に示したシフト手段の機能を説明するための図
、 第３図は第１図に示したシフト装置の動作を示−す流れ
図である。 図において、 １・・・・・レジスタファイル、 ２・・・・・シフト手段、 ３・・・・・レジスタ、 ４・・・・・２人カアンドゲート、 ５・・・・・２入力オアゲート、 ６・・・・・制御回路、 １０、１１・・・データバス、 １ｚ〜１５・・・出力信号線、 ２０〜２２・・・制御信号線である。
第１図中に示したシフト手段の機能を説明するための図
、 第３図は第１図に示したシフト装置の動作を示−す流れ
図である。 図において、 １・・・・・レジスタファイル、 ２・・・・・シフト手段、 ３・・・・・レジスタ、 ４・・・・・２人カアンドゲート、 ５・・・・・２入力オアゲート、 ６・・・・・制御回路、 １０、１１・・・データバス、 １ｚ〜１５・・・出力信号線、 ２０〜２２・・・制御信号線である。
Claims (1)
- 【特許請求の範囲】 １ワード長の入力データを１ワードのビット数より小さ
いシフト数だけ右論理シフトして２ワード長のデータを
出力するシフト手段と、 このシフト手段の出力データの下位１ワードを保持する
レジスタと、 このレジスタの出力データを入力データとし０または前
記入力データをそのまま出力するイネーブル手段と、 このイネーブル手段の出力データと前記シフト手段の出
力データの上位１ワードとの論理和をとる論理和手段と
、 前記シフト手段の右論理シフト動作、前記レジスタのデ
ータ書込み動作および前記イネーブル手段のイネーブル
動作を制御する制御手段と、を有することを特徴とする
シフト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9428086A JPS62249227A (ja) | 1986-04-22 | 1986-04-22 | シフト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9428086A JPS62249227A (ja) | 1986-04-22 | 1986-04-22 | シフト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62249227A true JPS62249227A (ja) | 1987-10-30 |
Family
ID=14105844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9428086A Pending JPS62249227A (ja) | 1986-04-22 | 1986-04-22 | シフト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62249227A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0393074A (ja) * | 1989-09-05 | 1991-04-18 | Canon Inc | キャリッジ走査装置 |
| JPH07281870A (ja) * | 1994-02-18 | 1995-10-27 | Matsushita Electric Ind Co Ltd | シフト演算装置及びシフト演算方法 |
-
1986
- 1986-04-22 JP JP9428086A patent/JPS62249227A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0393074A (ja) * | 1989-09-05 | 1991-04-18 | Canon Inc | キャリッジ走査装置 |
| JPH07281870A (ja) * | 1994-02-18 | 1995-10-27 | Matsushita Electric Ind Co Ltd | シフト演算装置及びシフト演算方法 |
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