JPH02310621A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータを処理する情報処理装置に係り、特に高
精度の乗算、又は積和演算を高速に実行する回路構成方
法に関する。

〔従来の技術〕

近年のディジタル信号処理技術の著しい進歩にともない
、さまざまな情報処理機器にディジタル信号処理プロセ
ッサが使われるようになっている。

これらの情報処理装置では、乗算や積和演算が非常に多
くの頻度でくり返し実行されるため、通常のプロセッサ
と異なり、ハードウェアで乗算器を持ち、処理速度を飛
躍的に高めているのが特徴となっている。これらのプロ
セッサでは、あらかじめ設定された精度での演算は高速
に実行することができるようになっているが、同一のプ
ロセッサで単精度、倍精度を自由に使い分け、しかも双
方共高速に実行可能なアーキテクチャになっているもの
は見栄けられない、しかしながら、処理内容によっては
１部分的に高精度の演算が必要になるものがあるが、そ
のような場合、従来の情報処理装置の機能では、対応が
困難である。

同一の情報処理装置内で単精度と倍精度の演算処理を行
なう場合、倍精度用のハードウェアを搭載して単精度演
算を行なう時にはそのハードウェアの一部分を使用する
方式が基本的に単精度１倍精度共同様の速度で実行する
ことができ、性能面では非常に有効である。しかし倍精
度演算用ハードウェアは単精度用の２〜４倍の規模を必
要とし。

単精度専用演算器よりも１回の演算に必要な時間は長く
なり、またコスト面で不利となる。また、一般的に倍精
度演算が必要な部分は、処理全体のごく一部分であり、
比率としては単精度で済む部分の方が圧倒的に多いこと
が予想されることから、倍精度演算では速度性能効果の
大きい倍精度用演算器も、処理全体の速度で見ると、必
ずしも有効とは言えない場合が多い。

そこでハードウェアとしては単精度用の演算器を搭載し
、倍精度演算が必要な時には複数ステップに分けて実行
する方式が考えられる。例えばｎビット×ｎビットの被
乗数１乗数から２ｎビツトの演算結果を出力する単精度
乗算器を用いて２ｎＸ２ｎ→４ｎの倍精度乗算を実行す
る場合、第６図に示すように４つの部分積を求め、後に
桁合せをしながら加算をして最終的に倍精度の乗算結果
を求めることになる。このことから、単精度演算器で倍
精度演算を行なうためには、桁合せのためのシフト処理
が必要であることがわかる。

従来の情報処理装置を見てみると１例えば１９８５アイ
・イー・イー・イー・インターナショナル・ソリッド・
ステート・サーキツツ・コンファレンスのダイジェスト
・オブ・テクニカル・ペーパーの９０〜９１頁（１９８
５１ＥＥＥ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　５ｏｌｉｄ
−３ｔａｔｅ　　Ｃ１ｒｃｕｉｔｓ　　Ｃｏｎｆｅｒｅ
ｎｃｅ、Ｄｉｇｅｓｔ　　ｏｆＴｅｃｈｎｉｃａｌ　Ｐ
ａｐｅｒｓ　ｐｐ　９０〜９１　）に示されているよう
に、乗算器出力と算術論理演算器（ＡＬＵ）入力との間
に、ある限定されたビット数のシフト可能な回路を備え
たものが提案されている。しかしこのシフト回路は入力
データのスケーリング等を目的としたものであり１倍精
度演算に必要となるビット数のシフトは、一度累積器レ
ジスタ（アキュムレータ）に転送してから算術論理演算
器（ＡＬＵ）のシフト機能か、又は別に設けられている
シフタ回路を何回も使用しなければならず。

倍精度乗算、積和演算を実行させるのに好適な回路構成
とは言えない０例えば第６図に示す倍精度乗算を実行す
る場合、ＡＸＤ、ＢＸＣの部分積は、上位ｎビットはＡ
ＸＣに、下位ｎビットはＢＸＤの部分積に加算しなけれ
ばならないが、上記公知例の構成では±ｎビットのシフ
トを１命令で実行することができず、しかも２ｎビツト
長のアキュムレータは１本しかないため、上位２０ビツ
トと下位２ｎビツトを一度に求めることができず、同じ
演算を重複して行なう必要もあり、１回の倍精度演算を
実行するのに非常に多くの処理ステップ数を必要とする
問題がある。

〔発明が解決しようとする課題〕

上記従来技術では、その処理装置が扱かつているデータ
ビット長を超える高精度のデータ演算器　　　−理につ
いては充分考慮されておらず、可能ではあるが処理速度
性能が著しく低下してしまうという問題があった。

本発明はその処理装置が扱かつているデータビット長を
超える高精度のデータ演算処理が必要な場合でも、処理
速度性能を大きく低ｔさせることなく実行できる手段を
提供することを目的としている。

〔課題を解決するための手段Ｊ 上記目的を達成するため、乗算結果を算術論理演算回路
へ入力するバスの途中、あるいは算術論理演算回路の出
力をアキュムレータ・レジスタへ入力するパスの途中、
あるいはアキュムレータ・レジスタから算術論理演算回
路へ入力するパスの途中のいずれか１つに、左右シフト
回路を具備したものである。

〔作用〕

上記シフト回路は指定されたパラメータにより、入力デ
ータを右又は左へ指定されているビット数だけシフトし
たデータを出力する。シフト１９１路から出力されたデ
ータは、ＡＬＵへ入力される。その結果、一度アキュム
レータへ乗算結果を送ってからシフトを行ない、その後
に改めて算術演算処理を行なうという手間をかける必要
がなくなる。

〔実施例〕

以下１本発明の実施例を、図面により説明する。

第１図は本発明の一例を示したブロック図である６図中
、１０１，１０２はｎビットの被乗数、乗数を格納して
いるデータメモリ、１０３，１０４゜１０８．１０９，
１１１は複数の入力の内の１つを選択して出力するマル
チプレクサ、１０５は乗算器、１０６，１１２，１１３
は２ｎビツト以上のビット長のレジスタ、１０７はスル
ーと、ｎビット左シフトと、ｎビット右シフトとの機能
を持つシフト回路、１１０は算術論理演算回路である。

本実施例では乗算器と算術論理演算器は並列に動作する
ものとし、第４図（Ａ）と第６図を使って２０ビツト長
のデータを乗算して４ｎビツト長の結果を得る倍精度乗
算の一実現例を示す。

第６図に示されるように、２ｎビツト長データの乗算結
果は、４ｎビツト長となり、上位２ｎビツトと下位２ｎ
ビツトは別々にレジスタへ格納される。いま、レジスタ
１１２を上位、１１３を下位２ｎビツトの格納先とする
と、第４図（Ａ）のような処理手順が考えられる。

ステップ１でまず１０１，１０２から被乗数、乗数の下
位データＢ、Ｄをそれぞれ読み出し、１０３．１０４を
経て乗算器１０５へ入力して、乗算結果をレジスタ１０
６に格納する。ステップ２では、１０１，１０２からそ
れぞれ被乗数１乗数の上位データＡ、Ｃを読み出し、１
０３，１０４を経て乗算器１０５へ入力して乗算結果を
レジスタ１０６に格納する。これに先行して、ステップ
１で得られたレジスタ１０６の内容を、１０７゜１０９
．１１０，１１１を経てレジスタ１１３へ転送する。こ
のときシフタ１０７では０シフト機能が使われる。ステ
ップ３では１０１から被乗数の上位データＡを、１０２
から乗数の下位データＤを読み出し、１０３，１０４を
経て乗算器１０５に入力し、乗算結果をレジスタ１０６
に格納する。

これに先行して、ステップ２で得られたレジスタ１０６
の内容を、１０７，１０９，１１０，１１１を経てレジ
スタ１１２へ転送する。このときもシフタ１０７では０
シフト機能が使われる。ステップ４ではステップ３で得
られたレジスタ１０６の内容をシフタ１０７で＋ｎシフ
ト（ｎビットの左シフト）して１０９を経てＡＬＵＩＩ
Ｏへ入力し、同時にレジスタ１１３の内容を１０８を経
て１１０へ入力し、加算して結果を再び１１３へ格納す
る。

このステップでは乗算器１０５は動作せず、レジスタ１
０６の内容は保持される。また、加算の結果として桁上
がりのキャリーが生じることがあるが、それはそのステ
ップで補正する。ステップ５では１０１から被乗数の下
位データＢ、１０２から乗数の上位データＣを読み出し
、１０３，１０４を経て乗算器１０５へ入力し１乗算結
果をレジスタ１０６に格納する。これに先行して、ステ
ップ４で保持されていたレジスタ１０６の内容をシフタ
１０７で−ｎシフト（ｎビットの算術右シフト）して１
０９を経て１１０へ入力し、同時にレジスタ１１２の内
容を１０８を経て１１０へ入力し、加算すると共に、ス
テップ４での加算でキャリーが生じていた場合は、その
分も加算してその結果を再び１１２に格納する。ステッ
プ６ではステップ５で得られたレジスタ１０６の内容を
シフタ１０７で＋ｎシフト（ｎビットの左シフト）して
１０９を経て１１０へ入力し、同時にレジスタ１１３の
内容を１０８を経て１１０へ入力し、加算して結果を再
び１１３へ格納する。このステップでは乗算器１０５は
動作せず、レジスタ１２６の内容は保持される。また、
加算の結果として桁上がりのキャリーが生じることがあ
るが、それは次のステップで補正する。なお、このステ
ップで倍精度乗算の下位２ｎビット分の乗算結果がレジ
スタ１１３で生成されたことになる。ステップ７ではス
テップ６で保持されていたレジスタ１０６の内容Ｂ、Ｃ
をシフタ１２７で−ｎシフト（ｎビットの算術右シフト
）して１０９を経て１１０へ入力し、同時にレジスタ１
１２の内容を１０８を経て１１０へ入力し、加算すると
共に、ステップ６での加算でキャリーが生じていた場合
は、その分も加算してその結果を再び１１２に格納する
。

このステップ倍精度乗算の上位２ｎビット分の乗算結果
がレジスタ１１２で生成されたことになる。

なお、このステップでの乗算器の動作は、次の倍精度乗
算のステップｌを並列に行なうこともできる１本処理手
順は第１図で示した実施例によって実現できる手順の１
例を示したものであり、この手順によって本発明を制限
するものではない、さらに第１図中のシフタ１０７は１
０９と１１０の間にあっても効果は変わらないし、第１
図中の各マルチプレクサは本発明に特に必要なものでも
なし）。

第２１１！ｌは本発明の第２の実施例を示したブロック
図である０図中のシフタ２０７が算術論理演算回路２１
０とマルチプレクサ２１１の間に移動したもので、残り
の部分については第１図と同じである。

第２図の実施例による倍精度乗算の処理手順の１例を第
４図（Ｈ）に示す。

ステップｌでまず２０１から被乗数の上位データＡ、２
０２から乗数の下位データＤを読み出し、２０３．２０
４を経て乗算器２０５へ入力し、乗算結果をレジスタ２
０６に格納する。ステップ２では、ステップ１で得られ
たレジスタ２０６の内容を、２０９，２１０，２０７，
２１１を経てレジスタ２１３へ転送する。このときシフ
タ２０７では、０シフト機能が使われる。このステップ
では乗算器２０５は動作せず、レジスタ２０６の内容は
そのまま保持する。ステップ３では２０１から被乗数の
下位データ８．２０２から乗数の上位データＣを読み出
し、２０３，２０４を経て乗算器２０層へ入力し、乗算
結果をレジスタ２０６へ格納する。これに先行して、ス
テップ２で保持されていたレジスタ２０６の内容を、２
０９，２１０゜２０７．２１１を経てレジスタ２１２へ
転送する。

このときシフタ２０７では０シフト機能が使われる。ス
テップ４ではステップ３で得られたレジスタ２０６の内
容を２０９を経て２１０へ入力し、同時にレジスタ２１
３の内容を２０８を経て２１０へ入力し、加算した結果
をシフタ２０７で＋ｎシフト（ｎビットの左シフト）し
て２１１を経て再びレジスタ２１３へ格納する。このス
テップでは乗算器２０５は動作せず、レジスタ２０６の
内容は保持する。ステップ５では２０１，２０２から被
乗数、乗数の下位データＢ、Ｄを読み出し、２０３．２
０４を経て乗算器２０５へ入力し、乗算結果をレジスタ
２０６へ格納する。これに先行して、ステップ４で保持
されていたレジスタ２０６の内容を２０９を経て２１０
へ入力し、同時にレジスタ２１２の内容を２０８を経て
２１０へ入力し、加算した結果をシフト２０７で−ｎシ
フト（ｎビットの算術右シフト）して２１１を経て再び
レジスタ２１２へ格納する。ステップ６では２０１．２
０２から被乗数、乗数の上位データＡ。

Ｃを読み出し、２０３，２０４を経て乗算器２０６へ入
力し、乗算結果をレジスタ２０６へ格納する。

これに先行して、ステップ５で得られたレジスタ２０６
の内容を２０９を経て２１０へ入力し、同時にレジスタ
２１３の内容を２０８を経て２１（Ｊへ入力し、加算し
た結果を２０’／、２１１を経て再ヒレシスタ２１３へ
格納する。このときシフタ２０？ではＯシフトが使われ
る。このステップでは倍精度乗算の下位２０ビット分の
乗算結果がレジスタ２１３で生成されたことになる。ま
た、加算の結果として桁上がりのキャリーが生じること
があるが、それは次のステップで補正する。ステップ７
ではステップ６で得られたレジスタ２０６の内容を２０
９を経て２１０へ入力し、同時にレジスタ２１２の内容
を２０８を経て２１０へ入力し、加算すると共に、ステ
ップ６での加算でキャリーが生じていた場合には、その
分も加算してその結果を２０７．２１１を経て再びレジ
スタ２１２へ格納する。このステップで倍精度乗算の上
位２ｎビット分の乗算結果がレジスタ２１２で生成され
たことになる。なお、このステップで次の倍精度乗算の
ステップ１を並列に行なうこともできる０本処理手順は
第２図で示した実施例によって実現できる手順の１例を
示したものであり、この手順によって本発明を制限する
ものではない、さらに第２図中のシフタ２０７は２１１
と２１２゜２１３の間にあっても効果は炭わらないし、
第２図中の各マルチプレクサは本発明に特に必要なもの
ではない。

第２図の実施例は第１図の実施例に比べてシフト回路の
位置の違いから、処理手順が少し異なるだけで第４図の
処理ステップ数は同じであるが、命令コード上、加算動
作時のソースレジスタとデスティネーションレジスタと
を別々に指定できるとすれば、処理ステップ数を第１図
の実施例よりも低減することができる効果がある。その
処理手順の１例を第５図の（Ａ）に示す、ステップ１は
第１５１０（Ｂ）のステップ１と同じである。ステップ
２では２０１から被乗数の下位データＢ。

２０２から乗数の上位データＣを読み出し、２０３゜２
０４を経て乗算器２０５へ入力して乗算結果をレジスタ
２０６へ格納する。これに先行して、ステップ１で得ら
れたレジスタ２０６の内容を２０９゜２１０．２０７，
２１１を経てレジスタ２１３へ転送する。このときシフ
タ２０７では０２７８機能が使われる。ステップ３では
ステップ２で得られたレジスタ２０６の内容を、２０９
を経て２１０へ入力し、同時にレジスタ２１３の内容を
２０８を経て２１０へ入力し、加算した結果をシフタ２
０７で−ｎシフト（ｎビットの算術右シフト）して２１
１を経て加算前とは別のレジスタ２１２へ格納する。こ
のステップでは乗算器２０５は動作せず、レジスタ２０
６の内容は保持される。ステップ４では２０１，２０２
から被乗数、乗数の下位データＢ、Ｄを読み出し、２０
３，２０４を経て乗算器２０５へ入力し、＊算結果をレ
ジスタ２０６へ格納する。これに先行して、ステップ３
で保持されていたレジスタ２０６の内容を２０９を経て
２１０へ入力し、１ｉｌｌｉ１時にレジスタ２１３の内
容を２０８を経て２１０へ入力し、加算した結果をシフ
タ２０７で＋ｎシフト（ｎビットの左シフト）して２１
１を経て再びレジスタ２１３へ格納する。ステップ５は
第４図（Ｂ）のステップ６と同じであり、ステップ６も
同図のステップ７と同じである。このように、第５図（
Ａ）の処理手順例は、第４図（Ｈ）の例に比べて１ステ
ップ分の処理ステップ数を低減することができる。

第３図は本発明の第３の実施例を示したブロック図であ
る０図中のシフト回路３０７が、レジスタ３１２，３１
３とマルチプレクサ３０８の間に移動したもので、残り
の部分については第１図。

第２図と同様である。第３図の実施例による倍精度乗算
の処理手順の一例を第４図（Ｃ）に示す。

ステップ１でまず３０１から被乗数の上位データＡ、３
０２から乗数の下位データＤを読み出し、３０３．３０
４を経て乗算器３０５へ入力し１乗算結果をレジスタ３
０６へ格納する。ステップ２では、、ステップ１で得ら
れたレジスタ３０６の内容を、３０９，３１０，３１１
を経てレジスタ３１３へ転送する。このステップでは乗
算器３０５は動作せず、レジスタ３０６の内容は保持す
る。

ステップ３では３０１から被乗数の下位データＢ、３０
２から乗数の上位データＣを読み出し、３０３゜３０４
を経て乗算器３０５へ入力し１乗算結果をレジスタ３０
６へ格納する。これに先行して、ステップ２で保持され
ていたレジスタ３０６の内容を、３０９，３１０，３１
１を経てレジスタ３１２へ転送する。ステップ４ではス
テップ３で得られたレジスタ３０６の内容を３０９を経
て３１０へ入力し、同時にレジスタ３１３の内容を３０
７゜３０８を経て３１０へ入力し、加算した結果を３１
１を経て再びレジスタ３１３へ格納する。このときシフ
タ３０７では０２７８機能が使われる。

このステップでは乗算器３０５は動作せず、レジスタ３
０６の内容は保持する。ステップ５では３０１．３０２
から被乗数２乗数の下位データＢ。

Ｄを読み出し、３０３，３０４を経て乗算器３０５へ入
力し１乗算結果をレジスタ３０６へ格納する。

これに先行して、ステップ４で保持されていたレジスタ
３０６の内容を３０９を経て３１０へ入力し、同時にレ
ジスタ３１２の内容を３０７，３０８を経て３１０へ入
力し、加算した結果を３１１を経て再びレジスタ３１２
へ格納する。このときシフタ３０７では０シフト機能が
使われる。ステップ６では３０１，３０２から被乗数、
乗数の上位データＡ、Ｃを読み出し、３０３，３０４を
経て乗算器３０５へ入力し、乗算結果をレジスタ３０６
へ入力する。これに先行して、ステップ５で得られたレ
ジスタ３０６の内容を３０９を経て３１０へ入力し、同
時にレジスタ３１３の内容をシフタ３０７で＋ｎシフト
（ｎビットの左シフト）して３０８を経て３１０へ入力
し、加算した結果を３１１を経て再びレジスタ３１３へ
格納する。このステップでは倍精度乗算の下位２０ビッ
ト分の乗算結果がレジスタ３１３で生成されたことにな
る。また、加算の結果として桁上がりのキャリーが生じ
ることがあるが、それは次のステップで補正する。ステ
ップ７ではステップ６で得られたレジスタ３０６の内容
を３０９を経て３１０へ入力し、同時にレジスタ３１２
の内容をシフタ３０７で−ｎシフト（ｎビットの算術右
シフト）して３０８を経て３１０へ入力し、加算すると
共に。

ステップ６での加算でキャリーが生じていた場合には、
その分も加算してその結果を３１１を経て再びレジスタ
３１２へ格納する。このステップで倍精度乗算の上位２
ｎビット分の乗算結果がレジスタ３１２で生成されたこ
とになる。なお、このステップで次の倍精度乗算のステ
ップ１を並列に行なうこともできる。本処理手順は第３
図で示した実施例によって実現できる手順の１例を示し
たものであり、この手順によって本発明を制限するもの
ではない、さらに第３図中のシフタ３０７は３０８と３
１０の間にあっても効果は変わらないし、第３図中の各
マルチプレクサは本発明に特に必要なものではない。

第３図の実施例は第１図、第２図の実施例と比べてシフ
タの位置が違い、処理手順が少し異なるが、第４図の処
理ステップ数は同じである。しかし第２図の実施例の場
合と同様に、命令コード上加算動作時のソースレジスタ
とデスティネーションレジスタとを別々に指定できると
すれば、処理ステップ数を第１図の実施例だけでなく、
第２図の実施例よりもさらに低減できる効果がある。そ
の処理手順の１例を第５図（Ｂ）に示す、ステップ１は
第４図（Ｃ）のステップｌと同じである。

ステップ２では３０１から被乗数の下位データＢ、３０
２から乗数の上位データＣを読み出し、３０３゜３０４
を経て乗算器３０５へ入力して乗算結果をレジスタ３０
６へ格納する。これに先行して、ステップ１で得られた
レジスタ３０６の内容を３０９゜３１０．３１１を経て
レジスタ３１２へ転送する。

ステップ３では３０１，３０２から被乗数、乗数の下位
データＢ、Ｄを読み出し、３０３，３０４を経て乗算器
３０５へ入力し、乗算結果をレジスタ３０６へ格納する
。これに先行して、ステップ２で得られたレジスタ３０
６の内容を３０９を経て３１０へ入力し、同時にレジス
タ３１２の内容を３０７，３０８を経て３１０へ入力し
、加算した結果を３１１を経て再びレジスタ３１２へ格
納する。このときシフタ３０７では０シフト機能が使わ
れる。ステップ４は第４図（Ｃ）のステップ６と同じで
あり、ステップ５は第４図（Ｃ）のステップ７と同じで
ある。このように、第５図（１３）の処理手順例は、第
４図（Ｃ）の例に比べて２ステップ分の処理ステップ数
を低減することができ、これは第２図の実施例において
第５図（Ａ）で示した処理手順よりも短かいという利点
がある。

なお、第３図の実施例で示した第４図（Ｃ）、第５図（
Ｂ）の処理手順例では、第４図（Ｃ）のステップ５．第
５図（Ｂ）のステップ３でレジスタ３１２に格納される
加算結果が桁上がりキャリーを生じる場合があるが、そ
の後のシフタ３０７によるｎビットの算術右シフトでは
そのキャリー情報も必要となるため、少なくとも上位２
ｎビット分を格納するレジスタ３１２は１ビット以上の
拡張ビットを持つ等の対応で、キャリー情報を保持する
ことが必要である。

上記各実施例の左右シフト回路は、±ｎビット−のシフ
ト機能とＯシフトのみを記しているが、それらのビット
数のシフトを含む任意ビット数のシフトが可能なシフト
回路が使われていても、本発明に含まれることは言うま
でもない。

〔発明の効果〕

本発明によれば、例えば倍精度乗算や倍精度積和演算の
場合では、事実上、ＡＬＵでのシフト処理を省略するこ
とができるので、演算に要する処理時間を低減すること
ができるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示したブロック図、第
２図は第２の実施例を示したブロック図。 第３図は第３の実施例を示したブロック図、第４図（Ａ
）４よ第１図の実施例による倍精度乗算の処理手順の一
例、第４図（Ｂ）および第５図（Ａ）は第２図の実施例
による倍精度乗算の処理手順の例、第４図（Ｃ）および
第５図（Ｂ）は第３図の実施例による倍精度乗算の処理
手順の例、第６図は倍精度乗算フローを示す図である。 １０１．１０２，２０１，２０２，３０１，３０２・・
・データメモリ、１０３，１０４，１０８，１０９゜１
１１．２０３，２０４，２０８，２０９，２１１゜３０
３．３０４，３０８，３０９，３１１・・・マルチプレ
クサ、１０５，２０５，３０５・・・乗算器。 １０６．１１２，１１３，２０６，２１２，２１３゜３
０６、３１２．３１３−１／ジスタ、ｌｏ７゜２０７．
３０７・・・シフト回路、ＩＩＱ、２１Ｑ。 ３１０・・・算術論理演算回路。 ゛・、υ 拓　１　面 ■　２　回 ￥１　φ　口 Ｇ９ン （Ｃ） 壬　５　図 （Ａ） 廼　６　口

Claims (1)

1. 【特許請求の範囲】 １、ｎビット以上のビット長を持つ乗数、被乗数を入力
   とし、２ｎビット以上の演算結果を出力する乗算器と、
   ２ｎビット以上のビット長を持つデータを演算する算術
   論理演算器と、２ｎビット以上のビット長を持つ複数の
   レジスタを少なくとも具備し、該乗算器出力は該算術論
   理演算回路の一方の入力となり、該レジスタの出力は該
   算術論理演算回路の他方の入力となり、該算術論理演算
   回路の出力は該レジスタの入力となる情報処理装置であ
   つて、ｎビットの左右シフト機能を持つ回路を具備する
   ことを特徴とした情報処理装置。 ２、請求項１記載の情報処理装置の中にあるｎビットの
   左右シフト回路が該算術演算回路の入力と該乗算器の出
   力との間に存在することを特徴とする情報処理装置。 ３、請求項１記載の情報処理装置の中にあるｎビットの
   左右シフト回路が該算術論理演算回路の出力と該レジス
   タの入力との間に存在することを特徴とする情報処理装
   置。 ４、請求項１記載の情報処理装置の中にあるｎビットの
   左右シフト回路が該レジスタの出力と該算術論理演算回
   路の入力との間に存在することを特徴とする情報処理装
   置。