JPH0820942B2 - 高速乗算器 - Google Patents
高速乗算器Info
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- JPH0820942B2 JPH0820942B2 JP4226142A JP22614292A JPH0820942B2 JP H0820942 B2 JPH0820942 B2 JP H0820942B2 JP 4226142 A JP4226142 A JP 4226142A JP 22614292 A JP22614292 A JP 22614292A JP H0820942 B2 JPH0820942 B2 JP H0820942B2
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
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- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/3808—Details concerning the type of numbers or the way they are handled
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Description
【０００１】
【産業上の利用分野】本発明は、メインフレームディジ
タルコンピュータに関し、特に、固定小数点演算に最適
であるが、浮動小数点演算に対して最適な幾つかの設計
より速く浮動小数点結果を生成する改良型高速乗算器に
関する。
タルコンピュータに関し、特に、固定小数点演算に最適
であるが、浮動小数点演算に対して最適な幾つかの設計
より速く浮動小数点結果を生成する改良型高速乗算器に
関する。
【０００２】
【従来の技術】当業者には良く知られたことであるが、
乗算の積は、乗数の個々のビットの関数として、被乗数
をシフトしかつ加算することにより形成することができ
る。このため、乗数のビット数と同数のポートを有する
加算器が必要となる。比較的小さい乗数とともに繰り返
しアルゴリズムを用いて、ディジットを加算器ハードウ
ェアに保管する。しかし、和をとりかつ桁上げをフィー
ドバックするため、さらにポートが必要とされる。従っ
て、１０ビット乗数のディジットの場合、１２ポートの
加算器が必要となることになる。
乗算の積は、乗数の個々のビットの関数として、被乗数
をシフトしかつ加算することにより形成することができ
る。このため、乗数のビット数と同数のポートを有する
加算器が必要となる。比較的小さい乗数とともに繰り返
しアルゴリズムを用いて、ディジットを加算器ハードウ
ェアに保管する。しかし、和をとりかつ桁上げをフィー
ドバックするため、さらにポートが必要とされる。従っ
て、１０ビット乗数のディジットの場合、１２ポートの
加算器が必要となることになる。
【０００３】加数の数を減ずるため、種々の方式が開発
され、乗数内の近接ビットの復号に基づき、被乗数を、
真数の倍数および／または補数をとった倍数の集合にリ
コードする。これらの方式により、加数の数が半分にな
る。上記の例では、１０ビットディジットの乗数である
場合、７ポートの加算器が必要となり、５ポートは乗数
の倍数に対して必要であり、１ポートづつが和と桁上げ
に必要になる。加算器ツリーの出力は和および桁上げビ
ットであり、桁上げ伝播加算器（Ｃａｒｒｙ−Ｐｒｏｐ
ａｇａｔｅ Ａｄｄｅｒ；ＣＰＡ）によりまとめて加算
され、最終結果が生成されなければならない。対話型乗
算装置では、乗算結果の１ディジットは各繰り返しの間
に生成される。さらにディジットが生成されると、生成
されたディジットは連結され全体として積が形成され
る。
され、乗数内の近接ビットの復号に基づき、被乗数を、
真数の倍数および／または補数をとった倍数の集合にリ
コードする。これらの方式により、加数の数が半分にな
る。上記の例では、１０ビットディジットの乗数である
場合、７ポートの加算器が必要となり、５ポートは乗数
の倍数に対して必要であり、１ポートづつが和と桁上げ
に必要になる。加算器ツリーの出力は和および桁上げビ
ットであり、桁上げ伝播加算器（Ｃａｒｒｙ−Ｐｒｏｐ
ａｇａｔｅ Ａｄｄｅｒ；ＣＰＡ）によりまとめて加算
され、最終結果が生成されなければならない。対話型乗
算装置では、乗算結果の１ディジットは各繰り返しの間
に生成される。さらにディジットが生成されると、生成
されたディジットは連結され全体として積が形成され
る。
【０００４】米国特許４，７６９，７８０号（発明者：
Ｄ．Ｃ．Ｃｈａｎｇ）には、高速乗算器が開示されてい
る。乗数と被乗数はＡおよびＢレジスタにそれぞれ格納
される。乗算の結果はレジスタＡおよびＣに格納され、
乗算結果の低位部分はレジスタＡに格納され、乗算結果
の高位部分はレジスタＣに格納される。レジスタＡの乗
数の１１ビットはリコード回路に選択的にゲートされ
る。リコード回路は乗数を５つの制御群にリコードす
る。これらの制御群は、レジスタＢに接続されたシフト
ゲートを制御し、被乗数の倍数群を第１桁上げ保存加算
器（Ｃａｒｒｙ−Ｓａｖｅ Ａｄｄｅｒ；ＣＳＡ）に選
択的にゲートする。ＣＳＡの和および桁上げ出力は第２
ＣＳＡに印加され、第２ＣＳＡにより、繰り返しごとに
部分積が累算される。スピル加算器（Ｓｐｉｌｌ Ａｄ
ｄｅｒ；ＳＰＡ）は、第２ＣＳＡに接続されており、乗
算の最終結果の低位部分を生成する。この低位部分は一
時的にＳＰＡレジスタに格納され、かつＡレジスタに転
送される。これら積ディジットは、乗算ディジットをシ
フトおよび退避させることにより空にされた位置に格納
される。乗算結果の高位部分は全加算器により生成され
る。全加算器は、第２ＣＳＡの和および桁上げ出力、Ｃ
レジスタに格納されている高位出力を受け取るように接
続されている。
Ｄ．Ｃ．Ｃｈａｎｇ）には、高速乗算器が開示されてい
る。乗数と被乗数はＡおよびＢレジスタにそれぞれ格納
される。乗算の結果はレジスタＡおよびＣに格納され、
乗算結果の低位部分はレジスタＡに格納され、乗算結果
の高位部分はレジスタＣに格納される。レジスタＡの乗
数の１１ビットはリコード回路に選択的にゲートされ
る。リコード回路は乗数を５つの制御群にリコードす
る。これらの制御群は、レジスタＢに接続されたシフト
ゲートを制御し、被乗数の倍数群を第１桁上げ保存加算
器（Ｃａｒｒｙ−Ｓａｖｅ Ａｄｄｅｒ；ＣＳＡ）に選
択的にゲートする。ＣＳＡの和および桁上げ出力は第２
ＣＳＡに印加され、第２ＣＳＡにより、繰り返しごとに
部分積が累算される。スピル加算器（Ｓｐｉｌｌ Ａｄ
ｄｅｒ；ＳＰＡ）は、第２ＣＳＡに接続されており、乗
算の最終結果の低位部分を生成する。この低位部分は一
時的にＳＰＡレジスタに格納され、かつＡレジスタに転
送される。これら積ディジットは、乗算ディジットをシ
フトおよび退避させることにより空にされた位置に格納
される。乗算結果の高位部分は全加算器により生成され
る。全加算器は、第２ＣＳＡの和および桁上げ出力、Ｃ
レジスタに格納されている高位出力を受け取るように接
続されている。
【０００５】この特定の乗算器は、システムクロック周
波数の２倍のレートで、１０ビット長のデータパス上
で、各２倍周波数サイクルで演算される。Ｃｈａｎｇの
高速乗算器の２倍周波数クロックは、非常に複雑な機能
である。このような設計には、多くのステージングレジ
スタが必要である。というのは、半サイクルのパスは許
容数のロジックレベル内に効率的に制限される。この制
限により、任意に演算するのに必要なサイクル数が増加
する。
波数の２倍のレートで、１０ビット長のデータパス上
で、各２倍周波数サイクルで演算される。Ｃｈａｎｇの
高速乗算器の２倍周波数クロックは、非常に複雑な機能
である。このような設計には、多くのステージングレジ
スタが必要である。というのは、半サイクルのパスは許
容数のロジックレベル内に効率的に制限される。この制
限により、任意に演算するのに必要なサイクル数が増加
する。
【０００６】米国特許４，５８４，６７９号（発明者：
Ｓ．Ｇｅｏｒｇｅ他）に記載のものを含む他の乗算装置
は、本質的には対話型ではない。（通常は）４つの部分
積を並行して生成させることにより、乗数値を全て一度
に退避させる。ここで、各部分積は、被乗数を乗数の部
分集合と乗算した結果である。そして、これらの部分積
は最終積に吸収されなければならない。その種の加算器
は高速であるが、常に、ある量のデータのステージング
を伴もない、大量のハードウェアを必要とする。
Ｓ．Ｇｅｏｒｇｅ他）に記載のものを含む他の乗算装置
は、本質的には対話型ではない。（通常は）４つの部分
積を並行して生成させることにより、乗数値を全て一度
に退避させる。ここで、各部分積は、被乗数を乗数の部
分集合と乗算した結果である。そして、これらの部分積
は最終積に吸収されなければならない。その種の加算器
は高速であるが、常に、ある量のデータのステージング
を伴もない、大量のハードウェアを必要とする。
【０００７】メインフレームコンピュータの乗算装置の
設計に多くの場合に共通する特徴は、科学計算データま
たは浮動小数点データについての設計の最適化にある。
その結果、固定小数点データを含むオペレーション、例
えば、商業計算アプリケーションではより普通のオペレ
ーションは最適化をこうむることができる。例として、
Ｃｈａｎｇの装置は、乗算をする前の固定小数点データ
の位置合わせに余分なサイクルを必要とし、フルワード
結果の位置合わせを行って保持（ｐｕｔ ａｗａｙ）す
るのに別のサイクルを必要とする。
設計に多くの場合に共通する特徴は、科学計算データま
たは浮動小数点データについての設計の最適化にある。
その結果、固定小数点データを含むオペレーション、例
えば、商業計算アプリケーションではより普通のオペレ
ーションは最適化をこうむることができる。例として、
Ｃｈａｎｇの装置は、乗算をする前の固定小数点データ
の位置合わせに余分なサイクルを必要とし、フルワード
結果の位置合わせを行って保持（ｐｕｔ ａｗａｙ）す
るのに別のサイクルを必要とする。
【０００８】Ｃｈａｎｇの乗算器とは対照的に、例え
ば、本発明の好ましい実施例では、固定小数点ハーフワ
ード乗算の結果を１サイクルで生じ、商業計算アプリケ
ーションで最も良く見られるフォーマットを１サイクル
で生じる。フルワード乗算は２サイクルで行われる。浮
動小数点または科学計算結果は４サイクルで生成するこ
とができる。この４サイクルというのは従来の科学計算
乗数または浮動小数点乗数に勝る重要な改良点である。
ば、本発明の好ましい実施例では、固定小数点ハーフワ
ード乗算の結果を１サイクルで生じ、商業計算アプリケ
ーションで最も良く見られるフォーマットを１サイクル
で生じる。フルワード乗算は２サイクルで行われる。浮
動小数点または科学計算結果は４サイクルで生成するこ
とができる。この４サイクルというのは従来の科学計算
乗数または浮動小数点乗数に勝る重要な改良点である。
【０００９】よって、本発明の目的は、高パフォーマン
スの乗算装置であって、科学計算上（浮動小数点）およ
び商業計算上（固定少数点）の乗算演算をともに行うこ
とができる乗算装置を提供することにある。
スの乗算装置であって、科学計算上（浮動小数点）およ
び商業計算上（固定少数点）の乗算演算をともに行うこ
とができる乗算装置を提供することにある。
【００１０】本発明の他の目的は、浮動小数点乗算装置
内で固定小数点実行を最適化する新規なハードウェアを
提供することにある。
内で固定小数点実行を最適化する新規なハードウェアを
提供することにある。
【００１１】本発明の他の目的は、乗算装置であって、
両オペランドの乗算結果が１実行サイクルで生成される
ような中間ステージングレジスタを用いない乗算装置を
提供することにある。
両オペランドの乗算結果が１実行サイクルで生成される
ような中間ステージングレジスタを用いない乗算装置を
提供することにある。
【００１２】本発明のさらに他の目的は、従来技術の固
定小数点フルワード演算に対して、結果を保持（ｐｕｔ
ａｗａｙ）する間に、１実行サイクルがセーブされる
方法により、結果データの位置を合わせる結果データに
対する新規なバスアーキテクチャを提供することにあ
る。
定小数点フルワード演算に対して、結果を保持（ｐｕｔ
ａｗａｙ）する間に、１実行サイクルがセーブされる
方法により、結果データの位置を合わせる結果データに
対する新規なバスアーキテクチャを提供することにあ
る。
【００１３】本発明のさらに他の目的は、全ての演算フ
ォーマットに対し、積を生成した後のサイクルで、誤り
を通知をすることができる新規なアーキテクチャを用い
て、乗算装置の演算を検査する方式を提供することにあ
る。
ォーマットに対し、積を生成した後のサイクルで、誤り
を通知をすることができる新規なアーキテクチャを用い
て、乗算装置の演算を検査する方式を提供することにあ
る。
【００１４】
【課題を解決するための手段】本発明では、高効率の乗
算器が提供される。この乗算器は、被乗数上で動作する
「プリシフト／符号拡張」装置を利用している。この装
置は、従来例のように、データ揃えと被乗数の符号拡張
を行うサイクルを別に必要としないようにして、固定小
数点演算上の１実行サイクルを除いている。
算器が提供される。この乗算器は、被乗数上で動作する
「プリシフト／符号拡張」装置を利用している。この装
置は、従来例のように、データ揃えと被乗数の符号拡張
を行うサイクルを別に必要としないようにして、固定小
数点演算上の１実行サイクルを除いている。
【００１５】本発明の好ましい実施例は、１６ビット乗
数ディジットを５６ビット被乗数に乗する論理回路であ
って、１６ビット乗数ディジットを８つの制御信号群に
変換するリコード装置と；「プリシフト／符号拡張」装
置から出力される被乗数をシフトしその補数をとり、８
つの制御信号群に従って、被乗数の８つの倍数にするシ
フト装置と；１７ビット長以上による演算の間、前記被
乗数の倍数と、任意選択的に、前のサイクル（繰り返
し）からの保管された部分積とを加算し、和値および桁
上げ値とする９−２桁上げ保存加算器（ＣＳＡ）と；和
および桁上げ値の低位１６ビットを加算し低位（スピ
ル）結果ディジットを生成する２入力スピル加算器（Ｓ
ＰＡ）と；１７ビット長以上による演算の間、和および
桁上げ値の残りの高位ビットを加算し、その結果の高位
部分と、任意選択的に、繰り返し用いられる部分積とを
生成する２入力桁上げ伝播加算器（ＣＰＡ）とにより乗
算を行うのに必要な論理回路を提供する。
数ディジットを５６ビット被乗数に乗する論理回路であ
って、１６ビット乗数ディジットを８つの制御信号群に
変換するリコード装置と；「プリシフト／符号拡張」装
置から出力される被乗数をシフトしその補数をとり、８
つの制御信号群に従って、被乗数の８つの倍数にするシ
フト装置と；１７ビット長以上による演算の間、前記被
乗数の倍数と、任意選択的に、前のサイクル（繰り返
し）からの保管された部分積とを加算し、和値および桁
上げ値とする９−２桁上げ保存加算器（ＣＳＡ）と；和
および桁上げ値の低位１６ビットを加算し低位（スピ
ル）結果ディジットを生成する２入力スピル加算器（Ｓ
ＰＡ）と；１７ビット長以上による演算の間、和および
桁上げ値の残りの高位ビットを加算し、その結果の高位
部分と、任意選択的に、繰り返し用いられる部分積とを
生成する２入力桁上げ伝播加算器（ＣＰＡ）とにより乗
算を行うのに必要な論理回路を提供する。
【００１６】本発明に係る剰余計算手段は、乗数と被乗
数を乗算して剰余積を生成する剰余乗算手段と、和剰余
とスピル加算器剰余を加算して剰余和を生成する剰余加
算手段と、剰余積と剰余和を比較して剰余比較出力を生
成する剰余比較手段とを備えたことを特徴とする。
数を乗算して剰余積を生成する剰余乗算手段と、和剰余
とスピル加算器剰余を加算して剰余和を生成する剰余加
算手段と、剰余積と剰余和を比較して剰余比較出力を生
成する剰余比較手段とを備えたことを特徴とする。
【００１７】本発明に係る桁上げ保存加算器手段は、９
つの入力と２つの出力を有する桁上げ保存加算器ツリー
を備え、２つの出力は和および桁上げ出力であり、５６
ビットの高位部分と１６ビットの低位部分に分割される
ことを特徴とする。
つの入力と２つの出力を有する桁上げ保存加算器ツリー
を備え、２つの出力は和および桁上げ出力であり、５６
ビットの高位部分と１６ビットの低位部分に分割される
ことを特徴とする。
【００１８】本発明に係る桁上げ保存加算器手段は、桁
上げ伝播加算器手段からの部分積を一時的に格納する第
２記憶手段をさらに備え、第２記憶手段は、桁上げ保存
加算器ツリーの９つの入力の１つに接続されており、前
記乗数は１７ビット以上備えることができ、乗算回路は
各サイクルごとに部分積を１６ビットだけ右にシフト
し、第２記憶手段に格納されている部分積を桁上げ保存
加算器ツリーにフィードバックする手段を備えたことを
特徴とする。
上げ伝播加算器手段からの部分積を一時的に格納する第
２記憶手段をさらに備え、第２記憶手段は、桁上げ保存
加算器ツリーの９つの入力の１つに接続されており、前
記乗数は１７ビット以上備えることができ、乗算回路は
各サイクルごとに部分積を１６ビットだけ右にシフト
し、第２記憶手段に格納されている部分積を桁上げ保存
加算器ツリーにフィードバックする手段を備えたことを
特徴とする。
【００１９】
【実施例】つぎの説明では、幾つかのレジスタを参照し
ている。レジスタＡ，Ｂ，およびＣを作業レジスタとし
て記載するのが一般的である。これらレジスタには、説
明を簡単にするため、乗数、被乗数、および結果または
積が格納されているとする。Ａレジスタには乗数と、浮
動小数点演算に対して結果の低位部分が共に格納され、
Ｂレジスタには被乗数が格納され、Ｃレジスタには結果
の高位部分が格納されている。この慣行は上記のＣｈａ
ｎｇ特許で用いられる慣行である。
ている。レジスタＡ，Ｂ，およびＣを作業レジスタとし
て記載するのが一般的である。これらレジスタには、説
明を簡単にするため、乗数、被乗数、および結果または
積が格納されているとする。Ａレジスタには乗数と、浮
動小数点演算に対して結果の低位部分が共に格納され、
Ｂレジスタには被乗数が格納され、Ｃレジスタには結果
の高位部分が格納されている。この慣行は上記のＣｈａ
ｎｇ特許で用いられる慣行である。
【００２０】次に、図面を参照して説明する。図１は本
発明の好ましい実施例に係る高速乗算器の主データフロ
ーを示す。本実施例では、１実行サイクルで、１６ビッ
トに５６ビットを乗算するようになっている。特に、乗
数は最高｛３＋（１／２）｝１６ビットディジットを備
えＡレジスタ１０に保持され、一方、被乗数は５６ビッ
トを備えＢレジスタ１２に保持されている。
発明の好ましい実施例に係る高速乗算器の主データフロ
ーを示す。本実施例では、１実行サイクルで、１６ビッ
トに５６ビットを乗算するようになっている。特に、乗
数は最高｛３＋（１／２）｝１６ビットディジットを備
えＡレジスタ１０に保持され、一方、被乗数は５６ビッ
トを備えＢレジスタ１２に保持されている。
【００２１】Ａレジスタ１０は乗数データを保持し、浮
動少数点演算のために、低位積結果を保持する。浮動小
数点演算のデータフォーマットは３つの部分に分かれて
いる。ビット０は符号ビットであり、ビット１−７は指
数データであり、ビット８−６３はベースデータであ
る。符号データおよび指数データは、どこか他の処理で
別々にハンドルされるので、図１に示すデータフローで
は必要ではない。高速乗算器により処理されるデータ
は、Ａレジスタ１０のビット位置８−６３にある。低位
積結果はＡレジスタ１０のビット位置８−２３にロード
される。そのプロセッサの個々の部分は、各サイクル
で、Ａレジスタデータを右に１６ビットだけシフトし、
次の乗数ディジットをビット位置４８−６３に転送し、
次の低位積ディジットを入れるために空にされる。
動少数点演算のために、低位積結果を保持する。浮動小
数点演算のデータフォーマットは３つの部分に分かれて
いる。ビット０は符号ビットであり、ビット１−７は指
数データであり、ビット８−６３はベースデータであ
る。符号データおよび指数データは、どこか他の処理で
別々にハンドルされるので、図１に示すデータフローで
は必要ではない。高速乗算器により処理されるデータ
は、Ａレジスタ１０のビット位置８−６３にある。低位
積結果はＡレジスタ１０のビット位置８−２３にロード
される。そのプロセッサの個々の部分は、各サイクル
で、Ａレジスタデータを右に１６ビットだけシフトし、
次の乗数ディジットをビット位置４８−６３に転送し、
次の低位積ディジットを入れるために空にされる。
【００２２】固定小数点演算のに対して、固定小数点、
フルワードデータはビット位置３２−６３にある。全て
のサイクルで、１６ビットを右にシフトし、適正なディ
ジットをビット位置４８−６３に入れる。固定小数点、
ハーフワードデータはビット位置４８−６３にある。こ
のデータをシフトする必要はない。というのは、データ
は全て第１サイクルで処理されるからである。
フルワードデータはビット位置３２−６３にある。全て
のサイクルで、１６ビットを右にシフトし、適正なディ
ジットをビット位置４８−６３に入れる。固定小数点、
ハーフワードデータはビット位置４８−６３にある。こ
のデータをシフトする必要はない。というのは、データ
は全て第１サイクルで処理されるからである。
【００２３】Ｂレジスタ１２は被乗数データを保持す
る。被乗数はＢレジスタ１２にロードされ、演算の間
中、そのまま保持される。再び、浮動小数点演算に対し
て、符号および指数情報がビット位置０−７にあり、ベ
ースデータがビット位置８−６３にある。固定小数点演
算に対して、データはＡレジスタ１０の場合のようにビ
ット位置３２−６３にある。
る。被乗数はＢレジスタ１２にロードされ、演算の間
中、そのまま保持される。再び、浮動小数点演算に対し
て、符号および指数情報がビット位置０−７にあり、ベ
ースデータがビット位置８−６３にある。固定小数点演
算に対して、データはＡレジスタ１０の場合のようにビ
ット位置３２−６３にある。
【００２４】Ａレジスタ１０にロードされた乗数は、リ
コード回路１４により直接アクセスされる。リコード回
路１４は制御群を生成する。制御群は真数／補数（Ｔ／
Ｃ）シフトゲート１６を制御するために用いられる。Ｔ
／Ｃシフトゲート１６はＢレジスタ１２に格納されてい
る被乗数をプリシフト／符号拡張回路１８を介して接続
され、Ｂレジスタ１２に格納されている被乗数を受け取
る。
コード回路１４により直接アクセスされる。リコード回
路１４は制御群を生成する。制御群は真数／補数（Ｔ／
Ｃ）シフトゲート１６を制御するために用いられる。Ｔ
／Ｃシフトゲート１６はＢレジスタ１２に格納されてい
る被乗数をプリシフト／符号拡張回路１８を介して接続
され、Ｂレジスタ１２に格納されている被乗数を受け取
る。
【００２５】プリシフト／符号拡張回路１８は、固定小
数点演算の間、被乗数データをプリシフトし、より速い
保持（ｐｕｔａｗａｙ）を可能にする。ハーフワード演
算に対して、８ビットを左にシフトし、フルワード演算
に対して、２４ビットを左にシフトする。どの場合に
も、右側にゼロが追加される。
数点演算の間、被乗数データをプリシフトし、より速い
保持（ｐｕｔａｗａｙ）を可能にする。ハーフワード演
算に対して、８ビットを左にシフトし、フルワード演算
に対して、２４ビットを左にシフトする。どの場合に
も、右側にゼロが追加される。
【００２６】ＩＢＭ３０９０高速乗算器では、結果を適
正に位置合わせするために、乗算ハードウェアをスター
トする前に、固定小数点乗算マイクロコードにより、オ
ペランドをプリシフトさせていた。ハーフワード演算に
対して、その結果は高位積としてＣレジスタに戻され、
一方、スピル加算器レジスタは無視される。この積は４
８ビット長ある。低位の３２ビットはその結果として保
持（ｐｕｔ ａｗａｙ）され、一方、高位ビットは無視
される。フルワード演算に対して、６４ビットの結果は
分割され、高位３２ビットはＣレジスタのバイト４−７
に戻され、かつ、低位の３２ビットはＡレジスタのバイ
ト１−４に戻される。Ａレジスタ値は、シフトにより、
Ｃレジスタを介して保持（ｐｕｔ ａｗａｙ）される。
この最後のシフト操作は本発明では必要ではない。
正に位置合わせするために、乗算ハードウェアをスター
トする前に、固定小数点乗算マイクロコードにより、オ
ペランドをプリシフトさせていた。ハーフワード演算に
対して、その結果は高位積としてＣレジスタに戻され、
一方、スピル加算器レジスタは無視される。この積は４
８ビット長ある。低位の３２ビットはその結果として保
持（ｐｕｔ ａｗａｙ）され、一方、高位ビットは無視
される。フルワード演算に対して、６４ビットの結果は
分割され、高位３２ビットはＣレジスタのバイト４−７
に戻され、かつ、低位の３２ビットはＡレジスタのバイ
ト１−４に戻される。Ａレジスタ値は、シフトにより、
Ｃレジスタを介して保持（ｐｕｔ ａｗａｙ）される。
この最後のシフト操作は本発明では必要ではない。
【００２７】このマイクロコードによるプリシフトによ
り、パフォーマンスに１サイクル余分にかかる。この機
能は、命令コード（ｏｐ−ｃｏｄｅ）のうちの命令レジ
スタ（Ｉレジスタ）のビット２および３により決定され
るシフト量を用いて、本発明に係るハードウェアで実現
される。また、このシフトは、固定小数点演算に対して
符号拡張を必要とし、そして、Ｂレジスタビット３２は
必要な場合には左に伝播される。
り、パフォーマンスに１サイクル余分にかかる。この機
能は、命令コード（ｏｐ−ｃｏｄｅ）のうちの命令レジ
スタ（Ｉレジスタ）のビット２および３により決定され
るシフト量を用いて、本発明に係るハードウェアで実現
される。また、このシフトは、固定小数点演算に対して
符号拡張を必要とし、そして、Ｂレジスタビット３２は
必要な場合には左に伝播される。
【００２８】プリシフト／符号拡張回路１８の出力はＴ
／Ｃシフトゲート１６に供給される。Ｔ／Ｃシフトゲー
ト１６はリコード回路１４からの制御群を見て、被乗数
を左に適正にシフトし、補数を適正にとり、桁上げ保存
加算器（ＣＳＡ）ツリー２０が必要とする倍数を８つ生
成する。倍数が負でなければならない場合は、ここで、
１の補数のみがとられる。その後、「ホット（ｈｏ
ｔ）」１がＣＳＡツリー２０の適正な位置に注入され、
全２の補数が提供されることになる。この詳細な説明は
後程図５を参照して行う。
／Ｃシフトゲート１６に供給される。Ｔ／Ｃシフトゲー
ト１６はリコード回路１４からの制御群を見て、被乗数
を左に適正にシフトし、補数を適正にとり、桁上げ保存
加算器（ＣＳＡ）ツリー２０が必要とする倍数を８つ生
成する。倍数が負でなければならない場合は、ここで、
１の補数のみがとられる。その後、「ホット（ｈｏ
ｔ）」１がＣＳＡツリー２０の適正な位置に注入され、
全２の補数が提供されることになる。この詳細な説明は
後程図５を参照して行う。
【００２９】プリシフト／符号拡張回路１８で被乗数の
位置合わせが行われた後、Ｂレジスタ１２にある被乗数
の倍数は、リコード回路１４によりリコードされ、出力
された乗数から決定され、加算される。Ｔ／Ｃシフトゲ
ート１６の被乗数は、最後の制御群を除けば、どの制御
群でも１つのレベルだけシフトされる。ここでは、２レ
ベルが必要である。しかし、これはレベルをクリチカル
パスに加算しない。というのは、この倍数は９−２桁上
げ保存加算器（ＣＳＡ）ツリー２０の「遅れた入力（ｌ
ａｔｅ ｉｎｐｕｔ）」を供給するからである。ＣＳＡ
２０は９つの入力ポートと２つの出力ポートを有すると
いう意味で９−２加算器という。
位置合わせが行われた後、Ｂレジスタ１２にある被乗数
の倍数は、リコード回路１４によりリコードされ、出力
された乗数から決定され、加算される。Ｔ／Ｃシフトゲ
ート１６の被乗数は、最後の制御群を除けば、どの制御
群でも１つのレベルだけシフトされる。ここでは、２レ
ベルが必要である。しかし、これはレベルをクリチカル
パスに加算しない。というのは、この倍数は９−２桁上
げ保存加算器（ＣＳＡ）ツリー２０の「遅れた入力（ｌ
ａｔｅ ｉｎｐｕｔ）」を供給するからである。ＣＳＡ
２０は９つの入力ポートと２つの出力ポートを有すると
いう意味で９−２加算器という。
【００３０】本発明に係る乗算器は、ＩＢＭ３０９０高
速乗算器と同一のリコード方式を利用するが、実現方法
が異なる。特に、１６ビットは、乗数データを保持して
いるＡレジスタ１０から一度に退避される。１６ビット
は８つの制御群にリコードされる。リコードと重み付け
については図４を参照して後ほど詳細に説明する。制御
群は、被乗数の８つの倍数のうちのいずれがＣＳＡツリ
ー２０で加算されるかを判定する。全リコードをするた
め、乗数ディジットの高位ビットは覚えておき、次の乗
数ディジットの最低位ビットの後に連結されなければな
らない（図４参照）。このビットはリコード回路１４に
ラッチされる。
速乗算器と同一のリコード方式を利用するが、実現方法
が異なる。特に、１６ビットは、乗数データを保持して
いるＡレジスタ１０から一度に退避される。１６ビット
は８つの制御群にリコードされる。リコードと重み付け
については図４を参照して後ほど詳細に説明する。制御
群は、被乗数の８つの倍数のうちのいずれがＣＳＡツリ
ー２０で加算されるかを判定する。全リコードをするた
め、乗数ディジットの高位ビットは覚えておき、次の乗
数ディジットの最低位ビットの後に連結されなければな
らない（図４参照）。このビットはリコード回路１４に
ラッチされる。
【００３１】１６ビット乗数は次の８つの群の３３個の
制御値にリコードされる。
制御値にリコードされる。
【００３２】 群１（最低位ビット） ：０，ＴＬ0 ， ＣＬ0 ， ＴＬ1 群２ ：０，ＴＬ2 ， ＣＬ2 ， ＴＬ3 群３ ：０，ＴＬ4 ， ＣＬ4 ， ＴＬ5 群４ ：０，ＴＬ6 ， ＣＬ6 ， ＴＬ7 群５ ：０，ＴＬ8 ， ＣＬ8 ， ＴＬ9 群６ ：０，ＴＬ10， ＣＬ10， ＴＬ11 群７ ：０，ＴＬ12， ＣＬ12， ＴＬ13 群８（最高位ビット） ：０，ＴＬ14， ＣＬ14， ＴＬ15， ＣＬ15 この表記法では、Ｔ，Ｃはそれぞれ真数および補数を意
味し、ＬXXはｘｘビット位置だけ左にシフトし、「０」
はその倍数に対してゼロがゲートインされることを意味
する。ＩＢＭ３０９０高速乗算器はこれら２１個の値を
ラッチし、次の半サイクルで用いられる。これは本発明
のパフォーマンスを高めるため削除されるステージング
レベルの１つである。
味し、ＬXXはｘｘビット位置だけ左にシフトし、「０」
はその倍数に対してゼロがゲートインされることを意味
する。ＩＢＭ３０９０高速乗算器はこれら２１個の値を
ラッチし、次の半サイクルで用いられる。これは本発明
のパフォーマンスを高めるため削除されるステージング
レベルの１つである。
【００３３】スピル加算器（ｓｐｉｌｌ ａｄｄｅｒ；
ＳＰＡ）２２は全加算器であり、９−２ＣＳＡツリー２
０の和と、桁上げビットの低位１６ビット、すなわちス
ピルビット位置を加算する。桁上げ値は１ビットだけ左
にシフトされ、適正に伝播されることに注意されたい。
ＣＰＡ２４はＳＰＡ２２と同様であるが、９−２ＣＳＡ
ツリー２０からの高位５６ビットを操作し、高位の和を
生成する。この高位の和は和レジスタ２６に格納される
か、あるいは、浮動小数点演算中に、高位積として、高
位積バス３０を介してＣレジスタ２８にゲートされる。
高位バス３０はＣＰＡ２４から出力された５６ビット
と、ＳＰＡ２２の高位８ビットとを連結する。浮動小数
点演算中に、ＣＰＡ２４の最も高位の８ビットは「０」
であり、それを図４のテーブル１に示す。符号および指
数ビットは「０」データの替わりにＣレジスタ２８にゲ
ートされる。符号および指数は処理の他の領域でハンド
ルされるが、それは本発明の一部でないので、図示しな
い。浮動小数点演算に対する指数（指数部）の処理は全
体的にマイクロコード制御される。拡張された演算は、
全てマイクロコード制御により、結果の「部分積」を加
算し、４つの完全な（ロング）倍数として取り扱われ
る。事後正規化が必要な事象では、乗算器は乗算先行ゼ
ロ（ＭＬＺ）信号を生成する。この信号により、シフタ
とマイクロコードに、マイクロオーダＬＦ＊ＭＬＺによ
り、結果を左に４ビットだけシフトすることを連絡す
る。
ＳＰＡ）２２は全加算器であり、９−２ＣＳＡツリー２
０の和と、桁上げビットの低位１６ビット、すなわちス
ピルビット位置を加算する。桁上げ値は１ビットだけ左
にシフトされ、適正に伝播されることに注意されたい。
ＣＰＡ２４はＳＰＡ２２と同様であるが、９−２ＣＳＡ
ツリー２０からの高位５６ビットを操作し、高位の和を
生成する。この高位の和は和レジスタ２６に格納される
か、あるいは、浮動小数点演算中に、高位積として、高
位積バス３０を介してＣレジスタ２８にゲートされる。
高位バス３０はＣＰＡ２４から出力された５６ビット
と、ＳＰＡ２２の高位８ビットとを連結する。浮動小数
点演算中に、ＣＰＡ２４の最も高位の８ビットは「０」
であり、それを図４のテーブル１に示す。符号および指
数ビットは「０」データの替わりにＣレジスタ２８にゲ
ートされる。符号および指数は処理の他の領域でハンド
ルされるが、それは本発明の一部でないので、図示しな
い。浮動小数点演算に対する指数（指数部）の処理は全
体的にマイクロコード制御される。拡張された演算は、
全てマイクロコード制御により、結果の「部分積」を加
算し、４つの完全な（ロング）倍数として取り扱われ
る。事後正規化が必要な事象では、乗算器は乗算先行ゼ
ロ（ＭＬＺ）信号を生成する。この信号により、シフタ
とマイクロコードに、マイクロオーダＬＦ＊ＭＬＺによ
り、結果を左に４ビットだけシフトすることを連絡す
る。
【００３４】固定小数点、フルワード演算の間、ＳＰＡ
２２およびＣＰＡ２４からの積結果は、全６４ビットの
高位積バス３０を使用し、固定小数点、ハーフワード演
算に対して、結果は高位積バス３０の低位４８ビットと
して伝送される。そのバス利用は、図６ないし図８を参
照した次の説明により明らかになるであろう。図６ない
し図８は、サイクルアクティビティおよび結果が、固定
小数点、ハーフワード、固定小数点、フルワード、およ
び浮動小数点に対して通知されるのをそれぞれ示す。
２２およびＣＰＡ２４からの積結果は、全６４ビットの
高位積バス３０を使用し、固定小数点、ハーフワード演
算に対して、結果は高位積バス３０の低位４８ビットと
して伝送される。そのバス利用は、図６ないし図８を参
照した次の説明により明らかになるであろう。図６ない
し図８は、サイクルアクティビティおよび結果が、固定
小数点、ハーフワード、固定小数点、フルワード、およ
び浮動小数点に対して通知されるのをそれぞれ示す。
【００３５】ＳＰＡ２２の出力はＳＰＡレジスタ３２に
格納され、ＳＰＡレジスタ３２およびＳＰＡ２２の内容
は低位積バス３４にゲートされる。低位積バス３４は、
プリシフト／符号拡張回路１８によるプリシフトによ
り、通常固定小数点演算に対して、「０」と同一になる
であろう。このように、結果は全てＣレジスタ２８に含
まれ、プットアウェを非常に容易にする。Ｓ／３７０ア
ーキテクチャの場合と同様に、Ｃレジスタから浮動小数
点または汎用レジスタにプットアウェされる。浮動小数
点演算中、データの低位８ビットは第１サイクルのため
にＡレジスタ１０に戻される。その後のサイクルでは、
１６ビット、すなわち、ＳＰＡ２２からの８ビットとＳ
ＰＡレジスタ３２からの８ビットが戻される。この保持
（ｐｕｔａｗａｙ）方式は分かり易くないかもしれない
が、乗数またはＡレジスタディジットは常に右揃えさ
れ、１レベルの論理を保管することにより、リコード回
路を簡単にすることができる。これは低位積バス３４内
の複数レベルの論理を犠牲にすることなく達成される。
格納され、ＳＰＡレジスタ３２およびＳＰＡ２２の内容
は低位積バス３４にゲートされる。低位積バス３４は、
プリシフト／符号拡張回路１８によるプリシフトによ
り、通常固定小数点演算に対して、「０」と同一になる
であろう。このように、結果は全てＣレジスタ２８に含
まれ、プットアウェを非常に容易にする。Ｓ／３７０ア
ーキテクチャの場合と同様に、Ｃレジスタから浮動小数
点または汎用レジスタにプットアウェされる。浮動小数
点演算中、データの低位８ビットは第１サイクルのため
にＡレジスタ１０に戻される。その後のサイクルでは、
１６ビット、すなわち、ＳＰＡ２２からの８ビットとＳ
ＰＡレジスタ３２からの８ビットが戻される。この保持
（ｐｕｔａｗａｙ）方式は分かり易くないかもしれない
が、乗数またはＡレジスタディジットは常に右揃えさ
れ、１レベルの論理を保管することにより、リコード回
路を簡単にすることができる。これは低位積バス３４内
の複数レベルの論理を犠牲にすることなく達成される。
【００３６】特定の倍数に対して被乗数の補数がとられ
る場合、２の補数が必要になる。２の補数の生成は、Ｓ
ＰＡ２２により被乗数をシフトしながら反転し、Ｔ／Ｃ
シフトレジスタ１６で１の補数を生成することにより行
われる。
る場合、２の補数が必要になる。２の補数の生成は、Ｓ
ＰＡ２２により被乗数をシフトしながら反転し、Ｔ／Ｃ
シフトレジスタ１６で１の補数を生成することにより行
われる。
【００３７】ＣＬ0 ，ＣＬ2 ，ＣＬ4 ，ＣＬ6 ，ＣＬ
8 ，ＣＬ10，ＣＬ12，ＣＬ14，およびＣＬ15制御ポイン
トは、それぞれ桁上げを生成して適正なスピル加算器ビ
ット位置に入れられ、その各倍数の２の補数を完了す
る。
8 ，ＣＬ10，ＣＬ12，ＣＬ14，およびＣＬ15制御ポイン
トは、それぞれ桁上げを生成して適正なスピル加算器ビ
ット位置に入れられ、その各倍数の２の補数を完了す
る。
【００３８】図２を参照して説明する。図２は剰余検出
機構を示す。Ａレジスタ１０，Ｂレジスタ１２，および
和およびＳＰＡレジスタ２６および３２は図１と同一部
分を示す。乗数剰余レジスタ３６により全ての乗数値に
対して剰余が累算される。累算された剰余は、剰余生成
器３８により合計をとるため、剰余を生成する間フィー
ドバックされる。ＳＰＡ剰余が同様にして生成され、Ｓ
ＰＡ剰余レジスタ４０で累算され、剰余生成器４２にフ
ィードバックされる。従って、剰余生成器３８および４
２は乗数およびＳＰＡレジスタディジットに対する剰余
をそれぞれ生成する。剰余生成器３８および４２は、そ
のサイクルでの演算の間、各剰余レジスタからの累算さ
れたデータに加算する回路を含む。
機構を示す。Ａレジスタ１０，Ｂレジスタ１２，および
和およびＳＰＡレジスタ２６および３２は図１と同一部
分を示す。乗数剰余レジスタ３６により全ての乗数値に
対して剰余が累算される。累算された剰余は、剰余生成
器３８により合計をとるため、剰余を生成する間フィー
ドバックされる。ＳＰＡ剰余が同様にして生成され、Ｓ
ＰＡ剰余レジスタ４０で累算され、剰余生成器４２にフ
ィードバックされる。従って、剰余生成器３８および４
２は乗数およびＳＰＡレジスタディジットに対する剰余
をそれぞれ生成する。剰余生成器３８および４２は、そ
のサイクルでの演算の間、各剰余レジスタからの累算さ
れたデータに加算する回路を含む。
【００３９】被乗数剰余レジスタ４４は全データ値が一
度利用可能になると、累算器ではない。剰余生成器４６
および４８は、それぞれ、３２ビットおよび５６ビット
のデータに対する剰余生成器であるが、全データの値が
一度に利用可能になるのでフィードバックループを有し
ない。剰余値はすぐに有効になる。剰余生成器４６は全
固定小数点演算の間、もっぱら被乗数の剰余を生成する
ようになっている。剰余生成器４８は共通の剰余生成器
であり、浮動小数点演算に対する被乗数の剰余と、和レ
ジスタ２６からの高位積の剰余とを生成するために用い
られている。和データは５６ビット長であり、２サイク
ル以上必要とする演算に対して積を生成した後の１サイ
クルで、その剰余が計算される。同一の生成器は任意の
早い方のサイクルで被乗数剰余を生成することができ
る。競合は単一サイクル固定小数点ハーフワード演算に
対して起こるであろう。従って、剰余生成器４６は、固
定小数点、ハーフワード被乗数に関して５６ビットに替
えて３２ビット長で供給される。マルチプレクサ５０は
Ｂレジスタ１２または和レジスタ２６のいずれかから５
６ビットを選択し、剰余生成器４８に供給する。被乗数
剰余レジスタ４４は剰余生成器４６または４８からの出
力をマルチプレクサ５２を介して受け取る。剰余生成の
価値がある２４ビットは剰余生成器４６に保管され、適
正な時点で剰余検出を行うことができるので、回路に有
意に保管される。適正な時点とは全演算に対して積が生
成された後の１サイクルである。マルチプレクサ５０お
よび５２は、命令コード（オペランド形式）および実行
サイクルカウントの機能として、状態マシンにより制御
され、剰余生成器４６または４８のいずれかかを判定
し、被乗数剰余を生成するために用いる。
度利用可能になると、累算器ではない。剰余生成器４６
および４８は、それぞれ、３２ビットおよび５６ビット
のデータに対する剰余生成器であるが、全データの値が
一度に利用可能になるのでフィードバックループを有し
ない。剰余値はすぐに有効になる。剰余生成器４６は全
固定小数点演算の間、もっぱら被乗数の剰余を生成する
ようになっている。剰余生成器４８は共通の剰余生成器
であり、浮動小数点演算に対する被乗数の剰余と、和レ
ジスタ２６からの高位積の剰余とを生成するために用い
られている。和データは５６ビット長であり、２サイク
ル以上必要とする演算に対して積を生成した後の１サイ
クルで、その剰余が計算される。同一の生成器は任意の
早い方のサイクルで被乗数剰余を生成することができ
る。競合は単一サイクル固定小数点ハーフワード演算に
対して起こるであろう。従って、剰余生成器４６は、固
定小数点、ハーフワード被乗数に関して５６ビットに替
えて３２ビット長で供給される。マルチプレクサ５０は
Ｂレジスタ１２または和レジスタ２６のいずれかから５
６ビットを選択し、剰余生成器４８に供給する。被乗数
剰余レジスタ４４は剰余生成器４６または４８からの出
力をマルチプレクサ５２を介して受け取る。剰余生成の
価値がある２４ビットは剰余生成器４６に保管され、適
正な時点で剰余検出を行うことができるので、回路に有
意に保管される。適正な時点とは全演算に対して積が生
成された後の１サイクルである。マルチプレクサ５０お
よび５２は、命令コード（オペランド形式）および実行
サイクルカウントの機能として、状態マシンにより制御
され、剰余生成器４６または４８のいずれかかを判定
し、被乗数剰余を生成するために用いる。
【００４０】剰余誤りは剰余乗算５４、剰余加算５６，
および剰余比較５８により検出される。剰余算術によ
り、乗数剰余レジスタ３６の乗数剰余と被乗数剰余レジ
スタ４４の剰余の積が、剰余生成器４８から高位積の剰
余と剰余生成器４２からの低位積の剰余の和に等しくな
いとき、誤りがあることが指示される。
および剰余比較５８により検出される。剰余算術によ
り、乗数剰余レジスタ３６の乗数剰余と被乗数剰余レジ
スタ４４の剰余の積が、剰余生成器４８から高位積の剰
余と剰余生成器４２からの低位積の剰余の和に等しくな
いとき、誤りがあることが指示される。
【００４１】図３に示すシフト／加算データフローは図
１の説明で一時的に参照される。図３には、３−２ＣＳ
Ａ要素６０，６２，６４，６６，６８，７０，および７
２の編成を示す。倍数データに対して遅れた入力（ｌａ
ｔｅ ｉｎｐｕｔ）（ＢないしＨのラベルが付けられて
いる）を使用することができる。倍数Ａに対するリコー
ドおよび制御群は、前の乗数ディジットからの覚えてお
いた高位ビット（または、第１サイクルの０）に連結さ
れた乗数の２つの低位ビットの関数である。一方、各連
続するリコードおよび制御群は前の全てのビットおよび
次の２つの高位ビット（図３参照）の関数である。ＣＳ
Ａツリーに入力される遅れた入力（ｌａｔｅ ｉｎｐｕ
ｔ）を利用することにより、高位倍数の制御生成を簡単
にし、かつＡレジスタバス上の乗数ロード量を減少す
る。図１に示す９−２ＣＡＳ２０の入力Ｉは、図３に示
す前の和の入力により示される。
１の説明で一時的に参照される。図３には、３−２ＣＳ
Ａ要素６０，６２，６４，６６，６８，７０，および７
２の編成を示す。倍数データに対して遅れた入力（ｌａ
ｔｅ ｉｎｐｕｔ）（ＢないしＨのラベルが付けられて
いる）を使用することができる。倍数Ａに対するリコー
ドおよび制御群は、前の乗数ディジットからの覚えてお
いた高位ビット（または、第１サイクルの０）に連結さ
れた乗数の２つの低位ビットの関数である。一方、各連
続するリコードおよび制御群は前の全てのビットおよび
次の２つの高位ビット（図３参照）の関数である。ＣＳ
Ａツリーに入力される遅れた入力（ｌａｔｅ ｉｎｐｕ
ｔ）を利用することにより、高位倍数の制御生成を簡単
にし、かつＡレジスタバス上の乗数ロード量を減少す
る。図１に示す９−２ＣＡＳ２０の入力Ｉは、図３に示
す前の和の入力により示される。
【００４２】９−２ＣＳＡツリー２０は、適正な場合
は、８つの倍数をとり、かつ前の部分積をとり、倍数お
よび部分積は加算器要素で加算される。図３は中間桁上
げ伝播を含むビットスライス表現を示す。前の和は５６
ビット長であるが、左への符号拡張とともに、１６ビッ
トの右シフトにより右桁揃えが行われ、適正な重み付け
を行うのに必要な７２ビット値を生成する。図３に示す
ように、Ｔ／Ｃシフトゲートの８つの出力は、９−２Ｃ
ＳＡ２０の９つの入力ポートのうちの８つの入力ポート
に印加され、最後のポートは加算器の前のサイクルから
出力された部分積を受け取る。
は、８つの倍数をとり、かつ前の部分積をとり、倍数お
よび部分積は加算器要素で加算される。図３は中間桁上
げ伝播を含むビットスライス表現を示す。前の和は５６
ビット長であるが、左への符号拡張とともに、１６ビッ
トの右シフトにより右桁揃えが行われ、適正な重み付け
を行うのに必要な７２ビット値を生成する。図３に示す
ように、Ｔ／Ｃシフトゲートの８つの出力は、９−２Ｃ
ＳＡ２０の９つの入力ポートのうちの８つの入力ポート
に印加され、最後のポートは加算器の前のサイクルから
出力された部分積を受け取る。
【００４３】２つの出力ポート７４および７６は７２ビ
ット桁上げ出力および７２ビット和出力をそれぞれ提供
する。低位１６ビット桁上げおよび和出力はＳＰＡ２２
に供給され、一方、高位ビットはＣＰＡ２４に供給され
る。ＣＰＡ２４はＣレジスタ２８に格納されている最終
積の高位ビットを生成する。
ット桁上げ出力および７２ビット和出力をそれぞれ提供
する。低位１６ビット桁上げおよび和出力はＳＰＡ２２
に供給され、一方、高位ビットはＣＰＡ２４に供給され
る。ＣＰＡ２４はＣレジスタ２８に格納されている最終
積の高位ビットを生成する。
【００４４】図４はＡレジスタ１０およびリコード回路
１４を簡単に示す。３つの表はリコード回路１４の論理
を規定する。表１に、浮動小数点演算の各サイクルに対
し、Ａレジスタ１０からの全ての乗数ビットのリコード
群分けを示す。固定小数点、ハーフワードおよび固定小
数点、フルワード演算に対して、演算はサイクル１また
はサイクル２の後でそれぞれ停止する。図１で言及した
ように、乗数は既に右桁揃えされている。表２および表
３はリコード制御群規定および重み付けを示す。群Ａな
いしＧは２つの制御ビット、または４つの条件を生成
し、適正な倍数に重み付けをし、一方、群Ｈは５つの条
件に対して３つの制御ビットを生成する。この方式はＡ
ｒｎｏｌｄ Ｗｅｉｎｂｅｒｇｅｒにより”Ｍｕｌｔｉ
ｐｌｉｅｒＤｅｃｏｄｉｎｇ ｗｉｔｈ Ｌｏｏｋａｈ
ｅａｄ” ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏ
ｓｕｒｅ Ｂｕｌｌｅｔｉｎ， ｖｏｌ．２０，Ｆｅ
ｂ．１９７８， ｐｐ．３５９１−３に開示されてい
る。
１４を簡単に示す。３つの表はリコード回路１４の論理
を規定する。表１に、浮動小数点演算の各サイクルに対
し、Ａレジスタ１０からの全ての乗数ビットのリコード
群分けを示す。固定小数点、ハーフワードおよび固定小
数点、フルワード演算に対して、演算はサイクル１また
はサイクル２の後でそれぞれ停止する。図１で言及した
ように、乗数は既に右桁揃えされている。表２および表
３はリコード制御群規定および重み付けを示す。群Ａな
いしＧは２つの制御ビット、または４つの条件を生成
し、適正な倍数に重み付けをし、一方、群Ｈは５つの条
件に対して３つの制御ビットを生成する。この方式はＡ
ｒｎｏｌｄ Ｗｅｉｎｂｅｒｇｅｒにより”Ｍｕｌｔｉ
ｐｌｉｅｒＤｅｃｏｄｉｎｇ ｗｉｔｈ Ｌｏｏｋａｈ
ｅａｄ” ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏ
ｓｕｒｅ Ｂｕｌｌｅｔｉｎ， ｖｏｌ．２０，Ｆｅ
ｂ．１９７８， ｐｐ．３５９１−３に開示されてい
る。
【００４５】図５はＣＳＡツリー２０およびＣＰＡ２４
でのデータ桁揃えを示すとともに、高位および低位積バ
ス３０および３４の生成を示す。フィードバックされた
和はデータビット指標とともに文字Ｉにより表される。
８つの倍数は文字ＡないしＨおよびデータビット指標に
より表される。例えば、Ａ００は倍数Ａの最高位ビット
であり、Ｉ７１は倍数Ｉのフィードバックされた和の最
低位ビットである。ＣＹは図３に示すＣＳＡツリーでの
位置と位置との間で伝播される桁上げを表す。Ｓ００な
いしＳ７１はＣＳＡツリーの和出力であり、Ｙ０１ない
しＹ７１はＣＳＡツリーの桁上げ出力である。両者とも
ＣＰＡ２４およびＳＰＡ２２に送り込み、桁上げを左に
１ビットだけシフトし伝播する。ＨＴ０ないしＨＴ１５
は、上述したように、２の補数をとるのに必要な倍数に
対して、適正になると挿入される重み付けされた「ホッ
ト」１である。Ｐ００ないしＰ５５はＣＰＡ２４の高位
積出力であり、一方、Ｌ００ないしＬ１５はＳＰＡ２２
からの低位積ビットである。
でのデータ桁揃えを示すとともに、高位および低位積バ
ス３０および３４の生成を示す。フィードバックされた
和はデータビット指標とともに文字Ｉにより表される。
８つの倍数は文字ＡないしＨおよびデータビット指標に
より表される。例えば、Ａ００は倍数Ａの最高位ビット
であり、Ｉ７１は倍数Ｉのフィードバックされた和の最
低位ビットである。ＣＹは図３に示すＣＳＡツリーでの
位置と位置との間で伝播される桁上げを表す。Ｓ００な
いしＳ７１はＣＳＡツリーの和出力であり、Ｙ０１ない
しＹ７１はＣＳＡツリーの桁上げ出力である。両者とも
ＣＰＡ２４およびＳＰＡ２２に送り込み、桁上げを左に
１ビットだけシフトし伝播する。ＨＴ０ないしＨＴ１５
は、上述したように、２の補数をとるのに必要な倍数に
対して、適正になると挿入される重み付けされた「ホッ
ト」１である。Ｐ００ないしＰ５５はＣＰＡ２４の高位
積出力であり、一方、Ｌ００ないしＬ１５はＳＰＡ２２
からの低位積ビットである。
【００４６】高位および低位積バス生成は次のようにし
て行う。固定小数点、ハーフワードの単一サイクルの演
算の間、８ビットを左にシフトして被乗数を予め桁揃え
し、８つのゼロをＬ０８−Ｌ１５に出現させる。ＳＰＡ
レジスタ３２は第１サイクル（のみ）の間、無視される
ので、Ｌ０８−Ｌ１５およびＳＰＡ（０：７）を連結し
たものは全てゼロである。結果の低位８ビットはＬ００
−Ｌ０７に現れ、一方、残りの積はＰ００−Ｐ５５に現
れる。高位積バスであるこれらの値に、保持（ｐｕｔ
ａｗａｙ）されるデータを連結したものは、高位バスの
ビット位置３２−６３にある。
て行う。固定小数点、ハーフワードの単一サイクルの演
算の間、８ビットを左にシフトして被乗数を予め桁揃え
し、８つのゼロをＬ０８−Ｌ１５に出現させる。ＳＰＡ
レジスタ３２は第１サイクル（のみ）の間、無視される
ので、Ｌ０８−Ｌ１５およびＳＰＡ（０：７）を連結し
たものは全てゼロである。結果の低位８ビットはＬ００
−Ｌ０７に現れ、一方、残りの積はＰ００−Ｐ５５に現
れる。高位積バスであるこれらの値に、保持（ｐｕｔ
ａｗａｙ）されるデータを連結したものは、高位バスの
ビット位置３２−６３にある。
【００４７】固定小数点フルワード演算の間、２４ビッ
トを左にシフトして被乗数を事前桁揃えすることによ
り、第１サイクルの間、ゼロがＬ００−Ｌ１５およびＰ
４８−Ｐ５５上に現れる。その結果、ＳＰＡレジスタ３
２には、和レジスタ２６の位置４８−５５のように、ゼ
ロがロードされる。第２サイクル（最終サイクル）の間
のシナリオは同一であるが、和レジスタ２６に覚えてお
いた和は、１６ビットが右にシフトされている間、フィ
ードバックされる。右端８ビットはゼロであるので、ゼ
ロがＬ０８−Ｌ１５上に現れ、一方、結果の最低位８ビ
ットはＬ００−Ｌ０７上に現れ、残りの積はＰ００−Ｐ
５５上に現れる。これらは連結され、６４ビットの積は
全て保持（ｐｕｔａｗａｙ）可能状態のＣレジスタ２８
に入れられる。
トを左にシフトして被乗数を事前桁揃えすることによ
り、第１サイクルの間、ゼロがＬ００−Ｌ１５およびＰ
４８−Ｐ５５上に現れる。その結果、ＳＰＡレジスタ３
２には、和レジスタ２６の位置４８−５５のように、ゼ
ロがロードされる。第２サイクル（最終サイクル）の間
のシナリオは同一であるが、和レジスタ２６に覚えてお
いた和は、１６ビットが右にシフトされている間、フィ
ードバックされる。右端８ビットはゼロであるので、ゼ
ロがＬ０８−Ｌ１５上に現れ、一方、結果の最低位８ビ
ットはＬ００−Ｌ０７上に現れ、残りの積はＰ００−Ｐ
５５上に現れる。これらは連結され、６４ビットの積は
全て保持（ｐｕｔａｗａｙ）可能状態のＣレジスタ２８
に入れられる。
【００４８】浮動小数点演算の間、被乗数の事前桁揃え
はなく、結果データはＣおよびＡレジスタ２８および１
０に戻される。そのことを図８および図９に示す。第１
サイクルの間、有効データはＬ００−Ｌ１５上に現れ、
ＳＰＡレジスタ３２にラッチされる。一方、Ｌ０８−Ｌ
１５のみが低位積バス３４上のＡレジスタ１０に戻され
る。次のサイクルでは、Ｌ００−Ｌ０１５は常に有効で
あり、Ｌ０８−Ｌ０１５はＳＰＡレジスタ（０：７）に
連結され、Ａレジスタ１０への出力が低位積バス３４上
に生成され、一方、ＳＰＡレジスタ３２には新しいＬ０
０−Ｌ１５データがロードされる。ＳＰＡレジスタ
（８：１５）３２のデータは、前のサイクルの間に低位
積バス３４のビット（０：８）上に戻されたデータと常
に同一であることに注意されたい。最後のサイクルの
間、オペランドデータの右桁揃えは、Ｐ０８−Ｐ５５お
よびＬ００−Ｌ１５のみが有効データを含むことを暗に
示している。Ｌ０８−Ｌ０１５は、上述したように、Ｓ
ＰＡレジスタ（０：７）３２に連結され、低位積バス３
４上に出力を生成し、一方、Ｐ００−Ｐ５５およびＬ０
０−Ｌ０１５が連結され、高位積バス３０上に出力を生
成する。Ｐ００−Ｐ０７はゼロであるので、Ｐ００−Ｐ
０７には、プロセッサのどこかで生成された結果符号お
よび指数が重ね書きされる。その結果は、Ｃレジスタ２
８にゲートされる。図９に、浮動小数点演算の間のＡレ
ジスタ１０の内容を詳細に記載したので、参照された
い。レジスタＣおよびＡのデータは今保持（ｐｕｔａｗ
ａｙ）可能状態になっている。
はなく、結果データはＣおよびＡレジスタ２８および１
０に戻される。そのことを図８および図９に示す。第１
サイクルの間、有効データはＬ００−Ｌ１５上に現れ、
ＳＰＡレジスタ３２にラッチされる。一方、Ｌ０８−Ｌ
１５のみが低位積バス３４上のＡレジスタ１０に戻され
る。次のサイクルでは、Ｌ００−Ｌ０１５は常に有効で
あり、Ｌ０８−Ｌ０１５はＳＰＡレジスタ（０：７）に
連結され、Ａレジスタ１０への出力が低位積バス３４上
に生成され、一方、ＳＰＡレジスタ３２には新しいＬ０
０−Ｌ１５データがロードされる。ＳＰＡレジスタ
（８：１５）３２のデータは、前のサイクルの間に低位
積バス３４のビット（０：８）上に戻されたデータと常
に同一であることに注意されたい。最後のサイクルの
間、オペランドデータの右桁揃えは、Ｐ０８−Ｐ５５お
よびＬ００−Ｌ１５のみが有効データを含むことを暗に
示している。Ｌ０８−Ｌ０１５は、上述したように、Ｓ
ＰＡレジスタ（０：７）３２に連結され、低位積バス３
４上に出力を生成し、一方、Ｐ００−Ｐ５５およびＬ０
０−Ｌ０１５が連結され、高位積バス３０上に出力を生
成する。Ｐ００−Ｐ０７はゼロであるので、Ｐ００−Ｐ
０７には、プロセッサのどこかで生成された結果符号お
よび指数が重ね書きされる。その結果は、Ｃレジスタ２
８にゲートされる。図９に、浮動小数点演算の間のＡレ
ジスタ１０の内容を詳細に記載したので、参照された
い。レジスタＣおよびＡのデータは今保持（ｐｕｔａｗ
ａｙ）可能状態になっている。
【００４９】図６は固定小数点、ハーフワード命令に対
するサイクル活動を示す。ほとんど全てがサイクル１で
行われる。サイクル１で、プロセスが開始され終了す
る。プロセスは被乗数を左に８ビット（Ｌ８）だけプリ
シフトすることにより開始される。次に、乗数の１６ビ
ットが全て全被乗数と乗算され、４０ビットのデータが
生成され、高位加算器に入力され、８ビットのデータが
低位加算器で生成される。これらのデータは連結され、
４８ビットの結果が得られる。４８ビットの結果はＣレ
ジスタ２８に保持（ｐｕｔ ａｗａｙ）される。そのア
ーキテクチャによれば、高位の１６ビットが無視され、
その結果は実際には４８ビット結果のうちの右端３２ビ
ットである。
するサイクル活動を示す。ほとんど全てがサイクル１で
行われる。サイクル１で、プロセスが開始され終了す
る。プロセスは被乗数を左に８ビット（Ｌ８）だけプリ
シフトすることにより開始される。次に、乗数の１６ビ
ットが全て全被乗数と乗算され、４０ビットのデータが
生成され、高位加算器に入力され、８ビットのデータが
低位加算器で生成される。これらのデータは連結され、
４８ビットの結果が得られる。４８ビットの結果はＣレ
ジスタ２８に保持（ｐｕｔ ａｗａｙ）される。そのア
ーキテクチャによれば、高位の１６ビットが無視され、
その結果は実際には４８ビット結果のうちの右端３２ビ
ットである。
【００５０】サイクル２では、そのデータはＣレジスタ
２８にあり、最高および最低結果は和およびＳＰＡレジ
スタ２６および３２にそれぞれラッチされる。また、デ
ータは、既に有効な乗数剰余レジスタ３６（図２）にあ
る。第１サイクルでは、被乗数の３２ビットは剰余生成
器４６に入力され、被乗数の剰余を生成する。和レジス
タ２６のデータおよびＳＰＡレジスタ３２のデータは、
図２に示すように、剰余ツリー４８および４２をそれぞ
れ通過し、サイクル２では、剰余検出がイネーブルにな
り、次のサイクルで、誤り検出回路に通知される。
２８にあり、最高および最低結果は和およびＳＰＡレジ
スタ２６および３２にそれぞれラッチされる。また、デ
ータは、既に有効な乗数剰余レジスタ３６（図２）にあ
る。第１サイクルでは、被乗数の３２ビットは剰余生成
器４６に入力され、被乗数の剰余を生成する。和レジス
タ２６のデータおよびＳＰＡレジスタ３２のデータは、
図２に示すように、剰余ツリー４８および４２をそれぞ
れ通過し、サイクル２では、剰余検出がイネーブルにな
り、次のサイクルで、誤り検出回路に通知される。
【００５１】図７は図６と同様であるが、固定小数点、
フルワード演算は異なる。サイクル１が開始されると、
被乗数は左に２４ビット（Ｌ２４）だけプリシフトさ
れ、乗数の最初の１６ビットが被乗数と乗算される。よ
って、４８ビットのデータが生成され、和レジスタ２６
にラッチされる。第２サイクルの間、さらに、左に２４
ビット（Ｌ２４）だけシフトされる。乗数の残りの１６
ビットが被乗数と乗算され、フィードバックされた前の
部分積を用いて、５６ビットの高位データがＣＰＡ２４
で生成され、８ビットの低位結果がＳＰＡ２２で生成さ
れる。これら２つの結果は連結され、高位積バス３０上
に６４ビット結果が得られる。低位積バス３４は必要で
はない。同時に、和の最初の４８ビットは和レジスタ２
６で使用可能になり、１６ビットの低位積は乗数剰余生
成器３８に送られ、乗数剰余の最初の部分を得る。ま
た、５６ビットの被乗数は剰余生成器４８に供給され、
被乗数の剰余を生成する。
フルワード演算は異なる。サイクル１が開始されると、
被乗数は左に２４ビット（Ｌ２４）だけプリシフトさ
れ、乗数の最初の１６ビットが被乗数と乗算される。よ
って、４８ビットのデータが生成され、和レジスタ２６
にラッチされる。第２サイクルの間、さらに、左に２４
ビット（Ｌ２４）だけシフトされる。乗数の残りの１６
ビットが被乗数と乗算され、フィードバックされた前の
部分積を用いて、５６ビットの高位データがＣＰＡ２４
で生成され、８ビットの低位結果がＳＰＡ２２で生成さ
れる。これら２つの結果は連結され、高位積バス３０上
に６４ビット結果が得られる。低位積バス３４は必要で
はない。同時に、和の最初の４８ビットは和レジスタ２
６で使用可能になり、１６ビットの低位積は乗数剰余生
成器３８に送られ、乗数剰余の最初の部分を得る。ま
た、５６ビットの被乗数は剰余生成器４８に供給され、
被乗数の剰余を生成する。
【００５２】第３サイクルでは、全結果がＣレジスタ２
８にラッチされる。高位和は和レジスタ２６にラッチさ
れ、低位結果はＳＰＡレジスタ３２にラッチされ、そし
て、ここで、全剰余を生成することができる。剰余検出
が行われ、その検出結果が次のサイクルで剰余誤り回路
に通知される。
８にラッチされる。高位和は和レジスタ２６にラッチさ
れ、低位結果はＳＰＡレジスタ３２にラッチされ、そし
て、ここで、全剰余を生成することができる。剰余検出
が行われ、その検出結果が次のサイクルで剰余誤り回路
に通知される。
【００５３】図８は浮動小数点演算のプロセスを示す。
ここでは、被乗数は固定小数点のようにプリシフトされ
ないことに注意されたい。また、浮動小数点演算には、
高位および低位積バスが用いられる。そうでない場合
は、図８に示すプロセスは図６および図７の記述に従
う。
ここでは、被乗数は固定小数点のようにプリシフトされ
ないことに注意されたい。また、浮動小数点演算には、
高位および低位積バスが用いられる。そうでない場合
は、図８に示すプロセスは図６および図７の記述に従
う。
【００５４】図９は浮動小数点演算の間のＡレジスタ１
０の使用例を示す。第１サイクルの間、乗数ディジット
は全てＡレジスタ１０で使用可能である。再び、乗数
は、全てのサイクルで、右に１６ビットだけシフトされ
る。図９は低位積をレジスタの左側にロードする仕方を
示す。プロセスが連続的にサイクルを経て、最終的にサ
イクル５に到達すると、低位積は全てＡレジスタ１０で
使用可能になる。
０の使用例を示す。第１サイクルの間、乗数ディジット
は全てＡレジスタ１０で使用可能である。再び、乗数
は、全てのサイクルで、右に１６ビットだけシフトされ
る。図９は低位積をレジスタの左側にロードする仕方を
示す。プロセスが連続的にサイクルを経て、最終的にサ
イクル５に到達すると、低位積は全てＡレジスタ１０で
使用可能になる。
【００５５】本発明を一好ましい実施例で説明してきた
が、本発明の精神および特許請求範囲内で、本発明を修
正することができることは、当業者により理解されるで
あろう。
が、本発明の精神および特許請求範囲内で、本発明を修
正することができることは、当業者により理解されるで
あろう。
【００５６】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、科学計算および商業計算に
おける乗算を、より効率良く行うことができるという効
果がある。
上記のように構成したので、科学計算および商業計算に
おける乗算を、より効率良く行うことができるという効
果がある。
【図面の簡単な説明】
【図１】主データフローをサポートする本発明に係る高
速乗算器の好ましい実施例のブロック図である。
速乗算器の好ましい実施例のブロック図である。
【図２】本発明に係る乗算装置の好ましい実施例の剰余
検出回路のブロック図である。
検出回路のブロック図である。
【図３】本発明の好ましい実施例に係るシフト−加算デ
ータフローを示す図１に示す乗算器に用いられる９−２
桁上げ保存加算器（ＣＳＡ）の詳細なブロック図であ
る。
ータフローを示す図１に示す乗算器に用いられる９−２
桁上げ保存加算器（ＣＳＡ）の詳細なブロック図であ
る。
【図４】本発明の好ましい実施例に係る乗算器のリコー
ド方法を示す簡略化したブロック図および表図である。
ド方法を示す簡略化したブロック図および表図である。
【図５】本発明の好ましい実施例に係る乗数の桁揃えお
よび結果の生成を示す表図である。
よび結果の生成を示す表図である。
【図６】固定小数点ハーフワード演算の間の図１ないし
図５の乗数に対するサイクルタイミング図である。
図５の乗数に対するサイクルタイミング図である。
【図７】固定小数点フルワード演算の間の図１ないし図
５の乗数に対するサイクルタイミング図である。
５の乗数に対するサイクルタイミング図である。
【図８】浮動小数点ロング演算の間の図１ないし図５の
乗数に対するサイクルタイミング図である。
乗数に対するサイクルタイミング図である。
【図９】浮動小数点ロング演算中の“Ａ”レジスタ（乗
数／低位積ディジット）の内容を示すブロック図であ
る。
数／低位積ディジット）の内容を示すブロック図であ
る。
１０ Ａレジスタ １２ Ｂレジスタ １４ リコード回路 １６ 真数／補数シフトゲート １８ プリシフト／符号拡張回路 ２０ 桁上げ保存加算器（ＣＳＡ） ２２ スピル加算器（ＳＰＡ） ２４ 桁上げ伝播加算器（ＣＰＡ） ２６ 和レジスタ ２８ Ｃレジスタ ３０ 高位積バス ３２ ＳＰＡレジスタ ３４ 低位積バス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラッセル スコット クック アメリカ合衆国 12601 ニューヨーク州 パウキープシー ハドソン ハーバー ドライブ 20−ビー (72)発明者 ジェイムズ オコナー アメリカ合衆国 12487 ニューヨーク州 アルスター パーク ラセット レーン ８ (72)発明者 ネルソン ス−ミン シ アメリカ合衆国 12538 ニューヨーク州 ハイド パーク バレリー コート ２ (56)参考文献 特開 昭60−27026（ＪＰ，Ａ) 米国特許4769780（ＵＳ，Ａ)
Claims (3)
- 【請求項１】 第１および第２レジスタにそれぞれ格納
された乗数および被乗数を乗算し、かつ、積結果を、固
定小数点データに対して第３レジスタに格納し、浮動小
数点データに対して前記第３および第１レジスタに格納
する高速乗算器において、 前記第１レジスタに接続され、前記第１レジスタに格納
された乗数をリコードし、制御信号出力を生成するリコ
ード手段と、 前記第２レジスタに接続され、固定小数点データに対し
て前記被乗数を左にシフトし、および固定小数点乗算サ
イクルの間符号信号を供給するプリシフト／符号拡張回
路と、 該プリシフト／符号拡張回路の出力端子に接続され、か
つ、前記リコード手段の制御信号出力により制御され、
被乗数の選択されたビット群を出力するシフトゲート手
段と、 該シフトゲート手段の出力端子に接続され、前記被乗数
の倍数群を加算し、桁上げおよび和出力信号を出力する
桁上げ保存加算器手段と、 該桁上げ保存加算器手段の低位出力端子に接続され、前
記乗算の最終結果の低位部分を生成するスピル加算器手
段と、 前記最終結果の前記低位部分を一時的に格納する記憶手
段と、 前記最終結果の前記低位部分を前記第１レジスタに浮動
小数点演算中に転送する低位バス手段と、 前記桁上げ保存加算手段の高位桁上げおよび前記和出力
信号から前記最終結果の高位部分を生成する桁上げ伝播
加算手段と、 前記最終結果の前記高位部分を前記第３レジスタに転送
する高位積バス手段とを備えたことを特徴とする高速乗
算器。 - 【請求項２】 前記第１レジスタに接続され、乗数剰余
を生成する乗数剰余生成器手段と、 前記第２レジスタに接続され、被乗数剰余を生成する固
定小数点、ハーフワード被乗数剰余生成器手段と、 前記第２レジスタまたは前記桁上げ伝播加算器手段から
の出力を選択的に受け取り、前記桁上げ伝播加算器手段
または前記第２レジスタのいずれかに対して剰余を生成
する共通剰余生成器手段と、 前記固定小数点、ハーフワード被乗数剰余生成器手段ま
たは前記共通剰余生成器手段からの出力を選択的に受け
取り、前記剰余を格納する被乗数剰余記憶手段と、 該被乗数剰余記憶手段に接続され、スピル加算器剰余を
生成するスピル加算器剰余生成器手段と、 前記乗数剰余生成器手段、前記被乗数剰余記憶手段、前
記共通剰余生成器手段、および前記スピル加算器剰余生
成器手段に接続され、誤りが検出されたか否かを示す剰
余検出出力を生成する剰余計算手段とをさらに備えたこ
とを特徴とする請求項１記載の高速乗算器。 - 【請求項３】 前記乗数は１６ビットを備え、かつ、前
記被乗数は５６ビットを備え、 前記プリシフト／符号拡張回路は、被乗数を、固定小数
点、ハーフワード演算に対して左に８ビットだけシフト
し、固定小数点、フルワード演算に対して左に２４ビッ
トだけシフトし、浮動小数点演算に対しては被乗数をシ
フトせず、 前記第３レジスタに格納された積結果データは固定小数
点演算に対して桁揃えされ、かつその結果データに対し
てシフトを必要としないことを特徴とする請求項１記載
の高速乗算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US76585991A | 1991-09-26 | 1991-09-26 | |
| US765859 | 1991-09-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05204608A JPH05204608A (ja) | 1993-08-13 |
| JPH0820942B2 true JPH0820942B2 (ja) | 1996-03-04 |
Family
ID=25074705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4226142A Ceased JPH0820942B2 (ja) | 1991-09-26 | 1992-08-25 | 高速乗算器 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0534760A3 (ja) |
| JP (1) | JPH0820942B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1122024A (zh) * | 1994-08-15 | 1996-05-08 | 张胤微 | 一种任意字长、任意精度的乘法运算方法及乘法器 |
| CN1075646C (zh) * | 1996-01-19 | 2001-11-28 | 张胤微 | 一种高速乘法器 |
| GB2345563B (en) * | 1997-08-30 | 2000-12-27 | Lg Electronics Inc | Digital signal processor |
| GB2330226B (en) * | 1997-08-30 | 2000-12-27 | Lg Electronics Inc | Digital signal processor |
| WO2018192500A1 (zh) * | 2017-04-19 | 2018-10-25 | 上海寒武纪信息科技有限公司 | 处理装置和处理方法 |
| CN111381808B (zh) * | 2018-12-28 | 2022-12-09 | 上海寒武纪信息科技有限公司 | 乘法器、数据处理方法、芯片及电子设备 |
| CN112286490B (zh) * | 2020-11-11 | 2024-04-02 | 南京大学 | 一种循环迭代乘加运算的硬件架构及方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4769780A (en) | 1986-02-10 | 1988-09-06 | International Business Machines Corporation | High speed multiplier |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4594679A (en) * | 1983-07-21 | 1986-06-10 | International Business Machines Corporation | High speed hardware multiplier for fixed floating point operands |
| US4947364A (en) * | 1985-10-23 | 1990-08-07 | Hewlett-Packard Company | Method in a computing system for performing a multiplication |
-
1992
- 1992-08-25 JP JP4226142A patent/JPH0820942B2/ja not_active Ceased
- 1992-09-24 EP EP19920308719 patent/EP0534760A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4769780A (en) | 1986-02-10 | 1988-09-06 | International Business Machines Corporation | High speed multiplier |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05204608A (ja) | 1993-08-13 |
| EP0534760A3 (en) | 1993-06-16 |
| EP0534760A2 (en) | 1993-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A045 | Written measure of dismissal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20060828 |