JPS60229140A - 倍精度乗算器 - Google Patents
倍精度乗算器Info
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- JPS60229140A JPS60229140A JP59084578A JP8457884A JPS60229140A JP S60229140 A JPS60229140 A JP S60229140A JP 59084578 A JP59084578 A JP 59084578A JP 8457884 A JP8457884 A JP 8457884A JP S60229140 A JPS60229140 A JP S60229140A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
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- G06F7/5324—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel partitioned, i.e. using repetitively a smaller parallel parallel multiplier or using an array of such smaller multipliers
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
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- G06F2207/3808—Details concerning the type of numbers or the way they are handled
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は倍精度乗算器に関する。
（従来技術とその問題点）
ｎビット（ｎは自然数）１ワードのデータを単精度数と
したとき、一般には２ｎビツトのデータを倍精度数と呼
ぶが、ここでは２の補数表現の単精度数どうしの乗算に
よって得られる２ｎ−１ビツトのデータを倍精度数と呼
ぶことにする。
したとき、一般には２ｎビツトのデータを倍精度数と呼
ぶが、ここでは２の補数表現の単精度数どうしの乗算に
よって得られる２ｎ−１ビツトのデータを倍精度数と呼
ぶことにする。
この倍精度数どうしの乗算を、単精度の２の補数乗算器
を用いて行うときは倍精度数を単精度のデータに分割し
なければならない。ところが従来の２の補数乗算器をも
つプロセッサにおいては、このデータの分割の方法につ
いて、倍精度乗算に対する考慮がなされていなかった。
を用いて行うときは倍精度数を単精度のデータに分割し
なければならない。ところが従来の２の補数乗算器をも
つプロセッサにおいては、このデータの分割の方法につ
いて、倍精度乗算に対する考慮がなされていなかった。
従来の２の補数乗算器を有するプロセッサでは２ｎ−１
ビツトの倍精度数である乗算結果を上位ワードと下位ワ
ードに分割するとき、倍精度数の上位ｎビットと下位ｎ
−１ビツトのＬＳＢ側に０を付は加えてｎビットにした
ものに分割するか、或いは倍精度数の上位ｎ−１ビツト
の最上位ビットである符号ビットを１ビツト拡張してｎ
ビットにしたものと、下位ｎビットに分割する方法がと
られておシ、いずれの場合も下位ワードのＭＳＢが０に
なるか、ｌになるかは倍精度乗算結果に依存し一定では
ない。前記下位ワードを、２の補数乗算器に入力すると
ＭＳＢが１の場合は前記下位ワードを負の数とした乗算
結果が得られる。そのため、前記下位ワードを乗算器入
力とするときは、常に符号ビットを判定してこれによる
乗算結果の修正を施す必要があシ、操作が複雑になシ、
そのために計算時間が増大するという欠点があった。
ビツトの倍精度数である乗算結果を上位ワードと下位ワ
ードに分割するとき、倍精度数の上位ｎビットと下位ｎ
−１ビツトのＬＳＢ側に０を付は加えてｎビットにした
ものに分割するか、或いは倍精度数の上位ｎ−１ビツト
の最上位ビットである符号ビットを１ビツト拡張してｎ
ビットにしたものと、下位ｎビットに分割する方法がと
られておシ、いずれの場合も下位ワードのＭＳＢが０に
なるか、ｌになるかは倍精度乗算結果に依存し一定では
ない。前記下位ワードを、２の補数乗算器に入力すると
ＭＳＢが１の場合は前記下位ワードを負の数とした乗算
結果が得られる。そのため、前記下位ワードを乗算器入
力とするときは、常に符号ビットを判定してこれによる
乗算結果の修正を施す必要があシ、操作が複雑になシ、
そのために計算時間が増大するという欠点があった。
（本発明の目的）
本発明はハードウェアによって上記分割を行うことがで
きるように設計することによシ、以上に述べた複雑な操
作を回避することを目的とする。
きるように設計することによシ、以上に述べた複雑な操
作を回避することを目的とする。
（本発明の構成）
本発明は、単精度の内部データバスと、２つの入力が前
記内部データバスに接続され、倍精度の乗算結果を出力
する単精度乗算器と、前記内部データバスに入力が接続
され入力される単精度のデータの最上位ビットを拡張し
て倍精度にして出力するシックと、前記単精度乗算器の
出力が、前記シックの出力のいずれかを選択して出力す
る選択回路と、前記選択回路の出力と後述するレジスタ
ファイルの１つのレジスタの出力との間の算術り理演算
を行ないその結果を前記レジスタファイルの１つのレジ
スタに出力する倍精度算術論理演算回路と、前記倍精度
算術論理回路の出力を保持する複数のレジスタから構成
される倍精度のレジスタファイルと、前記レジスタファ
イルの１つのレジスタの上位の単精度データ或いは、残
シの下位データの最上位ビットに０をつけて得られる単
精度データを選択して前記内部データバスに出方するワ
ード選択回路と、前記単精度乗算器にデータを供給する
複数ワードの単精度メモリとから構成される。
記内部データバスに接続され、倍精度の乗算結果を出力
する単精度乗算器と、前記内部データバスに入力が接続
され入力される単精度のデータの最上位ビットを拡張し
て倍精度にして出力するシックと、前記単精度乗算器の
出力が、前記シックの出力のいずれかを選択して出力す
る選択回路と、前記選択回路の出力と後述するレジスタ
ファイルの１つのレジスタの出力との間の算術り理演算
を行ないその結果を前記レジスタファイルの１つのレジ
スタに出力する倍精度算術論理演算回路と、前記倍精度
算術論理回路の出力を保持する複数のレジスタから構成
される倍精度のレジスタファイルと、前記レジスタファ
イルの１つのレジスタの上位の単精度データ或いは、残
シの下位データの最上位ビットに０をつけて得られる単
精度データを選択して前記内部データバスに出方するワ
ード選択回路と、前記単精度乗算器にデータを供給する
複数ワードの単精度メモリとから構成される。
（本発明の作用・原理）
第１図は倍精度乗算方式を概念的に示す図である。
倍精度数どうしの乗算を単精度の２の補数乗算器を用い
て行なう場合、第１図（ａ） 、 （ｂｌに示すように
、２ｎ−１ビツトの倍精度数の乗数Ｘをその上位ｎビッ
トをとまた上位ワードＸＭと、下位ｎ −１ビツトをと
ったものの最上位ピッ）ＫＯを付は加えて得られる下位
ワードＸＬに分割し、一方２ｎ−１ビットの倍精度数の
被乗数Ｙをその上位ｎビットをとった上位ワードＹＭと
、下位ｎ−１ビツトをとったものの最上位ビットに０を
付は加えて得られる下位ワードＹＬに分割する。
て行なう場合、第１図（ａ） 、 （ｂｌに示すように
、２ｎ−１ビツトの倍精度数の乗数Ｘをその上位ｎビッ
トをとまた上位ワードＸＭと、下位ｎ −１ビツトをと
ったものの最上位ピッ）ＫＯを付は加えて得られる下位
ワードＸＬに分割し、一方２ｎ−１ビットの倍精度数の
被乗数Ｙをその上位ｎビットをとった上位ワードＹＭと
、下位ｎ−１ビツトをとったものの最上位ビットに０を
付は加えて得られる下位ワードＹＬに分割する。
倍精度乗算結果は符号ピッ）＋２ｎ−２ビツトのデータ
どうしの乗算結果であるがら４ｎ−３ビツトのデータに
なる。
どうしの乗算結果であるがら４ｎ−３ビツトのデータに
なる。
第１図に示すように倍精度乗算結果は、倍精度乗数Ｘの
下位ワードＸＬと倍精度被乗数Ｙの下位ワードＹＬの乗
算結果Ｍ１の符号ビット（常に０）を拡張して４ｎ−３
ビツトにしたもの（第１図（Ｃ））と、倍精度乗数Ｘの
下位ワードＸＬと倍精度乗数Ｙの上位ワードＹＭの乗算
結果Ｍ、をｎ−１ビツトけた上げし０をつめる符号ビッ
トを拡張して４ｎ−３ビツトにしたもの（第１図（ｄ）
）と、倍精度乗数Ｘの上位ワードＸＭと倍精度被乗数Ｙ
の下位ワードＹＬの乗算結果Ｍ、をｎ−１ビツトけた上
げしく０をつめる）、符号ビットを拡張して４ｎ−３ビ
ツトにしたもの（第１図（ｅ））と、倍精度乗数Ｘの上
位ワードＸＭと倍精度被乗数Ｙの上位ワードＹＭの乗算
結果Ｍ４を２１−２ビツトけた上けしく０をつめる）て
４ｎ−３ビツトにしたもの（第１図（ｆ））をすべて加
算することにより得られる（第１図（ｇ））。なお第１
図（ｈ）は、第１図（＆）〜（ｇ）の各部分のビット長
を示している。
下位ワードＸＬと倍精度被乗数Ｙの下位ワードＹＬの乗
算結果Ｍ１の符号ビット（常に０）を拡張して４ｎ−３
ビツトにしたもの（第１図（Ｃ））と、倍精度乗数Ｘの
下位ワードＸＬと倍精度乗数Ｙの上位ワードＹＭの乗算
結果Ｍ、をｎ−１ビツトけた上げし０をつめる符号ビッ
トを拡張して４ｎ−３ビツトにしたもの（第１図（ｄ）
）と、倍精度乗数Ｘの上位ワードＸＭと倍精度被乗数Ｙ
の下位ワードＹＬの乗算結果Ｍ、をｎ−１ビツトけた上
げしく０をつめる）、符号ビットを拡張して４ｎ−３ビ
ツトにしたもの（第１図（ｅ））と、倍精度乗数Ｘの上
位ワードＸＭと倍精度被乗数Ｙの上位ワードＹＭの乗算
結果Ｍ４を２１−２ビツトけた上けしく０をつめる）て
４ｎ−３ビツトにしたもの（第１図（ｆ））をすべて加
算することにより得られる（第１図（ｇ））。なお第１
図（ｈ）は、第１図（＆）〜（ｇ）の各部分のビット長
を示している。
（本発明の実施例）
以下に本発明による倍精度乗算器の一実施例について第
２図を参照して詳細に説明する。
２図を参照して詳細に説明する。
第２図は、内部データバス２１、単精度乗算器２２、シ
フタ２３、選択回路２４、倍精度算術論理演算回路（倍
精度ＡＬＵ）２５、レジスタファイル２６、ワード選択
回路２７、単精度メモリ２８から構成される。
フタ２３、選択回路２４、倍精度算術論理演算回路（倍
精度ＡＬＵ）２５、レジスタファイル２６、ワード選択
回路２７、単精度メモリ２８から構成される。
また、単精度乗算器２２は入力レジスタ２２−１、入力
レジスタ２２−２、乗算回路２２−３、及び出力Ｖジス
１１２２−４から構成される。一方レジスタフアイル２
６はレジスタ２６−１、レジスタ２６−２、レジスタ２
６−３、レジスタ２６−４、レジスタ２６−５の５本の
倍精度レジスタから構成される。内部データバス２１は
単ｆｆ度Ｃ以下ｎビットを単Ｎ友とする）のビット幅を
もつデータバスである。単精度乗算器２２は２つの単精
度入力レジスタである入力レジスタ２２−１と入力レジ
スタ２２−２テータバス２１に接続され倍ｆｌｖ度（２
ｎ−１ビツト）の乗算結果を出力レジスタ２２−４に出
方する２の補数乗算器である。シフタ２３は入力が前記
内部データバス２１に接続され、入力される単精度のデ
ータの最上位ビットｆｎ−１ビット上位方向に拡張して
倍精度（２ｎ−１）ビットにして出力する回路である。
レジスタ２２−２、乗算回路２２−３、及び出力Ｖジス
１１２２−４から構成される。一方レジスタフアイル２
６はレジスタ２６−１、レジスタ２６−２、レジスタ２
６−３、レジスタ２６−４、レジスタ２６−５の５本の
倍精度レジスタから構成される。内部データバス２１は
単ｆｆ度Ｃ以下ｎビットを単Ｎ友とする）のビット幅を
もつデータバスである。単精度乗算器２２は２つの単精
度入力レジスタである入力レジスタ２２−１と入力レジ
スタ２２−２テータバス２１に接続され倍ｆｌｖ度（２
ｎ−１ビツト）の乗算結果を出力レジスタ２２−４に出
方する２の補数乗算器である。シフタ２３は入力が前記
内部データバス２１に接続され、入力される単精度のデ
ータの最上位ビットｆｎ−１ビット上位方向に拡張して
倍精度（２ｎ−１）ビットにして出力する回路である。
選択回路２４は、前記単精度乗算器２２の出力か、前記
シフタ２３の出力のいずれかを選択して出力する２ｎ−
１ビツトのセレクタで実現できる。
シフタ２３の出力のいずれかを選択して出力する２ｎ−
１ビツトのセレクタで実現できる。
倍精度ＡＬＵ ２５は前記選択回路２４の出力を後述す
るレジスタファイル２６の５本の倍精度レジスタの中で
の選択された１本からの出力とを加算して、出力するか
或いは、前記倍精度レジスタからの出力を加算せずに、
前記選択回路２４からの出力をそのまま出力するかのど
ちらかが選択可能な２ ｎ−１ビツトの加算回路である
。
るレジスタファイル２６の５本の倍精度レジスタの中で
の選択された１本からの出力とを加算して、出力するか
或いは、前記倍精度レジスタからの出力を加算せずに、
前記選択回路２４からの出力をそのまま出力するかのど
ちらかが選択可能な２ ｎ−１ビツトの加算回路である
。
レジスタファイル２６は前記倍精度ＡＬＵ２５＋７）出
力を入力して記憶する５本の２ｎ−１ビツトのレジスタ
、レジスタ２６−１、レジスタ２２−２、レジスタ２６
−３、レジスタ２６−４、レジスタ２６−５から構成さ
れる。ワード選択回路２７は、前記レジスタファイル２
６の中から選択された１本の２ｎ−１ビツトのレジスタ
の上位ｎビット、或いは残りの下位ｎ−１ビツトのデー
タの最上位ビットにＯをつけて得られるｎビットの単精
度データを選択して前記内部データバス２１に出力する
ｎビットのマルチプレク妙で実現される。
力を入力して記憶する５本の２ｎ−１ビツトのレジスタ
、レジスタ２６−１、レジスタ２２−２、レジスタ２６
−３、レジスタ２６−４、レジスタ２６−５から構成さ
れる。ワード選択回路２７は、前記レジスタファイル２
６の中から選択された１本の２ｎ−１ビツトのレジスタ
の上位ｎビット、或いは残りの下位ｎ−１ビツトのデー
タの最上位ビットにＯをつけて得られるｎビットの単精
度データを選択して前記内部データバス２１に出力する
ｎビットのマルチプレク妙で実現される。
単精度メモリ２８は前記内部データバス２１に接続され
る複数ワードのｎビットのランダムアクセスメモリーで
構成される。
る複数ワードのｎビットのランダムアクセスメモリーで
構成される。
このプロセッサは１マシンサイクルで以下の機能の並列
実行が可能である。
実行が可能である。
１）単精度乗算器２２において、
２つの入力レジスタ２２−１．２２−２に蓄えられ九２
つの単精度データどうしの乗算を実行し出力の倍精度デ
ータを出力レジスタ２２−４に蓄える。
つの単精度データどうしの乗算を実行し出力の倍精度デ
ータを出力レジスタ２２−４に蓄える。
２）レジスタファイル２６の中から選択された１本の倍
精度レジスタの上位ワード或いは最上位ビットに０を加
えた下位ワードをワード選択回路２７で選択し内部デー
タバス２１に出力するか、或いは単精度メモリ２８の指
定された番地の内容を内部データバス２１に出力する。
精度レジスタの上位ワード或いは最上位ビットに０を加
えた下位ワードをワード選択回路２７で選択し内部デー
タバス２１に出力するか、或いは単精度メモリ２８の指
定された番地の内容を内部データバス２１に出力する。
次に内部データバス２１に人力されたデータをシフタ２
３により倍ｆｆｆデータに変換して選択回路２４に出力
する。
３により倍ｆｆｆデータに変換して選択回路２４に出力
する。
選択回路２４は前記シフタ２３からの入力か、単精度乗
算器２２の出力する乗算結果（１つ前のマシンサイクル
で乗算された結果）のいずれかを選択して倍精度ＡＬＵ
２５に出力する。倍精度ＡＬＵ２５は選択回路２４の出
力をそのまま出力するか或いは、選択回路２４の出力と
レジスタファイル２６の中から選択され九倍精度レジス
タの出力とを加算したものを出力する。前記選択回路２
７の出力はレジスタファイル２６の中から選択された倍
精度レジスタにて記憶される。
算器２２の出力する乗算結果（１つ前のマシンサイクル
で乗算された結果）のいずれかを選択して倍精度ＡＬＵ
２５に出力する。倍精度ＡＬＵ２５は選択回路２４の出
力をそのまま出力するか或いは、選択回路２４の出力と
レジスタファイル２６の中から選択され九倍精度レジス
タの出力とを加算したものを出力する。前記選択回路２
７の出力はレジスタファイル２６の中から選択された倍
精度レジスタにて記憶される。
また内部データバス２１上のデータはシフタ２３に供給
されると同時に単精度乗算器２２の入力レジスタ２２−
１あるいは２２−２、或いは単精度メモリ２８のいずれ
かに供給することも可能である。
されると同時に単精度乗算器２２の入力レジスタ２２−
１あるいは２２−２、或いは単精度メモリ２８のいずれ
かに供給することも可能である。
３）次のマシンサイクルで使用可能な単精度メモリ２８
のアドレス指定をボート２９から指定する。
のアドレス指定をボート２９から指定する。
以上で説明した倍精度乗算に適したフロセッサにおいて
、レジスタファイル２６におけるレジスタ倍精度乗算に
ついて（本発明の詳細な説明した方法に従って説明する
。
、レジスタファイル２６におけるレジスタ倍精度乗算に
ついて（本発明の詳細な説明した方法に従って説明する
。
ますはじめのステップ（マシンサイクル）ではレジスタ
２６−１にたくわ見られた倍精度乗数の下位ワード（最
上位ばットを０としたｎビットデータとする以下同じ）
全ワード選択回路２７で選択して、単精度乗算器２２の
入力レジスタ２２−１に入力する。次のステップではレ
ジスタ２６−２に蓄えられた倍精度被乗数の下位ワード
をワード選択回路２７で選択して、単精度乗算器２２の
人力レジスタ２２−２に入力する。
２６−１にたくわ見られた倍精度乗数の下位ワード（最
上位ばットを０としたｎビットデータとする以下同じ）
全ワード選択回路２７で選択して、単精度乗算器２２の
入力レジスタ２２−１に入力する。次のステップではレ
ジスタ２６−２に蓄えられた倍精度被乗数の下位ワード
をワード選択回路２７で選択して、単精度乗算器２２の
人力レジスタ２２−２に入力する。
第３のステップでは、レジスタ２６−２に蓄えられた倍
精度被乗数の上位ワードをワード選択回路２７で選択し
て単精度乗算器２２の入力レジスタ２２−２に入力する
。同時に倍精度乗数の下位ワードと倍精度被乗数の下位
ワードの乗算結果である単精度乗算器２２の出力を選択
回路２４で選択し、倍精度ＡＬＵ２５で加算をせずにそ
のままレジスタファイル２６のレジスタ２６−３に入力
する。
精度被乗数の上位ワードをワード選択回路２７で選択し
て単精度乗算器２２の入力レジスタ２２−２に入力する
。同時に倍精度乗数の下位ワードと倍精度被乗数の下位
ワードの乗算結果である単精度乗算器２２の出力を選択
回路２４で選択し、倍精度ＡＬＵ２５で加算をせずにそ
のままレジスタファイル２６のレジスタ２６−３に入力
する。
特開昭ＧＯ−２２９１４０（４）
第４のステップでは、レジスタ２６−１に蓄えられた倍
精度乗数の上位ワードをワード選択回路２７で選択して
単精度乗算器２２の入力レジスタ２２−１に人力する。
精度乗数の上位ワードをワード選択回路２７で選択して
単精度乗算器２２の入力レジスタ２２−１に人力する。
同時に倍Ｎ度乗数の下位ワードと倍精度被乗数の上位ワ
ードの乗算結果である単精度乗算器２２の出力を選択回
路２４で選択し、倍精ＫＡ Ｌ Ｕ ２５で加算をせず
にそのままレジスタファづル２６のレジスタ２６−４に
入力する。
ードの乗算結果である単精度乗算器２２の出力を選択回
路２４で選択し、倍精ＫＡ Ｌ Ｕ ２５で加算をせず
にそのままレジスタファづル２６のレジスタ２６−４に
入力する。
第５のステップでは、レジスタ２６−２に蓄えられた倍
精度被乗数の下位ワードをワード選択回路２７で選択し
て単精度乗算器２２の人力レジスタ２２−２に人力する
。同時に倍精度乗数の上位ワードと、倍精度被乗数の上
位ワードの乗算結果である単精度乗算器２２の出力を選
択回路２４で選択し倍精度ＡＬＵ２５で加算をせずにそ
のままレジスタファイル２６の２６−５に入力する。ま
た、次のステップで使用する単精度メモリ２８のアドレ
スをボート２９から指定する。
精度被乗数の下位ワードをワード選択回路２７で選択し
て単精度乗算器２２の人力レジスタ２２−２に人力する
。同時に倍精度乗数の上位ワードと、倍精度被乗数の上
位ワードの乗算結果である単精度乗算器２２の出力を選
択回路２４で選択し倍精度ＡＬＵ２５で加算をせずにそ
のままレジスタファイル２６の２６−５に入力する。ま
た、次のステップで使用する単精度メモリ２８のアドレ
スをボート２９から指定する。
第６のステップでは、レジスタ２６−３に蓄えられた倍
精度乗数の下位ワードと倍精度被乗数の下位ワードの乗
算結果の下位ワードをワード選択回路２７で選択して単
精度メモリ２Ｂに格納する。これは倍精度乗算の乗算結
果の最下位ワードとなっている。
精度乗数の下位ワードと倍精度被乗数の下位ワードの乗
算結果の下位ワードをワード選択回路２７で選択して単
精度メモリ２Ｂに格納する。これは倍精度乗算の乗算結
果の最下位ワードとなっている。
同時に倍精度乗数の上位ワードと倍精度被乗数の下位ワ
ードとの乗算結果である単精度乗算器２２の出力を、選
択回路２４で選択し、倍精度ＡＬＵ２５で加算をせずに
そのままレジスタファイル２６のレジスタ２６−２に入
力する。
ードとの乗算結果である単精度乗算器２２の出力を、選
択回路２４で選択し、倍精度ＡＬＵ２５で加算をせずに
そのままレジスタファイル２６のレジスタ２６−２に入
力する。
第７のステップでは、レジスタ２６−３に蓄えられた倍
精度乗数の下１位ワードと倍精度被乗数の下位ワードの
乗算結果の上位ワードをワード選択回路２７で選択し、
シフタ２３で最上位ビット（単に０）を拡張して倍精度
データに１、これを選択回路２４で選択し、倍精１ＡＬ
Ｕ２５で加算をせずにそのままレジスタファイル２６の
レジスタ２６−１に入力する。
精度乗数の下１位ワードと倍精度被乗数の下位ワードの
乗算結果の上位ワードをワード選択回路２７で選択し、
シフタ２３で最上位ビット（単に０）を拡張して倍精度
データに１、これを選択回路２４で選択し、倍精１ＡＬ
Ｕ２５で加算をせずにそのままレジスタファイル２６の
レジスタ２６−１に入力する。
第８のステップではレジスタ２６−４に蓄えられた倍Ｔ
ｈ［乗数の下位ワードと倍精度被乗数の上位ワードとの
乗算結果の上位ワードをワード選択回路２７で選択し、
シフタ２３で最上位ピッｌ拡張して倍精度テークにし、
これを選択回路２４で選択し、倍精１ＡＬＵ２５ で倍
精度乗数の下位ワード倍精度被乗数の下位ワードの乗算
結果の上位ワードの最上位ピッ）ｌｋ拡張したものが蓄
えられているレジスタ２６−１に倍精１ＡＬＵ２５によ
って加算する。
ｈ［乗数の下位ワードと倍精度被乗数の上位ワードとの
乗算結果の上位ワードをワード選択回路２７で選択し、
シフタ２３で最上位ピッｌ拡張して倍精度テークにし、
これを選択回路２４で選択し、倍精１ＡＬＵ２５ で倍
精度乗数の下位ワード倍精度被乗数の下位ワードの乗算
結果の上位ワードの最上位ピッ）ｌｋ拡張したものが蓄
えられているレジスタ２６−１に倍精１ＡＬＵ２５によ
って加算する。
第９のステップではレジスタ２６−３に蓄えられた倍精
度乗数の上位ワードと倍精度被乗数の下位ワードの乗算
結果の下位ワードをワード選択回路２７で選択し、シフ
タ２３で最上位ピッｌ拡張して倍精度データにし、これ
を選択回路２４で選択し倍精度ＡＬＵ２５で、倍精度乗
数の下位ワードと倍精度被乗数の下位ワードの乗算結果
の上位ワードの最上位ビットを拡張したものと、倍精度
乗数の下位ワードと倍精度被乗数の上位ワードの乗算結
果の下位ワードの最上位ビットを拡張したものの倍精度
加算結果が蓄えられているレジスタ２６−１に倍精度Ａ
ＬＵ２５により加算する。この加算結果をＡと名付ける
。
度乗数の上位ワードと倍精度被乗数の下位ワードの乗算
結果の下位ワードをワード選択回路２７で選択し、シフ
タ２３で最上位ピッｌ拡張して倍精度データにし、これ
を選択回路２４で選択し倍精度ＡＬＵ２５で、倍精度乗
数の下位ワードと倍精度被乗数の下位ワードの乗算結果
の上位ワードの最上位ビットを拡張したものと、倍精度
乗数の下位ワードと倍精度被乗数の上位ワードの乗算結
果の下位ワードの最上位ビットを拡張したものの倍精度
加算結果が蓄えられているレジスタ２６−１に倍精度Ａ
ＬＵ２５により加算する。この加算結果をＡと名付ける
。
第１０のステップではレジスタ２６−１に蓄えられてい
るＡの上位ワードをワード選択回路２７で選択し、シフ
タで最上位ピッ）１−拡張して倍精度データにし、これ
を選択回路２４で選択し、倍精度ＡＬＵ２５で倍精度乗
数の上位ワードと倍精度被乗数の上位ワードの乗算結果
が蓄えられているレジスタ２６−５に倍精度ＡＬＵ２５
により加算する。
るＡの上位ワードをワード選択回路２７で選択し、シフ
タで最上位ピッ）１−拡張して倍精度データにし、これ
を選択回路２４で選択し、倍精度ＡＬＵ２５で倍精度乗
数の上位ワードと倍精度被乗数の上位ワードの乗算結果
が蓄えられているレジスタ２６−５に倍精度ＡＬＵ２５
により加算する。
第】】のステップではレジスタ２６−４に蓄えられてい
る倍精度乗数の下位ワードと倍精度被乗数の上位ワード
の乗算結果の上位ワードをワード選択回路２７で選択し
、シフタ２３で最上位ビットを拡張して倍精度データに
し、これを選択回路２４で選択し、倍精度乗数の上位ワ
ードと倍１１ｉ１度被乗数の上位ワードとの乗算結果と
Ａの上位ワードの最上位ビットを拡張したものの倍精度
加算結果が蓄えられているレジスタ２６−５と倍精１Ａ
ＬＵ２５により加算する。
る倍精度乗数の下位ワードと倍精度被乗数の上位ワード
の乗算結果の上位ワードをワード選択回路２７で選択し
、シフタ２３で最上位ビットを拡張して倍精度データに
し、これを選択回路２４で選択し、倍精度乗数の上位ワ
ードと倍１１ｉ１度被乗数の上位ワードとの乗算結果と
Ａの上位ワードの最上位ビットを拡張したものの倍精度
加算結果が蓄えられているレジスタ２６−５と倍精１Ａ
ＬＵ２５により加算する。
第１２のステップでは、レジスタ２６−２に蓄えられて
いる倍精度乗数の上位ワードと倍精度データの下位ワー
ドの乗算結果の上位ワードをワード選択回路２７で選択
し、シフタ２３で最上位ビットを拡張して倍精度データ
にし、これを選択回路２４で選択し、倍精度乗数の上位
ワードと倍精度被乗数の上位ワードとの乗算結果とＡの
上位ワードの最上位ビットを拡張したものと倍精度乗数
の下位ワードと倍ｙｎ＃度被乗数の上位ワードの乗算結
果とをすべて倍精度加算した結果が蓄えられているレジ
スタ２６−５と倍精度ＡＬＵ２５により加算する。
いる倍精度乗数の上位ワードと倍精度データの下位ワー
ドの乗算結果の上位ワードをワード選択回路２７で選択
し、シフタ２３で最上位ビットを拡張して倍精度データ
にし、これを選択回路２４で選択し、倍精度乗数の上位
ワードと倍精度被乗数の上位ワードとの乗算結果とＡの
上位ワードの最上位ビットを拡張したものと倍精度乗数
の下位ワードと倍ｙｎ＃度被乗数の上位ワードの乗算結
果とをすべて倍精度加算した結果が蓄えられているレジ
スタ２６−５と倍精度ＡＬＵ２５により加算する。
また、次のステップで使用する単精度メモリ２８のアド
レスをポート２９から指定する。
レスをポート２９から指定する。
第１３のステップはＡが蓄えられているレジスタ２６−
１の下位ワードをワード選択回路２７で選択して単精度
メモリ２８に格納するこれは倍精度乗算の乗算結果の下
から２番目の単精度ワードとなる。（但しここで、１ワ
ツトはｎ−１ビツト）また第１２ステツプを得られたレ
ジスタ２６−５の結果が倍精度乗算の乗算結果の上位２
０ ワードとなっている。
１の下位ワードをワード選択回路２７で選択して単精度
メモリ２８に格納するこれは倍精度乗算の乗算結果の下
から２番目の単精度ワードとなる。（但しここで、１ワ
ツトはｎ−１ビツト）また第１２ステツプを得られたレ
ジスタ２６−５の結果が倍精度乗算の乗算結果の上位２
０ ワードとなっている。
（本発明の効果）
以上に示したように本発明ＶＣよるプロセッサを用いる
ことにより倍精度乗算を、高速に行うことができる。
ことにより倍精度乗算を、高速に行うことができる。
また容易に考えられるようにワード選択回路に倍精度レ
ジスタを含ませ、内部データバスからはワード選択回路
と同じ形式の上位ワードと下位ワードが別々にアクセス
できるようにしてワード選択回路内の倍精度データを汎
用に扱った構成も本発明の範囲である。
ジスタを含ませ、内部データバスからはワード選択回路
と同じ形式の上位ワードと下位ワードが別々にアクセス
できるようにしてワード選択回路内の倍精度データを汎
用に扱った構成も本発明の範囲である。
第１図は本発明における倍精度乗算方式を説明するため
の図、 第２図は本発明の倍精度乗算器の構成を示す。 ブロック図ダである。 ＄２図において ２１・・・・・・内部データバス、２２・・・・・・単
精度乗算器、２３・・・シフタ、２４・・・・・・選択
回路、２５・・・・・・倍精度算術論理演算回路、２６
・・・・レジスタファイル、２７・・・・・・ワード選
択回路、２８・・・・・・単精度メモリ、である。 第１図 （リ Ｙ［［ゴ＝コ＝工［コ （−ｆ） Ｓ ｓｔ ｏ・・自・・・・Ｏ（幻 ５ （ｈ） 箭と１９ト ？？−１ｋ−”−ｙ ） １４−１ ｈ”
−Ｉ） ｎ−１ｋ−”ｌト第２図 手続補正書（自発） １、事件の表示 昭和５９年 特許 願第８４５７８号
２、発明の名称 倍精度乗算器 ３、補正をする者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 ゝｒ ４ｊ −、ノ ５、補正の対象 （１）明細書の発明の詳細な説明の欄 （２）明細書の図面の簡単な説明の欄 ″（３） 図面 ６、補正の内容 （１） 明細書！ｓ３頁第４行目「プロセッサでは」と
あるのを、以下の如く補ｉする。 「プロセッサとしては、例えば２の補数単精度乗算器の
入力がデータバスに接続され２の補数単精度乗算器の出
力が加減算器に接続されたシグナルプロセッサが知られ
ている。このシグナルプロセッサについては、西谷他に
よりアイ・イー・イー・イー ジャーナル オブ ンリ
ッド ステートｔ−’ｌ−ッッ（１ＥＥＥ Ｊｏｕｒｎ
ａｌ ｏｆ Ｓｏｌ １ｄ−８ｔａｔｅＣ７ｒｃｕｉ
ｔｓ ） 、５Ｃ−ｉ５巻、 ＮＱ４． Ｍ３７２頁よ
り３７６頁に発表された論文「ア シングル チップデ
ィジタル シグナル プロセッサ フォーテレコミュニ
クーシ、ン アプリケージ、ンズ（ＡＳｉｎｇｌｅ Ｃ
ｈｉｐ Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃ−ｅ
ｓｓｏｒ ｆｏｒ Ｔｅｌｅｃｏｍｎｕｎｉｃａｔｉｏ
ｎ Ａｐｐｌｉｃａｔｉ−ｏｎ＠） ＪＫ記載されたシ
グナル プロセッサにおいては、」 （２） 明細書ｊ１３ｊｆ＃１９行ＩＫｒ或いｕＪ０！
（７）を以下の如く補正する。 ［或いは、たとえば２の補数単精度乗算器の入力がデー
タバスに接続され、２の補数単精度乗算器の出力が倍精
度加減算器に接続されたシグナルプロセッサも知られて
いる。このシグナルプロセッサについては、ケー・マグ
ドナウ（Ｋ、ＭｃＤｏｎｏ −ｕｇｈ）他により、エレ
クトｏニクｘ （Ｅｌｅｃｔｒｏ −ｎｉｃり誌、１９
８２年２月冴日号に発表された論文「マイクロ コンピ
ュータ クイズ ３２ピツドアリスメチイツク ダズハ
イ ７リシイジ、ンナンバー クランチング（Ｍｉｃｒ
ｏｃｏｍｐｕｔｅｒｗｉｔｈ ３２− ｂｊｔ ａｒｉ
ｔｈｍｅｔｉｃ ｄｏｅｓ ｈｉｇｈ −Ｐｒｅｃｉｓ
ｉｏｎ ｎｕｍｂｅｒ ｃｒｕｎｃｈｎｇ） Ｊに記載
されている。このシグナルプロセッサでは」（３） 明
細書第７頁１ｓ２０行目に「乗算器である。」とあるの
を、以下の如く補正する。 「乗算器である。この例としては例えば米国特許番号３
８６６０３０「ツース コンブリメント パラレル ア
レイ マルチプライヤ（’ｐｗｏｓ ｃｏｍｐｌｅｍ−
ｅｎｔ ｐａｒａｌｌｅｌ ａｒｒａｙ Ｍｕｌｔｉｐ
ｌｉｅｒ） Ｊなどがある。」 （４）明細書部９頁ｌｓ５行目「実現される。」の直後
に以下の記載を追加する。 ［ワード選択回路２７の構成をｓ３図に示す。集線部４
１は入力された２ ｎ −１ビツトの信号から上位ｎビ
ットの信号をと９出すものであり、集線部４２は入力さ
れた２ ｎ −１ビツトの信号の下位ｎ−１ビツトの上
位側に０信号を付加して得られるｎピットの信号をとり
出すものである。マルチプレクサ招は前記集線部４１の
出力、或いは、集線部４２の出力のいずれかを選択して
出力するものである。」（５）明細書１ｓ１１頁１ｍ３
行目「説明する。」の直後に以下の記載を追加する。 「演算手順は１３のステップからな！り７１１４図（ａ
）・（ｂ）に示す手順で実行される。 以下に各ステップでの動作について述べる。」（６）
明細書＄１１頁第４行目に「マシンサイクル」とあるの
を「マシンサイクル、第４図中８２Ｊと補正する。 （７） 明細書Ｊｉｌｌｊｆ第９行目に「ステップ」と
あるのを、「ステップ（第４図中８２）」と補正する。 （８）明細書率１３頁第加行目に「上位ワードを」とあ
るのを、「下位ワードを」と補正する。 （９）明細書＃！１７頁第１５行目に「図である」とあ
るのを、「図、＃Ｉ３図はワード選択回路の構成例を示
す図、ｌｓ４図は１本発明に関わる倍精度乗算の手順を
説明するための図である。 四 本願添付図面として、別紙の＄３１１及び第４図を
追加する。 冶Ｊ図 第 ４（１）図 第４（ｂ）図 ５／Ｊ
の図、 第２図は本発明の倍精度乗算器の構成を示す。 ブロック図ダである。 ＄２図において ２１・・・・・・内部データバス、２２・・・・・・単
精度乗算器、２３・・・シフタ、２４・・・・・・選択
回路、２５・・・・・・倍精度算術論理演算回路、２６
・・・・レジスタファイル、２７・・・・・・ワード選
択回路、２８・・・・・・単精度メモリ、である。 第１図 （リ Ｙ［［ゴ＝コ＝工［コ （−ｆ） Ｓ ｓｔ ｏ・・自・・・・Ｏ（幻 ５ （ｈ） 箭と１９ト ？？−１ｋ−”−ｙ ） １４−１ ｈ”
−Ｉ） ｎ−１ｋ−”ｌト第２図 手続補正書（自発） １、事件の表示 昭和５９年 特許 願第８４５７８号
２、発明の名称 倍精度乗算器 ３、補正をする者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 ゝｒ ４ｊ −、ノ ５、補正の対象 （１）明細書の発明の詳細な説明の欄 （２）明細書の図面の簡単な説明の欄 ″（３） 図面 ６、補正の内容 （１） 明細書！ｓ３頁第４行目「プロセッサでは」と
あるのを、以下の如く補ｉする。 「プロセッサとしては、例えば２の補数単精度乗算器の
入力がデータバスに接続され２の補数単精度乗算器の出
力が加減算器に接続されたシグナルプロセッサが知られ
ている。このシグナルプロセッサについては、西谷他に
よりアイ・イー・イー・イー ジャーナル オブ ンリ
ッド ステートｔ−’ｌ−ッッ（１ＥＥＥ Ｊｏｕｒｎ
ａｌ ｏｆ Ｓｏｌ １ｄ−８ｔａｔｅＣ７ｒｃｕｉ
ｔｓ ） 、５Ｃ−ｉ５巻、 ＮＱ４． Ｍ３７２頁よ
り３７６頁に発表された論文「ア シングル チップデ
ィジタル シグナル プロセッサ フォーテレコミュニ
クーシ、ン アプリケージ、ンズ（ＡＳｉｎｇｌｅ Ｃ
ｈｉｐ Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃ−ｅ
ｓｓｏｒ ｆｏｒ Ｔｅｌｅｃｏｍｎｕｎｉｃａｔｉｏ
ｎ Ａｐｐｌｉｃａｔｉ−ｏｎ＠） ＪＫ記載されたシ
グナル プロセッサにおいては、」 （２） 明細書ｊ１３ｊｆ＃１９行ＩＫｒ或いｕＪ０！
（７）を以下の如く補正する。 ［或いは、たとえば２の補数単精度乗算器の入力がデー
タバスに接続され、２の補数単精度乗算器の出力が倍精
度加減算器に接続されたシグナルプロセッサも知られて
いる。このシグナルプロセッサについては、ケー・マグ
ドナウ（Ｋ、ＭｃＤｏｎｏ −ｕｇｈ）他により、エレ
クトｏニクｘ （Ｅｌｅｃｔｒｏ −ｎｉｃり誌、１９
８２年２月冴日号に発表された論文「マイクロ コンピ
ュータ クイズ ３２ピツドアリスメチイツク ダズハ
イ ７リシイジ、ンナンバー クランチング（Ｍｉｃｒ
ｏｃｏｍｐｕｔｅｒｗｉｔｈ ３２− ｂｊｔ ａｒｉ
ｔｈｍｅｔｉｃ ｄｏｅｓ ｈｉｇｈ −Ｐｒｅｃｉｓ
ｉｏｎ ｎｕｍｂｅｒ ｃｒｕｎｃｈｎｇ） Ｊに記載
されている。このシグナルプロセッサでは」（３） 明
細書第７頁１ｓ２０行目に「乗算器である。」とあるの
を、以下の如く補正する。 「乗算器である。この例としては例えば米国特許番号３
８６６０３０「ツース コンブリメント パラレル ア
レイ マルチプライヤ（’ｐｗｏｓ ｃｏｍｐｌｅｍ−
ｅｎｔ ｐａｒａｌｌｅｌ ａｒｒａｙ Ｍｕｌｔｉｐ
ｌｉｅｒ） Ｊなどがある。」 （４）明細書部９頁ｌｓ５行目「実現される。」の直後
に以下の記載を追加する。 ［ワード選択回路２７の構成をｓ３図に示す。集線部４
１は入力された２ ｎ −１ビツトの信号から上位ｎビ
ットの信号をと９出すものであり、集線部４２は入力さ
れた２ ｎ −１ビツトの信号の下位ｎ−１ビツトの上
位側に０信号を付加して得られるｎピットの信号をとり
出すものである。マルチプレクサ招は前記集線部４１の
出力、或いは、集線部４２の出力のいずれかを選択して
出力するものである。」（５）明細書１ｓ１１頁１ｍ３
行目「説明する。」の直後に以下の記載を追加する。 「演算手順は１３のステップからな！り７１１４図（ａ
）・（ｂ）に示す手順で実行される。 以下に各ステップでの動作について述べる。」（６）
明細書＄１１頁第４行目に「マシンサイクル」とあるの
を「マシンサイクル、第４図中８２Ｊと補正する。 （７） 明細書Ｊｉｌｌｊｆ第９行目に「ステップ」と
あるのを、「ステップ（第４図中８２）」と補正する。 （８）明細書率１３頁第加行目に「上位ワードを」とあ
るのを、「下位ワードを」と補正する。 （９）明細書＃！１７頁第１５行目に「図である」とあ
るのを、「図、＃Ｉ３図はワード選択回路の構成例を示
す図、ｌｓ４図は１本発明に関わる倍精度乗算の手順を
説明するための図である。 四 本願添付図面として、別紙の＄３１１及び第４図を
追加する。 冶Ｊ図 第 ４（１）図 第４（ｂ）図 ５／Ｊ
Claims (1)
- 定められた有限語長を単精度として扱う２の補数乗算器
を有するプロセッサにおいて、単精度の内部データバス
と前記内部データバスに２つの大変のデータの最上位ピ
ットを拡張して倍精度にして出力するシフタと、前記単
精度乗算器の出力か、前記シックの出力のいずれかを選
択して出力する選択回路と、前記選択回路の出力と後述
するレジスタファイルの１つのレジスタの出力との間の
算術論理演算を行ないその結果を前記レジスタファイル
の１つのレジスタに出力する倍精度算術論理演算回路と
、前記倍精度算術論理演算回路の出力を保持する複数の
レジスタから構成される倍精度のレジスタファイルと、
前記レジスタファイルの中の１つのレジスタの上位の単
精度データ或いは、残りの下位データの最上位ピットに
０をつけて得られる単精度データを選択して前記内部デ
ータバスに出力するワード選択回路と、前記単精度乗算
器にデータを供給する複数ワードの単精度メモリとから
少くとも構成されることを特徴とする倍精度乗算器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59084578A JPH061438B2 (ja) | 1984-04-26 | 1984-04-26 | 倍精度乗算器 |
| US06/727,020 US4722068A (en) | 1984-04-26 | 1985-04-25 | Double precision multiplier |
| EP85302908A EP0161089B1 (en) | 1984-04-26 | 1985-04-25 | Double precision multiplier |
| DE8585302908T DE3585928D1 (de) | 1984-04-26 | 1985-04-25 | Multiplizierer mit doppelter genauigkeit. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59084578A JPH061438B2 (ja) | 1984-04-26 | 1984-04-26 | 倍精度乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60229140A true JPS60229140A (ja) | 1985-11-14 |
| JPH061438B2 JPH061438B2 (ja) | 1994-01-05 |
Family
ID=13834554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59084578A Expired - Lifetime JPH061438B2 (ja) | 1984-04-26 | 1984-04-26 | 倍精度乗算器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4722068A (ja) |
| EP (1) | EP0161089B1 (ja) |
| JP (1) | JPH061438B2 (ja) |
| DE (1) | DE3585928D1 (ja) |
Cited By (4)
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| JPH02212927A (ja) * | 1989-02-14 | 1990-08-24 | Fujitsu Ltd | ２進整数乗算処理方法 |
| JP2008544344A (ja) * | 2005-05-09 | 2008-12-04 | サンディスク アイエル リミテッド | 大数乗算方法およびデバイス |
| WO2023100372A1 (ja) * | 2021-12-03 | 2023-06-08 | 日本電信電話株式会社 | データ処理装置、データ処理方法、及びデータ処理プログラム |
Families Citing this family (27)
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| JPS62256129A (ja) * | 1986-04-30 | 1987-11-07 | Sony Corp | 演算処理装置 |
| GB8808569D0 (en) * | 1988-04-12 | 1988-05-11 | Texas Instruments Ltd | Improvements in/relating to digital signal processors |
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1985
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Also Published As
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| EP0161089B1 (en) | 1992-04-29 |
| DE3585928D1 (de) | 1992-06-04 |
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