JP2009507413A - 全加算器モジュールおよび該全加算器モジュールを用いる乗算器デバイス - Google Patents
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Abstract
全加算器モジュール(30)は、複数の入力および出力端子と、和発生ユニットと、桁上げ発生ユニットとを具える全加算器を具える。桁上げ発生ユニットは、前記複数の入力端子の一つに供給される制御信号に応答して、当該桁上げ発生ユニットへの桁上げ入力ビットを選択的に反転するプログラマブルインバータを具える。この全加算器モジュール(30)は、符号付き乗算をサポートする面積効率の良い論理ブロックを提供し、この論理ブロックはそのプログラマブル性を維持し、目的とする他のすべての演算を実行することができる。
Description
本発明は、集積回路用の符号付き乗算演算、特にフィールドプログラマブルゲートアレイ(FPGA)のようなプログラマブルハードウェア用の全加算器ベースのアレイ乗算器に関する
乗算は信号処理における最も一般的な演算である。高速で面積効率のよい乗算器の設計が多くの研究の話題になってきた。特定用途向け集積回路(ASIC)用の極めてコンパクトで高速の乗算器が既に存在し、これらの乗算器は符号付きまたは符号なしの数を処理できる。
しかし、フィールドプログラマブルゲートアレイ(FPGA)のような既存のプログラマブルハードウェアソューションで効率よく乗算を実行する挑戦が残されている。特に、周知の乗算アルゴリズムがFPGA上に存在するプログラマブル論理ブロック上にマッピングされる際に、nビットの乗算を達成するために多数の論理ブロックが必要とされる。これは、FPGA内の論理ブロックは任意のランダム関数を実行できるように汎用に設計され、乗算を達成するために最適なように設計されていないためである。
直接的な2の補数乗算(または符号付き乗算)をFPGAで実行可能とする別の挑戦がある。従来、符号付き乗算はブースの乗算技術を用いて実行されている(例えば、非特許文献1参照)。この技術は、特定用途向けハードウェアがこの目的のために合成されているとき、極めて効率よく働く。しかし、ハードウェアがブースの乗算を直接実行しない場合、および、汎用プログラマブルブロック(FPGA内等)がブースの乗算に使用される場合には、実行する必要がある多くの条件テスト、分岐および演算シフトのために面積オーバヘッドが増大することが良く知られている。
ブース著、「A signed Binary Multiplication Technique」、季刊誌「Mechanics and Applied Mathematics」、Vol. IV、part 2、1951年
ブース著、「A signed Binary Multiplication Technique」、季刊誌「Mechanics and Applied Mathematics」、Vol. IV、part 2、1951年
再構成可能なデバイスでは、符号付き乗算を実行する従来の方法は、最初に符号付き数を符号なし数に変換し、符号なし乗算を、例えばアレイ乗算により実行し、次にその結果を適切な符号付き表現(2の補数)に再変換するものである。この方法は部分的に再使用可能性を提供するが、変換および再変換ステップを実行するために追加の論理ブロックを必要とし、従ってその実現のために面積と速度の不利益を生じる。
アレイ乗算器はFPGAに最も適している。それは、これらの乗算器は乗算をアレイ方式で一連の加算により達成するためである。FPGA内の殆どの論理ブロックはすでに加算をサポートしているため、アレイ乗算の実現は極めて簡単である。
2つの普通タイプのアレイ乗算器が、キャリーリプルアレイ乗算器として(例えば非特許文献2)およびペザリスのキャリーセーブアレイ乗算器(非特許文献3参照)として知られている。
「Computer Arithmetic: Principles, Architecture, and Design」、K. Hwang, John Wiley and Sons、ニューヨーク、1979年 J. Stohman & E. Brake、「A Universal Pezaris Array Multiplier Generator for SRAM-Based FPGAs」、IEEE International Conference on Computer Design, 1987, PP, 489-495
「Computer Arithmetic: Principles, Architecture, and Design」、K. Hwang, John Wiley and Sons、ニューヨーク、1979年 J. Stohman & E. Brake、「A Universal Pezaris Array Multiplier Generator for SRAM-Based FPGAs」、IEEE International Conference on Computer Design, 1987, PP, 489-495
一般的な乗算方法のアレイ乗算器は2つのユニットからなり、第1のユニットは部分積(加数)を実行し、第2のユニットは加数の加算を実行する。リプルキャリー乗算器では、キャリー信号は水平に進むが、キャリーセーブ乗算器ではキャリー信号は対角方向に進む。一般に、ペザリスのキャリーセーブ乗算器がその規則正しいルーチンパターンおよび速度のために好まれ、それはキャリーセーブ加算器が本質的にキャリーリプル加算器より高速であるためである。
2の歩数演算を直接実行するために、ペザリスのキャリーサーブ乗算器の加算ユニットは4つの異なる全加算器タイプ(後に詳述する)に基づいている。
実際上、ペザリスアレイ乗算器の実現はFPGAの論理ブロック構造を符号付き乗算をより良好にサポートするように変化させる必要はなく、ペザリスアレイ乗算器を既存のFPGAにマッピングする必要があり、この場合も同様に面積および速度の不利を伴う。
多くの市販のFPGAは、それらのチップ内にワイドな乗算(例えば18ビット×18ビット、符号付きおよび符号なし乗算)を実行する専用のハードマクロを設けることによって、この問題を解決しようとしている。これらのハードマクロは、他の種類の演算を実行するために使用できず、アレイ内の限定された数の固定の位置で使用できるのみである。従って、FPGAの論理ブロック構造内に、符号付き(および符号なし)乗算だけでなく加算および減算も実行するために使用できる面積効率の良いハードウェアを実現すことが望ましい。
本発明の一つの態様によれば、全加算器モジュールが提供され、該全加算器モジュールは、複数の入力および出力端子と、和発生ユニットと、キャリー発生ユニットとを具える全加算器を具え、前記キャリー発生ユニットが、前記入力端子の一つに供給される制御信号に応答して、キャリー発生ユニットへのキャリーインを選択的に反転するように構成されたプログラマブルインバータを具える。
従って、符号付き乗算をサポートする面積効率の良い論理ブロックが提供される。この論理ブロックはそのプログラマブル性を維持し、他のすべての演算を実行することができる。
必要とされるハードウェア拡張は最少であるため、本発明によれば直接的な符号付き乗算をアレイ乗算器で一層効率よく実行することができる。
本発明によれば、2の補数をそれらの符号なし等価数に変換し、符号なし領域で乗算し、2の補数表現に再変換する必要をなくすことによって、論理ブロックユニットを35%まで低減することができる。
本発明は、符号付き乗算をアレイ乗算器の形態で実現するために適用できる。本発明は、特に符号付き乗算をFPGA論理ブロックまたはシストリックアレイで実行するのに適している。
従って、本発明は、アレイ乗算器内における複数の本発明全加算器モジュールの使用にも関する。
複数の全加算器モジュールは、ペザリスキャリーセーブアレイ乗算器として相互接続されたアレイに構成し、各全加算器モジュールにより実行される加算のタイプが各全加算器モジュールに供給される制御信号に応答して選択されるように構成することができる。また、これらの全加算器モジュールは、スキャリーリプルアレイ乗算器として相互接続されたアレイに構成し、各全加算器モジュールにより実行される加算のタイプが各全加算器モジュールに供給される制御信号に応答して選択されるように構成することができる。
例証として、図面を参照しながら本発明の実施例を以下に説明する。
本発明を本発明の種々の実施例についてさらに詳細に説明する。本発明は種々の形態に実施できるが、好適実施例のみを図示し説明する。これらの実施例は発明の詳細な説明が完全となるように与えられ、本発明の範囲を当業者に伝えるのに十分であろう。全図を通して同一の素子は同一の符号で示されている。
慣例の全加算器は既知であり、3つのブール入力、X,Yおよび桁上げ入力(Z)から和出力(S)および桁上げ出力(C)を発生する。また、慣例の全加算器ではどの入力も出力も反転されない。慣例の全加算器の和出力および桁上げ出力は式1(Eqs.1)として書き表せる。
慣例のキャリーリプルアレイ乗算器およびペザリスのキャリーサーブアレイ乗算器は全加算器のアレイを具え、これらの全加算器は4つのタイプの加算、タイプ0、タイプ1、タイプ2およびタイプ3の一つを実行する。図1には、慣例のアレイ乗算器に使用されている4つのタイプの全加算器が示されている。
タイプ0全加算器は、3つのブール入力、X,Yおよび桁上げ入力(Z)から和出力(S)および桁上げ出力(C)を発生する。どの入力も出力も反転されない。従って、タイプ0全加算器は慣例の全加算器と等価である。
タイプ1全加算器も、3つのブール入力、X,YおよびZ(桁上げ入力)から和出力(S)および桁上げ出力(C)を発生する。しかし、Z(桁上げ入力)と和出力(S)が反転される。
タイプ2全加算器は、3つのブール入力、X,YおよびZ(桁上げ入力)から和出力(S)および桁上げ出力(C)を発生し、XおよびY入力と桁上げ出力(C)が反転される。
タイプ3全加算器は、3つのブール入力、X,YおよびZ(桁上げ入力)から和出力(S)および桁上げ出力(C)を発生し、すべての入力および出力が反転される。
上記の方程式から、タイプ1およびタイプ2全加算器の桁上げ出力(C)は慣例の全加算器の桁上げ出力(C)と相違することが観察される。
図2aには、慣例の全加算器の慣例の桁上げ発生ユニット(CGU)20の概略図が示されている。CGU20は、第1のブール入力(Y)および第2のブール入力(Z)にそれぞれ接続された第1および第2の信号入力端子を有する2:1マルチプレクサ22を具える。マルチプレクサ22の選択端子は式
で表される信号に接続される。マルチプレクサ22は、マルチプレクサ22の選択端子の電位がハイ(1)レベルのとき、第2のブール入力(Z)を選択し、マルチプレクサ22の選択端子の電位がロウレベル(0)のとき、第1のブール入力(Y)を選択する。マルチプレクサ22で選択された信号は桁上げ信号(C)として出力される。
で表される信号に接続される。マルチプレクサ22は、マルチプレクサ22の選択端子の電位がハイ(1)レベルのとき、第2のブール入力(Z)を選択し、マルチプレクサ22の選択端子の電位がロウレベル(0)のとき、第1のブール入力(Y)を選択する。マルチプレクサ22で選択された信号は桁上げ信号(C)として出力される。
慣例のCGU20は式1および2に記載された桁上げ信号を発生するので、タイプ0およびタイプ3の全加算器内に実現できる。しかし、発明者は、慣例のCGUは第2のブール入力(Z)を反転することによってタイプ1およびタイプ2の全加算器の桁上げ信号(C)を発生させるためにも使用できることを認識した。
図2bには、本発明の一実施例によるCGU24の概略図が示されている。CGU4は2入力XOR論理ゲート26と2:1マルチプレクサ28とを具える。
2入力XOR論理ゲート26は、一つの入力がブール入力(Z)に接続され、他の入力が制御信号(Ctrl)に接続される。XOR論理ゲート26は、制御信号(Ctrl)の電位がハイレベル(1)のときにブール入力(Z)のコンプリメントを出力することによって、プログラマブルインバータとして作用する。
また、プログラマブルインバータは、このように適切に構成された任意の構成要素、例えば入力として関数およびそのコンプリメントを有し選択信号によりそれらの入力の何れか一つを選択するようにプログラムできるマルチプレクサで実現することができる。
マルチプレクサ28は第2のブール入力(Y)および2入力XOR論理ゲート26の出力にそれぞれ接続された第1および第2の信号端子を有する。マルチプレクサ28の選択端子は式
で表わされる信号に接続される。マルチプレクサ28は、マルチプレクサ22の選択端子の電位がハイ(1)レベルのとき、2入力XOR論理ゲート26の出力を選択し、マルチプレクサ22の選択端子の電位がロウレベル(0)のとき、第2のブール入力(Y)を選択する。マルチプレクサ22で選択された信号は桁上げ信号(C)として出力される。
で表わされる信号に接続される。マルチプレクサ28は、マルチプレクサ22の選択端子の電位がハイ(1)レベルのとき、2入力XOR論理ゲート26の出力を選択し、マルチプレクサ22の選択端子の電位がロウレベル(0)のとき、第2のブール入力(Y)を選択する。マルチプレクサ22で選択された信号は桁上げ信号(C)として出力される。
制御信号(Ctrl)がロウレベル(0)になるように構成されると、2入力XOR論理ゲート26はブール信号(Z)をマルチプレクサ28の第2の信号端子に直接供給する。従って、上で詳述したように、マルチプレクサ28は式1および2で表される桁上げ信号(C)を発生する。
制御信号(Ctrl)が高レベル(1)になるように構成されると、2入力XOR論理ゲート26はプログラマブルインバータとして作用し、ブール信号(Z)のコンプリメントをマルチプレクサ28の第2の信号端子に出力する。従って、マルチプレクサ28は式3で表される桁上げ信号(C)を発生する。
従って、CGU24は、制御信号(Ctrl)がタイプ1およびタイプ2加算に対してハイ(1)になり、タイプ0およびタイプ3加算に対してロウ(0)になるように構成されると、4つのタイプの全加算器(タイプ0、タイプ1、タイプ2、タイプ3)の桁上げ信号(C)を発生するために使用できる。
図3には、本発明による全加算器モジュール30の概略図が示されている。全加算器30は第1〜第4の入力端子32,34,36,38、第1および第2の出力端子40,42、和発生ユニット(SGU)44およびCGU24を具える。
SGU44は慣例の全加算器に使用されている慣例のSUGである。SUG44は第1および第2の2入力XOR論理ゲート46,48を具える。第1のXORゲート46は一方の入力が第1の入力端子32に接続され、他方の入力が第2の入力端子34に接続される。第2のXORゲート48は一方の入力が第1のXORゲートの出力に接続され、他方の入力が第3の入力端子36に接続される。第2のXORゲート48の出力は第1の出力端子40に接続される。従って、SGU44は式1で表される和(S)を発生し、これを第1の出力端子40に出力する。
CGU24は上述した通りである。XORゲート26は、一方の入力が第3の入力端子36に接続され、他方の入力が第4の入力端子38に接続される。マルチプレクサ28は、第2のブール入力端子34および2入力XOR論理ゲート26の出力にそれぞれ接続された第1および第2の信号端子を有する。マルチプレクサ28の選択端子は式
で表される信号に接続される。即ち、マルチプレクサ28の選択端子はSGU44の第1のXORゲート46の出力に接続される。マルチプレクサ28で選択された信号は第2の出力端子42に出力される。従って、CGU24により発生される桁上げ信号(C)は式4(Eqs.4)として書き表せる。
で表される信号に接続される。即ち、マルチプレクサ28の選択端子はSGU44の第1のXORゲート46の出力に接続される。マルチプレクサ28で選択された信号は第2の出力端子42に出力される。従って、CGU24により発生される桁上げ信号(C)は式4(Eqs.4)として書き表せる。
従って、上述したように、CGU24は、制御信号(Ctrl)がタイプ1およびタイプ2の加算に対してハイ(1)になり、タイプ0およびタイプ3の加算に対してロウ(0)になるように構成されると、4つのタイプの全加算器(タイプ0、タイプ1、タイプ2、タイプ3)の桁上げ信号(C)を発生するために使用できる。
従って、全加算器30は、4つのタイプの加算(タイプ0、タイプ1、タイプ2、タイプ3)の任意の加算に使用でき、加算のタイプは第4の入力端子に供給される制御信号(Ctrl)に従って選択される。
図4は、本発明によるアレイ乗算器の概略図であり、全体が400で示されている。SRAMベースのFPGAの論理ブロック内部に使用できるアレイ乗算器400は、本発明による複数の改良型全加算器を入力データからの積項を計算するように構成された相互接続アレイの形態に具える。2つの5ビットの2の補数、A=a4a3a2a1a0およびB=b4b3b2b1b0(ここでa4およびb4が負の重みである)、は式5(Eqs.5)で表される値を有する。
それらの積P=P9P8P7P6P5P4P3P2P1P0は、ペザリスキャリーセーブアレイ乗算器として構成された全加算器モジュールの相互接続アレイであるアレイ乗算器400を用いて計算することができる。
各全加算器は、上述したように、4つのタイプの加算(タイプ0、タイプ1、タイプ2、タイプ3)の任意の加算を実行でき、加算のタイプは第4の入力端子に供給される制御信号(Ctrl)に従って選択されるように、改良型CGU24と制御信号(Ctrl)を有する。
全加算器モジュール410に供給される制御信号の電位は、全加算器モジュール410がタイプ0全加算器として作用するようにロウ(0)に構成される。
全加算器モジュール420に供給される制御信号の電位は、全加算器モジュール420がタイプ1全加算器として作用するようにハイ(1)に構成される。
全加算器モジュール430に供給される制御信号の電位は、全加算器モジュール430がタイプ2全加算器として作用するようにハイ(0)に構成される。
全加算器モジュール440に供給される制御信号の電位は、全加算器モジュール440がタイプ3全加算器として作用するようにロウ(0)に構成される。
制御信号は加算器の初期化中に専用の発生器により発生される。この専用発生器はフレキシビリティを制限しない。これは、加算器、減算器または符号なし乗算器を初期化する際の制御ビットの生成と同じであるからである。
また、相互接続アレイは、図5に示すように、キャリーリプルアレイ乗算器として構成することもできる。
従来既知のように、正および負のオペランドは必要に応じ適切に符号拡張する必要があるが、符号拡張は本発明により影響されない。例えば、7(0111)に−8(1000)を乗算するとき、その結果は−56(11001000)にならなければならない。8ビット×8ビット乗算器を使用するとき、7と−8は符号拡張して、7は00000111として表現し、−8は1111000として表現する必要がある。得られる16ビットの結果から、下位の8ビットを考慮するだけでよい。
このアレイ乗算器は、符号付き乗算を実行し、従来のアレイ乗算器の実装と異なり、FPGAの論理ブロック内のCGUを変更するためにアルゴリズムの仕様が使用される。提案の桁上げ発生ユニット(CGU)を組み込む論理ブロックは性質が一様である。この一様性はFPGAの実装を容易にする。
DRAMベースFPGAの論理ブロック内で使用する場合には、所望の関数、例えばSGU44のXORゲートまたは変更CGU24のXORゲート26、の真理値表を格納するルックアップテーブル(一組のメモリセル)を使用することができる。
CGU24内のXORゲート26の加算は各CGUをわずかに大きくするが、この面積増大は、符号付き乗算のために結果を変換および反転するために別個の論理ブロックを使用する場合に必要とされる面積の増大より著しく小さい。
研究の結果、本発明は、符号なし乗算および加算と比較すると、約35%の論理ブロック面積の節約を実現できることがわかった。
提案のCGUは、その汎用性を失うことなく、符号付き乗算を一層効率よく実行できる。
要するに、本発明によれば、伝統的な符号なしアレイ乗算器の桁上げ発生ユニットに単一のXORゲートを付加することによって、直接的な2の補数の符号付き乗算が可能になる。この結果はキャリーサーブおよびキャリーリプル乗算器の双方に対して成立する。
上述した実施例は本発明を限定るものでなく、当業者は本発明の範囲を逸脱することなく多くの代替実施例を設計することができる点に注意されたい。
例えば、SRAMブロックのような適切に構成された装置で制御信号を全加算器モジュールに供給することができる。
Claims (8)
- 複数の入力および出力端子と、和発生ユニットと、桁上げ発生ユニットとを具える全加算器を具える全加算器モジュールであって、
前記桁上げ発生ユニットが、前記複数の入力端子の一つに供給される制御信号に応答して、当該桁上げ発生ユニットへの桁上げ入力ビットを選択的に反転するプログラマブルインバータを具える、
ことを特徴とする全加算器モジュール。 - 前記プログラマブルインバータはXOR論理ゲートであることを特徴とする請求項1記載の全加算器モジュール。
- 前記プログラマブルインバータはマルチプレクサであり、前記マルチプレクサは、一つの信号および該信号のコンプリメント信号を入力信号として受信するように接続され、前記制御信号に応答して前記入力信号の一つを出力するように構成されていることを特徴とする請求項1記載の全加算器モジュール。
- 前記プログラマブルインバータは、当該全加算器モジュールがタイプ1またはタイプ2の加算を実行するとき、前記桁上げビットを反転するように構成されていることを特徴とする請求項1−3の何れかに記載の全加算器モジュール。
- 前記制御信号は、当該全加算器の初期化中に発生されることを特徴とする請求項1−4の何れかに記載の全加算器モジュール。
- 専用の発生器が前記制御信号を発生することを特徴とする請求項5記載の全加算器モジュール。
- 請求項1−6の何れかに記載の全加算器モジュールを複数個具え、前記複数の全加算器モジュールは、ペザリスのキャリーセーブアレイ乗算器として相互接続されたアレイに構成され、各全加算器モジュールにより実行される加算のタイプが各全加算器モジュールに供給される制御信号に応答して選択されるように構成されていることを特徴とするアレイ乗算器。
- 請求項1−6の何れかに記載の全加算器モジュールを複数個具え、前記複数の全加算器モジュールは、キャリーリプルアレイ乗算器として相互接続されたアレイに構成され、各全加算器モジュールにより実行される加算のタイプが各全加算器モジュールに供給される制御信号に応答して選択されるように構成されていることを特徴とするアレイ乗算器。
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