CN102882513B - 全加器电路和芯片 - Google Patents
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Abstract
本发明实施例公开了全加器电路和芯片，该电路包括：第一异或电路、第二异或电路和进位电路；其中，第一异或电路的输入端作为全加器电路的信号输入端；第二异或电路的一组输入端与第一异或电路的输出端相连接，第二异或电路的另一组输入端作为全加器电路的进位输入端，第二异或电路的输出端作为全加器电路的信号输出端；进位电路的输入端作为全加器电路的信号输入端，进位电路的输出端与全加器电路的进位输入端相连接；第一异或电路、第二异或电路和进位电路中的至少一个包括阻变忆阻器阵列。本发明实施例中，在节省全加器电路所占面积的同时，实现了全加器电路可编程的性能。
Description
技术领域
本发明涉及电子技术领域，尤其涉及全加器电路和芯片。
背景技术
全加器电路通常基于金属-氧化物-半导体（MOS，Metal-Oxide-Semiconductor）管存储器件，随着芯片集成度的要求越来越高，全加器电路的尺寸也在不断减小，但是由于MOS管存储器件本身大小的限制，因此现有技术中的全加器电路存在着最小尺寸的技术节点。
发明内容
本发明实施例中提供了全加器电路和芯片，用以解决现有技术中存在的全加器电路存在着最小尺寸的技术节点的问题。
为解决上述问题，本发明实施例公开了如下技术方案：
一方面，提供了一种全加器电路，包括：第一异或电路、第二异或电路和进位电路；其中，所述第一异或电路的输入端作为所述全加器电路的信号输入端；所述第二异或电路的一组输入端与所述第一异或电路的输出端相连接，所述第二异或电路的另一组输入端作为所述全加器电路的进位输入端，所述第二异或电路的输出端作为所述全加器电路的信号输出端；所述进位电路的输入端作为所述全加器电路的信号输入端，所述进位电路的输出端与所述全加器电路的进位输入端相连接；所述第一异或电路、所述第二异或电路和所述进位电路中的至少一个包括阻变忆阻器阵列。
优选地，所述第一异或电路包括：阻变忆阻器方阵和电流敏感模块；所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第一异或电路的一组输入端；所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第一异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第一异或电路的输出端；所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平。
优选地，所述第二异或电路包括：阻变忆阻器方阵和电流敏感模块；所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第二异或电路的一组输入端；所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第二异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第二异或电路的输出端；所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平。
优选地，所述进位电路包括：阻变忆阻器阵列和比较器；所述阻变忆阻器阵列中同一列阻变忆阻器的正相输入端相连接，以使所述同一列阻变忆阻器的正相输入端作为所述进位电路的输入端；所述阻变忆阻器阵列中同一行阻变忆阻器的反相输入端与一个所述比较器的输入端相连接，以使所述比较器的输出端作为所述进位电路的输出端；所述比较器的输入端接收到的电压大于阈值电压时，所述比较器的输出端输出高电平，所述比较器的输入端接收到的电压小于阈值电压时，所述比较器的输出端输出低电平。
优选地，三个所述进位电路的输入端作为一组，以使同一组的两个所述进位电路的输入端用于接收两个数字输入信号的同一位，与两个所述进位电路的输入端属于同一组的另一个输入端用于接收两个数字输入信号中所述同一位的上一位的进位信号；所述进位信号为所述进位电路的输出端所产生的进位信号。
一方面，提供了一种芯片，包括：顶电极金属条、底电极金属条和全加器电路；所述全加器电路包括：第一异或电路、第二异或电路和进位电路；其中，所述第一异或电路的输入端作为所述全加器电路的信号输入端；所述第二异或电路的一组输入端与所述第一异或电路的输出端通过所述底电极金属条相连接，所述第二异或电路的另一组输入端作为所述全加器电路的进位输入端，所述第二异或电路的输出端作为所述全加器电路的信号输出端；所述进位电路的输入端作为所述全加器电路的信号输入端，所述进位电路的输出端通过所述顶电极金属条和所述底电极金属条与所述全加器电路的进位输入端相连接；所述第一异或电路、所述第二异或电路和所述进位电路中的至少一个包括阻变忆阻器阵列；通过所述顶电极金属条和所述底电极金属条连接所述阻变忆阻器阵列中的阻变忆阻器。
优选地，所述第一异或电路包括：阻变忆阻器方阵和电流敏感模块；所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端通过所述顶电极金属条相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第一异或电路的一组输入端；所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端通过所述底电极金属条与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第一异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第一异或电路的输出端；所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平。
优选地，所述第二异或电路包括：阻变忆阻器方阵和电流敏感模块；所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端通过所述顶电极金属条相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第二异或电路的一组输入端；所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端通过所述底电极金属条与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第二异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第二异或电路的输出端；所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平。
优选地，所述进位电路包括：阻变忆阻器阵列和比较器；所述阻变忆阻器阵列中同一列阻变忆阻器的正相输入端通过所述顶电极金属条相连接，以使所述同一列阻变忆阻器的正相输入端作为所述进位电路的输入端；所述阻变忆阻器阵列中同一行阻变忆阻器的反相输入端通过所述底电极金属条与一个所述比较器的输入端相连接，以使所述比较器的输出端作为所述进位电路的输出端；所述比较器的输入端接收到的电压大于阈值电压时，所述比较器的输出端输出高电平，所述比较器的输入端接收到的电压小于阈值电压时，所述比较器的输出端输出低电平。
优选地，三个所述进位电路的输入端作为一组，以使同一组的两个所述进位电路的输入端用于接收两个数字输入信号的同一位，与两个所述进位电路的输入端属于同一组的另一个输入端用于接收两个数字输入信号中所述同一位的上一位的进位信号；所述进位信号为所述进位电路的输出端所产生的进位信号。
本发明实施例所提供的全加器电路，在其电路构成中未完全采用传统的MOS管存储器件，而是部分采用了阻变忆阻器这种具有两端结构的新型存储器件，由于阻变忆阻器具有可缩小性好、存储密度高、功耗低、读写速度快、反复操作耐受力强、数据保持时间长等特点，因此在有效节省全加器电路所占面积的同时，实现了全加器电路可编程的性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一个实施例中的全加器电路的组成结构示意图；
图2是本发明一个实施例中的第一异或电路10的原理图；
图3是本发明一个实施例中的第一异或电路10的阻态设置示意图；
图4a是单极型阻变忆阻器的电导率随电压增大的曲线图；
图4b是单极型阻变忆阻器的电导率随电压减小的曲线图；
图5是双极型阻变忆阻器的电导率随电压变化的曲线图；
图6是本发明一个实施例中的第二异或电路11的原理图；
图7是本发明一个实施例中的第二异或电路11的阻态设置示意图；
图8是本发明一个实施例中的进位电路12的原理图；
图9是本发明一个实施例中的进位电路12的阻态设置示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，为本发明一个实施例中的全加器电路的组成结构示意图。
该全加器电路可以包括，第一异或电路10、第二异或电路11和进位电路12，其中，第一异或电路10的输入端作为全加器电路的信号输入端in，可用于接收进行加法运算的两个N位数字输入信号，其中N为正整数，为了描述方便，将第一异或电路10的输入端分为两组，分别用于接收两个N位数字输入信号中的其中一个N位数字输入信号，第二异或电路11也具有两组输入端，第二异或电路11的一组输入端与第一异或电路10的输出端相连接，第二异或电路11的另一组输入端作为全加器电路的进位输入端，第二异或电路11的输出端作为全加器电路的信号输出端Out，进位电路12的输入端作为全加器电路的信号输入端，进位电路12的输出端与全加器电路的进位输入端相连接，为了减小全加器电路的面积，本发明实施例中，第一异或电路10、第二异或电路11和进位电路12中的至少一个电路中包括阻变忆阻器阵列。
如图2所示，为本发明上述全加器电路中的第一异或电路10的一个具体的实施例，第一异或电路10可以包括：阻变忆阻器方阵101和电流敏感模块102。
其中，阻变忆阻器方阵101中的阻变忆阻器1011为两端器件，参照图2，阻变忆阻器1011的上端为正相输入端，阻变忆阻器1011的下端为反相输入端。
本发明实施例中，阻变忆阻器方阵101中同一列阻变忆阻器1011的正相输入端相连接，以使同一列阻变忆阻器1011的正相输入端作为第一异或电路10的一组输入端，用于接收进行加法运算的两个数字输入信号中的一个数字输入信号，阻变忆阻器方阵101中同一行阻变忆阻器1011的反相输入端与一个电流敏感模块102的输入端相连接，以使电流敏感模块102的输入端作为第一异或电路10的另一组输入端，用于接收进行加法运算的两个数字输入信号中的另一个数字输入信号，以及，电流敏感模块102的输出端作为第一异或电路10的输出端，电流敏感模块102的输入端接收到的电流大于阈值电流时，电流敏感模块102的输出端输出高电平，即数字信号“1”，电流敏感模块102的输入端接收到的电流小于阈值电流时，电流敏感模块102的输出端输出低电平，即数字信号“0”。例如，当进位加法运算的两个数字输入信号分别为Din1和Din2，即第一异或电路10的两组输入端接收到的数字输入信号分别为Din1和Din2，第一异或电路10的输出端得到的数字输出信号为Dout1，则第一异或电路10的数字输入信号和数字输出信号之间的对应关系可以如表一所示。
表一：
由表一可知，当Din1和Din2的对应位相同时，例如均为“1”时，Dout1的相应位输出“0”，当Din1和Din2的对应位不同时，例如一个为“1”另一个为“0”时，Dout1的相应位输出“1”。
其中，电流敏感模块102可由多种方式实现，本发明不做具体限定，例如，可以通过放大器将电流信号放大并转换为电压信号输出，也可以使用镜像电流源电路将电流镜像后外接负载电阻，再对负载电阻上的电压信号进行处理输出。
本发明实施例所采用的阻变忆阻器1011可以具有两种阻态：高阻值阻态和低阻值阻态。阻变忆阻器方阵101中同一行的阻变忆阻器1011中有一个处于低阻值阻态的阻变忆阻器，以及，阻变忆阻器方阵101中同一列的阻变忆阻器1011中有一个处于低阻值阻态的阻变忆阻器。通常可以选取阻变忆阻器方阵101中处于对角线上的阻变忆阻器1011处于低阻值阻态，使得每个处于低阻值阻态的阻变忆阻器1011的两端接收两个进行加法运算的数字输入信号的对应位，其阻态设置可以如图3所示，为将处于低阻值阻态和高阻值阻态的阻变忆阻器区分开来，图3中将处于低阻值阻态的阻变忆阻器用内部空白的矩形框表示。
参照图3，采用图中的阻态设置可以实现第一异或电路的功能，若两个数字输入信号中的对应位相同，例如，同为高电平，即数字信号“1”，或者同为低电平，即数字信号“0”，则处于低阻值阻态的阻变忆阻器两端没有电压差，不会产生电流，对应的电流敏感模块输出为低电平，即数字信号“0”，相应地，第一异或电路的输出端输出为低电平，即数字信号“0”；若两个数字输入信号中的对应位不同，例如，一位为高电平，即数字信号“1”，另一位为低电平，即数字信号“0”，则处于低阻值阻态的阻变忆阻器两端存在电压差，产生电流，对应的电流敏感模块输出为高电平，即数字信号“1”，相应地，第一异或电路的输出端输出为高电平，即数字信号“1”，从而实现了两个数字输入信号的按位异或输出的功能。
在第一异或电路10工作前，可以对阻变忆阻器方阵101中的各阻变忆阻器1011进行编程，上述编程即将各阻变忆阻器1011设置为低阻值阻态或高阻值阻态。阻变忆阻器1011具有阻态记忆功能，当阻变忆阻器1011两端施加的电压低于阈值电压时，阻变忆阻器1011的阻态保持不变，当阻变忆阻器1011两端施加的电压高于阈值电压时，阻变忆阻器1011的阻态就可能发生变化。由上可见，阻变忆阻器1011的工作电压应小于阈值电压；相应地，阻变忆阻器1011的编程电压应大于阈值电压，上述编程电压指的是，对阻变忆阻器1011进行编程时在阻变忆阻器1011两端施加的电压。
本发明的第一异或电路10的使用模式可以包括：编程模式和工作模式。当第一异或电路10处于编程模式时，在阻变忆阻器1011的两端施加的编程电压的大小应超过阻变忆阻器1011的阈值电压，由于阻变忆阻器方阵101中包含的阻变忆阻器1011的个数可能很多，例如，当第一异或电路10的一组输入端的数目为8个时，阻变忆阻器方阵101中可以包含有64个阻变忆阻器1011，对阻变忆阻器方阵101中的每个阻变忆阻器1011分别编程时效率较低，并且，阻变忆阻器方阵101中大多数阻变忆阻器1011都应设置成高阻值阻态，因此可以先对阻变忆阻器方阵101中的所有阻变忆阻器1011进行统一编程，即通过统一编程使所有阻变忆阻器1011都处于高阻值阻态，然后再对少数的应设置成低阻值阻态的阻变忆阻器1011分别单独编程，即通过单独编程使经过统一编程后的部分阻变忆阻器1011处于低阻值阻态。
上述对阻变忆阻器1011进行统一编程时，可以将第一异或电路10的一组输入端作为编程电压的正相输入端，将第一异或电路10的另一组输入端作为编程电压的反相输入端。
上述对阻变忆阻器1011进行单独编程时，可以将该阻变忆阻器1011所在列的第一异或电路10的输入端作为编程电压的正相输入端，将该阻变忆阻器101所在行的第一异或电路10的输入端作为编程电压的反相输入端。
本发明实施例中，阻变忆阻器1011可以为单极型阻变忆阻器，也可以为双极型阻变忆阻器，在对阻变忆阻器1011进行编程时，编程电压的大小可以根据阻变忆阻器1011的单、双极特性来选取。
参照图4a和图4b中单极型阻变忆阻器电导率随电压变化的曲线图，当阻变忆阻器1011为单极型阻变忆阻器时，低阻值阻态阈值电压Vset和高阻值阻态阈值电压Vreset均为正电压，在对阻变忆阻器1011进行统一编程时，由于要将所有的阻变忆阻器1011设置为高阻值阻态，因此第一编程电压V1应满足：Vset>V1>Vreset，这样阻变忆阻器方阵101中所有的阻变忆阻器1011均被设置为高阻值阻态；然后针对阻变忆阻器方阵101中应设置为低阻值阻态的各阻变忆阻器1011分别进行单独编程时，第二编程电压V2应满足：V2>Vset。
参照图5中双极型阻变忆阻器电导率随电压变化的曲线图，当阻变忆阻器1011为双极型阻变忆阻器时，低阻值阻态阈值电压Vset为正电压，高阻值阻态阈值电压Vreset为负电压，在对阻变忆阻器1011进行统一编程时，由于要将所有的阻变忆阻器1011设置为高阻值阻态，因此可将编程电压的正相输入端接地，而编程电压的反相输入端接第三编程电压V3，V3应满足：V3>|Vreset|，这样阻变忆阻器方阵101中所有的阻变忆阻器1011均被设置为高阻值阻态；然后针对阻变忆阻器方阵101中应设置为低阻值阻态的各阻变忆阻器1011分别进行单独编程时，可将编程电压的反相输入端接地，而编程电压的正相输入端接第四编程电压V4，且V4>Vset。
本发明实施例中，阻变忆阻器1011存在高阻值和低阻值两种阻态，当两种阻态下的阻值相差较大时，可以看做阻变忆阻器1011具有开、关两种状态，当两个处于不同阻态的阻变忆阻器1011两端施加相同大小的电压时，处于低阻值阻态的阻变忆阻器中有很大的电流，处于高阻值阻态的阻变忆阻器中几乎没有电流，因此阻变忆阻器1011具有选择导通的特性。
为了实现第一异或电路10的功能，可以设置阻变忆阻器方阵101中左上角到右下角的对角线上的阻变忆阻器1011的阻态为低阻值阻态，其他阻变忆阻器1011均处于高阻值阻态。因为阻变忆阻器1011的选择导通性，这种阻态的设置，确定了第一异或电路10的功能。
如图6所示，为本发明上述全加器电路中的第二异或电路11的一个具体的实施例，第二异或电路11可以包括：阻变忆阻器方阵111和电流敏感模块112。
其中，阻变忆阻器方阵111中的阻变忆阻器1111为两端器件，参照图6，阻变忆阻器1111的上端为正相输入端，阻变忆阻器1111的下端为反相输入端。
本发明实施例中，阻变忆阻器方阵111中同一列阻变忆阻器1111的正相输入端相连接，以使同一列阻变忆阻器1111的正相输入端作为第二异或电路11的一组输入端，该组输入端作为全加器电路的进位输入端，用于接收两个数字输入信号进行加法运算时各位产生的进位信号，阻变忆阻器方阵111中同一行阻变忆阻器1111的反相输入端与一个电流敏感模块112的输入端相连接，以使电流敏感模块112的输入端作为第二异或电路11的另一组输入端，用于与第一异或电路的输出端相连接，以及，电流敏感模块112的输出端作为第二异或电路11的输出端，第二异或电路11的输出端作为全加器电路的信号输出端，电流敏感模块112的输入端接收到的电流大于阈值电流时，电流敏感模块112的输出端输出高电平，即数字信号“1”，电流敏感模块112的输入端接收到的电流小于阈值电流时，电流敏感模块112的输出端输出低电平，即数字信号“0”。例如，当第二异或电路11的一组输入端接收的进位信号为Cin，第二异或电路11的另一组输入端接收的第一异或电路10产生的数字输出信号为Dout1，第二异或电路11的输出端得到的数字输出信号为Dout2，则第二异或电路11的数字输入信号和数字输出信号之间的对应关系可以如表二所示。
表二：
参照表二，其中C0为外部输入信号，C0端口可用于全加器电路与其他电路进行级联，当Cin和Dout1的对应位相同时，例如均为“1”时，Dout2的相应位输出“0”，当Cin和Dout1的对应位不同时，例如一个为“1”另一个为“0”时，Dout2的相应位输出“1”。
其中，电流敏感模块112可由多种方式实现，本发明不做具体限定，例如，可以通过放大器将电流信号放大并转换为电压信号输出，也可以使用镜像电流源电路将电流镜像后外接负载电阻，再对负载电阻上的电压信号进行处理输出。
本发明实施例所采用的阻变忆阻器1111可以具有两种阻态：高阻值阻态和低阻值阻态。阻变忆阻器方阵111中同一行的阻变忆阻器1111中有一个处于低阻值阻态的阻变忆阻器，以及，阻变忆阻器方阵111中同一列的阻变忆阻器1111中有一个处于低阻值阻态的阻变忆阻器。通常可以选取阻变忆阻器方阵111中处于对角线上的阻变忆阻器1111处于低阻值阻态，使得每个处于低阻值阻态的阻变忆阻器1111的两端接收两个进行加法运算的数字输入信号的对应位，其阻态设置可以如图7所示，为将处于低阻值阻态和高阻值阻态的阻变忆阻器区分开来，图7中将处于低阻值阻态的阻变忆阻器用内部空白的矩形框表示。
参照图7，采用图中的阻态设置可以实现第二异或电路的功能，若第二异或电路的两组输入端所接收的两个数字输入信号中的对应位相同，例如，同为高电平，即数字信号“1”，或者同为低电平，即数字信号“0”，则处于低阻值阻态的阻变忆阻器两端没有电压差，不会产生电流，对应的电流敏感模块输出为低电平，即数字信号“0”，相应地，第二异或电路的输出端输出为低电平，即数字信号“0”；若第二异或电路的两组输入端所接收的两个数字输入信号中的对应位不同，例如，一位为高电平，即数字信号“1”，另一位为低电平，即数字信号“0”，则处于低阻值阻态的阻变忆阻器两端存在电压差，产生电流，对应的电流敏感模块输出为高电平，即数字信号“1”，相应地，第二异或电路的输出端输出为高电平，即数字信号“1”，从而实现了两个数字输入信号的按位异或输出的功能。
在第二异或电路11工作前，可以对阻变忆阻器方阵111中的各阻变忆阻器1111进行编程，上述编程即将各阻变忆阻器1111设置为低阻值阻态或高阻值阻态。阻变忆阻器1111具有阻态记忆功能，当阻变忆阻器1111两端施加的电压低于阈值电压时，阻变忆阻器1111的阻态保持不变，当阻变忆阻器1111两端施加的电压高于阈值电压时，阻变忆阻器1111的阻态就可能发生变化。由上可见，阻变忆阻器1111的工作电压应小于阈值电压；相应地，阻变忆阻器1111的编程电压应大于阈值电压，上述编程电压指的是，对阻变忆阻器1111进行编程时在阻变忆阻器1111两端施加的电压。
本发明的第二异或电路11的使用模式可以包括：编程模式和工作模式。当第二异或电路11处于编程模式时，在阻变忆阻器1111的两端施加的编程电压的大小应超过阻变忆阻器1111的阈值电压，由于阻变忆阻器方阵111中包含的阻变忆阻器1111的个数可能很多，例如，当第二异或电路11的一组输入端的数目为8个时，阻变忆阻器方阵111中可以包含有64个阻变忆阻器1111，对阻变忆阻器方阵111中的每个阻变忆阻器1111分别编程时效率较低，并且，阻变忆阻器方阵111中大多数阻变忆阻器1111都应设置成高阻值阻态，因此可以先对阻变忆阻器方阵111中的所有阻变忆阻器1111进行统一编程，即通过统一编程使所有阻变忆阻器1111都处于高阻值阻态，然后再对少数的应设置成低阻值阻态的阻变忆阻器1111分别单独编程，即通过单独编程使经过统一编程后的部分阻变忆阻器1111处于低阻值阻态。
上述对阻变忆阻器1111进行统一编程时，可以将第二异或电路11的一组输入端作为编程电压的正相输入端，将第二异或电路11的另一组输入端作为编程电压的反相输入端。
上述对阻变忆阻器1111进行单独编程时，可以将该阻变忆阻器1111所在列的第二异或电路11的输入端作为编程电压的正相输入端，将该阻变忆阻器1111所在行的第二异或电路11的输入端作为编程电压的反相输入端。
本发明实施例中，阻变忆阻器1111可以为单极型阻变忆阻器，也可以为双极型阻变忆阻器，在对阻变忆阻器1111进行编程时，编程电压的大小可以根据阻变忆阻器1111的单、双极特性来选取，具体编程方式与第一异或电路10中对阻变忆阻器1011的编程方式类似，在此不做赘述。
如图8所示，为本发明一个实施例中的进位电路12的原理图。
该进位电路12可以包括，阻变忆阻器阵列121和比较器122。阻变忆阻器阵列121中同一列阻变忆阻器1211的正相输入端相连接，以使同一列阻变忆阻器1211的正相输入端作为进位电路12的输入端，进位电路12的输入端用于接收低电平或高电平信号，具体可以用于接收两个N位数字输入信号（Din）中的一位，N为正整数，阻变忆阻器阵列121中同一行阻变忆阻器1211的反相输入端与一个比较器122的输入端相连接，以使比较器122的输出端作为进位电路12的输出端，该输出端用于输出低电平或高电平信号，具体可以用于输出N位数字输出信号（Dout）中的一位。
其中，阻变忆阻器1211为两端器件，参照图8，阻变忆阻器1211的上端为正相输入端，阻变忆阻器1211的下端为反相输入端。
本发明实施例中，比较器122的输入端接收到的电压大于阈值电压时，比较器122的输出端输出高电平，相应地，进位电路12的输出端输出高电平，即数字信号“1”；比较器122的输入端接收到的电压小于阈值电压时，比较器122的输出端输出低电平，相应地，进位电路12的输出端输出低电平，即数字信号“0”。其中，比较器122可由多种方式实现，本发明不做具体限定。
当进位电路12用于实现两个N位数字输入信号进行加法运算时的进位输出时，阻变忆阻器阵列121可以形成行数为N，列数为3N的阵列，每一列阻变忆阻器1211的正相输入端作为一个输入端，共有3N个输入端，预先将每三个输入端划分为一组，同一组的两个输入端用于接收两个数字输入信号的同一位，与两个输入端属于同一组的另一个输入端用于接收该位的上一位进行加法运算时产生的进位信号。本发明实施例中的进位电路12用于实现两个数字输入信号进行加法运算时产生进位信号的功能，例如，进行加法运算的两个数字输入信号分别为Din1和Din2，数字输入信号的每一位的上一位产生的进位信号为Din3，数字输出信号（即进位信号）为Cout，数字输入信号和数字输出信号各位的对应关系可以如表三所示。
表三：
| Din1 | A1 | A2 | … | AN |
| Din2 | B1 | B2 | … | BN |
| Din3 | Cin | C1 | … | C(N-1) |
| Cout | C1 | C2 | … | CN |
参照表三，A1为数字输入信号Din1的最低位，B1为数字输入信号Din2的最低位，由于该最低位无上一位，因此输入的上一位的进位信号Cin可以为数字信号“0”，或者，在该进位电路与其他电路级联时，用于接收其他电路的信号。
参照图8，本发明实施例中，可以将每三个输入端划分为一组中，由此可将各信号输入端顺序分为N组，每组中的一个输入端用于接收上一位产生的进位信号，例如，将每组中的从左至右的第三个输入端用于接收上一位产生的进位信号，每组中其余两个输入端用于接收两个数字输入信号的同一位，例如，用于接收数字输入信号Din1的第一位（即最低位）A1和数字输入信号Din2的第一位B1。
本发明实施例所采用的阻变忆阻器1211可以具有两种阻态：高阻值阻态和低阻值阻态。阻变忆阻器阵列121中同一行的阻变忆阻器1211中有三个处于低阻值阻态的阻变忆阻器，以及，阻变忆阻器阵列121中同一列的阻变忆阻器1211中有一个处于低阻值阻态的阻变忆阻器。具体可以是阻变忆阻器阵列121中位置在第n+1行第3n+1、3n+2、3n+3列的阻变忆阻器处于低阻值阻态，其中n从0开始取值，例如，当n=0时，可知位置在第1行第1列、第1行第2列和第1行第3列的三个阻变忆阻器处于低阻值阻态，具体可以参照图9所示的进位电路的阻态设置示意图来对各阻变忆阻器进行阻态设置，其中，阻态处于低阻值阻态的阻变忆阻器用内部空白的矩形框表示，以区分于阻态处于高阻值阻态的阻变忆阻器。
在进位电路12工作前，可以根据输入端的分组，先对阻变忆阻器阵列121中的各阻变忆阻器1211进行编程，上述编程即将各阻变忆阻器1211设置为低阻值阻态或高阻值阻态。
阻变忆阻器1211具有阻态记忆功能，当阻变忆阻器1211两端施加的电压低于阈值电压时，阻变忆阻器1211的阻态保持不变，当阻变忆阻器1211两端施加的电压高于阈值电压时，阻变忆阻器1211的阻态就可能发生变化。由上可见，阻变忆阻器1211的工作电压应小于阈值电压；相应地，阻变忆阻器1211的编程电压应大于阈值电压，上述编程电压指的是，对阻变忆阻器1211进行编程时在阻变忆阻器1211两端施加的电压。
本发明的进位电路12的使用模式可以包括：编程模式和工作模式。当进位电路12处于编程模式时，在阻变忆阻器1211的两端施加的编程电压的大小应超过阻变忆阻器1211的阈值电压，由于阻变忆阻器阵列121中包含的阻变忆阻器1211的个数可能很多，例如，当进位电路12用于实现两个8位数字输入信号进行加法运算时产生进位信号的功能时，阻变忆阻器阵列121具有24个信号输入端和8个信号输出端，阻变忆阻器阵列121中可以包含有112个阻变忆阻器1211，对阻变忆阻器阵列121中的每个阻变忆阻器1211分别编程时效率较低，并且，阻变忆阻器阵列121中大多数阻变忆阻器1211都应设置成高阻值阻态，因此可以先对阻变忆阻器阵列121中的所有阻变忆阻器1211进行统一编程，即通过统一编程使所有阻变忆阻器1211都处于高阻值阻态，然后再对少数的应设置成低阻值阻态的阻变忆阻器1211分别单独编程，即通过单独编程使经过统一编程后的部分阻变忆阻器1211处于低阻值阻态。
上述对阻变忆阻器1211进行统一编程时，可以将进位电路12的输入端作为编程电压的正相输入端，将各阻变忆阻器1211的反相输入端作为编程电压的反相输入端，例如，可将图8中左侧的一排预留端口作为编程电压的反相输入端。
上述对阻变忆阻器1211进行单独编程时，可以将该阻变忆阻器1211所在列的输入端作为编程电压的正相输入端，将该阻变忆阻器1211的反相输入端作为编程电压的反相输入端，也可以将阻变忆阻器阵列121中与该阻变忆阻器1211处于同一行的各阻变忆阻器1211的反相输入端作为编程电压的反相输入端，例如，可将图8中该阻变忆阻器1211所在行的预留端口作为编程电压的反相输入端。
本发明实施例中，阻变忆阻器1211可以为单极型阻变忆阻器，也可以为双极型阻变忆阻器，在对阻变忆阻器1211进行编程时，编程电压的大小可以根据阻变忆阻器1211的单、双极特性来选取。
阻变忆阻器1211存在高阻值和低阻值两种阻态，当两种阻态下的阻值相差较大时，可以看做阻变忆阻器1211具有开、关两种状态，当两个处于不同阻态的阻变忆阻器1211两端施加相同大小的电压时，处于低阻值阻态的阻变忆阻器中有很大的电流，处于高阻值阻态的阻变忆阻器中几乎没有电流，因此阻变忆阻器1211具有选择导通的特性；阻变忆阻器1211还有一个重要的特性，阻变忆阻器1211处于低阻值阻态时具有很好的阻值一致性，即处于低阻值阻态的两个阻变忆阻器的阻值近似相等，例如，用Ron1代表一个低阻值阻态阻变忆阻器1211的阻值，用Ron2代表另一个低阻值阻态阻变忆阻器1211的阻值，则Ron1≈Ron2。本发明实施例中，利用了阻变忆阻器1211的上述两种特性，再结合比较器122实现了两个数字输入信号进行加法运算时产生进位信号。
为了描述方便，本发明实施例中将比较器的输入端接收到的电压称为输入电压，用Vin来表示，比较器的阈值电压用Vref来表示，若Vin>Vref，则比较器的输出端输出高电平，即数字信号“1”，若Vin<Vref，则比较器的输出端输出低电平，即数字信号“0”，这里的Vref可以设置为工作电压VDD的1/2。
下面结合图9对本发明进位电路的工作原理进行分析：进位电路处于工作状态时，阻变忆阻器阵列中每一行只有三个阻变忆阻器处于低阻值阻态（即开态），例如，图9中阻变忆阻器阵列的第一行只有阻变忆阻器901、阻变忆阻器902和阻变忆阻器903处于低阻值阻态，其余阻变忆阻器处于高阻值阻态（即关态），所以只有这三个处于低阻值阻态的阻变忆阻器所连接的输入端上的信号对该行连接的比较器的输入电压Vin有贡献。在阻变忆阻器阵列的第一行中，阻变忆阻器901、阻变忆阻器902和阻变忆阻器903连接输入端，输入端用于接收需要进行加法运算的两个数字输入信号的同一位和该位的上一位产生的进位信号。为描述方便，将阻变忆阻器901、阻变忆阻器902和阻变忆阻器903及其阻值分别用Ron1、Ron2和Ron3表示，假设该进位电路的工作电压为VDD，即高电平VH=VDD，比较器的输入电压用Vin表示。当同一组的三个输入端接收到的信号均为“0”，即低电平VL时，相当于三个阻变忆阻器Ron1、Ron2和Ron3并联，Vin≈VL<Vref=1/2VDD，比较器输出低电平，即数字信号“0”；当同一组的三个输入端接收到的信号有一个为“1”，两个为“0”时，相当于两个阻变忆阻器并联后与一个阻变忆阻器串联分压，Vin≈1/3VDD<Vref=1/2VDD，比较器输出低电平，即数字信号“0”；当同一组的三个输入端接收到的信号有两个为“1”，一个为“0”时，相当于两个阻变忆阻器并联后与一个阻变忆阻器串联分压，Vin≈2/3VDD>Vref=1/2VDD，比较器输出高电平，即数字信号“1”；当同一组的三个输入端接收到的信号均为“1”时，相当于三个阻变忆阻器并联，Vin≈VDD>Vref=1/2VDD，比较器输出高电平，即数字信号“1”。由上可知，当同一组的输入端所接收到的信号中至少有两个为“1”，即高电平时，相应的输出端输出高电平，从而实现进位电路对两输入信号进行加法运算时产生进位信号的功能。进位电路中其余各行的工作原理与第一行的工作原理相同，本发明实施例中，对此不再进行分析。
本发明实施例中，进位电路的输入端所接收的进位信号可以为进位电路的输出端所产生的进位信号，由此，本发明实施例所提供的进位电路可以称为超前进位电路。
此外，上述阻变忆阻器可以为阻变存储器（RRAM，Resistive Random Access Memory）或相变存储器（PRAM，Phase-Change Random Access Memory）或铁电存储器（FRAM，ferroelectric Random Access Memory）或磁存储器（MRAM，Magnetic Random AccessMemory）。
本发明实施例所提供的全加器电路，在其电路构成中未完全采用传统的MOS管存储器件，而是采用了阻变忆阻器这种具有两端结构的新型存储器件，由于阻变忆阻器具有可缩小性好、存储密度高、功耗低、读写速度快、反复操作耐受力强、数据保持时间长等特点，因此在有效节省全加器电路所占面积的同时，实现了全加器电路可编程的性能。
本发明实施例还提供了一种芯片，包括：顶电极金属条、底电极金属条和全加器电路。全加器电路包括：第一异或电路、第二异或电路和进位电路；其中，所述第一异或电路的输入端作为所述全加器电路的信号输入端；所述第二异或电路的一组输入端与所述第一异或电路的输出端通过所述底电极金属条相连接，所述第二异或电路的另一组输入端作为所述全加器电路的进位输入端，所述第二异或电路的输出端作为所述全加器电路的信号输出端；所述进位电路的输入端作为所述全加器电路的信号输入端，所述进位电路的输出端通过所述顶电极金属条和所述底电极金属条与所述全加器电路的进位输入端相连接；所述第一异或电路、所述第二异或电路和所述进位电路中的至少一个包括阻变忆阻器阵列；通过所述顶电极金属条和所述底电极金属条连接所述阻变忆阻器阵列中的阻变忆阻器。
优选地，所述第一异或电路包括：阻变忆阻器方阵和电流敏感模块；所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端通过所述顶电极金属条相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第一异或电路的一组输入端；所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端通过所述底电极金属条与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第一异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第一异或电路的输出端；所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平。
优选地，所述第二异或电路包括：阻变忆阻器方阵和电流敏感模块；所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端通过所述顶电极金属条相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第二异或电路的一组输入端；所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端通过所述底电极金属条与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第二异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第二异或电路的输出端；所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平。
优选地，所述进位电路包括：阻变忆阻器阵列和比较器；所述阻变忆阻器阵列中同一列阻变忆阻器的正相输入端通过所述顶电极金属条相连接，以使所述同一列阻变忆阻器的正相输入端作为所述进位电路的输入端；所述阻变忆阻器阵列中同一行阻变忆阻器的反相输入端通过所述底电极金属条与一个所述比较器的输入端相连接，以使所述比较器的输出端作为所述进位电路的输出端；所述比较器的输入端接收到的电压大于阈值电压时，所述比较器的输出端输出高电平，所述比较器的输入端接收到的电压小于阈值电压时，所述比较器的输出端输出低电平。
优选地，三个所述进位电路的输入端作为一组，以使同一组的两个所述进位电路的输入端用于接收两个数字输入信号的同一位，与两个所述进位电路的输入端属于同一组的另一个输入端用于接收两个数字输入信号中所述同一位的上一位的进位信号；所述进位信号为所述进位电路的输出端所产生的进位信号。
优选地，所述阻变忆阻器包括：单极型阻变忆阻器或双极型阻变忆阻器；以及，所述阻变忆阻器包括：RRAM或PRAM或FRAM或MRAM。
本发明实施例中，为了尽量减小芯片的尺寸，顶电极金属条和底电极金属条可以垂直交叉排列，在每一个交叉点处形成一个阻变忆阻器，例如，阻变忆阻器为采用在顶电极金属条和底电极金属条交叉点处填充阻变介质的方式形成。
此外，顶电极金属条与底电极金属条可以分别设置于芯片中不同的金属层，例如，相邻的两层金属层。
本发明实施例中，由于阻变忆阻器与互补金属氧化物半导体（CMOS，Complementary Metal Oxide Semiconductor）工艺兼容，因此芯片的制作工艺简单。
本发明实施例所提供的芯片，包括了顶电极金属条、底电极金属条和全加器电路，在其电路构成中未完全采用传统的MOS管存储器件，而是部分采用了阻变忆阻器这种具有两端结构的新型存储器件，由于阻变忆阻器具有可缩小性好、存储密度高、功耗低、读写速度快、反复操作耐受力强、数据保持时间长等特点，因此在有效节省全加器电路所占面积的同时，实现了全加器电路可编程的性能，相应的缩小了芯片的尺寸，以及提高了芯片的性能。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明实施例。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明实施例的精神或范围的情况下，在其他实施例中实现。因此，本发明实施例将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
以上所述仅为本发明实施例的较佳实施例而已，并不用以限制本发明实施例，凡在本发明实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。
Claims (6)
1.一种全加器电路，其特征在于，包括：第一异或电路、第二异或电路和进位电路；
其中，所述第一异或电路的输入端作为所述全加器电路的信号输入端；
所述第二异或电路的一组输入端与所述第一异或电路的输出端相连接，所述第二异或电路的另一组输入端作为所述全加器电路的进位输入端，所述第二异或电路的输出端作为所述全加器电路的信号输出端；
所述进位电路的输入端作为所述全加器电路的信号输入端，所述进位电路的输出端与所述全加器电路的进位输入端相连接；
所述第一异或电路包括：阻变忆阻器方阵和电流敏感模块；
所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第一异或电路的一组输入端；
所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第一异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第一异或电路的输出端；
所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平；
所述第二异或电路包括：阻变忆阻器方阵和电流敏感模块；
所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第二异或电路的一组输入端；
所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第二异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第二异或电路的输出端；
所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平。
2.如权利要求1所述的全加器电路，其特征在于，所述进位电路包括：阻变忆阻器阵列和比较器；
所述阻变忆阻器阵列中同一列阻变忆阻器的正相输入端相连接，以使所述同一列阻变忆阻器的正相输入端作为所述进位电路的输入端；
所述阻变忆阻器阵列中同一行阻变忆阻器的反相输入端与一个所述比较器的输入端相连接，以使所述比较器的输出端作为所述进位电路的输出端；
所述比较器的输入端接收到的电压大于阈值电压时，所述比较器的输出端输出高电平，所述比较器的输入端接收到的电压小于阈值电压时，所述比较器的输出端输出低电平。
3.如权利要求1或2所述的全加器电路，其特征在于，三个所述进位电路的输入端作为一组，以使同一组的两个所述进位电路的输入端用于接收两个数字输入信号的同一位，与两个所述进位电路的输入端属于同一组的另一个输入端用于接收两个数字输入信号中所述同一位的上一位的进位信号；
所述进位信号为所述进位电路的输出端所产生的进位信号。
4.一种芯片，其特征在于，包括：顶电极金属条、底电极金属条和全加器电路；
所述全加器电路包括：第一异或电路、第二异或电路和进位电路；
其中，所述第一异或电路的输入端作为所述全加器电路的信号输入端；
所述第二异或电路的一组输入端与所述第一异或电路的输出端通过所述底电极金属条相连接，所述第二异或电路的另一组输入端作为所述全加器电路的进位输入端，所述第二异或电路的输出端作为所述全加器电路的信号输出端；
所述进位电路的输入端作为所述全加器电路的信号输入端，所述进位电路的输出端通过所述顶电极金属条和所述底电极金属条与所述全加器电路的进位输入端相连接；
所述第一异或电路包括：阻变忆阻器方阵和电流敏感模块；
所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端通过所述顶电极金属条相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第一异或电路的一组输入端；
所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端通过所述底电极金属条与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第一异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第一异或电路的输出端；
所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平；
所述第二异或电路包括：阻变忆阻器方阵和电流敏感模块；
所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端通过所述顶电极金属条相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第二异或电路的一组输入端；
所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端通过所述底电极金属条与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第二异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第二异或电路的输出端；
所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平；
通过所述顶电极金属条和所述底电极金属条连接所述阻变忆阻器阵列中的阻变忆阻器。
5.如权利要求4所述的全加器电路，其特征在于，所述进位电路包括：阻变忆阻器阵列和比较器；
所述阻变忆阻器阵列中同一列阻变忆阻器的正相输入端通过所述顶电极金属条相连接，以使所述同一列阻变忆阻器的正相输入端作为所述进位电路的输入端；
所述阻变忆阻器阵列中同一行阻变忆阻器的反相输入端通过所述底电极金属条与一个所述比较器的输入端相连接，以使所述比较器的输出端作为所述进位电路的输出端；
所述比较器的输入端接收到的电压大于阈值电压时，所述比较器的输出端输出高电平，所述比较器的输入端接收到的电压小于阈值电压时，所述比较器的输出端输出低电平。
6.如权利要求4或5所述的芯片，其特征在于，三个所述进位电路的输入端作为一组，以使同一组的两个所述进位电路的输入端用于接收两个数字输入信号的同一位，与两个所述进位电路的输入端属于同一组的另一个输入端用于接收两个数字输入信号中所述同一位的上一位的进位信号；
所述进位信号为所述进位电路的输出端所产生的进位信号。
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