CN110634516B - 可编程多功能自旋逻辑加法器/减法器 - Google Patents

可编程多功能自旋逻辑加法器/减法器 Download PDF

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Abstract

本发明公开了一种可编程多功能自旋逻辑加法器/减法器，包括多个可编程多功能自旋逻辑单元构成的可编程多功能自旋逻辑单元阵列，每个可编程多功能自旋逻辑单元配置一个读取电路，所述阵列的每行及每列均有偏置电路，以及控制电路；所述可编程多功能自旋逻辑单元根据其磁化状态所呈现出的相应电阻值存储数据，读取电路用于将所述存储的数据转换成相应的逻辑电平并输出；控制电路控制所述可编程多功能自旋逻辑单元、读取电路和偏置电路的操作。通过配置偏置电路和控制电路选通需读出或改写的可编程多功能自旋逻辑单元，并将所述单元编程为相对应的逻辑运算功能，从而在特定数量的可编程多功能自旋逻辑单元和运算周期内实现多位全加器或全减器。

Description

可编程多功能自旋逻辑加法器/减法器
技术领域
本发明涉及磁性器件及CMOS集成电路领域，更具体地，涉及一种可编程多功能自旋逻辑加法器/减法器。
背景技术
自旋逻辑器件，具体见公开号为CN107134292A的发明专利申请，以其磁性特性所赋予电子器件的非易失性，在低功耗，低面积，高速率以及高效率逻辑运算方面起到了日益重要的作用。随着应用数据量的急剧提升，对高性能计算机的需求变得日益迫切。
现阶段比较成熟的研究成果已提出了电流驱动自旋逻辑的概念；并进一步提出了一种可通过两路垂直电流协同作用改变磁化状态的结构；结合了以上的研究，又有研究提出了可编程多功能自旋逻辑器件，可将两路互相垂直的电流作为逻辑输入，被改写的磁化状态作为逻辑输出，并实现了五种基本的逻辑功能。
可编程多功能自旋逻辑单元，可以通过编程，将多种逻辑功能集成在一个单元内，并可以同CMOS工艺相兼容。该可编程多功能自旋逻辑单元可以通过设定等效磁场方向以及初始的磁性状态，规定其即将执行的逻辑功能。并以可具有不同方向的电流作为逻辑输入，不同磁性状态所呈现的不同阻值作为逻辑输出。
然而，作为逻辑输出的阻值需要转化为逻辑电平方可同传统的CMOS逻辑电路相兼容。并且，该单元的输入信号与输出信号具有不同的电气形式。若要实现多级的单元级联，需要以设计电路将输入与输出信号转化为同种形式。
发明内容
本发明为解决可编程多功能自旋逻辑单元实现多级级联时，单元的输入信号与输出信号具有不同的电气形式的问题，并在特定数量的可编程多功能自旋逻辑单元内和有限个运算周期内实现多位全加器及全减器，提供了一种可编程多功能自旋逻辑加法器/减法器。
为实现以上发明目的，而采用的技术手段是：
一种可编程多功能自旋逻辑加法器/减法器，包括多个可编程多功能自旋逻辑单元构成的可编程多功能自旋逻辑单元阵列，每个可编程多功能自旋逻辑单元配置一个读取电路，所述阵列的每行及每列均有偏置电路，以及控制电路；所述可编程多功能自旋逻辑单元根据其磁化状态所呈现出的相应电阻值存储数据，读取电路用于将所述存储的数据转换成相应的逻辑电平并输出；控制电路控制所述可编程多功能自旋逻辑单元、读取电路和偏置电路的操作。
上述方案在可编程多功能自旋逻辑单元阵列的基础上，通过配置偏置电路和控制电路选通即将读出或改写的可编程多功能自旋逻辑单元，并将所述单元编程为相对应的逻辑运算功能，从而在特定数量的可编程多功能自旋逻辑单元内和有限个运算周期内实现多位全加器/全减器。
优选的，所述阵列的每行及每列均包括写电路，所述写电路提供具有两个不同方向的电流用于改写可编程多功能自旋逻辑单元的逻辑状态。所述读取电路和写电路连接至可编程多功能自旋逻辑单元端口，将输入及输出的逻辑信号统一为逻辑电平，并由此实现基于PMSLC的逻辑级联。
优选的，所述可编程多功能自旋逻辑单元、读取电路和偏置电路的操作由同一控制电路控制。唯有被选通的可编程多功能自旋逻辑单元行与列都被偏置，继而输出相应的磁性状态，即等效电阻阻值。
优选的，所述控制电路选通需读出或改写的可编程多功能自旋逻辑单元，使能相应的行与列的偏置电路或读取电路；对可编程多功能自旋逻辑单元提供磁场偏置以及初始化，将所述单元编程为相对应的逻辑运算功能；统筹每个可编程多功能自旋逻辑单元的输入、输出信号，根据功能分配信号。
优选的，所述读取电路为一个灵敏放大器。
优选的，所述加法器/减法器配置为执行存储功能。
优选的，所述加法器/减法器实现一位全加器时包括两个可编程多功能自旋逻辑单元，每个所述单元编程一次为特定的逻辑功能，进行两次逻辑运算。
优选的，所述加法器/减法器实现n位全加器时包括2n个可编程多功能自选逻辑单元，每个所述单元编程一次为特定的逻辑功能，进行2(n+1)次逻辑运算，n为自然数。
优选的，所述加法器/减法器实现一位全减器时包括两个可编程多功能自旋逻辑单元，每个所述单元编程两次为不同的逻辑功能，进行两次逻辑运算。
优选的，所述加法器/减法器实现n位全减器时包括2n个可编程多功能自选逻辑单元，每个所述单元编程两次为特定的逻辑功能，进行2n次逻辑运算，n为自然数。
与现有技术相比，本发明技术方案的有益效果是：
本发明提供的一种可编程多功能自旋逻辑加法器/减法器，由于在可编程多功能自旋逻辑单元阵列的基础上，通过配置偏置电路和控制电路选通即将读出或改写的可编程多功能自旋逻辑单元，并将所述单元编程为相对应的逻辑运算功能，从而在特定数量的可编程多功能自旋逻辑单元内和有限个运算周期内实现多位全加器/全减器，并解决了现有技术中可编程多功能自旋逻辑单元实现多级级联时，单元的输入信号与输出信号具有不同的电气形式的问题，
附图说明
图1为本发明可编程多功能自旋逻辑单元阵列的示意图。
图2为本发明一实施例的加法器示意图。
图3为本发明一实施例的减法器示意图。
图4为本发明另一实施例的加法器示意图。
图5为本发明另一实施例的减法器示意图。
具体实施方式
附图仅用于示例性说明，不能理解为对本专利的限制；
为了更好说明本实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；
对于本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。
下面结合附图和实施例对本发明的技术方案做进一步的说明。
实施例1
一种可编程多功能自旋逻辑加法器/减法器，包括多个可编程多功能自旋逻辑单元构成的可编程多功能自旋逻辑单元阵列，每个可编程多功能自旋逻辑单元配置一个读取电路，所述阵列的每行及每列均有偏置电路，以及控制电路；所述可编程多功能自旋逻辑单元根据其磁化状态所呈现出的相应电阻值存储数据，读取电路用于将所述存储的数据转换成相应的逻辑电平并输出；控制电路控制所述可编程多功能自旋逻辑单元、读取电路和偏置电路的操作。
其中，所述阵列的每行及每列均包括写电路，所述写电路提供具有两个不同方向的电流用于改写可编程多功能自旋逻辑单元的逻辑状态。
其中，所述可编程多功能自旋逻辑单元、读取电路和偏置电路的操作由同一控制电路控制。
其中，所述控制电路选通需读出或改写的可编程多功能自旋逻辑单元，使能相应的行与列的偏置电路或读取电路；对可编程多功能自旋逻辑单元提供磁场偏置以及初始化，将所述单元编程为相对应的逻辑运算功能；统筹每个可编程多功能自旋逻辑单元的输入、输出信号，根据功能分配信号。
其中，所述读取电路为一个灵敏放大器。灵敏放大器将所述存储的数据放大成相应的逻辑电平输出。
其中，所述加法器/减法器配置为执行存储功能。
其中，所述加法器/减法器实现一位全加器时包括两个可编程多功能自旋逻辑单元，每个所述单元编程一次为特定的逻辑功能，进行两次逻辑运算。
其中，所述加法器/减法器实现n位全加器时包括2n个可编程多功能自选逻辑单元，每个所述单元编程一次为特定的逻辑功能，进行2(n+1)次逻辑运算，n为自然数。
其中，所述加法器/减法器实现一位全减器时包括两个可编程多功能自旋逻辑单元，每个所述单元编程两次为不同的逻辑功能，进行两次逻辑运算。
其中，所述加法器/减法器实现n位全减器时包括2n个可编程多功能自选逻辑单元，每个所述单元编程两次为特定的逻辑功能，进行2n次逻辑运算，n为自然数。
图1所表示的是可编程多功能自旋逻辑单元构成的阵列。阵列中，每行及每列都有统一的输入电流偏置电路，唯有被选通的PMSLC行与列都被偏置，PMSLC才能输出相应的磁性状态，亦即等效电阻阻值。而各行与各列的偏置由专门的控制电路来管理。每一个PMSLC都配置一个读出灵敏放大器，其输出的逻辑电平也由控制电路统筹。
在下述图4与图5中，以可编程多功能自旋逻辑单元阵列为单位扩展为多位全加器与全减器。
实施例2
本发明实施例将该可编程多功能自旋逻辑加法器/减法器分别用于实现一位的全加器与全减器。
如图2所示，以PMSLC为单位实现一位的全加器，其中，对于1bit的输入信号A与B，其和与进位可表示为
Figure BDA0001869391710000051
c＝AB(2)
其中，式(1)可看作两层嵌套的“或非”运算，内层“或非”运算的变量分别为输入信号A与B，外层“或非”运算的变量，分别为内层“或非”运算的结果
Figure BDA0001869391710000052
以及进位结果AB，因此用两个PMSLC：PMSLC_A(0)与PMSLC_B(0)，经过两次运算操作来完成这一次全加运算。
第一次运算：
PMSLC_A(0)进行“或非”运算，输出结果
Figure BDA0001869391710000053
经过控制电路，连接到PMSLC_A(0)的输入端“X”；
PMSLC_B(0)进行“与”运算，输出结果A·B经过控制电路，连接到PMSLC_A(0)的输入端“Y”，同时该结果保存在PMSLC_B(0)中；
第二次运算：
PMSLC_A(0)进行“或非”运算，该单元无须改变其运算功能。输入端“X”输入的信号为
Figure BDA0001869391710000054
输入端“Y”输入的信号为A·B。最终输出结果
Figure BDA0001869391710000055
并保存在PMSLC_A(0)中。
如图3所示，以PMSLC为单位实现一位的全减器，其中，对于1bit的输入信号A与B，其差与退位可表示为
Figure BDA0001869391710000056
Figure BDA0001869391710000057
考虑到通过PMSLC为单位实现这个运算，可以用两个PMSLC：PMSLC_A(0)与PMSLC_B(0)，经过两次运算操作来完成这一次全减运算。
第一次运算：
PMSLC_A(0)进行
Figure BDA0001869391710000058
运算，输出结果
Figure BDA0001869391710000059
经过控制电路，连接到PMSLC_A(0)的输入端“X”；
PMSLC_B(0)进行
Figure BDA00018693917100000510
运算，输出结果
Figure BDA00018693917100000511
经过控制电路，连接到PMSLC_A(0)的输入端“Y”，同时该结果保存在PMSLC_B(0)中；
第二次运算：
PMSLC_A(0)进行“或”运算。输入端“X”输入的信号为
Figure BDA00018693917100000512
输入端“Y”输入的信号为
Figure BDA00018693917100000513
最终输出结果
Figure BDA00018693917100000514
并保存在PMSLC_A(0)中。
实施例3
本发明实施例在如图2与图3中，用两个PMSLC实现一位全加器与全减器的基础上，图4与图5在可编程多功能自旋逻辑单元阵列中实现多位全加器与全减器。本实施例以4bit运算来进行说明。
如图4所示，进行运算A[0:3]+B[0:3]。分配8个PMSLC：Cell[0:7]来实现本次运算。将输入变量A[0:3]，B[0:3]以图中的顺序输入到Cell[0:7]中。图中每一个“⊕”符号，代表了一次如上述图2所示的一位加法运算，而如上文所述，每一次一位加法需经过两次逻辑运算。
第一次一位加法运算：A(i)⊕B(i)，i＝0,1,2,3。分别将所得的结果sum0[0:3]与c0[0:3]按图中所示的顺序存储在Cell[0:7]中。
第二次一位加法运算：c0(i)⊕sum0(i+1),i＝0,1,2。分别将所得的结果sum1[0:2]与c1[0:2]按图中所示的顺序存储在Cell[1:6]中。
第三次一位加法运算：c1(i)⊕sum1(i+1),i＝0,1。分别将所得的结果sum2[0:1]与c2[0:1]按图中所示的顺序存储在Cell[2:5]中。另外，计算c1(2)or c0(3)＝sum2(2)；这其中，c1(2)原存储在Cell(6)中，c0(3)原存储在Cell(7)中，其结果sum2(2)存储在Cell(6)中。
第四次一位加法运算：c1(i)⊕sum1(i+1),i＝0。分别将所得的结果sum3(0)与c3(0)按图中所示的顺序存储在Cell[3:4]中。另外，计算c2(1)or sum2(2)＝sum3(1)；这其中，c2(1)原存储在Cell(5)中，sum2(1)原存储在Cell(6)中，其结果sum3(1)存储在Cell(5)中。
第五次一位加法运算：c3(0)or sum3(1)＝sum4(0)。sum4(0)存储在Cell(4)中。
综上，经过五次运算，最终结果sum4[0:4]存储在了Cell[0:4]中。如果结果的大小规定为4位，则最高位sum4(4)自动溢出，输出结果则为sum4[0:3]。
推广至多位加法。对于n位加法，n＝1,2,3...分配2n个PMSLC，需经过n+1次一位加法运算，即2(n+1)次逻辑运算。
如图5所所示，进行运算A[0:3]-B[0:3]。分配8个PMSLC：Cell[0:7]来实现本次运算。将输入变量A[0:3]，B[0:3]以图中的顺序输入到Cell[0:7]中。图中每一个“-”符号，代表了一次如图3所示的一位减法运算。而如上文所述，每一次一位减法需经过两次逻辑运算。
第一次一位减法运算：A(i)-B(i)，i＝0,1,2,3。分别将所得的结果sub0[0:3]与c0[0:3]按图中所示的顺序存储在Cell[0:7]中。
第二次一位减法运算：sub0(i+1)-c0(i),i＝0,1,2。分别将所得的结果sub1[0:2]与c1[0:2]按图中所示的顺序存储在Cell[1:6]中。
第三次一位减法运算：sub1(i+1)-c1(i),i＝0,1。分别将所得的结果sub2[0:3]与c2[0:3]按图中所示的顺序存储在Cell[2:5]中。
第四次一位减法运算：sub2(i+1)-c2(i),i＝0。分别将所得的结果sum3(0)与c3(0)按图中所示的顺序存储在Cell[3:4]中。
综上，经过四次一位减法运算，最终结果sub4[0:3]存储在了Cell[0:3]中。
推广至多位减法。对于n位减法，n＝1,2,3...分配2n个PMSLC，需经过n次一位减法运算，即2n次逻辑运算。
附图中描述位置关系的用语仅用于示例性说明，不能理解为对本专利的限制；
显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。

Claims (7)

1.一种可编程多功能自旋逻辑加法器/减法器，其特征在于，包括多个可编程多功能自旋逻辑单元构成的可编程多功能自旋逻辑单元阵列，每个可编程多功能自旋逻辑单元配置一个读取电路，所述阵列的每行及每列均有偏置电路，以及控制电路；所述可编程多功能自旋逻辑单元根据其磁化状态所呈现出的相应电阻值存储数据，读取电路用于将所述存储的数据转换成相应的逻辑电平并输出；控制电路控制所述可编程多功能自旋逻辑单元、读取电路和偏置电路的操作；
所述加法器/减法器配置为执行存储功能；
当实现一位全加器时包括两个可编程多功能自旋逻辑单元PMSLC_A(0)与PMSLC_B(0)，每个所述可编程多功能自旋逻辑单元编程一次为特定的逻辑功能，对于1bit的输入信号A与B进行两次逻辑运算；其中，第一次运算包括：PMSLC_A(0)进行“或非”运算，输出结果
Figure FDA0003177687530000011
经过控制电路，连接到PMSLC_A(0)的输入端“X”；
PMSLC_B(0)进行“与”运算，输出结果A·B经过控制电路，连接到PMSLC_A(0)的输入端“Y”，同时该结果保存在PMSLC_B(0)中；
第二次运算包括：PMSLC_A(0)进行“或非”运算，该单元无须改变其运算功能；输入端“X”输入的信号为
Figure FDA0003177687530000012
输入端“Y”输入的信号为A·B；最终输出结果
Figure FDA0003177687530000013
并保存在PMSLC_A(0)中；
当实现一位全减器时包括两个可编程多功能自旋逻辑单元PMSLC_A(0)与PMSLC_B(0)，每个所述单元编程两次为不同的逻辑功能，进行两次逻辑运算；其中，第一次运算包括：PMSLC_A(0)进行
Figure FDA0003177687530000014
运算，输出结果
Figure FDA0003177687530000015
经过控制电路，连接到PMSLC_A(0)的输入端“X”；PMSLC_B(0)进行
Figure FDA0003177687530000016
运算，输出结果
Figure FDA0003177687530000017
经过控制电路，连接到PMSLC_A(0)的输入端“Y”，同时该结果保存在PMSLC_B(0)中；
第二次运算包括：PMSLC_A(0)进行“或”运算；输入端“X”输入的信号为
Figure FDA0003177687530000018
输入端“Y”输入的信号为
Figure FDA0003177687530000019
最终输出结果
Figure FDA00031776875300000110
并保存在PMSLC_A(0)中。
2.根据权利要求1所述的可编程多功能自旋逻辑加法器/减法器，其特征在于，所述阵列的每行及每列均包括写电路，所述写电路提供具有两个不同方向的电流用于改写可编程多功能自旋逻辑单元的逻辑状态。
3.根据权利要求2所述的可编程多功能自旋逻辑加法器/减法器，其特征在于，所述可编程多功能自旋逻辑单元、读取电路和偏置电路的操作由同一控制电路控制。
4.根据权利要求3所述的可编程多功能自旋逻辑加法器/减法器，其特征在于，所述控制电路选通需读出或改写的可编程多功能自旋逻辑单元，使能相应的行与列的偏置电路或读取电路；对可编程多功能自旋逻辑单元提供磁场偏置以及初始化，将所述单元编程为相对应的逻辑运算功能；统筹每个可编程多功能自旋逻辑单元的输入、输出信号，根据功能分配信号。
5.根据权利要求1所述的可编程多功能自旋逻辑加法器/减法器，其特征在于，所述读取电路为一个灵敏放大器。
6.根据权利要求1～5任一项所述的可编程多功能自旋逻辑加法器/减法器，其特征在于，所述加法器/减法器实现n位全加器时包括2n个可编程多功能自选逻辑单元，每个所述单元编程一次为特定的逻辑功能，进行2(n+1)次逻辑运算，n为自然数。
7.根据权利要求1～5任一项所述的可编程多功能自旋逻辑加法器/减法器，其特征在于，所述加法器/减法器实现n位全减器时包括2n个可编程多功能自选逻辑单元，每个所述单元编程两次为特定的逻辑功能，进行2n次逻辑运算，n为自然数。
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