CN1442859A - 磁性随机存取存储器 - Google Patents

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Abstract

TMR元件被设置在字线和位线之间的交叉点处。每个字线的一端通过行选择开关连接到接地点。每个位线的一端连接到位线偏置电路。在读取操作中，该位线偏置电路把偏置电势施加到所有位线。该被选择的字线被短路到接地点。未被选择的字线被设置在浮置状态。

Description

磁性随机存取存储器
对相关申请的交叉引用
本申请基于并要求与2001年12月28日递交的在先日本专利申请No.2001-401850号的优选权，其全部内容被包含于此以供参考。
技术领域
本发明涉及一种磁性随机存取存储器(MRAM)，其使用磁阻效应存储“1”和“0”数据。
背景技术
在最近几年，采用新的原理存储数据的许多存储器已经被提出。其中一种是磁性随机存取存储器，其使用隧道磁阻效应(在下文中称为TMR)来存储“1”和“0”数据。
作为用于磁性随机存取存储器的一个建议，例如有Roy Scheuerlein等人在ISSCC2000技术文献第128页所发表的“A 10ns Read and writeNon-Volatile Memory Array Using a Magnetic Tunnel Junction andFET Switch in each Cell”。
磁性随机存取存储器使用TMR元件存储“1”和“0”数据。作为TMR元件的基本结构，绝缘层(隧道效应阻挡层)被夹在两个磁性层(铁磁层)之间。但是，各种TMR元件结构已经被提出以优化MR(磁阻)比。
存储在TMR元件中的数据被根据两个磁性层的磁化状态是平行或反平行而确定。“平行”意味着两个磁性层具有相同的磁化方向。“反平行”意味着两个磁性层具有相反的磁化方向。
通常，两个磁性层中的一个层面(被固定层)具有一个反铁磁层。该反铁磁层作为用于固定该被固定层的磁化方向。实际上，存储在TMR元件中的数据(“1”或“0”)由两个磁性层中的另一个层面(自由层)的磁化方向所确定。
当在TMR元件中的磁化状态为平行时，则夹在TMR元件的两个磁性层之间的绝缘层(隧道效应阻挡层)的电阻被最小化。例如，该状态被定义为“1”状态。当在TMR元件中的磁化状态为反平行时，夹在TMR元件的两个磁性层之间的绝缘层(隧道效应阻挡层)的电阻被最大化。例如，该状态被定义为“0”状态。
当前，从增加存储器的容量或稳定写入/读取操作的观点来看，各种单元阵列结构已经被实验用于磁性随机存储器。
例如，目前已知有一种磁性随机存取存储器，其中由一个选择MOS晶体管和一个TMR元件形成的一个存储单元，并且使用两个存储单元存储1位数据。
但是，在这种磁性随机存取存储器中，难以增加存储容量。这是因为该单元阵列结构需要两个TMR元件和两个选择MOS晶体管来存储1位数据。
已知有一种单元阵列结构，其中连接到字线和位线的TMR元件被设置在该字线和位线的交点上，即交叉点单元阵列结构。
根据该交叉点单元阵列结构，由于不使用选择MOS晶体管，因此可以减小存储单元尺寸。结果，可以增加存储容量。
例如，当设计规格的最小尺寸被定义为“F”时，由一个选择MOS晶体管和TMR元件所形成的一个存储单元的尺寸为8F2。但是，仅仅包括一个TMR元件的一个存储单元的尺寸为4F2。也就是说，仅仅包括一个TMR元件的存储单元可以实现把由一个选择MOS晶体管和TMR元件所形成的存储单元的尺寸减小1/2。
但是，在该交叉点单元阵列结构中，由于没有出现选择MOS晶体管，因此在读取操作中出现问题。
在该交叉点单元阵列结构，读取电流被施加在所选择字线和所选择位线之间。当读取电流流到在所选择字线和所选择位线之间的交叉点处的TMR元件时，所选择TMR元件的电压降被检测。
例如，作为一种已知的读取方法，通过4端电阻测量并且与一个参考电势相比较而测量所选择TMR元件上施加的电压，从而识别读取数据。作为另一种已知的读取方法，所选择的TMR元件的一端连接到一个运算放大器的两个输入端之一，并且该运算放大器的输出电势被与一个参考电势相比较，从而识别读取数据。
在使用运算放大器的后一种方法中，地电势被施加到该运算放大器的另一个输入端。另外，电阻元件被连接在该运算放大器的输出端与一个输入端之间。
假设Rm为TMR元件的阻值，Ro为连接在运算放大器的输出端和一个输入端之间的电阻元件的阻值，并且Vm为施加在TMR元件上的电压。则运算放大器的输出电势Vo由下式给出：
Vm/Rm＝-Vo/Ro
Vo＝-Vm×(Ro/Rm)    ...(1)
从方程(1)可以看出，在使用运算放大器的读取方法中，Ro充分大于Rm时，可以获得较大增益。
在上述两种读取方法中，读取电流在所选择字线和所选择位线之间流过。
但是，在该交叉点单元阵列结构中，由于没有选择MOS晶体管被连接到TMR元件，则读取电流流过各种路径，该路径不但经过所选择TMR元件而且还经过其它未被选择的TMR元件。因此，难以精确地估计仅仅所选择的TMR元件阻值(或者施加在该TMR元件上的电压)。
例如，考虑具有如图53和54所示的交叉点单元阵列结构的一种磁性随机存取存储器。
在读取操作中，例如当来自行解码器RD3的输出信号RSL3和来自列解码器CD3的输出信号CSL3变为“H”时，行选择开关RSW3和列选择开关CSW3被导通。
结果，在图53中，读取电流从恒流源I1通过字线WL3和位线BL3流到运算放大器OP1。
在此时，来自行解码器RD1、RD2、RD4和RD5的输出信号RSL1、RSL2、RSL4和RSL5为“L”。来自列解码器CD1、CD2、CD4和CD5的输出信号CSL1、CSL2、CSL4和CSL5也为“L”。
因此，未被选择的字线WL1、WL2、WL4和WL5和未被选择的位线BL1、BL2、BL4和BL5处于浮置状态。
也就是说，连接到未被选择的字线WL1、WL2、WL4和WL5的TMR元件在一端处相互短路。连接到相应一个未被选择的位线BL1、BL2、BL4和BL5的每个TMR元件的另一端也被短路。
因此，作为在读取操作中该交叉点单元阵列结构的等效电路，未被选择的TMR元件被复杂地串联或并联到一个被选择的TMR元件MTJ33。这意味着该被选择TMR元件MTJ33的读取信号量减小。从而，通过使用读出放大器S/A难以精确地估计仅仅被选择TMR元件MTJ33的阻值。
参见图54，在读取操作中，当来自行解码器RD3的输出信号RSL3以及来自列解码器CD3的输出信号CSL3变为“H”时，行选择开关RSW3和列选择开关CSW3导通。另外，由于信号bCSL1、bCSL2、bCSL4和bCSL5变“H”，因此晶体管BSW1、BSW2、BSW4和BSW5导通。
结果，读取电流从恒流源I1通过字线WL3和位线BL3流到运算放大器OP1。另外，由于运算放大器OP1的输出方案，使得流到被选择位线BL3的电流流向接地点VSS。同时，读取电流通过未选择的位线BL1、BL2、BL4和BL5流向接地点VSS。
由于流过未选择的位线BL1、BL2、BL4和BL5的电流的影响，使得通过被选择位线BL3流到运算放大器OP1的电流量非常小。特别地，在读取操作的状态下，该信号电流完全不流到运算放大器OP1，导致读取操作的延迟。
由于运算放大器OP1的输入方案，使得流到被选择位线BL3的电流还最终流到接地点VSS。当在并联连接状态中的未选择位线BL1、BL2、BL4和BL5具有较低电阻(包括寄生电阻)时，即使在经过足够长的时间之后，不必要的信号电流也不会流到运算放大器OP1。
在图53和54中，在从被选择字线WL3到被选择位线BL3的路径中，通过被选择TMR元件MTJ33的主要路径以及其它路径的典型例子由箭头所示。
发明内容
(1)根据本发明第一方面，在此提供一种磁性随机存取存储器，其中包括：多个第一互连线；与多个第一互连线相交的多个第二互连线；多个存储单元，其被设置在多个第一互连线和多个第二互连线的交叉点处，以使用磁阻效应来存储数据；以及偏置电路，其在读取电流被提供于被选择的第一互连线和被选择的第二互连线之间时，把偏置电势施加到电连接到被选择的第一互连线的所有第二互连线。
根据本发明的第二方面，在此提供一种磁性随机存取存储器，其中包括：多个第一互连线；与多个第一互连线相交的多个第二互连线；由多个第一存储单元所形成的第一单元阵列结构，该第一存储单元被设置在多个第一互连线和多个第二互连线的交叉点处，以使用磁阻效应来存储数据；多个第三互连线；与多个第三互连线相交的多个第四互连线；重叠在第一单元阵列结构上并且由多个第二存储单元所形成的第二单元阵列结构，该第二存储单元被设置在多个第三互连线和多个第四互连线的交叉点处，以使用磁阻效应来存储数据。
根据本发明的第三方面，在此提供一种磁性随机存取存储器，其中包括：多个第一互连线；与多个第一互连线相交的多个第二互连线；多个第一存储单元，其被设置在多个第一互连线和多个第二互连线的交叉点处，以使用磁阻效应来存储数据；多个第三互连线，其与多个第二互连线相交；以及多个第二存储单元，其被设置在多个第二互连线和多个第三互连线的交叉点处，以使用磁阻效应来存储数据。
(2)根据本发明的一个方面，在此提供一种磁性随机存取存储器的读取方法，其中包括：在执行从多个存储单元读取数据中，该存储单元被设置在多个第一互连线和与多个第一互连线相交的多个第二互连线之间的交叉点处，以使用磁阻效应存储数据，当读取电流被提供在被选择的第一互连线和被选择的第二互连线之间时，把偏置电势施加在电连接到被选择的第一互连线的每个第二互连线。
附图说明
图1为示出本发明的磁性随机存取存储器的电路结构1的示意图；
图2为示出电路结构1的具体例子1的示意图；
图3为示出电路结构1的具体例子2的示意图；
图4为示出电路结构1的具体例子3的示意图；
图5为示出电路结构1的具体例子4的示意图；
图6为示出读取电路的一个例子的示意图；
图7为示出读取电路的另一个例子的示意图；
图8为示出读出放大器和位线偏置电路的一个例子的示意图；
图9为示出读出放大器的一个例子的示意图；
图10为示出参考电势产生电路的一个例子的示意图；
图11为示出运算放大器的一个例子的示意图；
图12为示出本发明的磁性随机存取存储器的电路结构2的示意图；
图13为示出本发明的磁性随机存取存储器的电路结构3的示意图；
图14为示出本发明的磁性随机存取存储器的电路结构4的示意图；
图15为示出写入电路的一个例子的示意图；
图16为示出行解码器和写入字线驱动器/吸收器的示意图；
图17为示出列解码器和写入位线驱动器/吸收器的示意图；
图18为示出行解码器和写入字线驱动器/吸收器的示意图；
图19为示出列解码器和写入位线驱动器/吸收器的示意图；
图20为示出列解码器和写入位线驱动器/吸收器的示意图；
图21为示出根据本发明的单元阵列结构的一个例子的平面示图；
图22为示出沿着图21中的线XXII-XXII截取的截面示图；
图23为示出TMR元件的结构例子的示意图；
图24为示出TMR元件的另一个结构例子的示意图；
图25为示出TMR元件的另一个结构例子的示意图；
图26为示出根据本发明的单元阵列结构的一个例子的示意图；
图27为示出根据本发明的单元阵列结构的另一个例子的示意图；
图28为示出根据本发明的单元阵列结构的另一个例子的示意图；
图29为示出根据本发明的单元阵列结构的另一个例子的示意图；
图30为示出根据本发明的单元阵列结构的另一个例子的示意图；
图31为示出本发明的磁性随机存取存储器的应用例子1的示意图；
图32为示出图31的存储器的结构的一个例子的截面示图；
图33为示出图31的存储器的结构的一个例子的平面示图；
图34为示出一个应用例子1的具体例子1的示意图；
图35为示出一个应用例子1的具体例子2的示意图；
图36为示出一个应用例子1的具体例子3的示意图；
图37为示出一个应用例子1的具体例子4的示意图；
图38为示出本发明的磁性随机存取存储器的应用例子2的示意图；
图39为示出本发明的磁性随机存取存储器的应用例子3的示意图；
图40为示出本发明的磁性随机存取存储器的应用例子4的示意图；
图41为示出本发明的磁性随机存取存储器的应用例子5的示意图；
图42为示出图41的存储器结构的一个例子的截面示图；
图43为示出图41的存储器结构的一个例子的平面示图；
图44为示出本发明的磁性随机存取存储器的应用例子6的示意图；
图45为示出图44的存储器结构的一个例子的截面示图；
图46为示出图44的存储器结构的一个例子的平面示图；
图47为示出本发明的磁性随机存取存储器的应用例子7的示意图；
图48为示出图47的存储器的列选择开关的示意图；
图49为示出图47的存储器结构的一个例子的截面示图；
图50为示出图47的存储器结构的一个例子的平面示图；
图51为示出读取电路的一个例子的示意图；
图52为示出读取电路的一个例子的示意图；
图53为示出常规磁性随机存取存储器的电路结构的示意图；以及
图54为示出另一种常规磁性随机存取存储器的电路结构的示意图。
具体实施方式
下面将参照附图1详细描述本发明的一个方面的磁性随机存取存储器。
磁性随机存取存储器的主要部分的结构
首先，将详细描述本发明一个方面的磁性随机存取存储器的主要结构。
下面将描述一种读取电路。为了便于描述，将省略一种写入电路。
(1)电路结构1
图1示出根据本发明的一个实施例的磁性随机存取存储器的电路结构。
存储单元阵列11由被设置在一个阵列中的多个TMR元件(MTJ元件)所形成。TMR元件MTJ被设置在X方向上的字线WLi(i＝1、2、...、5)和在Y方向上的位线BLi(i＝1、2、...、5)的交叉点处。TMR元件MTJ被连接在字线WLi和位线BLi之间。
在本例中，为了便于描述，存储单元阵列11由5×5个TMR元件MTJ所形成。在此，字线WLi的数目为5个，位线BLi的数目也为5个。
这仅仅是一个例子。在本发明中，存储单元阵列11的大小(TMR元件的数目)以及字线WLi和位线BLi的数目不受限制。
每个字线WLi的一端通过相应的行选择开关RSWi(i＝1、2、...、5)连接到一个接地点VSS。该行选择开关RSWi被来自行解码器12的输出信号所控制，即通过解码行地址信号所得的信号。
在此，对应于由行地址信号所选择的字线(行)WLi的行选择开关RSWi被导通。被选择的字线WLi的一端被电短路到接地点VSS。
另外，对应于不被行地址信号所选择的字线WLi的行选择开关RSWi断开。因此，不被选择的字线WLi被设置在浮置状态。
作为该行选择开关RSWi，例如可以采用MOS晶体管，如图1中所示。
但是，该行选择开关RSWi不限于MOS晶体管。例如，可以使用双极型晶体管、MIS(金属绝缘体半导体)晶体管(包括MOSFET)、MES(金属半导体)晶体管、或者结型晶体管。
每个位线BLi的一端被连接到包括一个读出放大器和位线偏置电路的一个相应的电路块13-i(i＝1、2、...、5)。
位线偏置电路在读取操作中把偏置电势施加到位线BLi上。
也就是说，在本例中，在读取操作中，偏置电势被施加在通过TMR元件MTJ连接到被选择字线WLi的所有位线BLi，而不是仅仅把偏置电势施加到被选择的位线BLi。也就是说，在本例中，所有位线BLi被设置在一个等电势水平上，从而阻挡从一条位线到另一条位线的电流路径。
另外，在本例中，读出放大器连接到通过TMR元件MTJ与被选择字线WLi相连接的所有位线BLi。也就是说，在读取操作中，连接到被选择字线WLi的所有TMR元件MTJ的阻值(数据)被一次读取。
在本例中，读出放大器可以连接到通过TMR元件MTJ与被选择的字线WLi相连接的所有位线BLi。另外，读出放大器可以仅仅连接到被选择位线BLi。
如上文所述，根据本发明的磁性随机存取存储器，被选择字线WLi被设置在预定电势(在本例中为地电势)以读取该读取电路。未被选择的字线被设置在浮置状态。通过TMR元件连接到被选择字线WLi的所有位线BLi被设置在预定偏置电势(例如，正电势)。
在读取操作中，作为根据本发明的交叉点单元阵列结构的等效电路，仅仅被选择TMR元件连接在被选择字线和被选择位线之间。在此，可以减小被选择TMR元件的读取信号量。
另外，读出放大器连接到通过TMR元件MTJ与被选择字线WLi相连接的所有位线BLi。在此，流到所有位线BLi的读出电流为相同。到读出放大器的信号电流量不减小，或者在位线BLi之间不出现干扰。因此，读出电流稳定。
(2)读取操作
下面将描述当使用图1中所示的磁性随机存取存储器时的读取操作。
在读取操作中，行解码器12根据行地址信号选择一条字线(行)WLi。假设由一个行地址信号选择字线WL3。在该情况中，行选择开关RSW被导通，其它行选择开关RSW1、RSW2、RSW4和RSW5被断开。
因此，被选择字线WL3被设置在地电势。未选择字线WL1、WL2、WL4和WL5被设置在浮置状态。
与由行解码器12选择字线WL3的同时，位线偏置电路13-1、13-2、...、13-5把偏置电势施加到通过TMR元件与被选择字线WL3相连接的所有位线BL1、BL2、...、BL5。
结果，读取电流从所有位线偏置电路13-1、13-2、...、13-5通过所有位线BL1、BL2、...、BL5和连接到被选择字线WL3的所有TMR元件MTJ流到被选择字线WL3。
未选择字线WL1、WL2、WL4和WL5处于浮置状态，因此由于被施加偏置电势的位线BL1、BL2、...、BL5的影响而充电。但是，未选择字线WL1、WL2、WL4和WL5的电势不变为高于位线BL1、BL2、...、BL5的电势(偏置电势)。
因此，在图1中所示的电路中，没有形成从一条位线BLi通过未选择字线WL1、WL2、WL4和WL5到达另一条位线BLi的电流路径。
因此，作为在读取操作中的交叉点单元阵列结构的等效电路，仅仅被选择TMR元件连接在被选择字线WL3和被选择位线BL1、BL2、...、BL5之间。因此，被选择TMR元件的读取信号量降低。
当读取电流流动时，位线偏置电路13-1、13-2、...、13-5读出位线BL1、BL2、...、BL5的电势，即通过被选择TMR元件MTJ的阻值来确定存储在连接到被选择字线WL3的TMR元件MTJ中的数据。
在本例中，读取电流从位线BL1、BL2、...、BL5流到被选择字线WL3。但是，读取电流的方向(字线电势和位线电势之间的电平关系)不受限制。
在本例中，连接到被选择字线WL3的所有TMR元件MTJ的阻值(数据)被一次读取。另外，仅仅连接到被选择字线WLi和被选择位线BLi的TMR元件MTJ可以被读取。
在本发明中，在读取模式中的功耗比现有技术略有增加。但是，该功耗远小于写入模式中的功耗，因此不会产生问题。在读取模式中的功耗还远小于需要改写操作的DRAM和FeRAM的功耗。
(3)具体例子
下面将描述图1中所示的磁性随机存取存储器的具体例子，以及更加特别地描述读取电路的具体例子。
①具体例子1
图2示出本发明的磁性随机存取存储器的具体例子1。
一个存储单元阵列11由设置在一个阵列中的多个TMR元件MTJ所形成。该TMR元件MTJ被设置在X方向上的字线WLi(i＝1、2、...、5)和Y方向上的位线BLi(i＝1、2、...、5)之间的交叉点处。TMR元件MTJ被连接在字线WLi和位线BLi之间。
每个字线WLi的一端通过相应的行选择开关RSWi(i＝1、2、...、5)连接到一个接地点VSS。该行选择开关RSWi被来自行解码器12的输出信号所控制，即通过解码行地址信号所获得的一个信号。
因此，对应于由行地址信号所选择的字线(行)WLi的行选择开关RSWi被导通。被选择字线WLi的一端被短路到接地点VSS。
另外，对应于不被行地址信号所选择的字线WLi的行选择开关RSWi被断开。因此未选择字线WLi被设置在浮置状态。
每个位线BLi的一端连接到一个相应的电路块13-i(i＝1、2、...、5)，其中包括读出放大器和位线偏置电路。在读取操作中，该位线偏置电路把偏置电势施加到位线BLi。
在本例中，每个电路块13-i由运算放大器OP1、读出放大器S/A和电阻元件Rc所构成。
位线BLi连接到在前一级的运算放大器OP1的负输入端。箝位电势(偏置电势)VC被施加到运算放大器OP1的正输入端。电阻元件(反馈电阻元件)Rc被连接在运算放大器OP1的输出端和负输入端之间。运算放大器OP1输出一个输出电势，以使得位线BLi的电势与箝位电势相等。
运算放大器OP1的输出端连接到读出放大器(例如差分放大器)S/A的正输入端。参考电势VREF被施加到读出放大器S/A的负输入端。
读出放大器S/A把运算放大器OP1的输出电势与参考电势VREF相比较，从而识别读取数据。
假设Rm为TMR元件MTJ的阻值，Rc为连接在运算放大器OP1的输出端和负输入端之间的电阻元件的阻值，并且Vm为施加在TMR元件上的电压。则运算放大器的输出电势Vo由下式给出：
Vo＝-Vc×(1+Rc/Rm)
读出放大器S/A把输出电势Vo与参考电势VREF相比较，从而确定连接到被选择字线WLi的TMR元件MTJ的阻值(数据)。
在本例中，读出放大器S/A可以连接到通过TMR元件MTJ与被选择字线WLi相连接的所有位线BLi。另外，读出放大器可以仅仅连接到被选择位线BLi。
根据本发明的磁性随机存取存储器的具体例子1，在读取操作中，仅仅被选择TMR元件MTJ连接在被选择字线WLi和被选择位线BLi之间。因此，被选择TMR元件MTJ的读取信号量不减小。
②具体例子2
图3示出本发明的磁性随机存取存储器的具体例子2。
具体例子2是具体例子1的一个应用例子，并且详细示出在具体例子1中产生参考电势VREF的电路。
具体例子2提供一种电路，其使用存储“0”数据的TMR元件和存储“1”数据的TMR元件产生参考电势VREF。
存储单元阵列11由设置在一个阵列中的多个TMR元件MTJ所形成。TMR元件MTJ被设置在X方向上的字线WLi(i＝1、2、...、5)和Y方向上的位线BLi(i＝1、2、...、5)之间的交叉点处。TMR元件MTJ连接在字线WLi和位线BLi之间。
每个字线WLi的一端通过相应的行选择开关RSWi(i＝1、2、...、5)连接到接地点VSS。行选择开关RSWi被来自行解码器12的输出信号所控制，即通过解码行地址信号所获得的一个信号。
因此，对应于由行地址信号所选择的字线(行)WLi的行选择开关RSWi被导通。被选择字线WLi的一端被短路到接地点VSS。
另外，对应于不被行地址信号所选择的字线WLi的行选择开关RSWi被断开。因此未选择字线WLi被设置在浮置状态。
每个位线BLi的一端连接到一个相应的电路块13-i(i＝1、2、...、5)，其中包括读出放大器和位线偏置电路。在读取操作中，该位线偏置电路把偏置电势施加到位线BLi。
在本例中，与具体例子1相同，每个电路块13-i由运算放大器OP1、读出放大器S/A和电阻元件Rc所构成。
位线BLi连接到在前一级的运算放大器OP1的负输入端。箝位电势(偏置电势)VC被施加到运算放大器OP1的正输入端。电阻元件Rc被连接在运算放大器OP1的输出端和负输入端之间。运算放大器OP1输出一个输出电势，以使得位线BLi的电势与箝位电势相等。
运算放大器OP1的输出端连接到读出放大器S/A的正输入端。参考电势VREF被施加到读出放大器S/A的负输入端。
读出放大器S/A把运算放大器OP1的输出电势与参考电势VREF相比较，从而识别读取数据。
参考电势VREF由包括存储“0”数据的TMR元件(参考单元)和存储“1”数据的TMR元件(参考单元)的一个参考电势产生电路19所产生。
参考电势产生电路19具有在Y方向上的位线rBL“0”和rBL“1”。
在所有字线WLi和位线rBL“0”之间的交叉点处，设置连接在字线WLi和位线rBL“0”之间的TMR元件MTJ。设置在所有字线WLi和位线rBL“0”之间的所有TMR元件MTJ存储“0”数据。
在所有字线WLi和位线rBL“1”之间的交叉点处，设置连接在字线WLi和位线rBL“1”之间的TMR元件MTJ。设置在所有字线WLi和位线rBL“1”之间的所有TMR元件MTJ存储“1”数据。
根据这种结构，在读取操作中，“0”数据被读出到位线rBL“0”，以及“1”数据被读出到位线rBL“1”总是独立于五条字线WL1、WL2、...、WL5中的一条被选择的字线。
在读取操作中，当读取信号READ(读取)变为“H”时，位线rBL“0”和rBL“1”被一个均衡开关ESW相互短路。
每个位线rBL“0”和rBL“1”被连接到其电路与运算放大器OP1相同的运算放大器OP2的负输入端。连接到位线rBL“0”的运算放大器OP2的输出端和连接到位线rBL“1”的运算放大器OP2的输出端被相互短路。
与读取电路的运算放大器OP1相同，箝位电势(偏置电势)VC被输入到运算放大器OP2的正输入端。另外，电阻元件Rc被连接在该输出端和负输入端之间。
结果，从运算放大器OP2的输出端输出参考电势VREF。
根据本发明的磁性随机存取存储器的具体例子2，在读取操作中，仅仅被选择的TMR元件MTJ被连接在被选择字线WLi和被选择位线BLi之间。因此，被选择TMR元件MTJ的读取信号量不减小。
另外，在具体例子2中，在读取操作中，使用存储“0”数据的TMR元件和存储“1”数据的TMR元件产生参考电势VREF。因此，参考电势VREF具有出现在读取“0”数据中的读出放大器S/A的正输入端的电势和在读取“1”数据中的读出放大器S/A的正输入端的电势之间的中间值。
因此，可以改进在读取操作中的读取数据的容限。
③具体例子3
图4示出本发明的磁性随机存取存储器的具体例子3。
具体例子3为具体例子2的改进例子，并且减化在具体例子2中的参考电势产生电路19的电路结构。
存储单元阵列11由设置在一个阵列中的多个TMR元件MTJ所形成。TMR元件MTJ被设置在X方向上的字线WLi(i＝1、2、...、5)和Y方向上的位线BLi(i＝1、2、...、5)之间的交叉点处。TMR元件MTJ被连接在字线WLi和位线BLi之间。
每个字线WLi的一端通过相应的行选择开关RSWi(i＝1、2、...、5)连接到接地点VSS。行选择开关RSWi被来自行解码器12的输出信号所控制，即通过解码行地址信号所获得的信号。
因此，对应于由行地址信号所选择的字线(行)WLi的行选择开关RSWi被导通。被选择字线WLi的一端被短路到接地点VSS。
另外，对应于不被行地址信号所选择的字线WLi的行选择开关RSWi被断开。因此未选择字线WLi被设置在浮置状态。
每个位线BLi的一端连接到一个相应的电路块13-i(i＝1、2、...、5)，其中包括读出放大器和位线偏置电路。在读取操作中，该位线偏置电路把偏置电势施加到位线BLi。
在本例中，与具体例子2相同，每个电路块13-i由运算放大器OP1、读出放大器S/A和电阻元件Rc所构成。
位线BLi连接到在前一级的运算放大器OP1的负输入端。箝位电势(偏置电势)VC被施加到运算放大器OP1的正输入端。电阻元件Rc被连接在运算放大器OP1的输出端和负输入端之间。
运算放大器OP1的输出端连接到读出放大器S/A的正输入端。参考电势VREF被施加到读出放大器S/A的负输入端。
读出放大器S/A把运算放大器OP1的输出电势与参考电势VREF相比较，从而识别读取数据。
参考电势产生电路19具有在Y方向的位线rBL“1”。在所有字线WLi和位线rBL“1”的交叉点处，设置连接在字线WLi和位线rBL“1”之间的TMR元件(参考单元)MTJ。设置在所有字线WLi和位线rBL“1”之间的所有TMR元件MTJ存储“1”数据。
位线rBL“1”连接到运算放大器OP2的负输入端。箝位电势VC被输入到运算放大器OP2的正输入端。电阻元件Rr连接在运算放大器OP2的输出端和负输入端之间。参考电势VREF被从运算放大器OP2的输出端输出。
在数据单元侧上连接到运算放大器OP1并且被用于读取数据的电阻元件Rc以及在参考单元侧上连接到与运算放大器OP1相同电路的运算放大器OP2并且被用于产生参考电势VREF的电阻元件Rr中的每一个电阻元件由串联的偶数个TMR元件(具有与作为存储单元的TMR元件MTJ相同结构的TMR元件)所形成。
构成电阻元件Rc的所有偶数个TMR元件被设置在一种状态中，其中数据“0”被写入(低电阻状态)。另一方面，构成电阻元件Rr的偶数个TMR元件的一半被设置在写入数据“0”的状态(低电阻状态)。另一半被设置在写入数据“1”的状态(高电阻状态)。
根据这种结构，在读取操作中，连接到被选择字线WLi的TMR元件MTJ的数据被读出到位线BLi，并且“1”数据被读出到位线rBL“1”。
参考电势VREF具有出现在读取“0”数据中的读出放大器S/A的正输入端的电势和在读取“1”数据中的读出放大器S/A的正输入端的电势之间的中间值。
因此，可以改进在读取操作中的读取数据的容限。
④具体例子4
图5示出本发明的磁性随机存取存储器的具体例子4。
具体例子4也是具体例子2的一个改进例子。具体例子4提供一种通过与具体例子3相同的原理产生参考电势VREF的技术，只是“0”/”1”关系与具体例子3相反。
存储单元阵列11由设置在一个阵列中的多个TMR元件MTJ所形成。TMR元件MTJ被设置在X方向上的字线WLi(i＝1、2、...、5)和Y方向上的位线BLi(i＝1、2、...、5)之间的交叉点处。TMR元件MTJ连接在字线WLi和位线BLi之间。
每个字线WLi的一端通过相应的行选择开关RSWi(i＝1、2、...、5)连接到接地点VSS。行选择开关RSWi被来自行解码器12的输出信号所控制，即通过解码行地址信号所获得的一个信号。
因此，对应于由行地址信号所选择的字线(行)WLi的行选择开关RSWi被导通。被选择字线WLi的一端被短路到接地点VSS。
另外，对应于不被行地址信号所选择的字线WLi的行选择开关RSWi被断开。因此未选择字线WLi被设置在浮置状态。
每个位线BLi的一端连接到一个相应的电路块13-i(i＝1、2、...、5)，其中包括读出放大器和位线偏置电路。在读取操作中，该位线偏置电路把偏置电势施加到位线BLi。
在本例中，与具体例子2相同，每个电路块13-i由运算放大器OP1、读出放大器S/A和电阻元件Rc所构成。
位线BLi连接到在前一级的运算放大器OP1的负输入端。箝位电势(偏置电势)VC被施加到运算放大器OP1的正输入端。电阻元件Rc被连接在运算放大器OP1的输出端和负输入端之间。
运算放大器OP1的输出端连接到读出放大器S/A的正输入端。参考电势VREF被施加到读出放大器S/A的负输入端。
读出放大器S/A把运算放大器OP1的输出电势与参考电势VREF相比较，从而识别读取数据。
参考电势产生电路19具有在Y方向上的位线rBL“0”。在所有字线WLi和位线rBL“0”之间的交叉点处，设置连接在字线WLi和位线rBL“0”之间的TMR元件(参考单元)MTJ。设置在所有字线WLi和位线rBL“0”之间的所有TMR元件MTJ存储“0”数据。
位线rBL“0”连接到运算放大器OP2的负输入端。箝位电势VC被输入到运算放大器OP2的正输入端。电阻元件Rr连接在运算放大器OP2的输出端和负输入端之间。参考电势VREF被从运算放大器OP2的输出端输出。
在数据单元侧上连接到运算放大器OP1并且被用于读取数据的电阻元件Rc以及在参考单元侧上连接到与运算放大器OP1相同电路的运算放大器OP2并且被用于产生参考电势VREF的电阻元件Rr中的每一个电阻元件由串联的偶数个TMR元件(具有与作为存储单元的TMR元件MTJ相同结构的TMR元件)所形成。
构成电阻元件Rc的所有偶数个TMR元件被设置在一种状态中，其中数据“1”被写入(高电阻状态)。另一方面，构成电阻元件Rr的偶数个TMR元件的一半被设置在写入数据“0”的状态(低电阻状态)。另一半被设置在写入数据“1”的状态(高电阻状态)。
根据这种结构，在读取操作中，连接到被选择字线WLi的TMR元件MTJ的数据被读出到位线BLi，并且“0”数据被读出到位线rBL“0”。
参考电势VREF具有出现在读取“0”数据中的读出放大器S/A的正输入端的电势和在读取“1”数据中的读出放大器S/A的正输入端的电势之间的中间值。
因此，可以改进在读取操作中的读取数据的容限。
(4)读取电路
图6和7示出读取电路的例子。
图6中所示的读取电路对应于图1至5中所示的磁性随机存取存储器。本例采用一种一位接一位地输出读取数据的1-位型磁性随机存取存储器。
该读取电路具有读出放大器和位线偏置电路13-i(i＝1、2、...、5)、选择器17和输出缓冲器18。位线偏置电路13-i对应于图1至5中所示的位线偏置电路13-i。
在读取操作中，连接到被选择字线WLi的TMR元件MTJ的数据被通过位线BLi输入到位线偏置电路13-i。该位线偏置电路13-i输出读取数据Di(i＝1、2、...、5)。
选择器17选择其中一个数据Di，并且把所选择的数据提供到输出缓冲器18。选择器17例如由CMOS型传输门所形成，并且根据列地址信号的较低数位选择一个数据Di(该位数由要被选择的数据数所确定)。
图7中所示的读取电路还对应于图1至5中所示的磁性随机存取存储器。本例采用一种每次输出多个读取数据位的多位型磁性随机存取存储器。
在这种情况中，例如连接到被选择字线WLi的TMR元件MTJ的数据可以一次从该芯片中读出。
该读取电路具有位线偏置电路13-i(i＝1、2、...、5)和输出缓冲器18-i(i＝1、2、...、5)。该位线偏置电路13-i(i＝1、2、...、5)对应于图1至5中所示的位线偏置电路13-i(i＝1、2、...、5)。
在读取操作中，连接到被选择字线WLi的TMR元件MTJ的数据被通过位线BLi输入到位线偏置电路13-i。该位线偏置电路13-i输出读取数据Di(i＝1、2、...、5)。
读取数据Di被通过输出缓冲器18-i从芯片输出。
图8示出该读出放大器和位线偏置电路的电路例子。
该读出放大器和位线偏置电路的电路例子已经参照图2描述。可以应用于图1至5中所示的磁性随机存取存储器的该读出放大器和位线偏置电路的另一个例子将在下文中描述。
读出放大器S/A例如由差分放大器所形成。
PMOS晶体管QP2和NMOS晶体管QN1被串联在电源端VDD和位线BL1之间。运算放大器OP1的负输入端被连接到节点n2(位线BLi)。运算放大器OP1的输出端被连接到NMOS晶体管QN1的栅极。箝位电势VC被输入到运算放大器OP1的输入端。
运算放大器OP1控制NMOS晶体管QN1的栅极电势，以使得节点n2的电势与箝位电势VC相等。箝位电势VC被设置为预定正值。
恒流源Is1产生读取电流I读取。读取电流I读取被通过由PMOS晶体管QP1和QP2所形成的电流镜像电路提供到位线BLi。当读取电流I读取流动时，例如由差分放大器所形成的读出放大器根据节点n1的电势读出存储单元(TMR单元)的数据。
图9示出读出放大器的电路例子。图10示出该读出放大器的参考电势产生电路的电路例子。
读出放大器S/A例如由差分放大器所形成。读出放大器S/A把节点n1的电势与参考电势Vref相比较。
参考电势Vref由存储“1”数据的TMR元件和存储“0”数据的TMR元件所产生。
PMOS晶体管QP4和NMOS晶体管QN2被串联在电源端VDD和存储“1”数据的TMR元件之间。PMOS晶体管QP5和NMOS晶体管QN4被串联在电源端VDD和存储“0”数据的TMR元件之间。
PMOS晶体管QP4和QP5的漏极相互连接。NMOS晶体管QN2和QN4的漏极也相互连接。
运算放大器OP2控制NMOS晶体管QN2和QN4的栅极电势，以使得节点n4的电势与箝位电势VC相等。恒流源Is2产生读取电流I读 取。该读取电流I读取通过由PMOS晶体管QP3和QP4所形成的电流镜像电路流到存储“1”数据的TMR元件以及存储“0”。
参考电势Vref被从节点n3输出。
假设Is1＝Is2，PMOS晶体管QP1、QP2、QP3、QP4和QP5具有相同的尺寸，以及NMOS晶体管QN1、QN2和QN4具有相同的尺寸。在这种情况中，参考电势Vref可以被设置为当输出“1”数据时的电势Vn1与输出“0”数据时的电势之间的中值。
图11示出图8中所示的运算放大器OP1或图10中所示的运算放大器OP2的电路例子。
运算放大器OP1或OP2由PMOS晶体管QP6和QP7以及NMOS晶体管QN6、QN7和QN8所形成。当使能信号“使能”变为“H”时，NMOS晶体管QN8被导通。因此，运算放大器OP被设置在工作状态。
(5)电路结构2
图12示出根据本发明另一个实施例的磁性随机存取存储器的电路结构。
图12中所示的电路结构是电路结构1的具体例子1(图2)的改进例子。作为其特征，在读取操作中把所有字线WLi和所有位线BLi预充电到充电电势的充电电路被增加到电路结构1的具体例子1中。
存储单元阵列11由被设置在一个阵列中的多个TMR元件(MTJ元件)所形成。TMR元件MTJ被设置在X方向上的字线WLi(i＝1、2、...、5)和在Y方向上的位线BLi(i＝1、2、...、5)的交叉点处。TMR元件MTJ被连接在字线WLi和位线BLi之间。
在本例中，为了便于描述，存储单元阵列11由5×5个TMR元件MTJ所形成。在此，字线WLi的数目为5个，位线BLi的数目也为5个。
这仅仅是一个例子。在本发明中，存储单元阵列11的大小(TMR元件的数目)以及字线WLi和位线BLi的数目不受限制。
每个字线WLi的一端通过相应的行选择开关RSWi(i＝1、2、...、5)连接到一个接地点VSS。该行选择开关RSWi被来自行解码器12的输出信号所控制，即通过解码行地址信号所得的信号。
每个位线BLi的一端被连接到包括一个读出放大器和位线偏置电路的一个相应的电路块13-i(i＝1、2、...、5)。位线偏置电路在读取操作中把偏置电势施加到位线BLi上。
在本例中，在读取操作中，偏置电势被施加在通过TMR元件MTJ连接到被选择字线WLi的所有位线BLi，而不是仅仅把偏置电势施加到被选择的位线BLi。也就是说，在本例中，所有位线BLi被设置在一个等电势水平上，从而阻挡从一条位线到另一条位线的电流路径。
每个字线WLi和位线BLi的另一端通过一个预充电开关PSW连接到预充电线路PL。箝位电势(偏置电势)VC被施加到预充电线路PL。预充电开关PSW由一个预充电信号PRE所控制。该预充电信号紧接着在读取操作之前变为“H”。因此，字线WLi和位线BLi被预充电到预充电电势。
当预充电信号PRE变“L”时，字线WLi和位线BLi的预充电结束。在此之后，字线WLi和位线BLi被选择。从而，读取电路被提供在被选择的字线WLi和被选择的位线BLi之间。
也就是说，在读取操作中，对应于由行地址信号所选择的字线(行)WLi的行选择开关RSWi被导通。被选择的字线WLi的一端短路到接地点VSS。
另外，对应于不被行地址信号所选择的字线WLi的行选择开关RSWi被断开。因此未选择字线WLi被设置在浮置状态，并且保持充电电势。
字线WLi和位线BLi被预先预充电以增加读取操作的速度。
也就是说，在本发明中，为了在读取操作中阻挡从一条位线到另一条位线的电流路径，把偏置电势施加到通过TMR元件MTJ与被选择字线WLi相连接的所有位线BLi。在此时，不但位线BLi而且未选择字线WLi(在浮置状态中)被充电。
为了把所有位线BLi设置在偏置电势，必须对所有位线BLi和未选择字线WLi进行充电。该充电需要非常长的时间。
为了避免这种情况，在本例中，字线WLi和位线BLi被预先预充电，以缩短充电时间，从而增加读取操作的速度。
在本例中，预充电电势与偏置电势相等。但是，该预充电电势必须不同于偏置电势。在本例中，字线WLi和位线BLi被预充电。但是，可以仅仅对字线WLi或位线BLi进行预充电。
另外，在本例中，读出放大器被连接到通过TMR元件MTJ与被选择字线WLi相连接的所有位线BLi。也就是说，在读取操作中，连接到被选择字线WLi的所有TMR元件MTJ的阻值(数据)被一次读取。
读出放大器可以被连接到通过TMR元件MTJ与被选择字线WLi相连接的所有位线BLi，如本例中所示。另外，读出放大器可以仅仅连接到被选择位线BLi。
如上文所述，根据本发明的磁性随机存取存储器，所有字线WLi和所有位线BLi被预先预充电。
在读取操作中，被选择字线WLi被设置在预定电势(未选择字线被设置在浮置状态)。另外，通过TMR元件连接到被选择字线WLi的所有位线BLi被设置在偏置电势。
因此，在读取操作中，没有形成读取电流的许多电流路径。因此，可以避免在被选择TMR元件的读取信号量中的任何降低。另外，设置通过TMR元件连接到被选择字线WLi的所有位线BLi所需的充电时间被缩短。因此，可以增加读取速度。
参见图12，行选择开关RSWi由MOS晶体管所形成。但是，行选择开关RSWi不限于MOS晶体管。例如，可以使用双极型晶体管、MIS晶体管、MES晶体管或者结型晶体管。
作为读取电路，可以使用图6或7中所示的电路。作为读出放大器和位线偏置电路，不使用图12中所示的电路，而是使用图8至11中所示的电路。
(6)电路结构3
图13示出根据本发明另一个实施例的磁性随机存取存储器的电路结构。
图13中所示的电路结构是电路结构1的具体例子1(图2)的改进例子。作为其特征，读取电路(包括读出放大器)仅仅被连接到被选择的列，而不是把该读取电路连接到所有位线BLi。
在电路结构3中，将描述与通过设置开关BSW1、BSW2、...、BSW5所获得的电路结构1相类似的效果。
存储单元阵列11由被设置在一个阵列中的多个TMR元件(MTJ元件)所形成。TMR元件MTJ被设置在X方向上的字线WLi(i＝1、2、...、5)和在Y方向上的位线BLi(i＝1、2、...、5)的交叉点处。TMR元件MTJ被连接在字线WLi和位线BLi之间。
在本例中，为了便于描述，存储单元阵列11由5×5个TMR元件MTJ所形成。在此，字线WLi的数目为5个，位线BLi的数目也为5个。
这仅仅是一个例子。在本发明中，存储单元阵列11的大小(TMR元件的数目)以及字线WLi和位线BLi的数目不受限制。
每个字线WLi的一端通过相应的行选择开关RSWi(i＝1、2、...、5)连接到一个接地点VSS。该行选择开关RSWi被来自行解码器12的输出信号所控制，即通过解码行地址信号所得的信号。
因此，对应于由行地址信号所选择的字线(行)WLi的行选择开关RSWi被导通。被选择字线WLi的一端短路到接地点VSS。
另外，对应于不被行地址信号所选择的字线WLi的行选择开关RSWi被断开。因此，未选择字线WLi被设置在浮置状态。
每个位线BLi的一端通过列选择开关CSWi(i＝1、2、...、5)连接到读取电路23。列选择开关CSWi由来自列解码器的输出信号所控制，即通过解码列地址信号所获得的信号。
因此，对应于由列地址信号所选择的位线(列)BLi的列选择开关CSWi被导通。被选择位线BLi的一端连接到读取电路23。
另外，对应于不被列地址信号所选择的位线BLi的列选择开关CSWi被断开。因此，未选择位线BLi不连接到读取电路23。
作为行选择开关RSWi或列选择开关CSWi，例如可以采用一个MOS晶体管，如图13中所示。
但是，行选择开关RSWi或列选择开关CSWi不限于MOS晶体管。例如，可以使用双极型晶体管、MIS晶体管、MES晶体管或结型晶体管。
在本例中，位线偏置电路24被连接到位线BLi。位线偏置电路24由偏置开关BSWi(i＝1、2、...、5)所构成，每个开关具有连接到位线BLi的一端。箝位电势(偏置电势)VC被施加到每个偏置开关BSWi的另一端。
箝位电势VC与被输入到读取电路23的运算放大器OP1的正输入端的箝位电势VC相同。
偏置开关BSWi例如由NMOS晶体管所形成。偏置开关BSWi由通过把来自列解码器22的输入信号CSLi(i＝1、2、...、5)反相所获得的信号bCSLi(i＝1、2、...、5)所控制。
在读取操作中，位线偏置电路24把偏置电势施加到未选择的位线BLi，以使得通过TMR元件MTJ连接到被选择字线WLi的所有位线BLi的电势相等。
例如，假设列选择信号CSL3变为“H”，并且剩余的列选择信号CSL1、CSL2、CSL4和CSL5变为“L”。位线BL3通过列选择开关CSW3连接到读取电路23。另外，偏置开关BSW1、BSW2、BSW4和BSW5被导通。箝位电势(偏置电势)VC被施加到位线BL1、BL2、BL4和BL5。
如上文所述，根据本发明的磁性随机存取存储器，被选择字线WLi被设置在预定电势(在本例中为地电势)，以读取该读取电路。未选择字线被设置在浮置状态。通过TMR元件连接到被选择字线WLi的所有位线BLi被设置在预定的偏置电势(例如，正电势)。
在读取操作中，作为根据本发明的交叉点单元阵列结构的等效电路，仅仅被选择的TMR元件连接在被选择字线和被选择位线之间。因此，被选择TMR元件的读取信号量不降低。
作为读取电路(读出放大器和位线偏置电路)23，不使用图13中所示的电路，而是使用图8至11中所示的电路。
(7)电路结构4
图14示出根据本发明另一个实施例的磁性随机存取存储器的电路结构。
图14中所示的电路结构是电路结构3的应用例子。该电路结构详细示出在电路结构3中产生参考电势VREF的参考电势产生电路。
电路结构4具有一个电路，其使用存储“0”数据的TMR元件和存储“1”数据的TMR元件产生参考电势VREF。
存储单元阵列11由被设置在一个阵列中的多个TMR元件(MTJ元件)所形成。TMR元件MTJ被设置在X方向上的字线WLi(i＝1、2、...、5)和在Y方向上的位线BLi(i＝1、2、...、5)的交叉点处。TMR元件MTJ被连接在字线WLi和位线BLi之间。
每个字线WLi的一端通过相应的行选择开关RSWi(i＝1、2、...、5)连接到一个接地点VSS。该行选择开关RSWi被来自行解码器12的输出信号所控制，即通过解码行地址信号所得的信号。
因此，对应于由行地址信号所选择的字线(行)WLi的行选择开关RSWi被导通。被选择字线WLi的一端短路到接地点VSS。
另外，对应于不被行地址信号所选择的字线WLi的行选择开关RSWi被断开。因此，未选择字线WLi被设置在浮置状态。
每个位线BLi的一端通过列选择开关CSWi(i＝1、2、...、5)连接到读取电路23。列选择开关CSWi由来自列解码器的输出信号所控制，即通过解码列地址信号所获得的信号。
因此，对应于由列地址信号所选择的位线(列)BLi的列选择开关CSWi被导通。被选择位线BLi的一端连接到读取电路23。
另外，对应于不被列地址信号所选择的位线BLi的列选择开关CSWi被断开。因此，未选择位线BLi不连接到读取电路23。
位线偏置电路24被连接到位线BLi。位线偏置电路24由偏置开关BSWi(i＝1、2、...、5)所构成，每个开关具有连接到位线BLi的一端。箝位电势(偏置电势)VC被施加到每个偏置开关BSWi的另一端。
箝位电势VC与被输入到读取电路23的运算放大器OP1的正输入端的箝位电势VC相同。
偏置开关BSWi例如由NMOS晶体管所形成。偏置开关BSWi由通过把来自列解码器22的输入信号CSLi(i＝1、2、...、5)反相所获得的信号bCSLi(i＝1、2、...、5)所控制。
在读取操作中，位线偏置电路24把偏置电势施加到未选择的位线BLi，以使得通过TMR元件MTJ连接到被选择字线WLi的所有位线BLi的电势相等。
参考电势VREF由包括存储“0”数据的TMR元件(参考单元)和存储“1”数据的TMR元件(参考单元)的一个参考电势产生电路19所产生。
参考电势产生电路19具有在Y方向上的位线rBL“0”和rBL“1”。
在所有字线WLi和位线rBL“0”之间的交叉点处，设置连接在字线WLi和位线rBL“0”之间的TMR元件MTJ。设置在所有字线WLi和位线rBL“0”之间的所有TMR元件MTJ存储“0”数据。
在所有字线WLi和位线rBL“1”之间的交叉点处，设置连接在字线WLi和位线rBL“1”之间的TMR元件MTJ。设置在所有字线WLi和位线rBL“1”之间的所有TMR元件MTJ存储“1”数据。
根据这种结构，在读取操作中，“0”数据被读出到位线rBL“0”，以及“1”数据被读出到位线rBL“1”总是独立于五条字线WL1、WL2、...、WL5中的一条被选择的字线。
在读取操作中，当读取信号READ变为“H”时(bREAD(b读取)变为“L”)，位线rBL“0”和rBL“1”被一个均衡开关ESW相互短路。
每个位线rBL“0”和rBL“1”被连接到运算放大器OP2的负输入端。与读取电路23的运算放大器OP1相同，箝位电势VC被输入到运算放大器OP2的正输入端。另外，电阻元件Rc被连接在该输出端和负输入端之间。
结果，从运算放大器OP2的输出端输出参考电势VREF。
根据本例的磁性随机存取存储器，在读取操作中，仅仅被选择的TMR元件MTJ被连接在被选择字线WLi和被选择位线BLi之间。因此，被选择TMR元件MTJ的读取信号量不减小。
另外，在读取操作中，使用存储“0”数据的TMR元件和存储“1”数据的TMR元件产生参考电势VREF。因此，参考电势VREF具有出现在读取“0”数据中的读出放大器S/A的正输入端的电势和在读取“1”数据中的读出放大器S/A的正输入端的电势之间的中间值。
因此，可以改进在读取操作中的读取数据的容限。
作为读取电路(读出放大器和位线偏置电路)23，不使用图13中所示的电路，而是使用图8至11中所示的电路。
2.写入电路的电路例子
(1)电路结构
图15示出根据本发明另一个实施例的磁性随机存取存储器的电路结构。
作为该电路结构的特征，一个写入电路被添加到电路结构1(图1)中。
存储单元阵列11由被设置在一个阵列中的多个TMR元件(MTJ元件)所形成。TMR元件MTJ被设置在X方向上的字线WLi(i＝1、2、...、5)和在Y方向上的位线BLi(i＝1、2、...、5)的交叉点处。TMR元件MTJ被连接在字线WLi和位线BLi之间。
每个字线WLi的一端被连接到包括行解码器和写入字线驱动器的电路块15。每个字线WLi的另一端被连接到包括行解码器和读/写字线吸收器的电路块12A。
例如在写入操作中，写入电流在从写入字线驱动器向写入字线吸收器的方向上流到被选择字线WLi。
每个位线BLi的一端被连接到包括读出放大器和位线偏置电路的一个电路块13-i(i＝1、2、...、5)。该位线偏置电路在读取操作中把偏置电势施加到位线BLi上。
每个位线BLi的一端还连接到写入位线驱动器/吸收器14-i(i＝1、2、...、5)。每个位线BLi的另一端被连接到写入位线驱动器/吸收器16。
例如在写入操作中，根据写入数据的数值，写入电流在从写入位线驱动器/吸收器14-i向着写入位线驱动器/吸收器16的方向，或者在从写入位线驱动器/吸收器1616向着写入位线驱动器/吸收器14-i的方向流到被选择位线BLi。
(2)行解码器和写入字线驱动器，以及行解码器和读/写字线吸收器：No.1
图16示出行解码器和写入字线驱动器的电路例子以及行解码器和读/写字线吸收器的电路例子。
图16中所示的行解码器和写入字线驱动器以及行解码器和读/写字线吸收器被应用于图1、2、3、4、5、13和14中所示的磁性随机存取存储器。
图16示出对应于一行的行解码器和写入字线驱动器以及行解码器和读/写字线吸收器。
行解码器和写入字线驱动器15由PMOS晶体管QP8和NAND门电路ND1所形成。行解码器和读/写字线吸收器12A由NMOS晶体管QN8和NAND门电路ND2和ND3所形成。
PMOS晶体管QP8被连接在电源端VDD和字线WLi的一端之间。来自NAND门电路ND1的输出信号被提供到PMOS晶体管QP8的栅极。
NMOS晶体管QN8被连接在字线WLi的另一端与接地端VSS之间。来自NAND门电路ND2的输出信号被输入到NAND门电路ND3。来自NAND门电路ND3的输出信号被提供到NMOS晶体管QN8的栅极。
当来自NAND门电路ND1的输出信号为“L”，并且来自NAND门电路ND3的输出信号为“H”时，写入电流在从行解码器和写入字线驱动器15到行解码器和读/写字线吸收器12A。
在这样的行解码器和写入字线驱动器和行解码器和读/写字线吸收器中，在写入操作中，写入信号WRITE(写入)变“H”。因此，在行地址信号的所有数位为“H”的一行中，来自NAND门电路ND1的输出信号变为“L”，以导通PMOS晶体管QP8。
另一方面，在行地址信号的所有数位不都为“H”的行中(未选择行)，来自NAND门电路ND1的输出信号变为“H”，以截止PMOS晶体管QP8。
在写入操作中，读取信号READ为“L”。因此，来自NAND门电路ND2的输出信号为“H”。在此时，信号b写入，即写入信号WRITE(写入)的反相信号，为“L”。因此，来自NAND门电路ND3的输出信号为“H”。
因此，在写入操作中，NMOS晶体管QN8被导通。
在写入操作中，写入电流仅仅在从行解码器和写入字线驱动器15到行解码器和读/写字线吸收器12A的方向上流到被选择的字线WLi。
在读取操作中，写入信号WRITE变为“L”(“b写入”为“H”)。因此，在所有行中，来自NAND门电路ND1的输出信号变为“H”，以使得PMOS晶体管QP8截止。
在读取操作中，读取信号READ变为“H”。因此，在行地址信号的所有数位为“H”的一行中(被选择行)，来自NAND门电路ND2的输出信号变为“L”。来自NAND门电路ND3的输出信号变为“H”。因此，NMOS晶体管QN8被导通。
另一方面，在行地址信号的所有数位不都为“H”的行中(被选择行)，来自NAND门电路ND2的输出信号变为“H”。来自NAND门电路ND3的输出信号变为“L”。因此，NMOS晶体管QN8被截止。
(3)列解码器和读/写位线驱动器/吸收器：No.1
图17示出列解码器和写入位线驱动器/吸收器的电路例子。
图17中所示的列解码器和写入位线驱动器/吸收器被应用于图1、2、3、4和5中所示的磁性随机存取存储器。
图17示出对应于一列的列解码器和写入位线驱动器/吸收器。
列解码器和写入位线驱动器/吸收器14-i由PMOS晶体管QP9、NAND门电路ND4、NMOS晶体管QN9和AND栅极电路AD2所形成。列解码器和写入位线驱动器/吸收器16由PMOS晶体管QP10、NAND门电路ND5、NMOS晶体管QN10和AND电路AD1所形成。
PMOS晶体管QP9连接在电源端VDD和位线BLi的一端之间。来自NAND门电路ND4的输出信号被提供到PMOS晶体管QP9的栅极。NMOS晶体管QN9被连接在位线BLi的一端与接地端VSS之间。来自AND电路AD2的输出信号被提供到NMOS晶体管QN9的栅极。
PMOS晶体管QP10被连接在电源端VDD和位线BLi的另一端之间。来自NAND门电路ND5的输出信号被提供到PMOS晶体管QP10的栅极。NMOS晶体管QN10被连接在位线BLi的另一端与接地端VSS之间。来自AND电路AD1的输出信号被提供到NMOS晶体管QN10的栅极。
当来自NAND门电路ND4的输出信号为“L”，并且来自AND电路AD1的输出信号为“H”时，写入电流在从列解码器和写入位线驱动器/吸收器14-i向着列解码器和写入位线驱动器/吸收器16的方向流动。
当来自NAND门电路ND5的输出信号为“L”，并且来自AND电路AD2的输出信号为“H”时，写入电流在从列解码器和写入位线驱动器/吸收器16向着列解码器和写入位线驱动器/吸收器14-i的方向流动。
在这种列解码器和写入位线驱动器/吸收器中，在写入操作中，写入信号WRITE变为“H”。
因此，在列地址信号的所有数位都为“H”的列(被选择列)中，写入电流根据写入数据DATA的数值在向着列解码器和写入位线驱动器/吸收器16的方向或者在向着列解码器和写入位线驱动器/吸收器14-i的方向流动。
例如，当写入数据DATA为“1”时(对应于“H”)，到达NAND门电路ND4的输入信号的所有数位为“H”。因此，来自NAND门电路ND4的输出信号变为“L”，以导通PMOS晶体管QP9。另外，当写入数据DATA为“1”时，到达AND电路AD1的输入信号的所有数位为“H”。因此，来自AND电路AD1的输出信号变为“H”，以导通NMOS晶体管QN10。
因此，写入电流在从列解码器和写入位线驱动器/吸收器14-i到列解码器和写入位线驱动器/吸收器16的方向上流到位线BLi。
当写入数据DATA为“0”(对应于“L”)，信号位bDATA变为“H”。也就是说，到达NAND门电路ND5的输入信号的所有数位为“H”。因此，来自NAND门电路ND5的输出信号变为“L”，以导通PMOS晶体管QP10。另外，当写入数据DATA为“0”时，到达AND电路AD2的输入信号的所有数位为“H”。因此，来自AND电路AD2的输出信号变为“H”，以导通NMOS晶体管QN9。
因此，写入电流在从列解码器和写入位线驱动器/吸收器16到列解码器和写入位线驱动器/吸收器14-i的方向上流到位线BLi。
(4)行解码器和写入字线驱动器，以及行解码器和读/写字线吸收器：No.2
图18示出行解码器和写入字线驱动器的电路例子以及行解码器和读/写字线吸收器的电路例子。
图18中所示的行解码器和写入字线驱动器以及行解码器和读/写字线吸收器被应用于图12中所示的磁性随机存取存储器。
图18中所示的行解码器和写入字线驱动器以及行解码器和读/写字线吸收器对应于一行。
行解码器和写入字线驱动器15由PMOS晶体管QP8、NMOS晶体管PSW和NAND门电路ND1所形成。行解码器和读/写字线吸收器12A由NMOS晶体管QN8和NAND门电路ND2和ND3所形成。
PMOS晶体管QP8被连接在电源端VDD和字线WLi的一端之间。NMOS晶体管PSW被连接到箝位电势VC和字线WLi的一端。来自NAND门电路ND1的输出信号被提供到PMOS晶体管QP8的栅极。
NMOS晶体管QN8被连接在字线WLi的另一端与接地端VSS之间。来自NAND门电路ND2的输出信号被输入到NAND门电路ND3。来自NAND门电路ND3的输出信号被提供到NMOS晶体管QN8的栅极。
图18中所示的行解码器和写入字线驱动器15和图18中所示的行解码器和读/写字线吸收器12A基本上与图16中所示的相同。
NMOS晶体管PSW对应于图12中所示的预充电开关PSW。
(5)列解码器和读/写位线驱动器/吸收器：No.2
图19示出列解码器和写入位线驱动器/吸收器的电路例子。
图19中所示的列解码器和写入位线驱动器/吸收器被应用于图12中所示的磁性随机存取存储器。
图19示出对应于一列的列解码器和写入位线驱动器/吸收器。
列解码器和写入位线驱动器/吸收器14-i由PMOS晶体管QP9、NAND门电路ND4、NMOS晶体管QN9和AND栅极电路AD2所形成。列解码器和写入位线驱动器/吸收器16由PMOS晶体管QP10、NAND门电路ND5、NMOS晶体管QN10和AND电路AD1所形成。
PMOS晶体管QP9连接在电源端VDD和位线BLi的一端之间。来自NAND门电路ND4的输出信号被提供到PMOS晶体管QP9的栅极。NMOS晶体管QN9被连接在位线BLi的一端与接地端VSS之间。来自AND电路AD2的输出信号被提供到NMOS晶体管QN9的栅极。
PMOS晶体管QP10被连接在电源端VDD和位线BLi的另一端之间。NMOS晶体管PSW被连接在箝位电势VC和位线BLi的另一端之间。来自NAND门电路ND5的输出信号被提供到PMOS晶体管QP10的栅极。NMOS晶体管QN10被连接在位线BLi的另一端与接地端VSS之间。来自AND电路AD1的输出信号被提供到NMOS晶体管QN10的栅极。
图19中所示的列解码器和写入位线驱动器/吸收器14-i和列解码器和写入位线驱动器/吸收器16基本上与图17中所示的相同。
NMOS晶体管PSW对应于图12中所示的预充电开关PSW。
(6)列解码器和读/写位线驱动器/吸收器：No.3
图20示出列解码器和写入位线驱动器/吸收器的电路例子。
图20中所示的列解码器和写入位线驱动器/吸收器被应用于图13和14中所示的磁性随机存取存储器。
图20示出对应于一列的列解码器和写入位线驱动器/吸收器。
列解码器和写入位线驱动器/吸收器14-i由PMOS晶体管QP9、NAND门电路ND4、NMOS晶体管QN9和AND栅极电路AD2所形成。列解码器和写入位线驱动器/吸收器16由PMOS晶体管QP10、NAND门电路ND5、NMOS晶体管QN10和AND电路AD1所形成。
PMOS晶体管QP9连接在电源端VDD和位线BLi的一端之间。来自NAND门电路ND4的输出信号被提供到PMOS晶体管QP9的栅极。NMOS晶体管QN9被连接在位线BLi的一端与接地端VSS之间。来自AND电路AD2的输出信号被提供到NMOS晶体管QN9的栅极。
PMOS晶体管QP10被连接在电源端VDD和位线BLi的另一端之间。来自NAND门电路ND5的输出信号被提供到PMOS晶体管QP10的栅极。NMOS晶体管QN10被连接在位线BLi的另一端与接地端VSS之间。来自AND电路AD1的输出信号被提供到NMOS晶体管QN10的栅极。
当来自NAND门电路ND4的输出信号为“L”，并且来自AND电路AD1的输出信号为“H”时，写入电流在从列解码器和写入位线驱动器/吸收器14-i向着列解码器和写入位线驱动器/吸收器16的方向流动。
当来自NAND门电路ND5的输出信号为“L”，并且来自AND电路AD2的输出信号为“H”时，写入电流在从列解码器和写入位线驱动器/吸收器16向着列解码器和写入位线驱动器/吸收器14-i的方向流动。
在这种列解码器和写入位线驱动器/吸收器中，在写入操作中，写入信号WRITE变为“H”。
因此，在列地址信号的所有数位都为“H”的列(被选择列)中，写入电流根据写入数据DATA的数值在向着列解码器和写入位线驱动器/吸收器16的方向或者在向着列解码器和写入位线驱动器/吸收器14-i的方向流动。
例如，当写入数据DATA为“1”时(对应于“H”)，到达NAND门电路ND4的输入信号的所有数位为“H”。因此，来自NAND门电路ND4的输出信号变为“L”，以导通PMOS晶体管QP9。另外，当写入数据DATA为“1”时，到达AND电路AD1的输入信号的所有数位为“H”。因此，来自AND电路AD1的输出信号变为“H”，以导通NMOS晶体管QN10。
因此，写入电流在从列解码器和写入位线驱动器/吸收器14-i到列解码器和写入位线驱动器/吸收器16的方向上流到位线BLi。
当写入数据DATA为“0”(对应于“L”)，信号位bDATA变为“H”。也就是说，到达NAND门电路ND5的输入信号的所有数位为“H”。因此，来自NAND门电路ND5的输出信号变为“L”，以导通PMOS晶体管QP10。另外，当写入数据DATA为“0”时，到达AND电路AD2的输入信号的所有数位为“H”。因此，来自AND电路AD2的输出信号变为“H”，以导通NMOS晶体管QN9。
因此，写入电流在从列解码器和写入位线驱动器/吸收器16到列解码器和写入位线驱动器/吸收器14-i的方向上流到位线BLi。
在图13和14中所示的磁性随机存取存储器中，在读取操作中，仅仅一个被选择位线(列)BLi连接到读取电路(读出放大器和位线偏置电路)23。
因此，列选择开关CSWi被连接在位线BLi和读取电路23之间。
在读取操作中，读取信号READ变为“H”。在被选择列中，列地址信号的所有数位为“H”。因此，来自AND电路AD3的输出信号CSLi变为“H”。结果，列选择开关CSWi被导通，以把位线BLi电连接到读取电路23。
在读取操作中，在未选择列中，列地址信号的数位不都为“H”。因此，来自NAND门电路ND6的输出信号变为“H”。由于读取信号READ为“H”，因此来自AND电路AD4的输出信号bCSLi变为“H”。
相应地，偏置开关BSWi被导通，以把未选择位线BLi偏置到箝位电势(偏置电势)VC。
3.设备的结构例子
(1)单元阵列结构
图21为示出存储单元阵列的一个例子的平面示图。图22为沿着图21的线XXII-XXII截取的截面示图。
字线WLi和WLi+1在X方向上。位线BLi和BLi+1在与X方向相垂直的Y方向上。TMR元件MTJ被设置在字线WLi和WLi+1以及位线BLi和BLi+1之间。TMR元件MTJ直接与字线WLi和WLi+1以及位线BLi和BLi+1相接触。
(2)TMR元件的结构例子
图23至25示出TMR元件的结构例子。
图23中所示的TMR元件具有最基本的结构，其具有两个铁磁层和夹在这些层面之间的隧道阻挡层。
用于固定磁化方向的反铁磁层被添加到两个铁磁层的固定层，其中该磁化方向被固定。在两个铁磁层的可以自由改变磁化方向的自由层(存储层)中的磁化方向通过合成由写入字线和写入位线所形成的磁场来确定。
图24中所示的TMR元件具有两个隧道阻挡层，以使得偏置电压高于图23中所示的TMR元件。
图24中所示的TMR元件可以被认为具有一种结构(双结型结构)，其中图23中所示的两个TMR元件被串联。
在本例中，该TMR元件具有三个铁磁层。隧道阻挡层被插入在该铁磁层之间。反铁磁层被添加到两个铁磁层(固定层)的两个。在三个铁磁层中的中间层作为一个自由层(存储层)，其中可以自由改变磁化方向。
对于图25中所示的TMR元件，存储层具有一个三层结构，其具有两个铁磁层和一个非磁性金属层。利用该结构，在存储层的两个铁磁层中的磁力线容易被封闭。也就是说，由于可以防止在存储层的两个铁磁层中的任何反磁场分量，因此可以提高MR比。可以容易地减小开关电流，而不降低存储器保存特性。
通过减薄由一个磁性层所构成的存储层，可以减小开关电流。但是例如在被相邻单元的写入干扰的情况中，存储器保存性能下降。类似于由一个磁性层所构成的存储层，由两个磁性层和一个非磁性层所构成的存储层可以通过减薄该存储层而减小开关电流。通过使用两个磁性层的磁耦合，存储器保存性能不会下降。
上文已经描述TMR元件的结构例子。在本发明中(电路结构、设备结构、读取操作原理、读取电路和制造方法)，对TMR元件的结构没有特别的限制。上述三个结构例子仅仅是TMR元件结构的代表例子。
(3)应用例子。
下面将描述根据本发明的磁性随机存取存储器的设备结构的应用例子。作为该应用例子的一个特征，TMR元件被叠加在多级上，以增加存储器容量。
假设根据本发明的交叉点存储器单元阵列被设置在一级上。当TMR元件被叠加在n级上时(n为整数；n≥2)，存储单元的单元尺寸为4F2/n。F为设计规格的最小尺寸。
图26示出当TMR元件叠加在两级上时的设备结构的一个例子。
在X方向上的字线WL1A被紧接着设置在第一级上的TMR元件MTJ的下方。在与X方向相垂直的Y方向上的位线BL1A、BL2A和BL3A被紧接着设置在位于第一级的TMR元件MTJ的上方。TMR元件MTJ被设置在字线WL1A和位线BL1A、BL2A和BL3A之间的交叉点处，并且与字线和位线相接触。
类似地，在X方向上的字线WL1B被紧接着设置在第二级处的TMR元件MTJ的下方。在Y方向上的位线BL1B、BL2B和BL3B被紧接着设置在第二级处的TMR元件MTJ上。TMR元件MTJ被设置在字线WL1B和位线BL1B、BL2B和BL3B之间的交叉点处，并且与字线和位线相接触。
图27示出图26中所示的设备结构的改进例子。作为一个特征，一条位线由在第一和第二级的TMR元件所共用。
在X方向上的字线WL1A被紧接着设置在第一级处的TMR元件MTJ的下方。在与X方向相垂直的Y方向上的位线BL1A、BL2A和BL3A被紧接着设置在位于第一级的TMR元件MTJ的上方。TMR元件MTJ被设置在字线WL1A和位线BL1A、BL2A和BL3A之间的交叉点处，并且与字线和位线相接触。
位线BL1A、BL2A和BL3A被紧接着设置在第二级处的TMR元件MTJ的下方。在X方向上的字线WL1B被紧接着设置在第二级处的TMR元件MTJ的下方。TMR元件MTJ被设置在字线WL1B和位线BL1B、BL2B和BL3B之间的交叉点处，并且与字线和位线相接触。
在本例的设备结构中，位线BL1A、BL2A和BL3A由在第一级和第二级处的TMR元件MTJ所共用。因此，即使当TMR元件MTJ被叠加在多级上时，位线数目也不会过度增加。结果，用于连接到位线BL1A、BL2A和BL3A的驱动器/吸收器(晶体管)的面积不增加。
图28示出图27中所示的器件结构的改进例子。作为一个特征，一条位线由在上级和下级的TMR元件所共用。另外，一条字线由在上级和下级的TMR元件所共用。
在X方向上的字线WL1A被紧接着设置在第一级处的TMR元件MTJ的下方。在与X方向相垂直的Y方向上的位线BL1A、BL2A和BL3A被紧接着设置在位于第一级的TMR元件MTJ的上方。TMR元件MTJ被设置在字线WL1A和位线BL1A、BL2A和BL3A之间的交叉点处，并且与字线和位线相接触。
位线BL1A、BL2A和BL3A被紧接着设置在第二级处的TMR元件MTJ的下方。在X方向上的字线WL1B被紧接着设置在第二级处的TMR元件MTJ的下方。TMR元件MTJ被设置在字线WL1B和位线BL1B、BL2B和BL3B之间的交叉点处，并且与字线和位线相接触。
该结构与图27中的结构相同。在本例中，字线WL1B被紧接着设置在第三级处的TMR元件MTJ的下方。另外，在Y方向上的位线BL1B、BL2B和BL3B被紧接着设置在位于第三级的TMR元件MTJ的上方。TMR元件MTJ被设置在字线WL1B和位线BL1B、BL2B和BL3B之间的交叉点处，并且与字线和位线相接触。
位线BL1B、BL2B和BL3B被紧接着设置在第四级处的TMR元件MTJ的下方。另外，在X方向上的字线WL1C被紧接着设置在第四级处的TMR元件MTJ的下方。TMR元件MTJ被设置在字线WL1C和位线BL1B、BL2B和BL3B之间的交叉点处，并且与字线和位线相接触。
在本例的设备结构中，位线BL1A、BL2A和BL3A由在第一级和第二级处的TMR元件MTJ所共用。位线BL1B、BL2B和BL3B由在第三级和第四级处的TMR元件MTJ所共用。字线WL1B由在第二级和第三级处的TMR元件MTJ所共用。
因此，在本例的设备结构中，字线或位线的数目不与所叠加的TMR元件MTJ的级数成比例地增加。因此，通过在多级叠加TMR元件MTJ而容易地增加存储容量。
当TMR元件被叠加在三级或多级上时，把偏置电势施加在本发明的位线上时必须注意如下情况。
当TMR元件被叠加在三级或多级上时，被施加偏置电势的位线数随着要被读取访问的TMR元件的布局位置(级)而改变。
对于图28中所示的例子，为了读取在第一级的TMR元件MTJ的数据，读取电流被施加在字线WL1A和一个位线BL1A、BL2A或BL3A之间。在这种情况中，位线BL1A、BL2A和BL3A之间的电流路径被阻挡。因此，偏置电势仅仅被施加到位线BL1A、BL2A和BL3A上。
也就是说，为了读取在第一级的TMR元件MTJ的数据，偏置电势仅仅需要被施加到位线BL1A、BL2A和BL3A上。
根据同样的原理，为了读取在第四级的TMR元件MTJ的数据，偏置电势仅仅被施加到位线BL1B、BL2B和BL3B上。
但是，例如为了读取在第二级的TMR元件MTJ的数据，读取电流必须被施加在字线WL1B和一个位线BL1A、BL2A和BL3A之间。在这种情况中，除了位线BL1A、BL2A和BL3A之间的电流路径之外，位线BL1B、BL2B和BL3B之间的电流路径也必须被阻挡。
因此，为了读取在第二级的TMR元件MTJ的数据，偏置电势被施加到位线BL1A、BL2A和BL3A以及位线BL1B、BL2B和BL3B上。
同理，为了读取在第三级的TMR元件MTJ的数据，偏置电势被施加到位线BL1A、BL2A和BL3A以及位线BL1B、BL2B和BL3B上。
图29示出图26中所示的设备结构的改进例子。
作为该设备结构的特征，具有相同功能并且被设置在不同级上的互连线被串联。
在本例中，在X方向上并且连接到在第一级的TMR元件MTJ的字线WL1A和在X方向上并且连接到第二级的TMR元件MTJ的WL1B被串联。
在本例中，TMR元件MTJ被叠加在两级上。因此，每个字线WL1A和WL1B具有折叠结构，其中该字线从存储单元阵列的一端通向另一端，被折叠，然后从存储单元阵列的另一端到达所述的一端。
但是，本例的设备结构还可以应用于具有叠加为3级或多级的TMR元件的设备。在这种情况中，每个字线“Z”字形地通过该存储单元阵列。
设置在不同级上的字线被串联的结构还被应用于这样的设备结构(例如，图27所示)，其中一个位线由在上级和下级的TMR元件所共用，或者应用于这样的设备结构(例如，图28所示)，其中一个字线或一个位线由在上级或下级的TMR元件所共用。但是，其中位于不同级的两条字线通过两个TMR元件共用相同的位线的设备结构不能有效地增加存储容量。例如，在图27中所示的设备结构中，其中WL1B连接到WL1A的设备结构不能有效地增加存储容量。因为，在上级的TMR元件不能够区别于通过寻址共用相同位线的TMR元件。在图28所示的设备结构中，其中BL1B连接到BL1A的设备不能够有效地增加存储容量。因为在上级的TMR元件不能够区别于通过寻址共用相同字线的TMR元件。
在本例中，设置在不同级上的字线被串联。这些字线可以并联连接。
图30还示出图26中所示的设备结构的改进例子。
作为图30中所示的设备结构的特征，位线BL1A和BL1B具有折叠结构，其与图29中字线WL1A和WL1B具有折叠结构的设备结构不同。
在本例中，在Y方向上并且连接到第一级处的TMR元件MTJ的位线BL1A和在Y方向上并且连接到第二级处的TMR元件MTJ的位线BL1B被串联连接。该TMR元件MTJ被叠加在两级上。因此，每个位线BL1A和BL1B具有一种结构，其中位线从存储单元的一端通向另一端，被折叠，然后从存储单元阵列的另一端到达所述的一端。
但是，本例的设备结构还可以应用于具有叠加为3级或多级的TMR元件的设备，每个字线“Z”字形地通过该存储单元阵列。
设置在不同级上的位线被串联的结构还被应用于这样的设备结构(例如，图28所示)，其中一个字级或一个位线由在上级和下级的TMR元件所共用。
在本例中，设置在不同级的位线被串联。这些位线可以被并联。
4.除了交叉点单元阵列结构之外的其它结构的应用例子
上文已经描述把本发明应用于交叉点单元阵列结构的情况。但是，本发明还可以应用于具有除了交叉点单元阵列结构之外的其它结构的磁性随机存取存储器。
下面描述几个例子。
(1)应用例子1
①电路结构
图31示出根据本发明应用例子1的磁性随机存取存储器的主要部分。
作为本例子的单元阵列结构的第一特征，读取块的多个TMR元件中的每一个元件的一端通常被连接。作为第二特征，读取块的多个TMR元件的每个元件的另一端被独立连接到一个读取位线。作为第三特征，读取块的多个TMR元件的每个元件的一端直接连接到一个读取字线，而不经过一个读取选择开关。
存储单元阵列11具有设置在X和Y方向上的一个阵列中的多个TMR元件12。例如，j个TMR元件12被设置在X方向，以及4×n个TMR元件12被设置在Y方向。
设置在Y方向上的4个TMR元件12形成一个读取块BKik(i＝1，...，j，k＝1，...，n)。设置在X方向上的j个读取块BKik形成一行。该存储单元阵列11具有n行。另外，设置在Y方向上的n个读取块BKik形成一列。存储单元阵列11具有j个列。
在该块BKik中的四个TMR元件12的每个元件的一端被共同连接。该连接点例如被连接到一个读取字线RWLi(i＝1、...、j)。该读取字线RWLi在Y方向上。例如，一个读取字线RWLi被设置在一列上。
在设置于一列上的块BKik中的TMR元件12被直接连接到该读取字线RWLi(i＝1、...、j)，而不用经过任何读取选择开关(MOS晶体管)。读取字线RWLi的一端通过例如由MOS晶体管所形成的列选择开关CSW连接到接地点VSS。
由于列选择开关CSW被设置在存储单元阵列11的外部，因此没有开关元件(MOS晶体管)被设置在存储单元阵列11中。
在该读取块BKik中的4个TMR元件12的每个元件的另一端被独立连接到相应一个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。也就是说，4个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4被设置为与一个读取块BKik中的4个TMR元件12相对应。
该读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4在X方向上。每个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4的一端通过行选择开关RSW3(MOS晶体管)连接到相应一个位线偏置电路13-1、13-2、...、13-8。
行选择线信号RR被输入到行选择开关RSW3。读取行解码器28B输出行选择线信号RR。
在读取操作中，位线偏置电路13-1、13-2、...、13-8把一个偏置电势分别提供到读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。
在本例中，在读取操作中，不是仅仅把偏置电势提供到一个被选择的读取位线，而是把一个偏置电势提供到通过TMR元件MTJ与被选择的读取字线RWLi相连接的所有读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。
也就是说，在本例中，所有读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4被设置在等电势水平上，从而阻挡从一条位线到另一条位线的电流路径。
在本例中，读出放大器被连接到所有通过TMR元件MTJ与被选择读取字线RWLi相连接的读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。
也就是说，在读取操作中，所有连接到被选择读取字线RWLi的TMR元件MTJ的阻值(数据)被一次读取。
与本例相类似，读取放大器可以连接到所有通过TMR元件MTJ与被选择读取字线RWLi相连接的读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。另外，读出放大器可以仅仅连接到一条被选择的读取位线。
该读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4在X方向上(行方向)，并且还作为写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3和WWL4(n-1)+4。
该写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3和WWL4(n-1)+4在X方向上。每个写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3和WWL4(n-1)+4的一端通过行选择开关(MOS晶体管)RSW2连接到一个公共数据线30。公共数据线30被连接到写入字线驱动器23A。
在写入操作中，行选择线信号RLi(i＝1、...、n)被输入到行选择开关RSW2。写入行解码器25A输出行选择线信号RLi。
每个写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3和WWL4(n-1)+4的另一端连接到相应一个写入字线吸收器24-1、...、24-n。
在读取块BKik的4个TMR元件12附近，设置由4个TMR元件所共用并且在Y方向上的一个写入位线WBLi(i＝1、...、j)，一个写入位线WBLi被设置在一列上。
写入位线WBLi的一端连接到包括列解码器和写入位线驱动器/吸收器的电路块29A。另一端被连接到包括列解码器和写入位线驱动器/吸收器的电路块。
在写入操作中，电路块29A和31被设置在工作状态。写入电流根据写入数据在向着电路块29A或31的方向上流到写入位线WBLi。
根据本发明的磁性随机存取存储器，在读取操作中，被选择的读取字线RWLi被设置在预定电势(在本例中为地电势)以产生读取电流。同时，每个未选择读取字线被设置在浮置状态。另外，所有通过TMR元件连接到被选择读取字线RWLi的读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4被设置在预定偏置电势(例如，正电势)。
在此，在读取操作中，作为根据本发明的磁性随机存取存储器的单元阵列结构的等效电路，仅仅被选择的TMR元件被连接在被选择读取字线和被选择读取位线之间。被选择TMR元件的读取信号量不被降低。
另外，读出放大器被连接到所有通过TMR元件MTJ与被选择读取字线RWLi相连接的读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。因此，流到所有读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4的读取电流互为相等。该读取电流被稳定化。
②设备结构
下面将描述设备结构。
[1]截面结构
图32示出作为本发明的应用例子1的一块磁性随机存取存储器的设备结构。
与图31中所示相同的参考标号表示在图32中的相同元件，以示出元件之间的对应关系。
在Y方向上的读取字线RWL1被设置在半导体基片41上。没有开关元件被紧接着设置在该读取字线RWL1的下方。被排列在Y方向上的4个TMR元件(MTJ(磁性隧道结)元件)MTJ1、MTJ2、MTJ3和MTJ4被设置在读取字线RWL1上。
每个TMR元件MTJ1、MTJ2、MTJ3和MTJ4的一端被共同连接到一个上电极44。导电插塞42电连接上电极44和读取字线RWL1。
每个TMR元件MTJ1、MTJ2、MTJ3和MTJ4的另一端(在本例中为下端)电连接到相应一个读取位线RBL1、RBL2、RBL3和RBL4(写入字线WWL1、WWL2、WWL3和WWL4)。读取位线RBL1、RBL2、RBL3和RBL4在X方向上(行方向)。
TMR元件MTJ1、MTJ2、MTJ3和MTJ4被分别独立连接到读取位线RBL1、RBL2、RBL3和RBL4。也就是说，4条读取位线RBL1、RBL2、RBL3和RBL4被设置为与4个TMR元件MTJ1、MTJ2、MTJ3和MTJ4相对应。
写入位线WBL1被设置在TMR元件MTJ1、MTJ2、MTJ3和MTJ4的上方和附近。写入位线WBL1在Y方向上(列方向)。
在应用例子1中，一条写入位线WBL1被设置为与一个读取块的4个TMR元件MTJ1、MTJ2、MTJ3和MTJ4相对应。不是把例如4个TMR元件MTJ1、MTJ2、MTJ3和MTJ4相叠加，而是把4个写入位线设置为与4个TMR元件MTJ1、MTJ2、MTJ3和MTJ4相对应。
在应用例子1中，在Y方向上的写入位线BL1被设置在TMR元件MTJ1、MTJ2、MTJ3和MTJ4的上方。在X方向上的读取位线RBL1、RBL2、RBL3和RBL4被设置在TMR元件MTJ1、MTJ2、MTJ3和MTJ4的下方。
但是，写入位线BL1和读取位线RBL1、RBL2、RBL3和RBL4之间相对于TMR元件MTJ1、MTJ2、MTJ3和MTJ4的位置关系不限于此。
例如，在Y方向上的写入位线WBL1可以被设置在TMR元件MTJ1、MTJ2、MTJ3和MTJ4的下方，并且在X方向上的读取位线RBL1、RBL2、RBL3和RBL4可以被设置在TMR元件MTJ1、MTJ2、MTJ3和MTJ4的上方。
根据这种设备结构，在该读取块中的多个TMR元件MTJ1、MTJ2、MTJ3和MTJ4被分别电连接到不同的读取位线RBL1、RBL2、RBL3和RBL4(写入字线WWL1、WWL2、WWL3和WWL4)。因此，在该读取块中的多个TMR元件MTJ1、MTJ2、MTJ3和MTJ4可以被在一个读取步骤中全部一次读取。
另外，在该读取块中的多个TMR元件MTJ1、MTJ2、MTJ3和MTJ4的每个元件的一端被共同连接。该连接点被直接连接到读取字线RWL1，而不经过任何读取选择开关。另外，在Y方向上的写入位线WBL1由在该读取块中的多个TMR元件MTJ1、MTJ2、MTJ3和MTJ4所共用。因此，TMR元件的集成度和特性得到改善。
[2]平面结构
图33示出在图32中所示的设备结构中的TMR元件、读取位线(写入字线)和写入位线之间的位置关系。
TMR元件MTJ1、MTJ2、MTJ3和MTJ4的上电极例如具有矩形形状。用于接触插塞的接触区被形成在上电极44的部分处。
TMR元件MTJ1、MTJ2、MTJ3和MTJ4被设置在Y方向上。它们的易磁化轴(与每个TMR元件的长边相平行的方向)指向X方向。也就是说，每个TMR元件MTJ1、MTJ2、MTJ3和MTJ4具有X方向上较长的矩形形状。
该TMR元件MTJ1、MTJ2、MTJ3和MTJ4被设置在一个区域中，其中写入位线WBL1与读取位线RBL1、RBL2、RBL3和RBL4(写入字线WWL1、WWL2、WWL3和WWL4)相交。
(2)具体例子
下面将描述图31中所示的磁性随机存取存储器的具体例子，特别是读取电路的具体例子。
①具体例子1
图34示出图31中所示的磁性随机存取存储器的具体例子1。
存储单元阵列11具有多个在X和Y方向上设置在一个阵列中的TMR元件12。例如，j个TMR元件12被设置在X方向，以及4×n个TMR元件12被设置在Y方向。
设置在Y方向上的4个TMR元件12形成一个读取块BKik(i＝1，...，j，k＝1，...，n)。设置在X方向上的j个读取块BKik形成一行。该存储单元阵列11具有n行。另外，设置在Y方向上的n个读取块BKik形成一列。存储单元阵列11具有j个列。
在该块BKik中的四个TMR元件12的每个元件的一端被共同连接。该连接点例如被连接到一个读取字线RWLi(i＝1、...、j)。该读取字线RWLi在Y方向上。例如，一个读取字线RWLi被设置在一列上。
在设置于一列上的块BKik中的TMR元件12被直接连接到该读取字线RWLi(i＝1、...、j)，而不用经过任何读取选择开关(MOS晶体管)。读取字线RWLi的一端通过例如由MOS晶体管所形成的列选择开关CSW连接到接地点VSS。
由于列选择开关CSW被设置在存储单元阵列11的外部，因此没有开关元件(MOS晶体管)被设置在存储单元阵列11中。
在该读取块BKik中的4个TMR元件12的每个元件的另一端被独立连接到相应一个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。也就是说，4个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4被设置为与一个读取块BKik中的4个TMR元件12相对应。
该读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4在X方向上。每个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4的一端通过行选择开关RSW3(MOS晶体管)连接到包括读出放大器和位线偏置电路的电路块位线偏置电路13-i(i＝1、2、...、8)。在读取操作中，位线偏置电路把偏置电势分别提供到读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。
例如，每个电路块13-i由运算放大器OP1、读出放大器S/A和电阻元件Rc所形成。
每个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4连接到在输入侧上的相应运算放大器OP1的负输入端。箝位电势(偏置电势)VC被施加到运算放大器OP1的正输入端。电阻元件(反馈电阻元件)Rc被连接在运算放大器OP1的输出端和负输入端之间。运算放大器OP1输出一个电势，以使得位线BLi的电势与箝位电势相等。
运算放大器OP1的输出端连接到读出放大器(例如，差分放大器)S/A的正输入端。参考电势VREF被施加到读出放大器S/A的负输入端。
读出放大器S/A把运算放大器OP1的输出电势与参考电势VREF相比较，从而识别读取数据。
假设Rm为TMR元件MTJ的阻值，Rc为连接在运算放大器OP1的输出端和负输入端之间的电阻元件的阻值，并且Vm为由运算放大器OP1施加在TMR元件上的电压。则运算放大器的输出电势Vo由下式给出：
Vo＝-Vc×(1+Rc/Rm)
读出放大器S/A把输出电势Vo与参考电势VREF相比较，从而确定连接到被选择字线WLi的TMR元件MTJ的阻值(数据)。
在本例中，读出放大器S/A可以连接到通过TMR元件MTJ与被选择字线WLi相连接的所有读取位线RBL1、RBL2、RBL3和RBL4。另外，读出放大器可以仅仅连接到被选择读取位线。
根据本发明的磁性随机存取存储器的具体例子1，在读取操作中，仅仅被选择TMR元件MTJ连接在被选择字线WLi和被选择位线BLi之间。因此，被选择TMR元件MTJ的读取信号量不减小。
②具体例子2
图35示出图31中所示的磁性随机存取存储器的具体例子2。
具体例子2是具体例子1的一个应用例子，并且详细示出在具体例子1中产生参考电势VREF的电路。
具体例子2提供一种电路，其使用存储“0”数据的TMR元件和存储“1”数据的TMR元件产生参考电势VREF。
存储单元阵列11具有多个在X和Y方向上设置在一个阵列中的TMR元件12。例如，j个TMR元件12被设置在X方向，以及4×n个TMR元件12被设置在Y方向。
设置在Y方向上的4个TMR元件12形成一个读取块BKik(i＝1，...，j，k＝1，...，n)。设置在X方向上的j个读取块BKik形成一行。该存储单元阵列11具有n行。另外，设置在Y方向上的n个读取块BKik形成一列。存储单元阵列11具有j个列。
在该块BKik中的四个TMR元件12的每个元件的一端被共同连接。该连接点例如被连接到一个读取字线RWLi(i＝1、...、j)。该读取字线RWLi在Y方向上。例如，一个读取字线RWLi被设置在一列上。
在设置于一列上的块BKik中的TMR元件12被直接连接到该读取字线RWLi(i＝1、...、j)，而不用经过任何读取选择开关(MOS晶体管)。读取字线RWLi的一端通过例如由MOS晶体管所形成的列选择开关CSW连接到接地点VSS。
由于列选择开关CSW被设置在存储单元阵列11的外部，因此没有开关元件(MOS晶体管)被设置在存储单元阵列11中。
在该读取块BKik中的4个TMR元件12的每个元件的另一端被独立连接到相应一个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。也就是说，4个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4被设置为与一个读取块BKik中的4个TMR元件12相对应。
该读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4在X方向上。每个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4的一端通过行选择开关RSW3(MOS晶体管)连接到包括读出放大器和位线偏置电路的电路块位线偏置电路13-i(i＝1、2、...、8)。在读取操作中，位线偏置电路把偏置电势分别提供到读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。
例如，与具体例子1相同，每个电路块13-i由运算放大器OP1、读出放大器S/A和电阻元件Rc所形成。
每个位线BLi连接到在输入侧上的相应运算放大器OP1的负输入端。箝位电势(偏置电势)VC被施加到运算放大器OP1的正输入端。电阻元件Rc被连接在运算放大器OP1的输出端和负输入端之间。运算放大器OP1输出一个输出电势，以使得位线BLi的电势与箝位电势相等。
运算放大器OP1的输出端连接到读出放大器S/A的正输入端。参考电势VREF被施加到读出放大器S/A的负输入端。
读出放大器S/A把运算放大器OP1的输出电势与参考电势VREF相比较，从而识别读取数据。
参考电势VREF由包括存储“0”数据的TMR元件(参考单元)和存储“1”数据的TMR元件(参考单元)的一个参考电势产生电路19所产生。
参考电势产生电路19具有在Y方向上的位线rBL“0”和rBL“1”。
在所有字线WLi和位线rBL“0”之间的交叉点处，设置连接在这些读取字线RWLi和位线rBL“0”之间的TMR元件MTJ。设置在所有字线WLi和位线rBL“0”之间的所有TMR元件MTJ存储“0”数据。
在所有读取字线RWLi和位线rBL“1”之间的交叉点处，设置连接在字线WLi和位线rBL“1”之间的TMR元件MTJ。设置在所有字线WLi和位线rBL“1”之间的所有TMR元件MTJ存储“1”数据。
根据这种结构，在读取操作中，“0”数据被读出到位线rBL“0”，以及“1”数据被读出到位线rBL“1”总是独立于五条读取字线RWL1、RWL2、...、RWL5中的一条被选择的字线。
在读取操作中，当读取信号READ变为“H”时，位线rBL“0”和rBL“1”被一个均衡开关(NMOS晶体管)ESW相互短路。
每个位线rBL“0”和rBL“1”被连接到其电路与运算放大器OP1相同的运算放大器OP2的负输入端。连接到位线rBL“0”的运算放大器OP2的输出端和连接到位线rBL“1”的运算放大器OP2的输出端被相互短路。
与读取电路的运算放大器OP1相同，箝位电势(偏置电势)VC被输入到运算放大器OP2的正输入端。另外，电阻元件Rc被连接在该输出端和负输入端之间。
结果，从运算放大器OP2的输出端输出参考电势VREF。
根据本发明的磁性随机存取存储器的具体例子2，在读取操作中，仅仅被选择的TMR元件MTJ被连接在被选择读取字线RWLi和被选择的读取位线RBLi之间。因此，被选择TMR元件MTJ的读取信号量不减小。
另外，在具体例子2中，在读取操作中，使用存储“0”数据的TMR元件和存储“1”数据的TMR元件产生参考电势VREF。因此，参考电势VREF具有出现在读取“0”数据中的读出放大器S/A的正输入端的电势和在读取“1”数据中的读出放大器S/A的正输入端的电势之间的中间值。
因此，可以改进在读取操作中的读取数据的容限。
③具体例子3
图36示出图31中所示的磁性随机存取存储器的具体例子3。
具体例子3是具体例子2的一个改进例子，并且简化在具体例子2中的参考电势产生电路19的电路结构。
存储单元阵列11具有多个在X和Y方向上设置在一个阵列中的TMR元件12。例如，j个TMR元件12被设置在X方向，以及4×n个TMR元件12被设置在Y方向。
设置在Y方向上的4个TMR元件12形成一个读取块BKik(i＝1，...，j，k＝1，...，n)。设置在X方向上的j个读取块BKik形成一行。该存储单元阵列11具有n行。另外，设置在Y方向上的n个读取块BKik形成一列。存储单元阵列11具有j个列。
在该块BKik中的四个TMR元件12的每个元件的一端被共同连接。该连接点例如被连接到一个读取字线RWLi(i＝1、...、j)。该读取字线RWLi在Y方向上。例如，一个读取字线RWLi被设置在一列上。
在设置于一列上的块BKik中的TMR元件12被直接连接到该读取字线RWLi(i＝1、...、j)，而不用经过任何读取选择开关(MOS晶体管)。读取字线RWLi的一端通过例如由MOS晶体管所形成的列选择开关CSW连接到接地点VSS。
由于列选择开关CSW被设置在存储单元阵列11的外部，因此没有开关元件(MOS晶体管)被设置在存储单元阵列11中。
在该读取块BKik中的4个TMR元件12的每个元件的另一端被独立连接到相应一个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。也就是说，4个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4被设置为与一个读取块BKik中的4个TMR元件12相对应。
该读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4在X方向上。每个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4的一端通过行选择开关RSW3(MOS晶体管)连接到包括读出放大器和位线偏置电路的电路块位线偏置电路13-i(i＝1、2、...、8)。在读取操作中，位线偏置电路把偏置电势分别提供到读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。
例如，与具体例子2相同，每个电路块13-i由运算放大器OP1、读出放大器S/A和电阻元件Rc所形成。
每个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4连接到在输入侧上的相应运算放大器OP1的负输入端。箝位电势(偏置电势)VC被施加到运算放大器OP1的正输入端。电阻元件Rc被连接在运算放大器OP1的输出端和负输入端之间。
运算放大器OP1的输出端连接到读出放大器S/A的正输入端。参考电势VREF被施加到读出放大器S/A的负输入端。
读出放大器S/A把运算放大器OP1的输出电势与参考电势VREF相比较，从而识别读取数据。
参考电势产生电路19具有在X方向上的位线rBL“1”。在所有读取字线RWLi和位线rBL“1”之间的交叉点处，设置连接在这些读取字线RWLi和位线rBL“1”之间的TMR元件(参考单元)MTJ。设置在所有字线WLi和位线rBL“1”之间的所有TMR元件MTJ存储“1”数据。
位线rBL“1”被连接到其电路与运算放大器OP1相同的运算放大器OP2的负输入端。箝位电势VC被输入到运算放大器OP2的正输入端。电阻元件Rr被连接在运算放大器OP2的输出端和负输入端之间。从运算放大器OP2的输出端输出参考电势VREF。
在数据单元侧上连接到运算放大器OP1并且被用于读取数据的电阻元件Rc以及在参考单元侧上连接到运算放大器OP2并且被用于产生参考电势VREF的电阻元件Rr中的每一个电阻元件由串联的偶数个TMR元件(具有与作为存储单元的TMR元件MTJ相同结构的TMR元件)所形成。
构成电阻元件Rc的所有偶数个TMR元件被设置在一种状态中，其中数据“0”被写入(低电阻状态)。另一方面，构成电阻元件Rr的偶数个TMR元件的一半被设置在写入数据“0”的状态(低电阻状态)。另一半被设置在写入数据“1”的状态(高电阻状态)。
根据这种结构，在读取操作中，连接到被选择读取字线RWLi的TMR元件MTJ的数据被读出到读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4，并且“1”数据被读出到位线rBL“1”。
参考电势VREF具有出现在读取“0”数据中的读出放大器S/A的正输入端的电势和在读取“1”数据中的读出放大器S/A的正输入端的电势之间的中间值。
因此，可以改进在读取操作中的读取数据的容限。
④具体例子4
图37示出图31中所示的磁性随机存取存储器的具体例子4。
具体例子4也是具体例子2的一个改进例子。具体例子4提供一种通过与具体例子3相同的原理产生参考电势VREF的技术，只是“0”/”1”关系与具体例子3相反。
存储单元阵列11具有多个在X和Y方向上设置在一个阵列中的TMR元件12。例如，j个TMR元件12被设置在X方向，以及4×n个TMR元件12被设置在Y方向。
设置在Y方向上的4个TMR元件12形成一个读取块BKik(i＝1，...，j，k＝1，...，n)。设置在X方向上的j个读取块BKik形成一行。该存储单元阵列11具有n行。另外，设置在Y方向上的n个读取块BKik形成一列。存储单元阵列11具有j个列。
在该块BKik中的四个TMR元件12的每个元件的一端被共同连接。该连接点例如被连接到一个读取字线RWLi(i＝1、...、j)。该读取字线RWLi在Y方向上。例如，一个读取字线RWLi被设置在一列上。
在设置于一列上的块BKik中的TMR元件12被直接连接到该读取字线RWLi(i＝1、...、j)，而不用经过任何读取选择开关(MOS晶体管)。读取字线RWLi的一端通过例如由MOS晶体管所形成的列选择开关CSW连接到接地点VSS。
由于列选择开关CSW被设置在存储单元阵列11的外部，因此没有开关元件(MOS晶体管)被设置在存储单元阵列11中。
在该读取块BKik中的4个TMR元件12的每个元件的另一端被独立连接到相应一个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。也就是说，4个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4被设置为与一个读取块BKik中的4个TMR元件12相对应。
该读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4在X方向上。每个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4的一端通过行选择开关RSW3(MOS晶体管)连接到包括读出放大器和位线偏置电路的电路块位线偏置电路13-i(i＝1、2、...、8)。在读取操作中，位线偏置电路把偏置电势分别提供到读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。
与具体例子2相同，每个电路块13-i由运算放大器OP1、读出放大器S/A和电阻元件Rc所形成。
每个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4连接到在输入侧上的相应运算放大器OP1的负输入端。箝位电势(偏置电势)VC被施加到运算放大器OP1的正输入端。电阻元件Rc被连接在运算放大器OP1的输出端和负输入端之间。
运算放大器OP1的输出端连接到读出放大器S/A的正输入端。参考电势VREF被施加到读出放大器S/A的负输入端。
读出放大器S/A把运算放大器OP1的输出电势与参考电势VREF相比较，从而识别读取数据。
参考电势产生电路19具有在X方向上的位线rBL“0”。在所有读取字线RWLi和位线rBL“0”之间的交叉点处，设置连接在这些读取字线RWLi和位线rBL“0”之间的TMR元件MTJ。设置在所有字线WLi和位线rBL“0”之间的所有TMR元件MTJ存储“0”数据。
位线rBL“0”被连接到其电路与运算放大器OP1相同的运算放大器OP2的负输入端。箝位电势VC被输入到运算放大器OP2的正输入端。电阻元件Rr被连接在运算放大器OP2的输出端和负输入端之间。从运算放大器OP2的输出端输出参考电势VREF。
在数据单元侧上连接到运算放大器OP1并且被用于读取数据的电阻元件Rc以及在参考单元侧上连接到运算放大器OP2并且被用于产生参考电势VREF的电阻元件Rr中的每一个电阻元件由串联的偶数个TMR元件(具有与作为存储单元的TMR元件MTJ相同结构的TMR元件)所形成。
构成电阻元件Rc的所有偶数个TMR元件被设置在一种状态中，其中数据“1”被写入(高电阻状态)。另一方面，构成电阻元件Rr的偶数个TMR元件的一半被设置在写入数据“0”的状态(低电阻状态)。另一半被设置在写入数据“1”的状态(高电阻状态)。
根据这种结构，在读取操作中，连接到被选择读取字线RWLi的TMR元件MTJ的数据被读出到读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4，并且“0”数据被读出到位线rBL“1”。
参考电势VREF具有出现在读取“0”数据中的读出放大器S/A的正输入端的电势和在读取“1”数据中的读出放大器S/A的正输入端的电势之间的中间值。
因此，可以改进在读取操作中的读取数据的容限。
(3)应用例子2
图38示出根据本发明应用例子2的磁性随机存取存储器的电路结构。
图38所示的电路结构是应用例子1的详细例子1(图34)的改进例子。作为其特征，在读取操作中把所有读取字线RWLi和所有读取位线RBLi预充电到充电电势的充电电路被增加到应用例子1的具体例子1中。
存储单元阵列11具有多个在X和Y方向上设置在一个阵列中的TMR元件12。例如，j个TMR元件12被设置在X方向，以及4×n个TMR元件12被设置在Y方向。
设置在Y方向上的4个TMR元件12形成一个读取块BKik(i＝1，...，j，k＝1，...，n)。设置在X方向上的j个读取块BKik形成一行。该存储单元阵列11具有n行。另外，设置在Y方向上的n个读取块BKik形成一列。存储单元阵列11具有j个列。
在该块BKik中的四个TMR元件12的每个元件的一端被共同连接。该连接点例如被连接到一个读取字线RWLi(i＝1、...、j)。该读取字线RWLi在Y方向上。例如，一个读取字线RWLi被设置在一列上。
在设置于一列上的块BKik中的TMR元件12被直接连接到该读取字线RWLi(i＝1、...、j)，而不用经过任何读取选择开关(MOS晶体管)。读取字线RWLi的一端通过例如由MOS晶体管所形成的列选择开关CSW连接到接地点VSS。
由于列选择开关CSW被设置在存储单元阵列11的外部，因此没有开关元件(MOS晶体管)被设置在存储单元阵列11中。
在该读取块BKik中的4个TMR元件12的每个元件的另一端被独立连接到相应一个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。也就是说，4个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4被设置为与一个读取块BKik中的4个TMR元件12相对应。
该读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4在X方向上。每个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4的一端通过行选择开关RSW3(MOS晶体管)连接到包括读出放大器和位线偏置电路的电路块位线偏置电路13-i(i＝1、2、...、8)。在读取操作中，位线偏置电路把偏置电势分别提供到读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。
与具体例子1相同，每个电路块13-i由运算放大器OP1、读出放大器S/A和电阻元件Rc所形成。关于该电路块13-i的电路结构的描述将被省略。
在本例中，在读取操作中，偏置电势被施加在通过TMR元件MTJ连接到被选择读取字线RWLi的所有读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4，而不是仅仅把偏置电势施加到被选择的读取位线。
也就是说，在本例中，所有读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4被设置在一个等电势水平上，从而阻挡从一条位线到另一条位线的电流路径。
每个读取字线RWLi和读取位线RBLi的另一端通过一个预充电开关PSW连接到预充电线路PL。箝位电势(偏置电势)VC被施加到预充电线路PL。预充电开关PSW由一个预充电信号PRE所控制。该预充电信号PRE紧接着在读取操作之前变为“H”。因此，读取字线RWLi和读取位线RBLi被预充电到预充电电势。
当预充电信号PRE变“L”时，读取字线RWLi和读取位线RBLi的预充电结束。在此之后，读取字线RWLi和读取位线RBLi被选择。从而，读取电路被提供在被选择的读取字线RWLi和被选择的读取位线RBLi之间。
也就是说，在读取操作中，对应于由列地址信号所选择的读取字线(行)的列选择开关被导通。被选择的读取字线RWLi的一端短路到接地点VSS。
另外，对应于不被列地址信号所选择的读取字线RWLi的列选择开关CSW被断开。因此未选择读取字线RWLi被设置在浮置状态，并且保持充电电势。
读取字线RWLi和读取位线RBLi被预先预充电以增加读取操作的速度。
也就是说，在本发明中，为了在读取操作中阻挡从一条位线到另一条位线的电流路径，把偏置电势施加到通过TMR元件MTJ与被选择读取字线RWLi相连接的所有读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。
在此时，不但读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4而且未选择读取字线RWLi(在浮置状态中)被充电。
为了把所有读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4设置在偏置电势，必须对所有读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4和未选择读取字线RWLi进行充电。该充电需要非常长的时间。
为了避免这种情况，在本例中，读取字线RWLi和读取位线RBLi被预先预充电，以缩短充电时间，从而增加读取操作的速度。
在本例中，预充电电势与偏置电势相等。但是，该预充电电势必须不同于偏置电势。在本例中，读取字线RWLi和读取位线RBLi被预充电。但是，可以仅仅对读取字线RWLi或读取位线RBLi进行预充电。
另外，在本例中，读出放大器被连接到通过TMR元件MTJ与被选择读取字线RWLi相连接的所有读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。
也就是说，在读取操作中，连接到被选择读取字线RWLi的所有TMR元件MTJ的阻值(数据)被一次读取。
读出放大器可以被连接到通过TMR元件MTJ与被选择读取字线RWLi相连接的所有读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4，如本例中所示。另外，读出放大器可以仅仅连接到被选择读取位线。
如上文所述，根据本发明的磁性随机存取存储器，所有读取字线RWLi和所有读取位线RBLi被预先预充电。
在读取操作中，被选择读取字线RWLi被设置在预定电势(未选择字线被设置在浮置状态)。另外，通过TMR元件连接到被选择读取字线RWLi的所有读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4被设置在偏置电势。
因此，在读取操作中，没有形成读取电流的许多电流路径。因此，可以避免在被选择TMR元件的读取信号量中的任何降低。另外，设置通过TMR元件连接到被选择读取字线RWLi的所有读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4所需的充电时间被缩短。因此，可以增加读取速度。
参见图38，行选择开关RSW2和RSW3以及列选择开关CSW由MOS晶体管所形成。但是，这些开关不限于MOS晶体管。例如，可以使用双极型晶体管、MIS晶体管、MES晶体管或者结型晶体管。
(4)应用例子3
图39示出根据本发明的应用例子3的磁性随机存取存储器的电路结构。
图39中所示的电路结构是应用例子1的具体例子1(图34)的改进例子。作为其特征，读取电路(包括读出放大器)仅仅被连接到被选择的列，而不是把该读取电路连接到所有读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。
在应用例子3中，如下文所述，通过设置开关BSW1、BSW2、...、BSW8可以获得与应用例子1相同的效果。
存储单元阵列11具有多个在X和Y方向上设置在一个阵列中的TMR元件12。例如，j个TMR元件12被设置在X方向，以及4×n个TMR元件12被设置在Y方向。
设置在Y方向上的4个TMR元件12形成一个读取块BKik(i＝1，...，j，k＝1，...，n)。设置在X方向上的j个读取块BKik形成一行。该存储单元阵列11具有n行。另外，设置在Y方向上的n个读取块BKik形成一列。存储单元阵列11具有j个列。
在该块BKik中的四个TMR元件12的每个元件的一端被共同连接。该连接点例如被连接到一个读取字线RWLi(i＝1、...、j)。该读取字线RWLi在Y方向上。例如，一个读取字线RWLi被设置在一列上。
在设置于一列上的块BKik中的TMR元件12被直接连接到该读取字线RWLi(i＝1、...、j)，而不用经过任何读取选择开关(MOS晶体管)。读取字线RWLi的一端通过例如由MOS晶体管所形成的列选择开关CSW连接到接地点VSS。
由于列选择开关CSW被设置在存储单元阵列11的外部，因此没有开关元件(MOS晶体管)被设置在存储单元阵列11中。
在该读取块BKik中的4个TMR元件12的每个元件的另一端被独立连接到相应一个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。也就是说，4个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4被设置为与一个读取块BKik中的4个TMR元件12相对应。
该读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4在X方向上。每个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4的一端通过相应一个行选择开关(MOS晶体管)SW1至SW8读取电路23。
在读取操作中，行选择开关SW1至SW8由来自读取行解码器22的输出信号，即通过解码行地址信号所获得的信号CSL1至CSL8。
因此，对应于由行地址信号所选择的读取位线RBLi的行选择开关SWi被导通。被选择位线RBLi的一端被连接到读取电路23。
另外，对应于不被行地址信号所选择的读取位线RBLi的行选择开关SWi被断开。因此未选择的读取位线RBLi不被连接到该读取电路23。
作为行选择开关RSW2、SW1至SW8以及列选择开关CSW例如可以采用MOS晶体管。
但是，行选择开关RSW2、SW1至SW8、以及列选择开关CSW不限于MOS晶体管。例如，可以使用双极型晶体管、MIS晶体管、MES晶体管或者结型晶体管。
在本例中，位线偏置电路24被连接到读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。位线偏置电路24由偏置开关BSW1和BSW8所构成，每个开关具有连接到相应一个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4的一端。箝位电势(偏置电势)VC被施加到每个偏置开关BSW1至BSW8的另一端。
箝位电势VC与被输入到读取电路23的运算放大器OP1的正输入端的箝位电势VC相同。
每个偏置开关BSW1至BSW8例如由NMOS晶体管所形成。该偏置开关BSW1至BSW8由通过使来自行解码器22的输出信号反相而获得的信号bRSL1至bRSL8所控制。
在读取操作中，该位线偏置电路24把该偏置电压施加到未选择的读取位线RBLi，以使得通过TMR元件MTJ连接到被选择字线RWLi的所有读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4的电势相等。
例如，假设行选择信号RSL3变为“H”，并且剩余的行选择信号RSL1、RSL2和RSL4至RSL8变为“L”。读取位线RBL3通过行选择开关SW3连接到读取电路23。另外，偏置开关BSW1、BSW2、BSW4和BSW5被导通。箝位电势(偏置电势)VC被施加到位线BL1、BL2和BL4至BL8。
如上文所述，根据本发明的磁性随机存取存储器，被选择的读取字线RWLi被设置在预定电势(在本例中为地电势)，产生读取电流。未选择的读取字线被设置在浮置状态。
通过TMR元件连接到被选择读取字线RWLi的所有读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4被设置在预定的偏置电势(例如，正电势)。
在读取操作中，作为根据本发明的磁性随机存取存储器的单元阵列结构的等效电路，仅仅被选择的TMR元件连接在被选择读取字线和被选择读取位线之间。因此，被选择TMR元件的读取信号量不降低。
作为读取电路(读出放大器和位线偏置电路)23，不使用图39中所示的电路，而是使用图8至11中所示的电路。
(5)应用例子4
图40示出本发明的应用例子4的磁性随机存取存储器的电路结构。
图40中所示的电路结构是应用例子3的一个应用例子。该电路结构详细示出在应用例子3的电路结构中产生参考电势VREF的参考电势产生电路。
应用例子4提供一种电路，其使用存储“0”数据的TMR元件和存储“1”数据的TMR元件产生参考电势VREF。
参考电势VREF由参考电势产生电路19所产生。该参考电势产生电路19具有存储“0”数据的TMR元件(参考单元)、存储“1”数据的TMR元件(参考单元)以及在Y方向上的位线rBL“0”和rBL“1”。
在读取字线RWL1至RWLj与位线rBL“0”之间的交叉点处，设置连接在读取字线RWL1至RWLj与位线rBL“0”之间的TMR元件MTJ。设置在所有读取字线RWL1至RWLj与位线rBL“0”之间的所有TMR元件MTJ存储“0”数据。
在读取字线RWL1至RWLj与位线rBL“1”之间的交叉点处，设置连接在读取字线RWL1至RWLi与位线rBL“1”之间的TMR元件MTJ。设置在所有读取字线RWL1至RWLj与位线rBL“1”之间的所有TMR元件MTJ存储“1”数据。
根据这种结构，在读取操作中，“0”数据被读出到位线rBL“0”，以及“1”数据被读出到位线rBL“1”总是独立于读取字线RWL1至RWLj中的一条被选择的字线。
在读取操作中，当读取信号READ变为“H”时(bREAD变为“L”)，位线rBL“0”和rBL“1”被相互短路。
位线rBL“0”和rBL“1”被连接到其电路与运算放大器OP1相同的运算放大器OP2的负输入端。与图39中所示的读取电路23的运算放大器OP1相同，箝位电势VC被输入到运算放大器OP2的正输入端。另外，电阻元件Rc被连接在该输出端和负输入端之间。
结果，从运算放大器OP2的输出端输出参考电势VREF。
根据本例的磁性随机存取存储器，在读取操作中，仅仅被选择的TMR元件MTJ被连接在被选择的读取字线RWLi和被选择的读取位线RBLi之间。因此，被选择TMR元件MTJ的读取信号量不减小。
另外，在读取操作中，使用存储“0”数据的TMR元件和存储“1”数据的TMR元件产生参考电势VREF。因此，参考电势VREF具有出现在读取“0”数据中的读出放大器S/A的正输入端的电势和在读取“1”数据中的读出放大器S/A的正输入端的电势之间的中间值。
因此，可以改进在读取操作中的读取数据的容限。
(6)应用例子5
①电路结构
图41示出根据本发明应用例子5的磁性随机存取存储器的电路结构。
存储单元阵列11具有设置在X和Y方向上的一个阵列中的多个TMR元件12。例如，j个TMR元件12被设置在X方向，以及4×n个TMR元件12被设置在Y方向。
设置在Y方向上的4个TMR元件12形成一个读取块BKik(i＝1，...，j，k＝1，...，n)。设置在X方向上的j个读取块BKik形成一行。该存储单元阵列11具有n行。另外，设置在Y方向上的n个读取块BKik形成一列。存储单元阵列11具有j个列。
在该块BKik中的四个TMR元件12的每个元件的一端例如被通过由MOS晶体管所形成的读取选择开关RSW1共同连接到源线SLi(i＝1、...、j)。该源线SLi在Y方向上。例如，一个源线SLi被设置在一列上。
源线SLi通过例如由MOS晶体管所形成的列选择开关CSW连接到接地点VSS。
在读取操作中，在被选择行中，在该读取块BKik中的读取选择开关RSW1被导通。在被选择列中，由于该列选择开关CSW被导通，因此源线SLi的电势变为地电势VSS。也就是说，读取电流仅仅流到在位于被选择行与被选择列之间的交叉点处的读取块BKik中的TMR元件12。
在读取模式中，由于在未选择行中的读取选择开关RSW1被断开，在未选择行的读取块BKik中的每个TMR元件12的另一端被短路。
在这种情况中，当在未选择行中的读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4具有不同电势时，对读取操作具有不良影响。为了避免这种情况，在未选择行中的读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4被设置在等电势水平上(例如，地电势)。
在读取操作中，由于在未选择列中的列选择开关CSW被断开，因此在未选择列的读取块BKik中的每个TMR元件12的另一端也被短路。
在该读取块BKik中的四个TMR元件12的另一端被独立连接到相应一个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。也就是说，4个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4被设置为与一个读取块BKik中的4个TMR元件12相对应。
该读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4在X方向上。每个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4的一端通过行选择开关RSW2(MOS晶体管)连接到公共数据线30。公共数据线30被连接到读取电路(例如包括读出放大器、选择器和输出缓冲器)29B。
行选择线信号RLi(i＝1、...、n)被输入到行选择开关RSW2。行解码器25-1、...、25-n输出行选择线信号RLi。
在读取操作中，读取电路29B把偏置电势提供到在由行选择线信号RLi所选择的一行中的读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。
当要从存储芯片(或块)输出一位数据时，读取电路29B可以采用图51中所示的电路。当要同时从存储芯片(或块)输出多个数据位时，可以采用图52中所示的电路。
读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4在X方向上(行方向)，并且还作为写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3和WWL4(n-1)+4。
每个写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3和WWL4(n-1)+4的一端通过行选择开关RSW2连接到一个公共数据线30。另一端连接到相应一个写入字线吸收器24-1、...、24-n。
在读取块BKik的4个TMR元件附近，设置由4个TMR元件所共用并且在Y方向的一个写入位线WBLi(i＝1、...、j)。一个写入位线WBLi被设置在一列上。
写入位线WBLi的一端被连接到包括列解码器和写入位线驱动器/吸收器的电路块29A。另一端连接到包括列解码器和位线驱动器/吸收器的电路块31。
在写入操作中，电路块29A和31被设置在工作状态。写入电流根据写入数据在向着电路块29A或31的方向流到写入位线WBLi。
读取选择开关(MOS晶体管)RSW1的栅极被连接到读取字线RWLn(n＝1、2、...)。一条读取字线RWLn被设置在一行上，并且由设置在X方向上的多个块BKjk所共用。
例如，当由4个块形成一个列时，读取字线RWLn的数目为4个。读取字线RWLn在X方向上。每条读取字线RWLn的一端连接到包括行解码器和读取字线驱动器的一个电路块23B-n。
在写入操作中，行解码器25-n根据行地址信号选择多个行中的一个。写入字线驱动器23A把写入电流提供到在被选择行中的写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3和WWL4(n-1)+4。写入电流被写入字线吸收器24-n所吸收。
在读取操作中，行解码器25-n根据行地址信号选择多个行中的一个。包括行解码器和读取字线驱动器的电路块23B-n把读取电压(＝“H”)提供到在被选择行中的读取字线RWLn。
在读取操作中，列解码器32根据列地址信号CSL1、...、CSLj选择多个列中的一个，并且使设置在被选择列中的列选择开关CSW导通。
在本实施例的磁性随机存取存储器中，在一个读取块中的多个TMR元件的每一个元件的一端被共同连接。每个TMR元件的另一端被连接到不同读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4中的相应一个位线。
在这种情况中，在读取操作中，读取电路29B把偏置电势提供到在由行选择线信号RLi所选择的行中的所有读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。
因此，在读取操作中，可以使读取电流(读取信号量)稳定化。
②设备结构
[1]截面结构
图42示出作为本发明的应用例子5的一块磁性随机存取存储器的设备结构。
与图41中所示相同的参考标号表示在图42中的相同元件，以示出元件之间的对应关系。
读取字线RWL1被设置在半导体基片41上。该读取选择开关RSW1的源极通过导电插塞46连接到源线SL1。该源线SL1例如在Y方向(列方向)上成直线，并且通过在存储单元阵列区域的外围部分的列选择开关连接到接地点VSS。
读取选择开关(MOS晶体管)RSW1的栅极作为读取字线RWL1。该读取字线RWL1在X方向上。被排列在Y方向上的4个TMR元件(MTJ(磁性隧道结)元件)MTJ1、MTJ2、MTJ3和MTJ4被设置在读取字线RWL1上。
每个TMR元件MTJ1、MTJ2、MTJ3和MTJ4的一端(在本例中为上端)被共同连接到一个上电极45。导电插塞42和44以及中间层45电连接上电极45和读取选择开关RSW1的漏极。
每个TMR元件MTJ1、MTJ2、MTJ3和MTJ4的另一端(在本例中为下端)电连接到相应一个读取位线RBL1、RBL2、RBL3和RBL4(写入字线WWL1、WWL2、WWL3和WWL4)。读取位线RBL1、RBL2、RBL3和RBL4在X方向上(行方向)。
TMR元件MTJ1、MTJ2、MTJ3和MTJ4被分别独立连接到读取位线RBL1、RBL2、RBL3和RBL4。也就是说，4条读取位线RBL1、RBL2、RBL3和RBL4被设置为与4个TMR元件MTJ1、MTJ2、MTJ3和MTJ4相对应。
写入位线WBL1被设置在TMR元件MTJ1、MTJ2、MTJ3和MTJ4的上方和附近。写入位线WBL1在Y方向上(列方向)。
在本例中，一条写入位线WBL1被设置为与一个读取块的4个TMR元件MTJ1、MTJ2、MTJ3和MTJ4相对应。不是把例如4个TMR元件MTJ1、MTJ2、MTJ3和MTJ4相叠加，而是把4个写入位线设置为与4个TMR元件MTJ1、MTJ2、MTJ3和MTJ4相对应。
在本例中，在Y方向上的写入位线BL1被设置在TMR元件MTJ1、MTJ2、MTJ3和MTJ4的上方。在X方向上的读取位线RBL1、RBL2、RBL3和RBL4被设置在TMR元件MTJ1、MTJ2、MTJ3和MTJ4的下方。
但是，写入位线BL1和读取位线RBL1、RBL2、RBL3和RBL4之间相对于TMR元件MTJ1、MTJ2、MTJ3和MTJ4的位置关系不限于此。
例如，在Y方向上的写入位线WBL1可以被设置在TMR元件MTJ1、MTJ2、MTJ3和MTJ4的下方，并且在X方向上的读取位线RBL1、RBL2、RBL3和RBL4可以被设置在TMR元件MTJ1、MTJ2、MTJ3和MTJ4的上方。
[2]平面结构
图43示出在图42中所示的设备结构中的TMR元件、写入字线和读取位线之间的位置关系。
TMR元件MTJ1、MTJ2、MTJ3和MTJ4的上电极例如具有矩形形状。用于接触插塞的接触区被形成在上电极45的部分处。
TMR元件MTJ1、MTJ2、MTJ3和MTJ4被设置在Y方向上。它们的易磁化轴指向X方向。也就是说，每个TMR元件MTJ1、MTJ2、MTJ3和MTJ4具有X方向上较长的矩形形状。
该TMR元件MTJ1、MTJ2、MTJ3和MTJ4被设置在写入位线WBL1与读取位线RBL1、RBL2、RBL3和RBL4(写入字线WWL1、WWL2、WWL3和WWL4)相交的区域上。
(7)应用例子6
①电路结构
图44示出根据本发明应用例子6的磁性随机存取存储器的电路结构。
存储单元阵列11具有设置在X和Y方向上的一个阵列中的多个TMR元件12。例如，j个TMR元件12被设置在X方向，以及4×n个TMR元件12被设置在Y方向。
设置在Y方向上的4个TMR元件12形成一个读取块BKik(i＝1，...，J，k＝1，...，n)。设置在X方向上的j个读取块BKik形成一行。该存储单元阵列11具有n行。另外，设置在Y方向上的n个读取块BKik形成一列。存储单元阵列11具有j个列。
在该块BKik中的四个TMR元件12的每个元件的一端被共同连接。该连接点例如被连接到一个读取字线RWLi(i＝1、...、j)。该读取字线RWLi在Y方向上。例如，一个读取字线RWLi被设置在一列上。
在设置于一列上的块BKik中的TMR元件12被直接连接到该读取字线RWLi(i＝1、...、j)，而不用经过任何读取选择开关(MOS晶体管)。读取字线RWLi的一端通过例如由MOS晶体管所形成的列选择开关CSW连接到接地点VSS。
由于列选择开关CSW被设置在存储单元阵列11的外部，因此没有开关元件(MOS晶体管)被设置在存储单元阵列11中。
在该读取块BKik中的4个TMR元件12的每个元件的另一端被独立连接到相应一个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。也就是说，4个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4被设置为与一个读取块BKik中的4个TMR元件12相对应。
该读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4在X方向上。每个读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4的一端通过行选择开关RSW2(MOS晶体管)连接到公共数据线30。公共数据线30被连接到读取电路(例如包括读出放大器、选择器和输出缓冲器)29B。
行选择线信号RLi(i＝1、...、n)被输入到行选择开关RSW2。行解码器25-1、...、25-n输出行选择线信号RLi。
在读取操作中，读取电路29B把偏置电势提供到在由行选择线信号RLi所选择的一行中的读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。
当要从存储芯片(或块)输出一位数据时，读取电路29B可以采用图51中所示的电路。当要同时从存储芯片(或块)输出多个数据位时，可以采用图52中所示的电路。
读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4在X方向上(行方向)，并且还作为写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3和WWL4(n-1)+4。
每个写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3和WWL4(n-1)+4的一端通过行选择开关RSW2连接到一个公共数据线30。另一端连接到相应一个写入字线吸收器24-1、...、24-n。
在读取块BKik的4个TMR元件附近，设置由4个TMR元件所共用并且在Y方向的一个写入位线WBLi(i＝1、...、j)。一个写入位线WBLi被设置在一列上。
写入位线WBLi的一端被连接到包括列解码器和写入位线驱动器/吸收器的电路块29A。另一端连接到包括列解码器和位线驱动器/吸收器的电路块31。
在写入操作中，电路块29A和31被设置在工作状态。写入电流根据写入数据在向着电路块29A或31的方向流到写入位线WBLi。
在写入操作中，行解码器25-n根据行地址信号选择多个行中的一个。写入字线驱动器23A把写入电流提供到在被选择行中的写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3和WWL4(n-1)+4。写入电流被写入字线吸收器24-n所吸收。
在读取操作中，行解码器25-n根据行地址信号选择多个行中的一个。在读取操作中，列解码器32根据列地址信号CSL1、...、CSLj选择多个列中的一个，并且使设置在被选择列中的列选择开关CSW导通。
在本实施例的磁性随机存取存储器中，在一个读取块中的多个TMR元件的每一个元件的一端被共同连接。每个TMR元件的另一端被连接到不同读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4中的相应一个位线。
在这种情况中，在读取操作中，读取电路29B把偏置电势提供到在由行选择线信号RLi所选择的行中的所有读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3和RBL4(n-1)+4。
因此，在读取操作中，可以使读取电流(读取信号量)稳定化。
②设备结构
[1]截面结构
图45示出作为本发明的应用例子6的一块磁性随机存取存储器的设备结构。
与图44中所示相同的参考标号表示在图45中的相同元件，以示出元件之间的对应关系。
在Y方向上的读取字线RWL1被设置在半导体基片41上。没有开关元件被设置在该读取字线RWL1的下方。被排列在Y方向上的4个TMR元件(MTJ(磁性隧道结)元件)MTJ1、MTJ2、MTJ3和MTJ4被设置在读取字线RWL1上。
每个TMR元件MTJ1、MTJ2、MTJ3和MTJ4的一端(在本例中为上端)被共同连接到一个上电极44。导电插塞42电连接上电极44和读取字线RWL1。
每个TMR元件MTJ1、MTJ2、MTJ3和MTJ4的另一端(在本例中为下端)电连接到相应一个读取位线RBL1、RBL2、RBL3和RBL4(写入字线WWL1、WWL2、WWL3和WWL4)。读取位线RBL1、RBL2、RBL3和RBL4在X方向上(行方向)。
TMR元件MTJ1、MTJ2、MTJ3和MTJ4被分别独立连接到读取位线RBL1、RBL2、RBL3和RBL4。也就是说，4条读取位线RBL1、RBL2、RBL3和RBL4被设置为与4个TMR元件MTJ1、MTJ2、MTJ3和MTJ4相对应。
写入位线WBL1被设置在TMR元件MTJ1、MTJ2、MTJ3和MTJ4的上方和附近。写入位线WBL1在Y方向上(列方向)。
在本例中，一条写入位线WBL1被设置为与一个读取块的4个TMR元件MTJ1、MTJ2、MTJ3和MTJ4相对应。不是把例如4个TMR元件MTJ1、MTJ2、MTJ3和MTJ4相叠加，而是把4个写入位线设置为与4个TMR元件MTJ1、MTJ2、MTJ3和MTJ4相对应。
在本例中，在Y方向上的写入位线BL1被设置在TMR元件MTJ1、MTJ2、MTJ3和MTJ4的上方。在X方向上的读取位线RBL1、RBL2、RBL3和RBL4被设置在TMR元件MTJ1、MTJ2、MTJ3和MTJ4的下方。
但是，写入位线BL1和读取位线RBL1、RBL2、RBL3和RBL4之间相对于TMR元件MTJ1、MTJ2、MTJ3和MTJ4的位置关系不限于此。
例如，在Y方向上的写入位线WBL1可以被设置在TMR元件MTJ1、MTJ2、MTJ3和MTJ4的下方，并且在X方向上的读取位线RBL1、RBL2、RBL3和RBL4可以被设置在TMR元件MTJ1、MTJ2、MTJ3和MTJ4的上方。
[2]平面结构
图46示出在图45中所示的设备结构中的TMR元件、读取位线(写入字线)和写入位线之间的位置关系。
TMR元件MTJ1、MTJ2、MTJ3和MTJ4的上电极44例如具有矩形形状。用于接触插塞的接触区被形成在上电极44的部分处。
TMR元件MTJ1、MTJ2、MTJ3和MTJ4被设置在Y方向上。它们的易磁化轴(与每个TMR元件的长边相平行的方向)指向X方向。也就是说，每个TMR元件MTJ1、MTJ2、MTJ3和MTJ4具有X方向上较长的矩形形状。
该TMR元件MTJ1、MTJ2、MTJ3和MTJ4被设置在写入位线WBL1与读取位线RBL1、RBL2、RBL3和RBL4(写入字线WWL1、WWL2、WWL3和WWL4)相交的区域上。
(8)应用例子7
①电路结构
图47示出根据本发明应用例子7的磁性随机存取存储器的电路结构。图48示出图47中所示的列选择开关的一个例子。
存储单元阵列11具有设置在X、Y和Z方向上的一个阵列中的多个TMR元件12。该Z方向意味着与附图的纸面相垂直，与X和Y方向相垂直的方向。
在本例中，存储单元阵列11具有由设置在X方向上的j个TMR元件、设置在Y方向上的n个TMR元件12以及叠加在Z方向上的4个TMR元件(MTJ1、MTJ2、MTJ3和MTJ4)12所形成的单元阵列结构。
在Z方向上叠加的TMR元件12的数目在本例中为4个。但是，TMR元件的数目不受限制，只要使用两个或多个TMR元件即可。
在Z方向上叠加的4个TMR元件12形成一个读取块BKik(i＝1，...，j，k＝1，...，n)。在该读取块BKik中的4个TMR元件12实际上在与附图的纸面相垂直的方向(Z方向)上相互叠加。
在本例中，设置在X方向上的j个读取块BKik形成一行。该存储单元阵列11具有n行。另外，设置在Y方向上的n个读取块BKik形成一列。存储单元阵列11具有j个列。
在该块BKik中的四个TMR元件12的每个元件的一端例如被通过由MOS晶体管所形成的读取选择开关(块选择开关或行选择开关)RSW被共同连接到源线SLi(i＝1、...、j)。该源线SLi在Y方向上。例如，一个源线SLi被设置在一列上。
源线SLi通过例如由MOS晶体管所形成的列选择开关29C连接到接地点VSS。
在读取操作中，在被选择行中，在该读取块BKik中的读取选择开关RSW被导通。在被选择列中，由于该列选择开关29C被导通，因此源线SLi的电势变为地电势VSS。也就是说，读取电流仅仅流到在位于被选择行与被选择列之间的交叉点处的读取块BKik中的TMR元件12。
在读取模式中，由于在未选择列中的列选择开关29C被断开，在未选择列的读取块BKik中的每个TMR元件12的另一端被短路。
在这种情况中，当在未选择列中的读取位线BL4(j-1)+1、BL4(j-1)+2、BL4(j-1)+3和BL4(j-1)+4具有不同电势时，对读取操作具有不良影响。为了避免这种情况，在未选择列中的读取位线BL4(j-1)+1、BL4(j-1)+2、BL4(j-1)+3和BL4(j-1)+4被设置在等电势水平上(例如，地电势)。
在读取操作中，由于在未选择行中的块选择开关RSW被断开，因此在未选择行的读取块BKik中的每个TMR元件12的另一端也被短路。
在该读取块BKik中的四个TMR元件12的另一端被独立连接到相应一个读取位线BL4(j-1)+1、BL4(j-1)+2、BL4(j-1)+3和BL4(j-1)+4。也就是说，4个读取位线BL4(j-1)+1、BL4(j-1)+2、BL4(j-1)+3和BL4(j-1)+4被设置为与一个读取块BKik中的4个TMR元件12相对应。
该读取位线BL4(j-1)+1、BL4(j-1)+2、BL4(j-1)+3和BL4(j-1)+4在Y方向上。每个读取位线BL4(j-1)+1、BL4(j-1)+2、BL4(j-1)+3和BL4(j-1)+4的一端通过列选择开关29C(MOS晶体管)连接到公共数据线30。公共数据线30被连接到读取电路(例如包括读出放大器、选择器和输出缓冲器)29B。
列选择线信号CSLi(i＝1、...、j)被输入到列选择开关29C。列解码器32输出列选择线信号CSLi。
在读取操作中，读取电路29B把偏置电势提供到在由列选择线信号CSLi所选择的一列中的读取位线BL4(j-1)+1、BL4(j-1)+2、BL4(j-1)+3和BL4(j-1)+4。
当要从存储芯片(或块)输出一位数据时，读取电路29B可以采用图51中所示的电路。当要同时从存储芯片(或块)输出多个数据位时，可以采用图52中所示的电路。
在本例中，读取位线BL4(j-1)+1、BL4(j-1)+2、BL4(j-1)+3和BL4(j-1)+4还作为写入位线。
也就是说，每个读取/写入位线BL4(j-1)+1、BL4(j-1)+2、BL4(j-1)+3和BL4(j-1)+4的一端被连接到包括列解码器和写入位线驱动器/吸收器的电路块29A。另一端连接到包括列解码器和位线驱动器/吸收器的电路块31。
在写入操作中，电路块29A和31被设置在工作状态。写入电流根据写入数据在向着电路块29A或31的方向流到读取/写入位线BL4(j-1)+1、BL4(j-1)+2、BL4(j-1)+3和BL4(j-1)+4。
在读取块BKik的4个TMR元件12附近，设置在Z方向上叠加的多个(在本例中为4个)写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3和WWL4(n-1)+4。在这种情况中，n为行数，并且n＝1、2...。
在本例中，对于在X方向上的写入字线，一个写入字线被设置在一行中的一级处。也就是说，一个写入字线对应于在被选择的读取块BKik中的一个TMR元件。在这种情况中，在X方向上的一行中的写入字线的数目等于TMR元件12的级数。
对于写入字线，考虑到紧接着在TMR元件12下方的绝缘膜的平面化并且减小制造成本，一个写入字线可以由多个TMR元件(上和下TMR元件)所共用。
下面将对该设备结构的示意图描述在一个块中的TMR元件以及该TMR元件附近的详细结构。
每个写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3和WWL4(n-1)+4的一端连接到写入字线驱动器23A-n。另一端连接到写入字线吸收器24-n。
读取选择开关(MOS晶体管)RSW的栅极连接到写入字线RWLn(n＝1、2、...)。一个读取字线RWLn被设置在一行上，并且由设置在X方向上的多个块BKjk所共用。
例如，当由4个块形成一列时，读取字线RWLn的数目为4个。读取字线RWLn在X方向上。每个读取字线RWLn的一端连接到读取字线驱动器23B-n。
在写入操作中，行解码器25-n根据行地址信号选择多个行中的一个。写入字线驱动器23A-n把写入电流提供到在被选择行中的写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3和WWL4(n-1)+4。写入电流被写入字线吸收器24-n所吸收。
在读取操作中，行解码器25-n根据行地址信号选择多个行中的一个。读取字线驱动器23B-n把读取电压(＝“H”)提供到在被选择行中的读取字线RWLn。
在本实施例的磁性随机存取存储器中，在一个读取块中的多个TMR元件的每一个元件的一端被共同连接。每个TMR元件的另一端被连接到不同读取/写入位线BL4(j-1)+1、BL4(j-1)+2、BL4(j-1)+3和BL4(j-1)+4中的相应一个位线。
在这种情况中，在读取操作中，读取电路29B把偏置电势提供到在由列选择线信号CSLi所选择的行中的所有读取/写入位线BL4(j-1)+1、BL4(j-1)+2、BL4(j-1)+3和BL4(j-1)+4。
因此，在读取操作中，可以使读取电流(读取信号量)稳定化。
②设备结构
图49和50示出作为本发明的应用例子7的一块磁性随机存取存储器的设备结构。
图49示出一块磁性随机存取存储器的Y方向截面。图50示出一块磁性随机存取存储器的X方向截面。与图47和48相同的参考标号表示在图49和50中相同的元件，以表明元件之间的对应关系。
读取字线(MOS晶体管)RWL被设置在半导体基片41的表面区域中。该读取选择开关RSW的源极通过导电插塞42F连接到源线SLi。该源线SLi例如在Y方向(列方向)上成直线，并且通过在存储单元阵列区域的外围部分的列选择开关连接到接地点。
读取选择开关(MOS晶体管)RSW的栅极作为读取字线RWLn。该读取字线RWLn在X方向上。4个TMR元件(MTJ(磁性隧道结)元件)MTJ1、MTJ2、MTJ3和MTJ4被叠加在读取字线RWL的多级上。
每个TMR元件MTJ1、MTJ2、MTJ3和MTJ4的一端(在本例中为下端)被连接到相应的一个下电极44A、44B、44C和44D。导电插塞42A、42B、42C、42D和42E以及中间层43电连接到下电极44A、44B、44C和44D，并且还把下电极44A、44B、44C和44D电连接到读取选择开关RSW的漏极。
每个TMR元件MTJ1、MTJ2、MTJ3和MTJ4的另一端(在本例中为上端)电连接到相应一个读取/写入位线BL1、BL2、BL3和BL4。该读取/写入位线BL1、BL2、BL3和BL4在Y方向上(列方向)。
TMR元件MTJ1、MTJ2、MTJ3和MTJ4被分别独立连接到读取/写入位线BL1、BL2、BL3和BL4。也就是说，4条读取/写入位线BL1、BL2、BL3和BL4被设置为与4个TMR元件MTJ1、MTJ2、MTJ3和MTJ4相对应。
写入字线WWL1、WWL2、WWL3和WWL4被设置在TMR元件MTJ1、MTJ2、MTJ3和MTJ4的上方和附近。写入字线WWL1、WWL2、WWL3和WWL4在X方向上(行方向)。
在本例中，4条写入字线WWL1、WWL2、WWL3和WWL4被设置为与4个TMR元件MTJ1、MTJ2、MTJ3和MTJ4相对应。
在本例中，在Y方向上的读取/写入位线BL1、BL2、BL3和BL4被分别设置在TMR元件MTJ1、MTJ2、MTJ3和MTJ4的上方。在X方向上的写入字线WWL1、WWL2、WWL3和WWL4被设置在TMR元件MTJ1、MTJ2、MTJ3和MTJ4的下方。
但是，读取/写入位线BL1、BL2、BL3和BL4和写入字线WWL1、WWL2、WWL3和WWL4之间相对于TMR元件的位置关系不限于此。
例如，在Y方向上的读取/写入位线BL1、BL2、BL3和BL4可以被分别设置在TMR元件MTJ1、MTJ2、MTJ3和MTJ4的下方，并且在X方向上的写入字线WWL1、WWL2、WWL3和WWL4可以被分别设置在TMR元件MTJ1、MTJ2、MTJ3和MTJ4的上方。
对于写入字线，考虑到紧接着在TMR元件12下方的绝缘膜的平面化并且减小制造成本，一个写入字线可以由多个TMR元件(上和下TMR元件)所共用。
5.其它
在上文描述中，一个TMR元件被用作为磁性随机存取存储器的一个存储单元。但是，即使当该存储单元由GMR(大磁阻效应)元件所形成时，也可以应用本发明。
在实施本发明的过程中对TMR元件或GMR元件的结构及其材料没有特别的限制。
作为用于本发明的磁性随机存取存储器中的开关，不但可以使用MOS晶体管而且还可以使用双极型晶体管、MIS(金属绝缘体半导体)晶体管(包括MOSFET)、MES(金属半导体)晶体管、或者结型晶体管。
如上文所述，根据本发明，即使在交叉点单元阵列结构中，也可以抑制读取信号量的下降。
本领域的技术人员容易得到其它优点和变型。因此，本发明不限于在此给出的详细描述和代表实施例。相应地，可以作出各种变型而不脱离由权利要求所定义的本发明的精神和范围。

Claims (134)

1.一种磁性随机存取存储器，其中包括：
多个第一互连线；
与所述第一互连线相交的多个第二互连线；
存储单元，其被设置在所述第一互连线和所述第二互连线的交叉点处，以使用磁阻效应来存储数据；以及
一个偏置电路，其在读取电流被提供于被选择的第一互连线和被选择的第二互连线之间时，把偏置电势施加到与被选择的第一互连线电连接的未选择的第二互连线；以及
一个预充电电路，其在偏压电势被施加到未选择的第二互连线之前，预先把预充电电势施加到未选择的第二互连线。
2.根据权利要求1所述的存储器，其中电连接到被选择的第一互连线的第二互连线的电势互为相等。
3.根据权利要求1所述的存储器，其中该预充电电势等于该偏置电势。
4.根据权利要求1所述的存储器，其中所述预充电电路还在读取电流被施加在被选择的第一互连线和被选择的第二互连线之间之前，预先把预充电电势施加到所述第一互连线。
5.根据权利要求1所述的存储器，其中进一步包括多个读取电路，其电连接到与被选择的第一互连线电连接的第二互连线。
6.根据权利要求5所述的存储器，其中进一步包括：
选择所述读取电路中的一个的选择器；以及
输出由被选择的读取电路所检测的数据的缓冲器。
7.根据权利要求5所述的存储器，其中进一步包括多个缓冲器，其同步地输出由所述读取电路所检测的数据。
8.根据权利要求5所述的存储器，其中所述读取电路中的每一个电路具有一个读出放大器，所述读出放大器包括一个第一运算放大器，其使得所述多个第二互连线之一的电势与偏置电势相等；以及一个差分放大器，其把来自所述第一运算放大器的输出信号与一个参考电势相比较。
9.根据权利要求8所述的存储器，其中该参考电势被根据具有与所述存储单元相同结构并且被设置在第一状态上的一个参考单元和具有与所述存储单元相同结构并且被设置在与第一状态不同的第二状态上的一个参考单元中的至少一个参考单元的读取数据而产生。
10.根据权利要求8所述的存储器，其中包括由第二运算放大器所形成的参考电势产生电路，其把偏置电势与具有与所述存储单元相同结构并且被设置在第一状态的参考单元的读取数据相比较，并且输出该参考电势。
11.根据权利要求10所述的存储器，其中：
所述第一运算放大器的反馈电阻由k个(k为偶数)电阻元件所形成，每个电阻元件具有与所述存储单元相同的结构，并且被设置在第一状态中，以及
所述第二运算放大器的反馈电阻由分别具有与所述存储单元相同的结构并且被设置在第一状态中的k/2个电阻元件以及分别具有与所述存储单元相同的结构并且被设置在与第一状态不同的第二状态中的k/2个电阻元件所形成。
12.根据权利要求1所述的存储器，其中进一步包括读取电路，其有选择地连接到与被选择的第一互连线电连接的第二互连线中的一个互连线。
13.根据权利要求12所述的存储器，其中进一步包括一个列选择开关，其被设置在所述读取电路和电连接到被选择的第一互连线的第二互连线之间。
14.根据权利要求12所述的存储器，其中所述读取电路具有一个读出放大器，所述读出放大器包括使得所述第二互连线之一的电势与该偏置电势相等的第一运算放大器，以及把来自第一运算放大器的输出信号与一个参考电势相比较的差分放大器。
15.根据权利要求14所述的存储器，其中进一步包括一个偏置开关，其把偏置电势施加到在电连接到被选择的第一互连线中的不电连接到所述读取电路的第二互连线上。
16.根据权利要求14所述的存储器，其中该参考电势被根据具有与所述存储单元相同结构并且被设置在第一状态的一个参考单元和具有与所述存储单元相同结构并且被设置在与第一状态不同的第二状态的一个参考单元中的至少一个参考单元的读取数据而产生。
17.根据权利要求14所述的存储器，其中包括由第二运算放大器所形成的参考电势产生电路，其把偏置电势与具有与所述存储单元相同结构并且被设置在第一状态的参考单元的读取数据相比较，并且输出该参考电势。
18.根据权利要求17所述的存储器，其中：
所述第一运算放大器的反馈电阻由k个(k为偶数)电阻元件所形成，每个电阻元件具有与所述存储单元相同的结构，并且被设置在与第一状态不同的第二状态，以及
所述第二运算放大器的反馈电阻由分别具有与所述存储单元相同的结构并且被设置在第一状态中的k/2个电阻元件以及分别具有与所述存储单元相同的结构并且被设置在第二状态中的k/2个电阻元件所形成。
19.根据权利要求1所述的存储器，其中该读取电流从被选择的第二互连线流到被选择的第一互连线。
20.根据权利要求1所述的存储器，其中该读取电流从被选择的第一互连线流到被选择的第二互连线。
21.根据权利要求1所述的存储器，其中被选择的第一互连线被设置在一个预定电势；以及
除了被选择的第一互连线之外的其它第一互连线被设置在浮置状态。
22.根据权利要求1所述的存储器，其中：
每个所述第一互连线为字线；以及
每个所述第二互连线为位线。
23.根据权利要求1所述的存储器，其中每个所述存储单元与所述第一互连线之一和所述第二互连线之一直接接触。
24.根据权利要求1所述的存储器，其中所述第一互连线和所述第二互连线都作为写入线路和读出线路。
25.根据权利要求1所述的存储器，其中进一步包括一个驱动器/吸收器，其把写入电流提供到其中一个所述第一互连线。
26.根据权利要求1所述的存储器，其中进一步包括一个驱动器/吸收器，其把具有一个方向对应于写入数据的数值的写入电流提供到一个所述第二互连线。
27.一种磁性随机存取存储器，其中包括：
多个第一互连线；
与所述第一互连线相交的多个第二互连线；
存储单元，其被设置在所述第一互连线和所述第二互连线的交叉点处，以使用磁阻效应来存储数据；
一个偏置电路，其在读取电流被提供于被选择的第一互连线和被选择的第二互连线之间时，把偏置电势施加到与被选择的第一互连线电连接的未选择的第二互连线；以及
读取电路，其连接到与被选择的第一互连线电连接的第二互连线，以及每个所述读取电路具有一个读出放大器，所述读出放大器包括使得一个所述第二互连线的电势与该偏置电势相等的第一运算放大器，以及把来自所述第一运算放大器的输出信号与一个参考电势相比较的差分放大器；
其中该参考电势被根据具有与所述存储单元相同结构并且被设置在第一状态上的一个参考单元和具有与所述存储单元相同结构并且被设置在与第一状态不同的第二状态上的一个参考单元中的至少一个参考单元的读取数据而产生。
28.根据权利要求27所述的存储器，其中电连接到被选择的第一互连线的第二互连线的电势互为相等。
29.根据权利要求27所述的存储器，其中进一步包括一个预充电电路，其在偏置电势被施加到与被选择的第一互连线电连接的第二互连线之前，把一个预充电电势施加到与被选择的第一互连线电连接的第二互连线。
30.根据权利要求29所述的存储器，其中该预充电电势等于该偏置电势。
31.根据权利要求29所述的存储器，其中所述预充电电路还在读取电流被施加在被选择的第一互连线和被选择的第二互连线之间之前，预先把预充电电势施加到所述第一互连线。
32.根据权利要求27所述的存储器，其中进一步包括：
选择所述读取电路中的一个的选择器；以及
输出由被选择的读取电路所检测的数据的缓冲器。
33.根据权利要求27所述的存储器，其中进一步包括多个缓冲器，其同步地输出由所述读取电路所检测的数据。
34.根据权利要求27所述的存储器，其中包括由第二运算放大器所形成的参考电势产生电路，其把偏置电势与具有与所述存储单元相同结构并且被设置在第一状态的参考单元的读取数据相比较，并且输出该参考电势。
35.根据权利要求34所述的存储器，其中：
所述第一运算放大器的反馈电阻由k个(k为偶数)电阻元件所形成，每个电阻元件具有与所述存储单元相同的结构，并且被设置在第一状态中，以及
所述第二运算放大器的反馈电阻由分别具有与所述存储单元相同的结构并且被设置在第一状态中的k/2个电阻元件以及分别具有与所述存储单元相同的结构并且被设置在与第一状态不同的第二状态中的k/2个电阻元件所形成。
36.根据权利要求27所述的存储器，其中进一步包括读取电路，其有选择地连接到与被选择的第一互连线电连接的第二互连线中的一个互连线。
37.根据权利要求36所述的存储器，其中进一步包括一个列选择开关，其被设置在所述读取电路和电连接到被选择的第一互连线的第二互连线之间。
38.根据权利要求36所述的存储器，其中所述读取电路具有一个读出放大器，所述读出放大器包括使得所述第二互连线之一的电势与该偏置电势相等的第一运算放大器，以及把来自第一运算放大器的输出信号与一个参考电势相比较的差分放大器。
39.根据权利要求38所述的存储器，其中进一步包括一个偏置开关，其把偏置电势施加到在电连接到被选择的第一互连线中的不电连接到所述读取电路的第二互连线上。
40.根据权利要求38所述的存储器，其中该参考电势被根据具有与所述存储单元相同结构并且被设置在第一状态上的一个参考单元和具有与所述存储单元相同结构并且被设置在与第一状态不同的第二状态上的一个参考单元中的至少一个参考单元的读取数据而产生。
41.根据权利要求38所述的存储器，其中包括由第二运算放大器所形成的参考电势产生电路，其把偏置电势与具有与所述存储单元相同结构并且被设置在第一状态的参考单元的读取数据相比较，并且输出该参考电势。
42.根据权利要求41所述的存储器，其中：
所述第一运算放大器的反馈电阻由k个(k为偶数)电阻元件所形成，每个电阻元件具有与所述存储单元相同的结构，并且被设置在与第一状态不同的第二状态中，以及
所述第二运算放大器的反馈电阻由分别具有与所述存储单元相同的结构并且被设置在第一状态中的k/2个电阻元件以及分别具有与所述存储单元相同的结构并且被设置在第二状态中的k/2个电阻元件所形成。
43.根据权利要求27所述的存储器，其中该读取电流从被选择的第二互连线流到被选择的第一互连线。
44.根据权利要求27所述的存储器，其中该读取电流从被选择的第一互连线流到被选择的第二互连线。
45.根据权利要求27所述的存储器，其中
被选择的第一互连线被设置在一个预定电势；以及
除了被选择的第一互连线之外的其它第一互连线被设置在浮置状态。
46.根据权利要求27所述的存储器，其中：
每个所述第一互连线为字线；以及
每个所述第二互连线为位线。
47.根据权利要求27所述的存储器，其中每个所述存储单元与所述第一互连线之一和所述第二互连线之一直接接触。
48.根据权利要求27所述的存储器，其中所述第一互连线和所述第二互连线都作为写入线路和读出线路。
49.根据权利要求27所述的存储器，其中进一步包括一个驱动器/吸收器，其把写入电流提供到其中一个所述第一互连线。
50.根据权利要求27所述的存储器，其中进一步包括一个驱动器/吸收器，其把具有一个方向对应于写入数据的数值的写入电流提供到一个所述第二互连线。
51.一种磁性随机存取存储器，其中包括：
多个第一互连线；
与所述第一互连线相交的多个第二互连线；
存储单元，其被设置在所述第一互连线和所述第二互连线的交叉点处，以使用磁阻效应来存储数据；以及
一个偏置电路，其在读取电流被提供于被选择的第一互连线和被选择的第二互连线之间时，把偏置电势施加到与被选择的第一互连线电连接的未选择的第二互连线；以及
读取电路，其连接到与被选择的第一互连线电连接的第二互连线，以及每个所述读取电路具有一个读出放大器，所述读出放大器包括使得一个所述第二互连线的电势与该偏置电势相等的第一运算放大器，以及把来自所述第一运算放大器的输出信号与一个参考电势相比较的差分放大器；以及
参考电势产生电路，其由第二运算放大器所形成，把该偏置电势与具有与所述存储单元相同结构并且对设置在第一状态的参考单元的读取数据相比较，并且输出该参考电势。
52.根据权利要求51所述的存储器，其中电连接到被选择的第一互连线的第二互连线的电势互为相等。
53.根据权利要求53所述的存储器，其中进一步包括一个预充电电路，其在偏置电势被施加到与被选择的第一互连线电连接的第二互连线之前，把一个预充电电势施加到与被选择的第一互连线电连接的第二互连线。
54.根据权利要求53所述的存储器，其中该预充电电势等于该偏置电势。
55.根据权利要求51所述的存储器，其中所述预充电电路还在读取电流被施加在被选择的第一互连线和被选择的第二互连线之间之前，预先把预充电电势施加到所述第一互连线。
56.根据权利要求51所述的存储器，其中进一步包括：
选择所述读取电路中的一个的选择器；以及
输出由被选择的读取电路所检测的数据的缓冲器。
57.根据权利要求51所述的存储器，其中进一步包括多个缓冲器，其同步地输出由所述读取电路所检测的数据。
58.根据权利要求51所述的存储器，其中该参考电势被根据具有与所述存储单元相同结构并且被设置在第一状态上的一个参考单元和具有与所述存储单元相同结构并且被设置在与第一状态不同的第二状态上的一个参考单元中的至少一个参考单元的读取数据而产生。
59.根据权利要求51所述的存储器，其中：
所述第一运算放大器的反馈电阻由k个(k为偶数)电阻元件所形成，每个电阻元件具有与所述存储单元相同的结构，并且被设置在第一状态中，以及
所述第二运算放大器的反馈电阻由分别具有与所述存储单元相同的结构并且被设置在第一状态中的k/2个电阻元件以及分别具有与所述存储单元相同的结构并且被设置在与第一状态不同的第二状态中的k/2个电阻元件所形成。
60.根据权利要求51所述的存储器，其中进一步包括读取电路，其有选择地连接到与被选择的第一互连线电连接的第二互连线中的一个互连线。
61.根据权利要求60所述的存储器，其中进一步包括一个列选择开关，其被设置在所述读取电路和电连接到被选择的第一互连线的第二互连线之间。
62.根据权利要求60所述的存储器，其中所述读取电路具有一个读出放大器，所述读出放大器包括使得所述第二互连线之一的电势与该偏置电势相等的第一运算放大器，以及把来自第一运算放大器的输出信号与一个参考电势相比较的差分放大器。
63.根据权利要求62所述的存储器，其中进一步包括一个偏置开关，其把偏置电势施加到在电连接到被选择的第一互连线中的不电连接到所述读取电路的第二互连线上。
64.根据权利要求62所述的存储器，其中该参考电势被根据具有与所述存储单元相同结构并且被设置在第一状态上的一个参考单元和具有与所述存储单元相同结构并且被设置在与第一状态不同的第二状态上的一个参考单元中的至少一个参考单元的读取数据而产生。
65.根据权利要求62所述的存储器，其中包括由第二运算放大器所形成的参考电势产生电路，其把偏置电势与具有与所述存储单元相同结构并且被设置在第一状态的参考单元的读取数据相比较，并且输出该参考电势。
66.根据权利要求65所述的存储器，其中：
所述第一运算放大器的反馈电阻由k个(k为偶数)电阻元件所形成，每个电阻元件具有与所述存储单元相同的结构，并且被设置在与第一状态不同的第二状态中，以及
所述第二运算放大器的反馈电阻由分别具有与所述存储单元相同的结构并且被设置在第一状态中的k/2个电阻元件以及分别具有与所述存储单元相同的结构并且被设置在第二状态中的k/2个电阻元件所形成。
67.根据权利要求51所述的存储器，其中该读取电流从被选择的第二互连线流到被选择的第一互连线。
68.根据权利要求51所述的存储器，其中该读取电流从被选择的第一互连线流到被选择的第二互连线。
69.根据权利要求51所述的存储器，其中
被选择的第一互连线被设置在一个预定电势；以及
除了被选择的第一互连线之外的其它第一互连线被设置在浮置状态。
70.根据权利要求51所述的存储器，其中：
每个所述第一互连线为字线；以及
每个所述第二互连线为位线。
71.根据权利要求51所述的存储器，其中每个所述存储单元与所述第一互连线之一和所述第二互连线之一直接接触。
72.根据权利要求51所述的存储器，其中所述第一互连线和所述第二互连线都作为写入线路和读出线路。
73.根据权利要求51所述的存储器，其中进一步包括一个驱动器/吸收器，其把写入电流提供到其中一个所述第一互连线。
74.根据权利要求51所述的存储器，其中进一步包括一个驱动器/吸收器，其把具有一个方向对应于写入数据的数值的写入电流提供到一个所述第二互连线。
75.一种磁性随机存取存储器，其中包括：
多个第一互连线；
与所述第一互连线相交的多个第二互连线；
存储单元，其被设置在所述第一互连线和所述第二互连线的交叉点处，以使用磁阻效应来存储数据；以及
一个偏置电路，其在读取电流被提供于被选择的第一互连线和被选择的第二互连线之间时，把偏置电势施加到与被选择的第一互连线电连接的未选择的第二互连线；以及
其中被选择第一互连线被设置在预定电势，并且除了被选择第一互连线之外的其它第一互连线被设置在浮置状态。
76.根据权利要求75所述的存储器，其中电连接到被选择的第一互连线的第二互连线的电势互为相等。
77.根据权利要求75所述的存储器，其中进一步包括一个预充电电路，其在偏置电势被施加到与被选择的第一互连线电连接的第二互连线之前，把一个预充电电势施加到与被选择的第一互连线电连接的第二互连线。
78.根据权利要求77所述的存储器，其中该预充电电势等于该偏置电势。
79.根据权利要求77所述的存储器，其中所述预充电电路还在读取电流被施加在被选择的第一互连线和被选择的第二互连线之间之前，预先把预充电电势施加到所述第一互连线。
80.根据权利要求75所述的存储器，其中进一步包括读取电路，其连接到与被选择的第一互连线电连接的第二互连线。
81.根据权利要求80所述的存储器，其中进一步包括：
选择所述读取电路中的一个的选择器；以及
输出由被选择的读取电路所检测的数据的缓冲器。
82.根据权利要求80所述的存储器，其中进一步包括多个缓冲器，其同步地输出由所述读取电路所检测的数据。
83.根据权利要求80所述的存储器，其中所述读取电路中的每一个电路具有一个读出放大器，所述读出放大器包括一个第一运算放大器，其使得所述多个第二互连线之一的电势与偏置电势相等；以及一个差分放大器，其把来自所述第一运算放大器的输出信号与一个参考电势相比较。
84.根据权利要求83所述的存储器，其中该参考电势被根据具有与所述存储单元相同结构并且被设置在第一状态上的一个参考单元和具有与所述存储单元相同结构并且被设置在与第一状态不同的第二状态上的一个参考单元中的至少一个参考单元的读取数据而产生。
85.根据权利要求83所述的存储器，其中包括由第二运算放大器所形成的参考电势产生电路，其把偏置电势与具有与所述存储单元相同结构并且被设置在第一状态的参考单元的读取数据相比较，并且输出该参考电势。
86.根据权利要求85所述的存储器，其中：
所述第一运算放大器的反馈电阻由k个(k为偶数)电阻元件所形成，每个电阻元件具有与所述存储单元相同的结构，并且被设置在第一状态中，以及
所述第二运算放大器的反馈电阻由分别具有与所述存储单元相同的结构并且被设置在第一状态中的k/2个电阻元件以及分别具有与所述存储单元相同的结构并且被设置在与第一状态不同的第二状态中的k/2个电阻元件所形成。
87.根据权利要求75所述的存储器，其中进一步包括读取电路，其有选择地连接到与被选择的第一互连线电连接的第二互连线中的一个互连线。
88.根据权利要求87所述的存储器，其中进一步包括一个列选择开关，其被设置在所述读取电路和电连接到被选择的第一互连线的第二互连线之间。
89.根据权利要求87所述的存储器，其中所述读取电路具有一个读出放大器，所述读出放大器包括使得所述第二互连线之一的电势与该偏置电势相等的第一运算放大器，以及把来自第一运算放大器的输出信号与一个参考电势相比较的差分放大器。
90.根据权利要求89所述的存储器，其中进一步包括一个偏置开关，其把偏置电势施加到在电连接到被选择的第一互连线中的不电连接到所述读取电路的第二互连线上。
91.根据权利要求89所述的存储器，其中该参考电势被根据具有与所述存储单元相同结构并且被设置在第一状态上的一个参考单元和具有与所述存储单元相同结构并且被设置在与第一状态不同的第二状态上的一个参考单元中的至少一个参考单元的读取数据而产生。
92.根据权利要求89所述的存储器，其中包括由第二运算放大器所形成的参考电势产生电路，其把偏置电势与具有与所述存储单元相同结构并且被设置在第一状态的参考单元的读取数据相比较，并且输出该参考电势。
93.根据权利要求92所述的存储器，其中：
所述第一运算放大器的反馈电阻由k个(k为偶数)电阻元件所形成，每个电阻元件具有与所述存储单元相同的结构，并且被设置在与第一状态不同的第二状态中，以及
所述第二运算放大器的反馈电阻由分别具有与所述存储单元相同的结构并且被设置在第一状态中的k/2个电阻元件以及分别具有与所述存储单元相同的结构并且被设置在与第一状态不同的第二状态中的k/2个电阻元件所形成。
94.根据权利要求75所述的存储器，其中该读取电流从被选择的第二互连线流到被选择的第一互连线。
95.根据权利要求75所述的存储器，其中该读取电流从被选择的第一互连线流到被选择的第二互连线。
96.根据权利要求75所述的存储器，其中：
每个所述第一互连线为字线；以及
每个所述第二互连线为位线。
97.根据权利要求75所述的存储器，其中每个所述存储单元与所述第一互连线之一和所述第二互连线之一直接接触。
98.根据权利要求75所述的存储器，其中所述第一互连线和所述第二互连线都作为写入线路和读出线路。
99.根据权利要求75所述的存储器，其中进一步包括一个驱动器/吸收器，其把写入电流提供到其中一个所述第一互连线。
100.根据权利要求75所述的存储器，其中进一步包括一个驱动器/吸收器，其把具有一个方向对应于写入数据的数值的写入电流提供到一个所述第二互连线。
101.一种磁性随机存取存储器，其中包括：
多个第一互连线；
与所述第一互连线相交的多个第二互连线；
由多个第一存储单元所形成的第一单元阵列结构，该第一存储单元被设置在所述第一互连线和所述第二互连线的交叉点处，以使用磁阻效应来存储数据；
多个第三互连线；
与所述第三互连线相交的多个第四互连线；
重叠在所述第一单元阵列结构上并且由多个第二存储单元所形成的第二单元阵列结构，该第二存储单元被设置在多个第三互连线和多个第四互连线的交叉点处，以使用磁阻效应来存储数据。
102.根据权利要求101所述的存储器，其中进一步包括一个偏置电路，其在读取电流被提供于被选择的第一互连线和被选择的第二互连线之间时，把偏置电势施加到电连接到被选择的第一互连线的所有第二互连线。
103.根据权利要求101所述的存储器，其中进一步包括一个偏置电路，其在读取电流被提供于被选择的第一互连线和被选择的第二互连线之间时，把偏置电势施加到电连接到被选择的第一互连线的所有第二互连线。
104.根据权利要求101所述的存储器，其中进一步包括一个偏置电路，其在读取电流被提供于被选择的第三互连线和被选择的第四互连线之间时，把偏置电势施加到电连接到被选择的第三互连线的所有第四互连线。
105.根据权利要求101所述的存储器，其中进一步包括一个偏置电路，其在读取电流被提供于被选择的第三互连线和被选择的第四互连线之间时，把偏置电势施加到电连接到被选择的第三互连线的所有第四互连线。
106.根据权利要求101所述的存储器，其中所述第一互连线之一和所述第三互连线之一相串联或并联。
107.根据权利要求101所述的存储器，其中所述第二互连线之一和所述第四互连线之一相串联或并联。
108.一种磁性随机存取存储器，其中包括：
多个第一互连线；
与多个第一互连线相交的多个第二互连线；
多个第一存储单元，其被设置在所述第一互连线和所述第二互连线的交叉点处，以使用磁阻效应来存储数据；
多个第三互连线，其与所述第二互连线相交；以及
多个第二存储单元，其被设置在所述第二互连线和所述第三互连线的交叉点处，以使用磁阻效应来存储数据，
其中所述第一互连线被设置在所述第二互连线的下方，以及所述第三互连线被设置在所述第二互连线的上方。
109.根据权利要求108所述的存储器，其中：
所述第一互连线和所述第三互连线在相同方向上，以及
所述第二互连线在与所述第一互连线和所述第三互连线相垂直的方向上。
110.根据权利要求108所述的存储器，其中所述第二互连线由所述第一存储单元和所述第二存储单元所共用。
111.根据权利要求108所述的存储器，其中进一步包括一个偏置电路，其在读取电流被提供于被选择的第一互连线和被选择的第二互连线之间时，把偏置电势施加到电连接到被选择的第一互连线的所有第二互连线。
112.根据权利要求108所述的存储器，其中进一步包括一个偏置电路，其在读取电流被提供于被选择的第一互连线和被选择的第二互连线之间时，把偏置电势施加到电连接到被选择的第一互连线的所有第二互连线。
113.根据权利要求108所述的存储器，其中进一步包括一个偏置电路，其在读取电流被提供于被选择的第三互连线和被选择的第二互连线之间时，把偏置电势施加到电连接到被选择的第三互连线的所有第二互连线。
114.根据权利要求108所述的存储器，其中进一步包括一个偏置电路，其在读取电流被提供于被选择的第三互连线和被选择的第二互连线之间时，把偏置电势施加到电连接到被选择的第三互连线的所有第二互连线。
115.根据权利要求108所述的存储器，其中进一步包括一个偏置电路，其在读取电流被提供于被选择的第二互连线和被选择的第一互连线之间时，把偏置电势施加到电连接到被选择的第二互连线的所有第一互连线和所有第三互联线。
116.根据权利要求108所述的存储器，其中进一步包括一个偏置电路，其在读取电流被提供于被选择的第二互连线和被选择的第一互连线之间时，把偏置电势施加到电连接到被选择的第二互连线的所有第一互连线和所有第三互连线。
117.根据权利要求108所述的存储器，其中进一步包括一个偏置电路，其在读取电流被提供于被选择的第二互连线和被选择的第三互连线之间时，把偏置电势施加到电连接到被选择的第二互连线的所有第三互连线和所有第一互连线。
118.根据权利要求108所述的存储器，其中进一步包括一个偏置电路，其在读取电流被提供于被选择的第二互连线和被选择的第三互连线之间时，把偏置电势施加到电连接到被选择的第二互连线的所有第三互连线和所有第一互连线。
119.根据权利要求108所述的存储器，其中所述第一互连线之一和所述第三互连线之一相串联或并联。
120.一种磁性随机存取存储器的读取方法，其中包括：
在执行对存储单元的读取操作中，该存储单元被设置在第一互连线和与第一互连线相交的第二互连线之间的交叉点处，以使用磁阻效应存储数据；
把预充电电势施加到与被选择的第一互连线电连接的一个未选择的第二互连线；以及
当读取电流被提供在被选择的第一互连线和被选择的第二互连线之间时，把偏置电势施加到未被选择的第二互连线。
121.根据权利要求120所述的方法，其中电连接到被选择的第一互连线的第二互连线的电势互为相等。
122.根据权利要求120所述的方法，其中该预充电电势等于该偏置电势。
123.根据权利要求120所述的方法，其中所述预充电电路还在读取电流被施加在被选择的第一互连线和被选择的第二互连线之间之前，预先把预充电电势施加到多个第一互连线。
124.根据权利要求120所述的方法，其中读取电流被从该被选择的第二互连线提供到被选择的第一互连线。
125.根据权利要求120所述的方法，其中该读取电流从被选择的第一互连线提供到被选择的第二互连线。
126.根据权利要求120所述的方法，其中
被选择的第一互连线被设置在一个预定电势；以及
除了被选择的第一互连线之外的其它第一互连线被设置在浮置状态。
127.一种磁性随机存取存储器的读取方法，其中包括：
在执行对存储单元的读取操作中，该存储单元被设置在第一互连线和与第一互连线相交的第二互连线之间的交叉点处，以使用磁阻效应存储数据；
把被选择的第一互连线设置在预定电势，以及把除了被选择第一互连线之外的其它第一互连线设置在浮置状态，以及当读取电流被提供在被选择的第一互连线和被选择的第二互连线之间时，把偏置电势施加到与被选择的第一互联线电连接的未选择第二互连线。
128.根据权利要求127所述的方法，其中电连接到被选择的第一互连线的第二互连线的电势互为相等。
129.根据权利要求127所述的方法，其中在偏置电势被施加到与被选择的第一互连线电连接的第二互连线之前，预充电电势被预先施加到与被选择的第一互连线电连接的第二互连线。
130.根据权利要求129所述的方法，其中该预充电电势等于该偏置电势。
131.根据权利要求129所述的方法，其中所述预充电电路还在读取电流被施加在被选择的第一互连线和被选择的第二互连线之间之前，预先把预充电电势施加到多个第一互连线。
132.根据权利要求127所述的方法，其中读取电流被从该被选择的第二互连线提供到被选择的第一互连线。
133.根据权利要求127所述的方法，其中该读取电流从被选择的第一互连线提供到被选择的第二互连线。
134.根据权利要求127所述的方法，其中
被选择的第一互连线被设置在一个预定电势；以及
除了被选择的第一互连线之外的其它第一互连线被设置在浮置状态。
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