TW579518B - Magnetic random access memory - Google Patents

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/9518 ⑴ ($Λ發明說明 式月說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 相關申請案對照 本申請案係根據且主張2001年12月28日申請之先前日本 專利申請案號2001-401850之優先權利，其整體内容以引用 的方式併入本文中。 1 ·技術領域 本發明概言芡係關於一種使用一磁阻效應儲存，,1 ” _與 〇 ·資料之磁性隨機存取記憶體（mram)。 2 ·先前技術 近年來’已經提出許多根據新原理儲存資料之記憶體。 其中之-係-種使用一穿遂磁阻(以下稱為麗)效應儲 存”1”-與之磁性隨機存取記憶體。 已知一建議之磁性隨撫 丨思機存取記憶體例如為：R〇y
Scheuerlein等人提出之”在矣 .πΑ , ^ 母一細胞中使用一磁性隧道接 面與場效電晶體（FET)開關之_ 、10奈粆碩取與寫入不變性 記憶體陣列’’，ISSCC2000科杜、ρ 竹技又摘（Technical Digest), pl28。 一磁性隨機存取記憶體使 之用TMR 7C件儲存” 1 ” ·與” ” _資 料。一 TMR元件之基本結椹#⑽ ^ 暴係將一絕緣層（穿隧能障）夾於 兩磁性層（鐵磁體層）之間。 …、而’各種最佳化MR(磁阻） 比例之TMR元件結構業已提出。 TMR元件中儲存之資料係 行或反平行為基礎而決定。 之磁化方向。π反平行”表示 向。 以兩磁性層之磁化狀態為平 平行’’表示兩磁性層具有相同 兩磁性層具有相反之磁化方 579518 發曰月免明續頁; 1…也 (2) 常態下，兩磁性層之一（固定層）具有一反鐵磁體層。反 鐵磁體層作為用以固定該固定層之磁化方向的一成員。事 實上，TMR元件中儲存之資料（π 1Π或n Off)係藉兩磁性層中 另一層（自由層）之磁化方向而決定。 當TMR元件中之磁化狀態為平行時，夬在TMR元件兩磁 性層間之絕緣層（穿隧能障）的電阻為最小。例如，此狀態 被定義為一 ’’ 1Π-狀態。當TMR元件中之磁化狀態為反平行 時，夾在TMR元件兩磁性層間之絕緣層（穿隧能障）的電阻 為最大。例如，此狀態被定義為一 π 0。 目前，已從增加記憶體容量或穩定寫入/讀取作業之觀 點檢查一磁性隨機存取記憶體之各種細胞陣列結構類型。 例如，目前已知一種磁性隨機存取記憶體，其中一記憶 體細胞係由一選擇MOS電晶體與一 TMR元件（或一磁性隧 道接面（MTJ)元件）所形成，而且1位元資料係使用兩記憶 體細胞予以儲存。 然而，在此種磁性隨機存取記憶體中很難增加記憶體容 量。因為此種細胞陣列結構要求以兩TMR元件及兩選擇 MOS電晶體儲存1位元資料。 已知一種細胞陣列結構，其中連接至字元線與位元線之 TMR元件係配置在字元線與位元線之交點上，亦即一交叉 點細胞陣列結構。 根據交叉點細胞陣列結構，因為其未使用選擇MOS電晶 體，所以可縮小記憶體細胞大小。結果可增加記憶體容量。 例如，當設計規則之最小大小定義為”F”時，由一選擇 579518 (3) 發懸siii MOS電晶體與TMR元件所形成之一記憶體細胞的大小為 8F2。然而，僅包括一 TMR元件之一記憶體細胞為4F2。亦 即，僅包括一 TMR元件之記憶體細胞可實現的一細胞大小 約為一選擇MOS電晶體與TMR元件所形成之記憶體細胞 大小的1/2。 然而，在交叉點細胞陣列結構中，由於並未出現選擇 MOS電晶體，所以讀取作業中將遭遇一難題。 在交叉點細胞陣列結構中，以一讀取電流供應於選定字 元線與選定位元線之間。當讀取電流流至選定字元線與選 定位元線之交點上的TMR元件時，偵測得選定TMR元件其 電壓降之量。 例如，如一已知讀取方法，跨選定TMR元件所施電壓係 藉4終端電阻測量加以測量，且將其與一參考電位相比 較，據以判別讀取資料。如另一已知讀取方法，選定TMR 元件之一終端連接至一運算放大器的兩輸入終端之一，且 將運算放大器之輸出電位與一參考電位相比較，據以判別 讀取資料。 在使用一運算放大器的後一讀‘取方法中，以一接地電位 施加至運算放大器之另一輸入終端。此外，一電阻元件連 接於運算放大器之輸出終端與一輸入終端之間。 令Rm為TMR元件之電阻值，Ro為連接於運算放大器之輸 出終端與一輸入終端間之電阻元件的電阻值，而且Vm為 跨TMR元件所施電壓。由於運算放大器之一輸出電位Vo給 定如下： ⑷
Vm/Rm=- Vo/Ro
Vo=-Vmx (Ro/Rm) ...(1) 如從等式（1)可以明白：在使用一運算放大器之讀取方 法中，當Ro足以大過Rm時，可得一大增益。 在上述兩讀取方法之任一方法中，一讀取電流將流過選 定字元線與選定位元線之間。 然而，在交叉點細胞陣列結構中，由於沒有選擇MOS電 晶體連接至TMR元件，所以讀取電流不僅經由選定TMR元 件，同時經由其他未選定TMR元件流過各種路徑。因此， 很難精確評估單獨選定TMR元件之電阻（或跨TMR元件所 施電壓）值。 例如，考慮如圖53與54所示具有一交叉點細胞陣列結構 之一磁性隨機存取記憶體。 例如在讀取作業中，當來自一列解碼器RD3之一輸出信 號RSL3與來自一行解碼器CD3之一輸出信號CSL3變成 時，一列選擇開關RSW3與行選擇開關CSW3被打開。 結果，在圖53中，讀取電流透過一字元線WL3與位元線 BL3，從一恆定電流源II流至一運算放大器0P1。 此時，來自列解碼器RD1、RD2、RD4與RD5之輸出信號 RSU、RSL2、RSL4與RSL5為"L”。來自行解碼器CD卜CD2、 CD4與 CD5之輸出信號 CSL1、CSL2、CSL4與 CSL5 亦為” L，，。 因此，未選定字元線WL1、WL2、WL4與WL5以及未選定 位元線BL1、BL2、BL4與BL5係一浮動狀態。 579518 發_明賴 (5) 亦即，連接未選定字元線WL1、WL2、WL4與WL5之TMR 元件之一終端彼此短路連接。每一 TMR元件連接一對應之 未選定位元線BL卜BL2、BL4與BL5的另一終端亦彼此短路 連接。
因此，叉交點上細胞陣列結構之讀取作業之一等效電路 係將未選定TMR元件複雜地串列或平行連接至一選定 TMR元件MTJ33。此表示選定TMR元件MTJ33之讀取信號量 減少。結果，很難藉一感測放大器S/A精確地評估單獨選 定TMR元件MTJ33之電阻值。 參照圖54，在讀取作業中·當來自列解碼器RD3之輸出 信號RSL3與來自行解碼器CD3之輸出信號CSL3變成ΠΗ’’ 時，列選擇開關RSW3與行選擇開關CSW3被打開。此外， 由於信號bCSLl、bCSL2、bCSL4與bCSL5變成，fΗπ，所以電 晶體 BSW1、BSW2、BSW4與 BSW5被打開。
結果，讀取電流透過字元線WL3與位元線BL3，從恆定 電流源11流至運算放大器0P1。此外，因為運算放大器0P1 之輸入方案，流至選定位元線BL3之電流流向一接地點 VSS。同時間，讀取電流透過未選定位元線BL1、BL2、BL4 與BL5流向接地點VSS。 .因為受到流過未選定位元線81^1、；61^2、：6]^4與61^5之電流 影響，透過選定位元線BL3流至運算放大器0P1之電流量非 常小。尤其，在讀取作業開始時，信號電流完全不流至運 算放大器0P1，導致讀取作業的一延遲。 因為運算放大器0P1之輸入方案，流至選定位元線BL3 -10- 579518 之 位 時 運 徑 典 存 交 個 數 連 接 記 之 記 連 在 與 料 (6) 電流最後亦流至接地點vss。當平行連接狀 元線BL1、BL2、BL4與BL5具有包括寄生電 ’即使經過一段足夠之時間，所需之信號電 算放大器0P1。 在圖53與54中，從選定字元線WL3至選定位； 中’通過選定TMR元件MTJ33之主要路徑及 型例示係以箭號指示。 發明内容 (1)根據本發明之一第一方面，其中提供一 取記憶體，包含：複數個第一互連；與複數 叉之複數個第二互連；被配置在複數個第一 第一互連間之交點上且使用一磁阻效應儲 個冗憶體細胞；以及當一讀取電流供應於一 與一選足第二互連間之時以一偏壓電位施 選疋第 互連的所有第二互連之一偏壓$ 根據本發明之一第二方面，其中提供一種磁 憶體，包含：複數個第一互連；與複數個第 複數個第二互連；被配置在複數個第一互連 連門之义點上且使用一磁阻效應儲存資 隐把細胞所形成之一第一細胞陣列結構；複 ，與複數個第三互連交又之複數個第四互連 第、、’田胞陣列結構上而且由被配置在複數 複數個第四互連間之交點上且使用一磁阻 之複數個第二記憶體細胞所形成之一第二 態之未選定 阻之低電阻 流仍不流至 己線BL3之路 其他路徑之 種磁性隨機 個第一互連 互連與複數 存資料之複 選定第一互 加至電子連 I：路。 性隨機存取 一互連交叉 與複數個第 料之複數個 數個第三互 ;以及堆疊 個弟三互連 效應儲存資 細胞陣列結 579518 ⑺ 構0 根據本發明之 叫，一々叫，六τ提供一種磁性隨機存取 記憶體，包含：福献Μ _ ^ ,, 设數個罘一互連；與複數個第一互連交又 之複數個第二互連；被配置纟複數個第—互連與複數個第 ' 、人點上且使用一磁阻效應儲存資料之複數個 第-記憶體細胞；與複數個第二互連交又之複數個第三互 連' 被配置在複數個第二互連與複數個第三互連間之 交點上且使用—磁阻效應儲存資料之複數個第二記憶體 細胞。 (2)根據本發明之—方面，其中提供_種磁性隨機存取 記憶體之一讀取方法，包含：執行對被配置在複數個第一 互連與交又於複數個第一互連之複數個第二互連間之交 點上且使用一磁阻效應儲存資料之複數個記憶體細胞之 選定第一互連與一選定 加至電子連接一選定第 資料讀取，當一讀取電流供應於一 第二互連間之時以一偏壓電位施 互連之每一第二互連。 實施方式 以下將參照附圖詳細說明一種根據本發明之一方面之 磁性隨機存取記憶體。 i •磁性隨機存取記憶體主要部分之結構 首先，以下將詳細說明根據本發明之一方面之一磁性隨 機存取記憶體的一主要結構。 以下將說明一讀取電路。為了說明方便，將省略一寫入 電路 -12- 579518
⑻ (1)電路結構1 圖1出示根據本發明一具體實施例之一磁性隨機存取記 憶體之電路結構。 一記憶體細胞陣列11係由被配置成一陣列之複數個 TMR元件（MTJ元件）MTJ所形成。TMR元件MTJ被配置在以X 方向運行之字元線WLi(i=l，2,…，5)與以Y方向運行之位元 線BLi (卜1，2，…，5)間之交點上。TMR元件MTJ連接於字元 線WLi與位元線BU之間。 此例示中，為了說明方便，記憶體細胞陣列丨丨係由5 X 5 之TMR元件MTJ所形成。因此，字元線WLi數為五，而且位 元線BLi數亦為五。 其僅為一例示。本發明中，記憶體細胞陣列丨丨之大小 (TMR元件數）以及字元線wu與位元線BLi數不以此為限。 每一字元線WLi之一端透過一對應之列選擇開關 RSWi(i=l，2，…，5)連接至一接地點VSS。列選擇開關RSWi 係依來自一列解碼器12之一輸出信號，亦即，藉由將一列 位址信號解碼所取得之一信號而控制。 因此’對應於以一列位址信號所選定之一字元線 (列）一列選擇開關RSWi被打開。選定字元線wLi之一 端短路連接至接地點vss。 此外，對應於列位址信號未選定之字元線WLi之列選擇 開關RSWi被關Μ。因此，未選定字元線wLi設定為一浮動 狀態。 如圖1所不，可使用例如一 M〇s電晶體之列選擇開關卜 -13- 579518 發日職· (9) 然而，列選擇開關RSWi不限於一 MOS電晶體。例如，可 使用一雙戴子電晶體、一 MIS(金屬絕緣體半導體）電晶體 (包括一 MOSFET)、一 MES(金屬半導體）電晶體，或者一接 面電晶體。 每一位元線BLi之一端連接至包括一感測放大器與位元 線偏壓電路之一對應電路方塊13-i(i=l，2, ...，5)。
在讀取作業中，位元線偏壓電路以一偏壓電位施加至位 元線BLi。 亦即，此例示中，在讀取作業中，偏壓電位係施加至透 過TMR元件MTJ連接至選定字元線WLi之所有位元線BLi， 取代僅將偏壓施加至選定位元線BLi。亦即，此例示中， 所有位元線BLi設定為一等位位準，據以將從一位元線至 另一位元線之電流路徑編塊。
因此，此例示中，感測放大器連接至透過TMR元件MTJ 連接選定字元線WLi之所有位元線BLi。亦即，在讀取作業 中，同時讀取連接至選定字元線WLi之所有TMR元件MTJ 的電阻值（資料）。 如此例示中，感測放大器可連接至透過TMR元件MTJ連 接選定字元線WLi之所有位元線BLi。替代上，一感測放大 器可僅連接至選定位元線BLi。 如以上所述，根據本發明之磁性隨機存取記憶體，選定 字元線WLi設定為一預定電位（此例中為接地電位），以讀 取該讀取電流。未選定字元線設定為浮動狀態。透過TMR 元件連接至選定字元線WLi之所有位元線BLi設定為一預 -14 - 579518 (ίο) 發曰P：明續:: 定偏壓電位（例如：一正電位）。 在讀取作業中，如根據本發明之交叉點細胞陣列結構之 一等效電路，僅有選定TMR元件連接於選定字元線與選定 位元線之間。因此，可抑制選定TMR元件之讀取信號量之 任何減少。
此外，感測放大器連接至透過TMR元件MTJ連接選定字 元線WLi之所有位元線BLi。因此，流至所有位元線BLi之 讀取電流相等。流至感測放大器之信號電流量並未減少， 或者位元線BLi間未發生干擾。因此，讀取電流穩定化。 (2)讀取作業 其次將說明使用圖1所示磁性隨機存取記憶體之讀取作 業。 在讀取作業中，列解碼器12以一列位址信號為基礎選擇 一字元線（列）WLi。假設：以一列位址信號選擇一字元線 WL3。此情形下，一列選擇交換RSW3被打開，而且剩餘之 列選擇開關RSW1、RSW2、RSW4與RSW5被關閉。
因此，選定字元線WL3設定為接地電位。未選定字元線 WLI、WL2、WL4與WL5設定為浮動狀態。 平行於列解碼器12選擇字元線WL3，位元線偏壓電路 13-1、13-2、…、13-5以一偏壓電位施加至透過TMR元件連 接至選定字元線WL3之所有位元線BLI、BL2、...、BL5。 結果，讀取電流透過所有位元線BLI、BL2、...、BL5以 及連接至選定字元線WL3之所有TMR元件MTJ，從所有位 元線偏壓電路13-1、13-2、…、13-5流至選定字元線WL3。 -15- 579518 發曰月贫明績頁Ί * Λ ^ .-"1 00 未選定字元線WL1、WL2、WL4及WL5係浮動狀態，因此 受施以偏壓電位之位元線BL1、BL2、…、BL5之影響而充 電。然而，未選定字元線WL1、WL2、WL4及WL5之電位並 未變成高於位元線BL1、BL2、…、BL5之電位（偏壓電位）。 因此，在圖1所示之電路中，並無電流路徑係從一位元 線BLi透過未選定字元線WL1、WL2、WL4及WL5至另一位 元線BLi而形成。
因此，如讀取作業中交叉點細胞陣列結構之一等效電 路，僅有選定TMR元件連接於選定字元線WL3與選定位元 線BLI、BL2、…、BL5之間。因此，選定TMR元件之讀取 信號量並未減少。 當讀取電流流動時，感測放大器13-1、13-2、…、13-5 感測位元線BLI、BL2、...、BL5之電位，亦即選定TMR元 件MTJ的電阻值，以決定連接至選定字元線WL3之TMR元 件MTJ中儲存之資料。
此例示中，讀取電流從位元線BLI、BL2、...、BL5流至 選定字元線WL3。然而，讀取電流之方向（字元線電位與 位元線電位間之位準關係）不以此為限。 此例示中，並未同時讀取連接至選定字元線WL3之所有 TMR元件MTJ的電阻值（資料）。取而代之，僅讀取連接至 選定字元線WLi與選定位元線BLi之TMR元件MTJ的電阻值 (資料）。 在本發明中，相較於先前技藝，讀取模式之功率消耗稍 微增加。然而，該功率消耗遠小於寫入模式之功率消耗， -16 - 579518
(12) 因此未遭遇難題。讀取模式之功率消耗亦遠小於要求重寫 作業之一 DRAM或FeRAM之功率消耗。 (3 )詳細例示 以下將說明圖1所示之磁性隨機存取記憶體之詳細例 示，尤其讀取電路之詳細例示。 ①詳細例示1 圖2出示本發明之磁性隨機存取記憶體之詳細例示1。
一記憶體細胞陣列11係由被配置成一陣列之複數個 TMR元件MTJ所形成。TMR元件MTJ被配置在以X方向運行 之字元線WLi(i=l，2，...，5)與以Y方向運行之位元線BLi(i=l， 2，...，5)間之交點上。TMR元件MTJ連接於字元線WLi與位元 線BLi之間。 每一字元線WLi之一端透過一對應之列選擇開關 RSWi(i=l，2，·.·，5)連接至一接地點VSS。列選擇開關RSWi係 依來自一列解碼器12之一輸出信號，亦即藉由將一列位址 信號解碼所取得之一信號而控制。
因此，對應於以一列位址信號所選定之一字元線 (列）WLi之一列選擇開關RSWi被打開。選定字元線WLi之一 端短路連接至接地點VSS。 此外，對應於列位址信號未選定之字元線WLi之列選擇 開關RSWi被關閉。因此，未選定字元線WLi設定為一浮動 狀態。 每一位元線BLi之一端連接至包括一感測放大器與位元 線偏壓電路之一對應電路方塊13-i(i=l，2, ...，5)。在讀取作 -17- 579518
〇3) 業中，位元線偏壓電路以一偏壓電位施加至位元線BLi。 此例示中，每一電路方塊13-1係由一運算放大器0P1、 感測放大器S/A與電阻元件Rc所構成。 在前導級，位元線BLi連接至運算放大器0P1之負輸入終 端。運算放大器0P1之正輸入終端施一鉗位電位（偏壓電 位）VC。電阻元件（回饋電阻元件）Rc連接於運算放大器〇P1 之輸出終端與負輸入終端之間。運算放大器0P1輸出一輸 出電位，使位元線BLi之電位與鉗位電位等化。
運算放大器0P1之輸出終端連接至感測放大器（例如：一 差動放大器）S/A之正輸入終端。感測放大器S/A之負輸入 終端施一參考電位VREF。 感測放大器S/A比較運算放大器0P1之輸出電位與參考 電位VREF，據以判別讀取資料。
令Rm為TMR元件MTJ的電阻值，Rc為連接於運算放大器 0P1之輸出終端與負輸入終端間之電阻元件之電阻值，以 及Vm為跨TMR元件所施電壓。運算放大器之一輸出電位Vo 給定如下：
Vo=VcX (1 + Rc/Rm) 感測放大器S/A比較輸出電位Vo與參考電位VREF，據以 決定連接至選定字元線WLi之TMR元件MTJ的電阻值（資 料）。 如此例示中，感測放大器S/A將連接至透過TMR元件MTJ 連接選定字元線WLi之所有位元線BLi。替代上，一感測放 大器將僅連接至選定位元線BLi。 根據本發明之磁性隨機存取記憶體之詳細例示1，在讀 -18 - 579518 (14) 取作業中’僅有選定傳輸元件MTJ連接於選定字元線WLi 與選定位元線BU之間。因此，選定tmR元件MTJ的字元信 號量並未減少。 ②詳細例示2 圖3出示本發明之磁性隨機存取記憶體之詳細例示2。 詳細例示2係詳細例示1之一應用例示，而且詳細出示產 生詳細例示1中一參考電位VREF之一電路。 詳細例示2提出使用儲存資料”〇”之tmr元件以及儲存資 料” Γ之TMR元件產生參考電位VREF之一電路。 一記憶體細胞陣列11係由被配置成一陣列之複數個 TMR元件所形成。TMR元件MTJ被配置在以X方向運行之字 元線WLi(i=l，2，.._，5)與以γ方向運行之位元線BLi(i=l，2，...，5) 間之交點上。TMR元件MTJ連接於字元線WLi與位元線BLi 之間。 每一線WLi之一端透過一對應之列選擇開關RSWi(i=l， 2，···，5)連接至一接地點VSS。列選擇開關RSWi係依來自一 列解碼器12之一輸出信號，亦即藉由將一列位址信號解碼 所取得之一信號而控制。 因此，對應於以一列位址信號所選定之一字元線 (列）WLi之一列選擇開關RSWi被打開。選定字元線WLi之一 端短路連接至接地點vss。 此外，列位址信號未選定之列選擇WLi被關閉。因此， 未選定字元線WLi設定為一浮動狀態。 每一位元線BLi之一端連接至包括一感測放大器與位元 -19- 579518 發萌巍明:續於 (15) 線偏壓電路之一對應電路方塊13-i(i=l，2，...，5)。在讀取作 業中，位元線偏壓電路以一偏壓電位施加至位元線BLi。 此例示中，如同詳細例示1，每一電路方塊13-i係由一運 算放大器0P1、感測放大器S/A與電阻元件Rc所構成。 在前導級，位元線BLi連接至運算放大器0P1之負輸入終 端。運算放大器0P1之電位輸入終端施一鉗位電位（偏壓電 位）VC。電阻元件Rc連接於運算放大器0P1之輸出終端與負 輸入終端之間。運算放大器0P1輸出一輸出電位，以等化 位元線BLi之電位與鉗位電位。 運算放大器0P1之輸出終端連接至感測放大器S/A之正 輸入終端。感測放大器S/A之負輸入終端施參考電位 VREF 0 感測放大器S/A比較運算放大器0P1之輸出電位與參考 電位VREF，據以判別讀取資料。 參考電位VEF係由包括儲存資料”0”之TMR元件（參考細 胞）與儲存資料π 1 ’’之TMR元件（參考細胞）的一參考電位產 生電路19所產生。 參考電位產生電路19具有以Υ方向運行之位元線rBLn0n 與rBL丨丨1丨丨。 連接於此等字元線WLi與位元線rBLn0n間之TMR元件MTJ 被配置在所有字元線WLi與位元線r*BLn0”間之交點上。被 配置在所有字元線WLi與位元線rBL"0n間交點上之所有 TMR元件MTJ儲存資料”0”。
連接於此等字元線WLi與位元線rBLn 1”間之TMR元件MTJ -20- 579518 (16) 發明鍊明續頁彳 被配置在所有字元線WLi與位元線rBLn 1Π間之交點上。被 配置在所有字元線WLi與位元線rBLnl’’與間交點上之所有 TMR元件MTJ儲存資料Π1Π。 根據此配置，在讀取作業中，資料” 0”永遠被讀至位元 線rBL’’0n，而且資料π Γ永遠被讀至位元線rBLn 1”，與五字 元線WL1、WL2、..、WL5之選定字元線無關。
在讀取作業中，當一讀取信號READ變成” Ηπ時，位元線 rBL’’0"與rBL” 1”藉一等化開關ESW彼此短路連接。 每一位元線rBLn0’’與rBLnln連接至與運算放大器OP1相 同之運算放大器OP2之負輸入終端。連接至位元線rBL’’(T 之運算放大器OP2之輸出終端以及連接至位元線rBLf'ln之 運算放大器OP2之輸出終端彼此短路連接。 如同讀取電路之運算放大器OP1，以鉗位電位（偏壓電 位）VC輸入運算放大器OP2之正輸入終端。此外，一電阻 元件Rc連接於輸出終端與負輸入終端之間。
結果，參考電位VREF從運算放大器OP2之輸出終端輸 出0 根據本發明之磁性隨機存取記憶體之詳細例示2，在讀 取作業中，僅有選定TMR元件MTJ連接於選定字元線WLi 與選定位元線BLi之間。因此，選定TMR元件MTJ的讀取信 號量並未減少。 再者，於詳細例示2，在讀取作業中，參考電位VREF係 使用儲存資料Π0Π之TMR元件與儲存資料” 1”之TMR元件所 產生。因此，參考電位VREF具有讀取資料”0，’時在感測放 -21 -
579518 大器S/A之正輸入終端出現之電位與讀取資料” Γ時在感 測放大器S/A之正輸入終端出現之電位間的一中間值。 因此，可改良讀取作業中讀取資料之臨界。 ③詳細例示3 圖4出示本發明之磁性隨機存取記憶體之詳細例示3。 詳細例示3係詳細例示2之一改良例示，而且簡化詳細例 示2中一參考電位產生電路19之電路結構。 一記憶體細胞陣列11係由被配置成一陣列之複數個 TMR元件MTJ所形成。TMR元件MTJ被配置在以X方向運行 之字元線WLi(i=l，2，...，5)與以Υ方向運行之位元線BLi(i=l， 2，...，5)間之交點上。TMR元件MTJ連接於字元線WLi與位元 線BLi之間。 每一字元線WLi之一端透過一對應之列選擇開關 RSWi(i=l，2，...，5)連接至一接地點VSS。列選擇開關RSWi係 依來自一列解碼器12之一輸出信號，亦即藉由將一列位址 信號解碼所取得之一信號而控制。 因此，對應於以一列位址信號所選定之一字元線 (列）WLi之一列選擇開關RSWi被打開。選定字元線WLi之一 端短路連接至接地點VSS。 此外，對應於列位址信號並未所選定之字元線WLi之列 選擇開關RSWi被關閉。因此，未選定字元線WLi設定為一 浮動狀態。 每一位元線BLi之一端連接至包括一感測放大器與位元 線偏壓電路之一對應電路方塊13-i(i=l，2，...，5)。在讀取作 -22- 579518 (18) 發明說δ月:續,¾ 業中，位元線偏壓電路以一偏壓電位施加至位元線BLi。 此例示中，如詳細例示2，每一電路方塊13-i係由一運算 放大器0P1、感測放大器S/A與電阻元件Rc所構成。 在前導級，位元線BLi連接至運算放大器0P1之負輸入終 端。運算放大器0P1之正輸入終端施一鉗位電位（偏壓電 位）VC。電阻元件Rc連接於運算放大器0P1之輸出終端與負 輸入終端之間。 運算放大器0P1之輸出終端連接至感測放大器S/A之正 輸入終端。在感測放大器S/A之負輸入終端施一參考電位 VREF。 感測放大器S/A比較運算放大器0P1之輸出電位與參考 電位VREF，據以判別讀取資料。 參考電位產生電路19具有以Y方向運行之一位元線 rBLn 1”。連接於此等字元線WLi與位元線rBL” 1Π間之TMR元 件（參考細胞）MTJ被配置在所有字元線WLi與位元線rBL ’’ 1Π間之交點上。被配置在所有字元線WLi與位元線rBLn 1Π 間交點上之所有TMR元件MTJ儲存資料π 1Π。 位元線rBL” 1’’連接至一運算放大器0Ρ2之負輸入終端。 鉗位電位VC輸入運算放大器0P2之負輸入終端。一電阻元 件Rr連接於運算放大器0P2之輸出終端與負輸入終端之 間。參考電位VREF係從運算放大器0P2之輸出終端輸出。 連接至運算放大器0P1之資料細胞側且用以讀取資料之 每一電阻元件Rc以及連接至具有與運算放大器OP 1相同電 ‘之運算放大器0P2之參考細胞側且用以產生參考電位 -23 - 579518 (19) 發日神買:! VREF之電阻元件Rr係由串聯連接之偶數個丁MR元件（具有 與當作一記憶體細胞之TMR元件MTJ相同結構之TMR元件） 所形成。 建構電阻元件Rc之所有偶數個TMR元件設定為寫入資 料” 0”之一狀態（一低電阻狀態）。換言之，用以建構電阻 元件Rr之偶數個TMR元件的一半設定為寫入資料之狀 態（一低電阻狀態）。剩餘一半設定為寫入資料π Γ之狀態 (一高電阻狀態）。 根據此配置，在讀取作業中，連接至選定字元線WLi之 TMR元件MTJ的資料被讀至位元線BLi，而且資料π Γ被讀至 位元線rBLn 1”。 參考電位VREF具有讀取資料”0，'時在感測放大器S/A之 正輸入終端出現之電位與讀取資料π 1Π時在感測放大器 S/A之正輸入終端出現之電位間的一中間值。 因此，可改良讀取作業中讀取資料之臨界。 ④詳細例示4 圖5出示本發明之磁性隨機存取記憶體之詳細例示4。 詳細例示3亦為詳細例示2之一改良例示。除了將詳細例 示3之1”關係反轉外，詳細例示4藉由與詳細例示3相 同之原理提出一種產生一參考電位VREF之技術。 一記憶體細胞陣列11係由被配置成一陣列之複數個 TMR元件MTJ所形成。TMR元件MTJ被配置在以X方向運行 之字元線WLi(i=l，2，···，5)與以Υ方向運行之位元線BLi(i=l， 2，.··，5)間之交點上。TMR元件MTJ連接於字元線WLi與位元 -24- 579518 mmi (20) 線BLi之間。 每一字元線WLi之一端透過一對應之列選擇開關 RSWi(卜1，2，···，5)連接至一接地點VSS。列選擇開關RSWHf、 依來自一列解碼器12之一輸出信號，亦即藉由將一列位址 信號解碼所取得之一信號而控制。 因此，對應於以一列位址信號所選定之一字元線 (列）WLi之一列選擇開關RSWi被打開。選定字元線WLi之一 端短路連接至接地點VSS。 此外，對應於列位址信號未選定之字元線Wu之列選擇 開關RSWi被關閉。因此，未選定字元線WLi設定為一浮動 狀態。 每一位元線BLi之一端連接至包括一感測故大器與位元 線偏壓電路之一對應電路方塊13_i(i=1，2，…，5)。在讀取作 業中，位元線偏壓電路以一偏壓電位施加至位元線。 此例示中，如詳細例示2，每一電路方塊13_丨係由一運算 放大器OP1、感測放大器S/A與電阻元件RC所構成。 在前導級，位元線BU連接至運算放大器〇ρι之負輸入終 端。運算放大器OP14正輸入終端施一鉗位電位（偏壓電 位）VC。電阻元件Rc連接於運算放大器〇?1之輸出終端與負 輸入終端之間。 運算放大器0P1之輸出終端連接至感測放大器S/A之正 輸入終端。感測放大器S/A之負輸入終端施參考電位 VREF。 感測放大器S/A比較運算放大 器OP1之輸出電位與 參考 -25· 579518 (21) 香:明謂與續:頁] 電位VREF，據以判別讀取資料。 參考電位產生電路19具有以Y方向運行之一位元線 rBL'’On。連接於此等字元線WLi與位元線rBLnOn間之TMR元 件（參考細胞）MTJ被配置在所有字元線WLi與位元線 rBL'’On間之交點上。被配置在所有字元線WLi與位元線 rBL’fOn間交點上之所有TMR元件MTJ儲存資料Π0Π。 位元線rBL'fOn連接至一運算放大器0Ρ2之負輸入終端。 鉗位電位VC輸入運算放大器0P2之正輸入終端。一電阻元 件Rr連接於運算放大器0P2之輸出終端與負輸入終端之 間。參考電位VREF係從運算放大器0P2之輸出終端輸出。 連接至運算放大器0P1之資料細胞側且用以讀取資料之 每一電阻元件Rc以及連接至具有與運算放大器0P1相同電 路之運算放大器0P2之參考細胞側且用以產生參考電位 VREF之電阻元件Hr*係由串聯連接之偶數個TMR元件（具有 與當作一記憶體細胞之TMR元件MTJ相同結構之TMR元件） 所形成。 用以建構電阻元件Rc之所有偶數個TMR元件設定為寫 入資料” 1π之狀態（一高電阻狀態）。另一方面，用以建構 電阻元件Rr之偶數個TMR元件的一半設定為寫入資料’’0·· 之狀態（一低電阻狀態）。剩餘一半設定為寫入資料π Γ之 狀態（一高電阻狀態）。 根據此配置，在讀取作業中，連接至選定字元線WLi之 TMR元件MTJ的資料被讀至位元線BLi，而且資料Π0Π被讀至 位元線rBL’’0”。 -26- 579518
(22) 參考電位VREF具有讀取資料，’〇ff時在感測放大器S/A之 正輸入終端出現之電位與讀取資料” 1 ”時在感測放大器 S/A之正輸入終端出現之電位間的一中間值。 因此，可改良讀取作業中讀取資料之臨界。 (4)讀取電路 圖6與7出示讀取電路之例示。 圖6所示之讀取電路對應於圖1至5所示之磁性隨機存取 記憶體。此例示中假設其係逐一位元輸出讀取資料之i位 元類型的磁性隨機存取記憶體。 ν»貝取％路具有感測放大裔&位元線偏壓電路13 -丨（丨=1， 2，···，5)、一選擇器17與一輸出緩衝器18。感測放大器&位元 線偏壓電路13-i對應於圖1至5所示之感測放大器&位元線 偏壓電路13-i。 在讀取作業中，連接至選定字元線WLi之TMR元件MTJ 的資料透過位元線BLi輸入感測放大器&位元線偏壓電路 13 - i 感測放大器&位元線偏壓電路13 - i輸出讀取資料
Di(i=l，2，···，5)。 選擇器17選擇資料Di之一，並將選定資料Di供應予輸出 缓衡器18。選擇器17例如由一 CMOS類型之轉移閘極所形 成，而且以一行位址信號之低位元為基礎選擇資料Di之一 (位元數係依選定資料數所決定）。 圖7所示之讀取電路亦對應於圖1至5所示之磁性隨機存 取記憶體。此例示中假設其係每次輸出複數個讀取資料位 元之複數個位元類型的磁性隨機存取記憶體。 -27- 579518 mmmn (23) 此情形下，例如，可立即從晶片讀取連接至選定字元線 WLi之TMR元件MTJ的資料。 項取電路具有感測放大器&位元線偏壓電路13-i(i=i 2，···，5)與輸出緩衝器18-i(i=l，2，···，5)。感測放大器&位元線 偏壓電路1 3 - i對應於圖1至5所示之感測放大器&位元線偏 壓電路13-i。 在讀取作業中’連接至選定字元線WLi之TMR元件MTJ 的資料透過位元線BLi輸入感測放大器&位元線偏壓電路 13-i。感測放大器&位元線偏壓電路13-i輸出讀取資料 Di(i=l，2，_··，5)。 讀取資料Di透過輸出緩衝器18-i從晶片輸出。 圖8出示感測放大器&位元線偏壓電路之一電路例示。 感測放大器&位元線偏壓電路之一電路例示已經參照 圖2加以說明。此處將說明可應用於圖丨至5所示之磁性隨 機存取記憶體之感測放大器&位元線偏壓電路的另一例 示。 一感測放大器S/A例如由一差動放大器所形成。 一 PMOS電晶體QP2與NM0S電晶體QN1串聯連接於一電 源供應終端VDD與位元線BLi之間。運算放大器〇ρι之負輸 入終端連接至一節點n2(位元線BLi)。運算放大器〇ρι之輸 出終端連接至NMOS電晶體QN1之閘極。鉗位電位vc輸入 運算放大器0P1之正輸入終端。 運算放大器0P1控制NM0S電晶體QN1之閘極電位，以等 化節點n2之電位與鉗位電位Vc〇鉗位電位vc設定為一預 -28- 579518 (24) 發明說明續頁、 定正值。 一彳亙定電流源Isl產生一讀取電流Iread。讀取電流Iread 係透過由PMOS電晶體QP1與QP2所形成之一電流鏡電路供 應予位元線BLi。當讀取電流Iread流動時，例如由一差動 放大器所形成之感測放大器以一節點η 1之電位為基礎感 測一記憶體細胞（TMR元件）之資料。 圖9出示感測放大器之一電路例示。圖10出示感測放大 器之參考電位產生電路之一電路例示。 感測放大器S/A例如由一差動放大器所形成。感測放大 器S/Α比較節點nl之一電位Vnl與一參考電位Vref。 參考電位Vref係由儲存資料”1”之一 TMR元件與儲存資 料之一 TMR元件所產生。 一 PMOS電晶體QP4與NMOS電晶體QN2串聯連接於電源 供應終端VDD與儲存資料ΠΓ之TMR元件之間。一 PMOS電 晶體QP5與NMOS電晶體QN4串聯連接於電源供應終端VDD 與儲存資料之TMR元件之間。 PMOS電晶體QP4與QP5之汲極相互連接。NMOS電晶體 QN2與QN4之汲極亦相互連接。 運算放大器0P2控制NMOS電晶體QN2與QN4之閘極電 位，以等化一節點n4之電位與鉗位電位VC。一恆定電流源 Is2產生讀取電流Iread。讀取電流Iread透過由PMOS電晶體 QP3與QP4所形成之一電流鏡電路，流至儲存資料”1”之 TMR元件以及儲存資料”〇”之TMR元件。 參考電位Vref係從一節點π3輸出。 -29- 579518 (25) 發曰月、滅喃磺κ 13 假設 Isl=Is2，則 PMOS電晶體 QP1、QP2、QP3、QP4與 QP5 具有相同大小，而且NMOS電晶體QN1、QN2與QN4具有相 同大小。此情形下，參考電位Vref可設定為輸出資料π 1π 時與輸出資料時之一電位Vnl間的中間值。 圖11出示圖8所示之運算放大器0P1或圖10所示之運算 放大器OP2之一電路例示。 運算放大器OP1或OP2係由PMOS電晶體OP6與QP7以及 NMOS電晶體QN6、QN7與QN8所形成。當一致能信號”致能 ’’充電至”ΗΠ時，NMOS電晶體QN8被打開。因此，運算放大 器ΟΡ設定為一操作狀態。 (5 )電路結構2 圖12出示根據本發明另一具體實施例之一磁性隨機存 取記憶體之電路結構。 圖12所示之電路結構係電路結構1之詳細例示1(圖2)的 一改良例示。其特徵特性係在電路結構1之詳細例示中加 上於讀取作業時將所有字元線 WLi與所有位元線BLi預充 電至一預充電電位之一預充電電路。 一記憶體細胞陣列11係由被配置成一陣列之複數個 TMR元件（MTJ元件）MTJ所形成。TMR元件MTJ被配置在以X 方向運行之字元線WLi(i=l，2，...，5)與以Y方向運行之位元 線BLi(i=l，2，···，5)間之交點上。TMR元件MTJ連接於字元線 WLi與位元線BLi之間。 此例示中，為了說明方便，記憶體細胞陣列11係由5 X 5 之TMR元件MTJ所形成。因此，字元線WLi數為五，而且位 -30- 579518 (26) 發明辣明續頁j 元線BLi數亦為五。 其僅為一例示。本發明中，記憶體細胞陣列11之大小 (TMR元件數）以及字元線WLi與位元線BLi數不以此為限。 每一字元線WLi之一端透過一對應之列選擇開關RSWi (i=l，2，...，5)連接至一接地點VSS。列選擇開關RSWi係依來 自一列解碼器12之一輸出信號，亦即藉由將一列位址信號 解碼所取得之一信號而控制。 每一位元線BLi之一端連接至包括一感測放大器與位元 線偏壓電路之一對應電路方塊13-i(i=l，2，...，5)。在讀取作 業中，位元線偏壓電路以一偏壓電位施加至位元線BLi。 此例示中，在讀取作業中，以偏壓電位施加至透過TMR 元件MTJ連接至選定字元線WLi之所有位元線BLi，取代僅 將偏壓電位施加至選定位元線BLi。亦即，此例示中，所 有位元線BLi設定為一等位位準，據以將從一位元線至另 一位元線之電流路徑編塊。 每一字元線WLi與位元線BLi之另一端透過一預充電開 關PSW連接至一預充電線PL。以一鉗位電位（偏壓電位）VC 施加至預充電線PL。預充電開關PSW係依一預充電信號 PRE而控制。於讀取作業前，預充電信號PRE立即變成 ’•H’’。因此，字元線WLi與位元線BLi被預充電至一預充電 電位。 當預充電信號PRE變成nLn時，字元線WLi與位元線BLi 之預充電結束。之後，選定一字元線WLi與位元線BLi。接 著，以一讀取電流供應於選定字元線WLi與選定位元線BLi -31 - 579518 (27) 發明說明續頁 之間。 亦即，在謂取作業中，對應於一列位址信號所選定之字 元線（列）WLi之列選擇開關RsWi被打開。選定字元線wLi 之一端短路連接至接地點VSS。 此外’對應於列位址信號未選定之字元線WLi之列選擇 開關RSWi被關閉。因此，未選定字元線WLi設定為浮動狀 態，同時維持預充電電位。 字元線WLi與位元線BLi於事先預充電，以增加讀取作業 速度。 亦即，本發明中，在讀取作業中，為了將從一位元線至
另位元線之電流路徑編塊，以偏壓電位施加至透過TMR 元件MTJ連接至選定字元線wu之所有位元線bu。此時， 不僅位7L線BLI ,(浮動狀態之）未選定字元線WLi亦被充 電。 為了將所有位元線BLi設定為偏壓電位，所有位元線BLi 與未選定字元線WU均須充電。此充電花費很長時間。 為了予以防止，此例示中，字元線wu與位元線BLi於事 先預充電，以縮短充電時間，據以增加讀取作業速度。 、此例示中，㈣充電電位等於偏壓電位。‘然而，預充電電 位可與偏壓電位不同。此例示中，字元線乳1與位元線如 均被預充電。狹而，可役士 _ a向 了僅有子兀線BLi或位元線BLi被預充 此例示中感到放大器連接至透過tmR元件MTJ 連接選定字元線WU之所有位元線BU。亦即，在讀取作業 -32-
579518 中，同時讀取連接至選定字元線WLi之所有TMR元件MTJ 的電阻值（資料）。 如此例示，感測放大器連接至透過TMR元件MTJ連接選 定字元線WLi之所有位元線BLi。替代上，一感測放大器僅 可連接至選定位元線BLi。 如以上所述，根據本發明之磁性隨機存取記憶體，所有 字元線WLi與所有位元線BLi於事先預充電。 在讀取作業中，選定字元線WLi設定為一預定電位（未選 定字元線設定為浮動狀態）。此外，透過TMR元件連接至 選定字元線WLi之所有位元線BLi設定為偏壓電位。 因此，在讀取作業中，並未形成許多讀取電流之電流路 徑。因此，可防止選定TMR元件之讀取信號量的任何減 少。此外，縮短用以設定透過TMR元件連接至選定字元線 WLi之所有位元線BLi所需之充電時間。因此，可增加讀取 作業速度。 參照圖12，列選擇開關RSWi係由一 MOS電晶體所形成。 然而，列選擇開關RSWi不限於一 MOS電晶體。例如，可使 用一雙載子電晶體、MIS電晶體、MES電晶體或者接面電 晶體。 讀取電路可使用圖6或7所示之電路。感測放大器&位元 線偏壓電路不僅可使用圖12所示之電路，亦可使用圖8至 11所示之電路。 (6)電路結構3 圖13出示根據本發明又另一具體實施例之一磁性隨機 -33- 579518 (29) 存取記憶體之電路結構。 圖13所示之電路結構係電路結構1之詳細例示1(圖2)之 修正。其特徵特性係僅將一讀取電路（包括一感測放大器） 連接至選定行，取代將讀取電路連接至所有位元線BLi。 如稍後之說明，在電路結構3中，如同電路結構1之一效 果係藉配置開關BSW1、BSW2、…、BSW5所取得。 一記憶體細胞陣列11係由被配置成一陣列之複數個 TMR元件（MTJ元件）MTJ所形成。TMR元件MTJ被配置在以X 方向運行之字元線WLi(i=l，2，···，5)與以Y方向運行之位元 線BLi(i=l，2，···，5)間之交點上。TMR元件MTJ連接於字元線 WLi與位元線BLi之間。 此例示中，為了說明方便，記憶體細胞陣列11係由5 X 5 之TMR元件MTJ所形成。因此，字元線WLi數為五，而且位 元線BLi數亦為五。 其僅為一例示。本發明中，記憶體細胞陣列1 1之大小 (TMR元件數）以及字元線WLi與位元線BLi數不以此為限。 每一字元線WLi之一端透過一對應之列選擇開關 RSWi(i=l，2，···，5)連接至一接地點VSS。列選擇開關p^Wi係 依來自一列解碼器12之一輸出信號，亦即藉由將一列位址 信號解碼所取得之一信號而控制。 因此，對應於以一列位址信號選定之一字元線（列）WLi 之一列選擇開關RSWi被打開。選定字元線WLi之一端短路 連接至接地點VSS。 此外’對應於列位址信號未選定之字元線WLi之列選擇 -34- 579518 (30) 發明娜; 開關RSWi被關閉。因此，未選定字元線WLi設定為一浮動 狀態。 每一位元線BLi之一端透過一行選擇開關CSWi(i=l，2，...，5) 連接至一讀取電路23。行讀取開關CSWi係依來自一行解碼 器22之輸出信號，亦即藉由將一行位址信號解碼所取得之 一信號而控制。 因此，對應於以一行位址信號所選定之一位元線 (行）BLi之一行選擇開關CSWi被打開。選定位元線DBLi之 一端連接至讀取電路23。 此外，對應於行位址信號未選定之位元線BLi之行選擇 開關CSWi被關閉。因此，未選定位元線BLi並未連接至讀 取電路23。 如圖13所示，列選擇開關RSWi或行選擇開關CSWi例如可 利用一 MOS電晶體。 然而，列選擇開關RSWi或行選擇開關CSWi不限於一 MOS 電晶體。例如，可使用一雙載子、電晶體、MIS電晶體、MES 電晶體或者接面電晶體。 此例示中，一位元線偏壓電路24連接至位元線BLi。位 元線偏壓電路24係由各具有連接至一位元線BLi之一終端 的偏壓開關33\\^(丨=1，2，...，5)所建構。以一鉗位電位（偏壓電 位）VC施加至每一偏壓開關BSWi之另一終端。 鉗位電位VC與輸入讀取電路23中一運算放大器OP1之正 輸入終端的鉗位電位VC相同。 偏壓開關BSWi例如由一 NMOS電晶體所形成。偏壓開關 -35- 579518 (31) 奁減蹄: BSWi係依藉由將來自行解碼器22之一輸出信號CSLi(i=l， 2，·..，5)反轉所取得之一偏壓bCSLi(i=l，2，···，5)而控制。 在讀取作業中，位元線偏壓電路24以偏壓電位施加至未 選定位元線BLi，以等化透過TMR元件MTJ連接至選定字元 線WLi之所有位元線BLi之電位。 例如，假設一行選擇信號CSL3變成ΠΗΠ，則剩餘之行選 擇信號 CSL1、CSL2、CSL4與 CSL5 變成 nL’·。一位元、線 BL3 透過一行選擇開關CSW3連接至讀取電路23。此外，偏壓 開關BSW1、BSW2、BSW4與BSW5被打開。以鉗位電位（偏 壓電位）VC施加至位元線BLI、BL2、BL4與BL5。 如以上所述，根據本發明之磁性隨機存取記憶體，選定 字元線WLi設定為一預定電位（此例示中為接地電位），以 讀取該讀取電流。透過TMR元件連接至選定字元線WLi之 所有位元線BLi設定為一預定偏壓電位（例如一正電位）。 在讀取作業中，根據本發明之交叉點細胞陣列結構之一 等效電路僅將選定TMR元件連接於選定字元線與選定位 元線之間。因此，選定TMR元件之讀取信號量並未減少。 讀取電路（感測放大器&位元線偏壓電路）23並非使用圖 13所示之電路，而是使用圖8所示之電路。 (7)電路結構4 圖14出示根據本發明又另一具體實施例之一磁性隨機 存取記憶體之電路結構。 圖14所示之電路結構係電路結構3之一應用例示。此電 路結構詳細出示電路結構3中產生一參考電位VREF之一 -36 - 579518
(32) 參考電位產生電路。 電路結構4提出使用儲存資料”0"之TMR元件與儲存資料 ·’ 1Π之TMR元件產生參考電位VREF之一電路。 一記憶體細胞陣列11係由被配置成一陣列之複數個 TMR元件（MTJ元件）MTJ所形成。TMR元件MTJ被配置在以X 方向運行之字元線WLi(i=l，2，...，5)與以Υ方向運行之位元 線BLi(i=l，2，...，5)間之交點上。TMR元件MTJ連接於字元線 WLi與位元線BLi之間。 每一字元線WLi之一端透過一對應之列選擇開關 RSWi(i=l，2，.··，5)連接至一接地點VSS。列選擇開關RSWi係 依來自一列解碼器12之一輸出信號，亦即藉由將一列位址 信號解碼所取得之一信號而控制。 因此，對應於以一列位址信號所選定之一字元線 (列）WLi之一列選擇開關RSWi被打開。選擇字元線WLi短路 連接至接地點VSS之一端。 此外，對應於列位址信號未選定之字元線WLi之列選擇 開關RSWi被關閉。因此，未選定字元線WLi設定為一浮動 狀態。 每一位元線BLi之一端透過一行選擇開關CSWi(i=l，2，...，5) 連接至一讀取電路23。行選擇開關CSWi依來自一行解碼器 22之輸出信號，亦即藉由將一行位址信號解碼所取得之一 信號而控制。 因此，對應於以一行位址信號所選定之一位元線 (列）BLi之.一行選擇開關CSWi被打開。選定位元線BLi之一 -37- 579518
(33) 端連接至讀取電路23。 此外，對應於行位址信號未選定之位元線BLi之行選擇 開關CSWi被關閉。因此，未選定位元線BLi並未連接至讀 取電路23。 一位元線偏壓電路24連接至位元線BLi。位元線偏壓電 路24係藉各具有連接至一位元線BLi之一終端之偏壓開關 BSWi(i=l，2，...，5)所建構。在每一偏壓開關BSWi之另一終端 施一鉗位電位（偏壓電位）VC。 鉗位電位VC與輸入一運算放大器0P1之正輸入終端之 鉗位電位VC相同in讀取電路23。 偏壓開關BSWi例如由一 NMOS電晶體所形成。偏壓開關 BSWi係將來自行解碼器22之一輸出信號CSLi(i=l，2，···，5)反 轉所取得之一信號bCSLi(i=l，2，...，5)而控制。 在讀取作業中，位元線偏壓電路24在未選定位元線BLi 施偏壓電位，以等化透過TMR元件MTJ連接至選定字元線 WLi之所有位元線BLi之電位。 參考電位VREF係由包括儲存資料”0Π之TMR元件（參考 細胞）與儲存資料π 1π之TMR元件（參考細胞）的一參考電位 產生電路19所產生。 參考電位產生電路19具有以Υ方向運行之位元線rBLnOn 與 rBL，T。 連接於此等字元線WLi與位元線rBL"On間之TMR元件MTJ 被配置在所有字元線WLi與位元線rBL"0”間之交點上。被 配置在所有字元線WLi與位元線rBL’’On間交點上之所有 -38 - 579518 (34) TMR元件MTJ儲存資料”0"。 連接於此等字元線WLi與位元線rBLn 1Π間之TMR元件MTJ 被配置在所有字元線WLi與位元線rBL” 1Π間之交點上。被 配置在所有字元線WLi與位元線rBLn 1”間交點上之所有 TMR元件MTJ儲存資料’’1”。 根據此配置，在讀取作業中，資料π Οπ被讀至位元線 rBLnO”，而且資料π 1Π被讀至位元線rBLn 1”，其永遠與字元 線WL1、WL2、...、WL5中之選定字元線無關。 在讀取作業中，當一讀取信號READ變成nHn(bREAD變成 nLn)時，位元線rBLnOn與rBLnln藉一等化開關ESW彼此短路 連接。 位元線rBLnOn與rBL”ln均連接至運算放大器0P2之負輸 入終端。如同讀取電路23之一運算放大器0P1，鉗位電位 VC輸入運算放大器0P2之正輸入終端。此外，一電阻元件 Rc連接於輸出終端與負輸入終端之間。 結果，參考電位VREF係從運算放大器0P2之輸出終端輸 出0 根據此例示之磁性隨機存取記憶體，在讀取作業中，僅 有選定TMR元件MTJ連接於選定字元線WLi與選定位元線 BLi之間。因此，選定TMR元件MTJ的讀取信號量並未減少。
再者，在讀取作業中，參考電位VREF係使用儲存資料 Π0Π之TMR元件與儲存資料”1”之TMR元件所產生。因此， 參考電位VREF具有讀取資料時在感測放大器S/A之正 輸入終端出現之電位與讀取資料’’ 1π時在感測放大器S/A -39- 579518
tSMMM (35) 之正輸入終端出現之電位間的一中間值。 因此，可改良讀取作業中讀取資料之臨界。 讀取電路（感測放大器&位元線偏壓電路）23與參考電位 產生電路19並非使用圖13所示之電路，而是使用圖8至11 所示之電路。 2.寫入電路之電路例示 (1)電路結構 圖1 5出示根據本發明又另一具體實施例之一磁性隨機 存取記憶體之電路結構。 此電路結構之一特徵特性係在電路結構1(圖1)加入一 寫入電路。 一記憶體細胞陣列11係由被配置成一陣列之複數個 TMR元件（MTJ元件）MTJ所形成。TMR元件MTJ被配置在以X 方向運行之字元線WLi(i=l，2，...，5)與以Y方向運行之位元 線BLi(i=l，2，...5)間之交點上。TMR元件MTJ連接於字元線 WLi與位元線BLi之間。 每一字元線WLi之一端連接至包括一列解碼器與寫入字 元線驅動器之一電路方塊1 5。每一字元線WLi之另一端連 接至包括一列解碼器與讀取/寫入字元線鑽孔器之一電路 方塊12A。 在寫入作業中，例如，一寫入電流以從寫入字元線驅動 器朝寫入字元線鑽孔器之方向流至選定字元線WLi。 每一位元線BLi之一端連接至包括一感測放大器與位元 線偏壓電路之一電路方塊13-i(i=l，2，...，5)。在讀取作業 -40- 579518
(36) 中，位元線偏壓電路在位元線BLi施一偏壓電位。 每一位元線BLi之一端亦連接至一寫入位元線驅動器/ 鑽孔器14-i(i=l，2，···，5)。每一位元線BLi之另一端連接至一 寫入位元線驅動器/鑽孔器16。
在寫入作業中，例如，根據寫入資料值，一寫入電流以 從寫入位元線驅動器/鑽孔器14-i朝寫入位元線驅動器/鑽 孔器16之方向，或者以從寫入位元線驅動器/鑽孔器16朝 寫入位元線驅動器/鑽孔器14-i之方向流至選定位元線 BLi。 (2) 列解碼器&寫入字元線驅動器，以及列解碼器&讀取/ 寫入字元線鑽孔器：第1號 圖16出示列解碼器&寫入字元線驅動器之一電路例 示，以及列解碼器&讀取/寫入字元線鑽孔器之一電路例 示。
圖16所示之列解碼器&寫入字元線驅動器以及列解碼 器&讀取/寫入字元線鑽孔器應用於圖1、2、3、4、5、13 與14所示之磁性隨機存取記憶體。 圖16出示對應於一列之一列解碼器&寫入字元線驅動 器以及列解碼器&讀取/寫入字元線鑽孔器。 列解碼器&寫入字元線驅動器15係由一 PMOS電晶體QP8 與非及（NAND)閘極電路ND1所形成。列解碼器&讀取/寫入 字元線鑽孔器12A係由一 NMOS電晶體QN8以及非及（NAND) 閘極電路ND2與ND3所形成。 PMOS電晶體QP8連接於一電源供應終端VDD與字元線 -41 - 579518 _卿:賴 (37) WLi之一端之間。來自非及（NAND)閘極電路ND1之輸出信 號供應予PMOS電晶體QP8之閘極。 NMOS電晶體QN8連接於字元線WLi之另一端與一接地終 端VSS之間。來自非及（NAND)閘極電路ND2之輸出信號輸 入非及（NAND)閘極電路ND3。來自非及（NAND)閘極電路 ND3之輸出信號供應予NMOS電晶體QN8之閘極。 當來自非及（NAND)閘極電路ND1之輸出信號為’’L'’時， 一寫入電流以從列解碼器&寫入字元線驅動器15朝列解 碼器&讀取/寫入字元線鑽孔器12A之方向流至字元線 WLi。 於此一列解碼器&寫入字元線驅動器以及列解碼器&讀 取/寫入字元線鑽孔器中，在寫入作業中，一寫入信號 WRITE變成ΠΗ”。因此，在列位址信號之所有位元均為ΠΗΠ 之一列（選定列）中，來自非及（NAND)閘極電路ND1之輸出 信號變成nLn，以打開PMOS電晶體QP8。 另一方面，在列位址信號之所有位元並非均為π Ηπ之一 列（未選定列）中，來自非及（NAND)閘極電路ND1之輸出信 號變成ΠΗΠ，以關閉PMOS電晶體QP8。 在寫入作業中，一讀取信號READ為nLn。因此，來自非 及（NAND)閘極電路ND2之輸出信號為ΠΗΠ。此時，一信號 bWRITE，亦即寫入信號WRITE之反轉信號為nLn。因此， 來自非及（NAND)閘極電路ND3之輸出信號為ΠΗΠ。 因此，在寫入作業中，NMOS電晶體QN8被打開。 在寫入作業中，一寫入電流以從列解碼器&寫入字元線 -42- 579518
(38) 驅動器15朝列解碼器&讀取/寫入字元線鑽孔器12A之方向 僅流至選定字元線WLi。 在讀取作業中，寫入信號WRITE變成”L”（bWRITE為 ΠΗΠ)。因此，在所有列中，來自非及（NAND)閘極電路ND1 之輸出信號變成ΠΗΠ，以關閉PMOS電晶體QP8。 在讀取作業中，讀取信號READ變成ΠΗ”。因此，在列位 址信號之所有位元均為” Ηπ之一列（選定列）中，來自非及 (NAND)閘極電路ND2之輸出信號變成nL，’。來自非及（NAND) 閘極電路ND3之輸出信號變成”ΗΠ。因此，NMOS電晶體QN8 被打開。 另一方面，在並非列位址信號之所有位元並非均為”Η” 之一列（未選定列）中，來自非及（NAND)閘極電路ND2之輸 出信號變成nHff。來自非及（NAND)閘極電路ND3之輸出信 號變成"L··。因此，NMOS電晶體QN8被關閉。 (3) 行解碼器&寫入位元線驅動器/鑽孔器：第1號 圖17出示行解碼器&寫入位元線驅動器/鑽孔器之一電 路例示。 圖17所示之行解碼器&寫入位元線驅動器/鑽孔器應用 於圖1、2、3、4與5所示之磁性隨機存取記憶體。 圖17出示對應於一行之行解碼器&寫入位元線驅動器/ 鑽孔器。 行解碼器&寫入位元線驅動器/鑽孔器14-i係由一 PMOS 電晶體QP9、非及（NAND)閘極電路ND4、NMOS電晶體QN9 與及（AND)閘極電路AD2所形成。行解碼器&寫入位元線驅 -43 - 579518 (39)
SlIMl 動器/鑽孔器16係由一 PMOS電晶體QP10、非及（NAND)閘極 電路ND5、NMOS電晶體QN10與及（AND)閘極電路AD1所形 成。 PMOS電晶體QP9連接於電源供應終端VDD與位元線BLi 之一端之間。來自非及（NAND)閘極電路ND4之輸出信號供 應予PMOS電晶體QP9之閘極。NMOS電晶體QN9連接於位元 線BLi之一端與接地終端VSS之間。來自及（AND)閘極電路 AD2之輸出信號供應予NMOS電晶體QN9之閘極。 PMOS電晶體QP10連接於電源供應終端VDD與位元線BLi 之另一端之間。來自非及（NAND)閘極電路ND5之輸出信號 供應予PMOS電晶體QP10之閘極。NMOS電晶體QN10連接於 位元線BLi之另一端與接地終端VSS之間。來自及（AND)閘 極電路AD1之輸出信號供應予NMOS電晶體QN10之閘極。 當來自非及（NAND)閘極電路ND4之輸出信號為nLn，而 且來自及（AND)閘極電路AD1之輸出信號為ΠΗ”時，一寫入 電流以從行解碼器&寫入位元線驅動器/鑽孔器14-i朝行 解碼器&寫入位元線驅動器/鑽孔器16之方向流至位元線 BLi。 當來自非及（NAND)閘極電路ND5之輸出信號為”Ln，而 且來自及（AND)閘極電路AD2之輸出信號為”H’·時，一寫入 電流以從行解碼器&寫入位元線驅動器/鑽孔器16朝行解 碼器&寫入位元線驅動器/鑽孔器14-i之方向流至位元線 BLi。 在此一行解碼器&寫入位元線驅動器/鑽孔器中，於寫入 -44- 579518
(40) 作業中，寫入信號WRITE變成ΠΗ”。 因此，在行位址信號之所有位元均為nHff之一行（選定行） 中，根據寫入資料DATA值，一寫入電流以朝行解碼器&寫 入位元線驅動器/鑽孔器16之方向，或者以朝行解碼器& 寫入位元線驅動器/鑽孔器14-i之方向流至位元線BLi。 例如，當寫入資料0八丁八為ff 1Π(對應於ΠΗΠ)時，非及（NAND) 閘極電路ND4之輸入信號之所有位元均為ΠΗΠ。因此，來 自非及（NAND)閘極電路ND4之輸出信號變成nL”，以打開 PMOS電晶體QP9。此外，當寫入資料DATA為π 1’·時，及（AND) 閘極電路AD1之輸入信號之所有位元均為ΠΗΠ。因此，來 自及（AND)閘極電路AD1之輸出信號變成’’Η”，以打開NMOS 電晶體QN10。 因此，一寫入電流以從行解碼器&寫入位元線驅動器/ 鑽孔器14-i朝行解碼器&寫入位元線驅動器/鑽孔器16之方 向流至位元線BLi。 當寫入資料DATA為”0Π(對應於”Ln)時，一信號位元 bDATA變成"Η”。亦即，非及（NAND)閘極電路ND5之輸入信 號之所有位元均為”Η”。因此，來自非及（NAND)閘極電路 ND5之輸出信號變成，以打開PMOS電晶體QP10。此外， 當寫入資料DATA為時，及（AND)閘極電路AD21之輸入 信號之所有位元均為’’H'，。因此，來自及（AND)閘極電路 AD2之輸出信號變成f’Hn，以打開NMOS電晶體QN9。 因此，一寫入電流以從行解碼器&寫入位元線驅動器/ 鑽孔器16朝行解碼器&寫入位元線驅動器/鑽孔器14-i之方 -45- 579518 (41)
SSI 向流至位元線BLi。 (4)列解碼器&寫入字元線驅動器，以及列解碼器&讀取/ 寫入字元線鑽孔器：第2號 圖18出示列解碼器&寫入字元線驅動器之一電路例 示，以及列解碼器&讀取/寫入字元線鑽孔器之一電路例 示。 圖18所示之列解碼器&寫入字元線鑽孔器應用於圖12所 示之磁性隨機存取記憶體。 圖1 8出示對應於一列之一列解碼器&寫入字元線驅動 器以及列解碼器&讀取/寫入字元線鑽孔器。 列解碼器&寫入字元線驅動器15係由PMOS電晶體QP8、 NMOS電晶體PSW與非及（NAND)閘極電路ND1所形成。列解 碼器&讀取/寫入字元線鑽孔器12A係由NMOS電晶體QN8以 及NAMD閘極電路ND2與ND3所形成。 PMOS電晶體QP8連接於電源供應終端VDD與字元線WLi 之一端之間。NMOS電晶體PSW連接至一鉗位終端VC以及 字元線WLi之一端。來自非及（NAND)閘極電路ND1之輸出 信號供應予PMOS電晶體QP8之閘極。 NMOS電晶體QN8連接於字元線WLi之另一端與接地終端 VSS之間。來自非及（NAND)閘極電路ND2之輸出信號輸入 非及（NAND)閘極電路ND3。來自非及（NAND)閘極電路ND3 之輸出信號供應予NMOS電晶體QN8之閘極。 圖1 8所示之列解碼器&寫入字元線驅動器15以及列解碼 器&讀取/寫入字元線鑽孔器12A本質上與圖16所示相同。 -46- 579518 (42) NMOS電晶體PSW對應於圖12所示之預充電開關PSW。· (5) 行解碼器&寫入位元線驅動器/鑽孔器：第2號 圖19出示行解碼器&寫入位元線驅動器/鑽孔器之一電 路例示。 圖1 9所示之行解碼器&寫入位元線驅動器/鑽孔器供應 圖12所示之磁性隨機存取記憶體。 圖19出示對應於一行之行解碼器&寫入位元線驅動器/ 鑽孔器。 行解碼器&寫入位元線驅動器/鑽孔器14-i係由PMOS電 晶體QP9、非及（NAND)閘極電路ND4、NMOS電晶體QN9與 及（AND)閘極電路AD2所形成。行解碼器&寫入位元線驅動 器/鑽孔器16係由PMOS電晶體QP10、非及（NAND)閘極電路 ND5、NMOS電晶體QN10與PSW與及（AND)閘極電路及（AND) 所形成。 PMOS電晶體QP9連接於電源供應終端VDD與位元線BLi 之一端之間。來自非及（NAND)閘極電路ND4之輸出信號供 應予PMOS電晶體QP9之閘極。NMOS電晶體QN9連接於位元 線BLi之一端與接地終端VSS之間。來自及（AND)閘極電路 AD2之輸出信號供應予NMOS電晶體QN9之閘極。 PMOS電晶體QP10連接於電源供應終端VDD與位元線BLi 之另一端之間。NMOS電晶體PSW連接於鉗位終端VC與位 元線BLi之另一端之間。來自非及（NAND)閘極電路ND5之 輸出信號供應予PMOS電晶體QP10之閘極。NMOS電晶體 QN10連接於位元線BLi之另一端與接地終端VSS之間。來自 -47- 579518 (43) 及（AND)閘極電路AD1之輸出信號供應予NMOS電晶體 QN10之閘極。 圖19所示之行解碼器&寫入位元線驅動器/鑽孔器14-i與 行解碼器&寫入位元線驅動器/鑽孔器16本質上與圖17所 不相同。 NMOS電晶體PSW對應於圖12所示之預充電開關PSW。 (6) 行解碼器&寫入位元線驅動器/鑽孔器：第3號 圖20出示行解碼器&寫入位元線驅動器/鑽孔器之一電 路例示。 圖20所示之行解碼器&寫入位元線驅動器/鑽孔器應用 於圖13與14所示之磁性隨機存取記憶體。 圖20出示對應於一行之行解碼器&寫入位元線驅動器/ 鑽孔器。 行解碼器&寫入位元線驅動器/鑽孔器14-i係由PMOS電 晶體QP9、非及（NAND)閘極電路ND4、NMOS電晶體QP9與 及（AND)閘極電路AD2所形成。行解碼器&寫入位元線驅動 器/鑽孔器16係由PMOS電晶體QP10、非及（NAND)閘極電路 ND5、NMOS電晶體QN10以及AN閘極電路AD1所形成。 PMOS電晶體QP9連接於電源供應終端VDD與位元線BLi 之一端之間。來自非及（NAND)閘極電路ND4之輸出信號供 應予PMOS電晶體QP9之閘極。NMOS電晶體QN9連接於位元 線BLi之一端與接地終端VSS之間。來自及（AND)閘極電路 AD2之輸出信號供應予NMOS電晶體QN9之閘極。 PMOS電晶體QP10連接於電源供應終端VDD與位元線BLi -48- 579518 (44) 之另一端之間。來自非及（NAND)閘極電路ND5之輸出信號 供應予PMOS電晶體QP10之閘極。NMOS電晶體QN10連接於 位元線BLi之另一端與接地終端VSS之間。來自及（AND)閘 極電路AD1之輸出信號供應予NMOS電晶體QN10之閘極。 當來自非及（NAND)閘極電路ND4之輸出信號為nLn，而 且來自及（AND)閘極電路AD1之輸出信號為”ΗΠ時，一寫入 電流以從行解碼器&寫入位元線驅動器/鑽孔器14-i朝行 解碼器&寫入位元線驅動器/鑽孔器16之方向流至位元線 BLi。 當來自非及（NAND)閘極電路ND5之輸出信號為nLn，而 且來自及（AND)閘極電路AD2之輸出信號為ΠΗ”時，一寫入 電流以從行解碼器&寫入位元線驅動器/鑽孔器16朝行解 碼器&寫入位元線驅動器/鑽孔器14-i之方向流至位元線 BLi。 在此一行解碼器&寫入位元線驅動器/鑽孔器中，於寫入 作業中，寫入信號WRITE變成ΠΗΠ。 因此，在行位址信號之所有位元均為’’ Ηπ之一行（選定行） 中，根據寫入資料DATA值，一寫入電流以朝行解碼器&寫 入位元線驅動器/鑽孔器16之方向，或者朝行解碼器&寫入 位元線驅動器/鑽孔器14-i之方向流至位元線BLi。 例如，當寫入資料DATA為”1”（對應於’·ΗΠ)時，非及（NAND) 閘極電路ND4之輸入信號之所有位元均為ΠΗΠ。因此，來 自非及（NAND)閘極電路ND4之輸出信號變成nLn，以打開 PMOS電晶體QP9。此夕卜，當寫入資料DATA為’，1，，時，及（AND) -49- 579518 (45) 閘極電路AD1之輸入信號之所有位元均為ΠΗ”。因此，來 自及（AND)閘極電路AD1之輸出信號變成ΠΗΠ，以打開NMOS 電晶體QN10。 因此，一寫入電流以從行解碼器&寫入位元線驅動器/ 鑽孔器14-i朝行解碼器&寫入位元線驅動器/鑽孔器16之方 向流至位元線BLi。 當寫入資料DATA為對應於nL")時，一信號位元 bDATA變成ΠΗΠ。亦即，非及（NAND)閘極電路ND5之輸入信 號之所有位元均為ΠΗ”。因此，來自非及（NAND)閘極電路 ND5之輸出信號變成ffL”，以打開PMOS電晶體QP10。此夕卜， 當寫入資料DATA為”0·’時，及（AND)閘極電路AD2之輸入信 號之所有位元均為ΠΗ’·。因此，來自及（AND)閘極電路AD2 之輸出信號變成ΠΗ”，以打開NMOS電晶體QN9。 因此，一寫入電流以從行解碼器&寫入位元線驅動器/ 鑽孔器16朝行解碼器&寫入位元線驅動器/鑽孔器14-i之方 向流至位元線BLi。 在圖13與14所示之磁性隨機存取記憶體中，於讀取作業 中，僅有一選定位元線（行）BLi連接至一讀取電路（感測放 大器&位元線偏壓電路）23。 因此，一行選擇開關CSWi連接於位元線BLi與讀取電路 23之間。 在讀取作業中，一讀取信號READ變成ΠΗΠ。在選定行 中，行位址信號之所有位元均為ΠΗ’’。因此，來自一及（AND) 閘極電路AD3之一輸出信號CSLi變成’’Η”。結果，行選擇開 -50- 579518 (46)
MMMM 關CSWi被打開，使位元線BLi電子連接至讀取電路23。 在讀取作業中，於一未選定行中，行位址信號之所有位 元並非均為ΠΗΠ。因此，來自一非及（NAND)閘極電路ND6 之輸出信號變成’’Η”。由於讀取信號READ為nH’f，所以來 自及（AND)閘極電路AD4之一輸出信號bCSLi變成ΠΗΠ。 結果，一偏壓開關BSWi被打開，以偏壓施加至未選定位 元線BLi，使其達一鉗位電位（偏壓電位）VC。
3 .裝置之結構例示 (1) 細胞陣列結構 圖21係出示記憶體細胞陣列之細胞陣列結構的一例示 之規劃圖。圖22係沿圖21中一直線XXII - XXII而得之一剖 面圖。
字元線WLi與WLi+Ι係以X方向運行。位元線BLi與BLi+1 係以垂直X方向之Y方向運行。TMR元件MTJ被配置在字元 線WLi及WLi+Ι與位元線BLi及BLi+Ι間之交點上。TMR元件 MTJ與字元線WLi及WLi+ 1以及位元線BLi及BLi+ 1直接接 觸。 (2) TMR元件之結構例示 圖23至25出示TMR元件之結構例示。 圖23所示TMR元件具有包含兩鐵磁體層之最基本結 構，而且此二層間夾著一穿隧能障層。 用以固定磁化方向之一反鐵磁體層加至兩鐵磁體層中 磁化方向固定之一固定層（針釘層）。兩鐵磁體層中可自由 改變磁化方向之自由層（儲存層）的磁化方向係藉一寫入 -51 - 579518
(47) 字元線與寫入位元線所形成之一同步化磁場而決定。 圖24所示TMR元件具有兩穿隧能障層，使其偏壓電壓高 於圖23所示TMR元件之偏壓電壓。 圖24所示TMR元件可視為具有將圖23所示之兩TMR元件 串聯連接的一結構（雙接面結構）。 此例示中，TMR元件具有三鐵磁體層。鐵磁體層間插入 穿隧能障層。反鐵磁體層在兩端加至兩鐵磁體層（針釘 層）。三鐵磁體層之中間層當作可自由改變磁化方向之一 自由層（儲存層）。 對於圖25所示之TMR元件，一儲存層具有包含兩鐵磁體 層及其間所夾之一非磁性金屬層的一三層結構。以此結 構，可輕易閉合儲存層之兩鐵磁體層的磁力線。亦即，由 於可防止儲存層之兩鐵磁體層中之任何反磁場組件，所以 可改良MR比。可輕易減少交換電流，不需使記憶體保留 特徵變質。 藉微細化一磁性層所組成之儲存層，可減少交換電流。 但例如為寫入一鄰近細胞所干擾之情形下，記憶體保留特 徵將變質。由兩磁性層與一非磁性層所組合之儲存層可藉 細化儲存層使其如同由一磁性層所組合之儲存層而減少 交換電流。藉使用兩磁性層之磁性耦合，記憶體保留特徵 將不變質。
以上已說明TMR元件之結構例示。在本發明（之電路結 構、裝置結構、讀取作業原理、讀取電路與製造方法）中， TMR元件之結構並未特別限制。上述三結構例示僅為TMR -52- 579518
(48) 元件結構之代表例示。 (3) 應用例示 將說明根據本發明之磁性隨機存取記憶體之裝置結構 的一應用例示。此應用例示之一特徵特性係將TMR元件堆 疊在複數個級，以增加記憶體容量。 假設根據本發明之一交叉點記憶體細胞陣列被配置在 一級。當TMR元件被堆疊在n(iL係一整數；2)級時，一 記憶體細胞之細胞大小為4F2/n。F係設計規則之最小大 小〇 圖26出示當TMR元件被堆疊在兩級時之裝置結構的一 例示。 以X方向運行之一字元線WL1A被配置在第一級緊接 TMR元件MTJ下方。以垂直X方向之Y方向運行之位元線 BL1A、BL2A與BL3A被配置在第一級緊接TMR元件MTJ。TMR 元件MTJ被配置在字元線WL1A與BL1A、BL2A及6乙3人間之 交點上，而且同時與字元線及位元線接觸。 類似地，以X方向運行之一字元線WL1B被配置在第二級 緊接TMR元件MTJ下方。以Y方向運行之位元線BL1B、BL2B 與BL3B被配置在第二級緊接TMR元件MTJ。TMR元件MTJ 被配置在字元線WL1B與位元線BL1B、BL2B及BL3B間之交 點上，而且同時與字元線及位元線接觸。 圖2 7出示圖2 6所示裝置結構之一改良例示。一特徵特性 係由第一與第二級之TMR元件共享一位元線。
以X方向運行之字元線WL1A被配置在第一級緊接TMR -53- 579518 (49) 元件MTJ下方。以垂直X方向之Y方向運行之位元線BL1A、 BL2A與BL3A被配置在第一級緊接TMR元件MTJ。TMR元件 MTJ被配置在字元線WL1A與位元線BL1A、BL2A及BL3A間 之交點上，而且同時與字元線及位元線接觸。 位元線BL1A、BL2A與BL3A被配置在第二級緊接TMR元件 MTJ下方。以X方向運行之字元線WL1B被配置在第二級緊 接TMR元件MTJ。TMR元件MTJ被配置在字元線WL1B與位元 線BL1A、BL2A及BL3A間之交點上，而且同時與字元線及 位元線接觸。 位元線BL1A、BL2A與BL3A被配置在第二級緊接TMR元件 MTJ下方。以X方向運行之字元線WL1B被配置在第二級緊 接TMR元件MTJ。TMR元件MTJ被配置在字元線WL1B與位元 線BL1A、BL2A及BL3A間之交點上，而且同時與字元線及 位元線接觸。 在此例示之裝置結構中，位元線BL1A、BL2A及BL3A係 由第一級與第二級之TMR元件MTJ所共享。因此，即使當 TMR元件MTJ被堆疊在複數個級時，位元線數並未過度增 加。結果，連接至位元線BL1A、BL2A與BL3A之驅動器/鑽 孔器（電晶體）面積並未增加。 圖28出示圖27所示裝置結構之一改良例示。一特徵特性 係由上或下級之TMR元件共享一位元線。此外，一字元線 係由上與下級之TMR元件所共享。 以X方向運行之字元線WL1A被配置在第一級緊接TMR 元件MTJ下方。以垂直X方向之Y方向運行之位元線BL1A、 -54- 579518 BL2A與BL3A被配置在第一級緊接TMR元件MTJ。TMR元件 MTJ被配置在字元線WL1A與位元線BL1A、BL2A及BL3A間 之交點上，而且同時與字元線及位元線接觸。 位元線BL1A、BL2A與BL3A被配置在第二級緊接TMR元件 MTJ下方。以X方向運行之字元線WL1B被配置在第二級緊 接TMR元件MTJ。TMR元件MTJ被配置在字元線WL1B與位元 線BL1A、BL2A及BL3A間之交點上，而且同時與字元線及 位元線接觸。 此結構與圖27之結構相同。此例示中，字元線WL1B被 配置在第三級緊接TMR元件MTJ下方。此外，以Y方向運行 之位元線BL1B、BL2B與BL3B被配置在第三級緊接TMR元件 MTJ。TMR元件MTJ被配置在字元線WL1B與位元線BL1B、 BL2B及BL3B間之交點上，而且同時與字元線及位元線接 觸。 位元線BL1B、BL2B與BL3B被配置在第四級緊接TMR元件 MTJ下方。此外，以X方向運行之一字元線WL1C被配置在 第四級緊接TMR元件MTJ。TMR元件MTJ被配置在字元線 WL1C與位元線BL1B、BL2B及BL3B間之交點上，而且同時 與字元線及位元線接觸。 在此例示之裝置結構中，位元線BL1A、BL2A與BL3A係 由第一級與第二級之TMR元件MTJ所共享。位元線BL1B、 BL2B與BL3B係由第三級與第四級之TMR元件MTJ所共享。 字元線WL1B係由第二級與第三級之TMR元件MTJ所共享。 因此，在此例示之裝置結構中，字元線或位元線數並未 -55- 579518 (51) 與堆疊之TMR元件MTJ的級數成比例增加。因此，記憶體 容量可輕易藉在複數個級所堆疊之TMR元件MTJ而增加。 當TMR元件被堆疊在三或更多級時，必須留意施加至本 發明之位元線之偏屢電位。 當TMR元件被堆疊在三或更多級時，施以偏壓電位之位 元線數取決於TMR元件之讀取存取的佈局位置（級）而改 ° 對於圖28所示之例示，為了讀取第一級之TMR元件MTJ 的資料，一讀取電流供應於字元線WL1A與位元線BL1A、 BL2A及BL3A之一之間。此情形下，位元線BL1A、BL2A與 BL3A間之電流路徑被編塊。因此，偏壓電位僅施加至位 元線 BL1A、BL2A與 BL3A。 亦即，為了讀取第一級之TMR元件MTJ的資料，偏壓電 位僅需施加至位元線BL1A、BL2A與BL3A。 根據相同原理，為了讀取第四級之TMR元件MTJ的資 料，偏壓電位僅施加至位元線BL1B、LB2B與BL3B。 然而，為了讀取例如第二級之TMR元件MTJ的資料，必 須在字元線WL1B與位元線BL1A、BL2A與BL3A之一間供應 一讀取電流。此情形下，除了位元線BL1A、BL2A與BL3A 間之電流路徑外，位元線BL1B、BL2B與BL3B間之電流路 徑亦須被編塊。 因此，為了讀取第二級之TMR元件MTJ的資料，以偏壓 電位施加至位元線BL1A、BL2A與BL3A，以及BL1B、BL2B 與 BL3B。 -56- 579518 (52) 根據相同原理，為了讀取第三級之TMR元件MTJ的資 料，以偏壓電位施加至位元線BL1A、BL2A與BL3A，以及 BL1B、BL2B與 BL3B。 圖29出示圖26所示之裝置結構的一改良例示。 此裝置結構之一特徵特性係將具有相同功能且被配置 在不同級之互連串聯連接。 此例示中，以X方向運行且連接至第一級之TMR元件MTJ 的字元線WL1A與以X方向運行且連接至第二級之TMR元 件MTJ的字元線WL1B係串聯連接。 此例示中，TMR元件MTJ被堆疊在兩級。因此，字元線 WL1A與WL1B各具有一摺疊結構，其中字元線被從記憶體 細胞陣列之一端導引至另一端，摺疊，然後從另一端被導 引至記憶體細胞陣列之一端。 然而，此例示之裝置結構亦可應用於具有堆疊在三或更 多級之TMR元件的一裝置。此情形下，每一字元線以鋸齒 狀穿過記憶體細胞陣列。 串聯連接被配置在不同級之字元線的結構亦可應用於 由上級與下級之TMR元件共享一位元線之裝置結構（例如 圖27)，或者由上級與下級之TMR元件共享一字元線或一位 元線之裝置結構（例如圖28)。然而，被配置在不同級之兩 字元線藉兩TMR元件共享相同位元線之裝置結構無法有 效增加記憶體容量。例如，在圖27所示之裝置結構中， WL1B連接至WL1A之裝置結構無法有效增加記憶體容量。 因為無法藉定址區別上級之TMR元件與共享相同位元線 -57- 579518 (53) 奋明|报靖貢j 爲^%«琺 之TMR元件。在圖28所示之裝置結構中，BL1B連接至BL1A 之裝置結構無法有效增加記憶體容量。因為無法藉定址區 別上級之TMR元件與共享相同字元線之丁MR元件。 此例示中，被配置在不同級之字元線係串聯連接。此等 字元線可平行連接。 圖30亦出示圖26所示裝置結構之一改良例示。
圖30所示裝置結構之一特徵特性係位元線BL1A與BL1B 具有摺疊結構，不似字元線WL1A與WL1B具有摺疊結構之 圖29所示裝置結構。 此例示中，以Y方向運行且連接至第一級之TMR元件MTJ 的位元線BL1A以及以Y方向運行且連接至第二級之TMR元 件MT：[的位元線BL1B係串聯連接。TMR元件MTJ被堆疊在兩 級。因此，位元線BL1A與BL1B各具有位元線從記憶體細 胞陣列之一端被導引至另一端，摺疊，然後從另一端被導 引至一端之一結構。
然而，同樣在此例示之裝置結構中，當TMR元件被堆疊 在三或更多級時，每一位元線以鋸齒狀穿過記憶體細胞陣 列。 串聯連接被配置在不同級之位元線的結構亦可應用於 上級與下級之TMR元件共享一字元線或一位元線之裝置 結構（例如圖28)。 此例示中，被配置在不同級之位元線係串聯連接。此等 位元線可平行連接。 4.交叉點細胞陣列結構以外結構之應用例示 -58- (54) (54)579518 以上已說明本發明在交叉點細胞陣列結構之應用。然 而，本發明亦可應用於具有一交叉點細胞陣列結構以外結 構之一磁性隨機存取記憶體。 以下將說明若干例示。 U ) 應用例示1 ①電路結構 圖3 1出示根據本發明之應用例示1之一磁性隨機存取記 憶體的主要部分。 此例示之細胞陣列結構之第一特徵特性係將一讀取方 塊之複數個TMR元件各別之一終端係共同連接。第二特徵 特性係將一讀取方塊之複數個TMR元件各別之另一終端 獨立連接至一讀取位元線。第三特徵特性係將一讀取方塊 之複數個TMR元件各別之一終端直接連接至一讀取字元 線，而沒有介入一讀取選擇開關。 一記憶體細胞陣列11具有以X與Y方向配置成一陣列之 複數個TMR元件12。例如，i個TMR元件12係以X方向配置， 而且4X η個TMR元件12係以Y方向配置。 以Υ方向配置之四TMR元件12形成一讀取方塊 BKik(卜l,...，j，k=l，···，!!）。以X方向配置之i個讀取方塊BKik形 成一列。記憶體細胞陣列11具有列。此外’以γ方向配置 之ϋ個讀取方塊BKik形成一行。記憶體細胞陣列11具有i行。 方塊BKik之四TMR元件12各別的一終端係共同連接。其 連接點例如連接至一讀取字元線RWLi(i=l，...，j)。讀取字元 線RWLi係以Y方向運行。例如，一讀取字元線RWLi被配置 -59· 579518
(55) 在一行。 被配置成一行之方塊BKik的TMR元件12直接連接至讀取 字元線RWLi(i=l，...，j)，而沒有介入任何選擇開關（M〇s電晶 體）。讀取字元線RWLi之一端透過例如由一 m〇S電晶體所 形成之一行選擇開關CSW連接至一接地點vss。 由於行選擇開關CSW被配置在記憶體細胞陣列n外
面，所以並無開關元件（MOS電晶體）被配置在記憶體細胞 陣列11上。 讀取方塊BKik之四TMR元件12各別的另一終端獨立連接 至一對應之讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4 (11-1) + 3與反6乙4(11-1) + 4。亦即，四讀取位元線1^]^4(11-1)+1、 RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4對應於一讀取方 塊BKik之四TMR元件12而配置。
讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-1) + 4係以X方向運行。各讀取位元線RBL4(n-1) + 1、 RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4之一端透過一列 選擇開關RSW3(M0S電晶體）連接至一對應之感測放大器& 位元線偏壓電路13-1、13-2、…、13-8。 一列選擇線信號RR輸入列選擇開關RSW3。一讀取列解 碼器25B輸出列選擇線信號RR。 在讀取作業中，位元線偏壓電路13-1、13-2、…、13-8 分別以一偏壓電位供應予讀取位元線RBL4(n-l)+l、RBL4 (n-l) + 2、RBL4(n-l) + 3與 RBL4(n-l) + 4。 此例示中，於讀取作業中，以一偏壓電位供應予透過 -60- 579518
(56) TMR元件MTJ連接至選定讀取字元線RWLi之所有讀取位元 線 RBL4(n-l)+卜 RBL4(n-l) + 2、RBL4(n-l) + 3與 RBL4(n-l) + 4， 取代僅將一偏壓電位供應予一選定讀取位元線。 亦即，此例示中，所有讀取位元線RBL4(n-l)+l、RBL4 (n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4設定為一等位位準， 據以將從一位元線至另一位元線之電流路徑編塊。
此例示中，感測放大器連接至透過TMR元件MTJ連接選 定讀取字元線RWLi之所有讀取位元線RBL4(n-l)+l、 RBL4(n-l) + 2、RBL4(n-1) + 3與 RBL4(n-1) + 4。 亦即，在讀取作業中，同時全部讀取連接至選定讀取字 元線RWLi之所有TMR元件MTJ的電阻值（資料）。 如此例示，感測放大器可連接至透過TMR元件MTJ連接 選定讀取字元線RWLi之所有讀取位元線RBL4(n-l)+l、 RBL4(n-l) + 2、RBL4(n-1) + 3 與 RBL4(n-1) + 4。替代上，一感 測放大器可僅連接至一選定讀取位元線。
讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4係以X方向（列方向）運行，而且亦當作寫入字 元線 WWL4(n-l)+l、WWL4(n-l) + 2、WWL4(n-l) + 3 與 WWL4 (η- 1) + 4 〇 寫入字元線 WWL4(n-l)+l、WWL4(n-l) + 2、WWL4(n-l) + 3 與WWL4(n-l) + 4係以X方向運行。各寫入字元線WWL4 (n-l)+l、WWL4(n-l) + 2、WWL4(n-l) + 3與 WWL4(n-l) + 4之一 端透過一列選擇開關（MOS電晶體）RSW2連接至一共同資 料線30。共同資料線30連接至一寫入字元線驅動器23A。 -61 - 579518 (57) 在寫入作業中，一列選擇線信號RLi(i=l，...，n)輸入列選擇 開關RSW2。一寫入列解碼器25A輸出列選擇線信號RLi。 各窝入字元線 WWL4(n-l)+卜 wWL4(n-l) + 2、WWL4(n-l) + 3 與WWL4(n-1) + 4之另一端連接至一對應之寫入字元線鑽孔 器 24-1、_··、24-ηο 由四TMR元件所共享且以γ方向運行之一寫入位元線 WBLi(i=l，〜，j)被配置接近讀取方塊BKik之四TMR元件12。 一寫入位元線WBLi被配置在一行。 寫入位元線WBLi之一端連接至包括行解碼器&窝入位 元線驅動器/鑽孔器之一電路方塊29 A。其另一端連接至包 括行解碼器&寫入位元線驅動器/鑽孔器之一電路方塊3 i。 在寫入作業中，電路方塊29A與31設定為一操作狀態。 根據寫入資料，一寫入電流以朝電路方塊29A或31之方向 流至寫入位元線WBLi。 根據本發明之磁性隨機存取記憶體，在讀取作業中，選 疋讀取字元線RWLi設定為一預定電位（此例示為接地電 位）’使一讀取電流流動。同時間，每一未選定讀取字元 線設定為一浮動狀態。此外，透過TMR元件連接至選定讀 取字元線RWLi之所有讀取位元線RBL4(n-l)+l、RBL4 (η·1) + 2、RBL4(n-1) + 3 與 RBL4(n_l) + 4 設定為一預定偏壓電 位（例如一正電位）。 因此’在讀取作業中，根據本發明之磁性隨機存取記憶 體之細胞陣列結構的一等效電路僅將有選定TMR元件連 接於一選定讀取字元線與一選定讀取位元線之間。一選定 -62- 579518 (58) TMR元件之讀取信號量並未減少。 此外，感測放大器連接至透過TMR元件MTJ連接選定讀 取字元線RWLi之所有讀取位元線RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-l) + 3與RBL4(n-l) + 4。因此，流至所有讀取位 元線 RBL4(n-l)+卜 RBL4(n-l) + 2、RBL4(n-l) + 3與 RBL4(n-l) + 4 之讀取電流彼此相等。讀取電流穩定化。 ②裝置結構 其次將說明裝置結構。 [1 ]剖面結構 圖32出示如本發明之應用例示1之磁性隨機存取記憶體 的一方塊之裝置結構。 在圖32中，與圖31相同之參考號碼表示對應之相同元 件。 以Y方向運行之一讀取字元線RWL1被配置在一半導體 基板41上。沒有任何開關元件被配置在緊接讀取字元線 RWL1之下。四TMR元件（MTJ(磁性隧道接面））MTJ1、MTJ2、 MTJ3與MTJ4係以Y方向配置，而且被配置在讀取字元線 RWL1 上。 各TMR元件ΜΤΠ、MTJ2、MTJ3與MTJ4之一終端（此例示 之上端）共同連接至一上電極44。一接觸插頭42電子連接 上電極44與讀取字元線RWL1。 各TMR元件MTJ1、MTJ2、MTJ3與MTJ4之另一終端（此例 示之下端）電子連接至一對應之讀取位元線RBL1、RBL2、 RBL3與 RBL4(寫入字元線 WWL1、WWL2、WWL3與 WWL4)。 •63- 579518 (59) 讀取位元線RBLl、RBL2、RBL3與RBL4係以X方向（列方向） 運行。 TMR元件MTJ1、MTJ2、MTJ3與MTJ4分別獨立連接至運行 位元線RBLl、RBL2、RBL3與RBL4。亦即，四讀取位元線 RBLl、RBL2、RBL3與 RBL4對應於四 TMR元件 MTn、MTJ2、 MTJ3與MTJ4而配置。 一寫入位元線WBL1被配置在TMR元件ΜΤΠ、MTJ2、MTJ3 與MTJ4上方且接近之。寫入位元線WBL1係以Υ方向（行方 向）運行。 在應用例示1中，一寫入位元線WBL1對應於一讀取方塊 之四TMR元件ΜΤΠ、MTJ2、厘173與MTJ4而配置。取而代之， 例如，四TMR元件MTJ1、MTJ2、MTJ3與MTJ4可堆疊，而且 四寫入位元線可對應於四TMR元件MTJ1、MTJ2、MTJ3與 MTJ4而配置。 在應用例示1中，以Υ方向運行之一寫入位元線BL1被配 置在TMR元件MTJ1、MTJ2、MTJ3與MTJ4上方。以X方向運 行之讀取位元線RBLl、RBL2、RBL3與RBL4被配置在TMR 元件 MTJ1、MTJ2、MTJ3 與 MTJ4下方。 然而，寫入位元線BL1與相關於TMR元件MTJ1、MTJ2、 MTJ3及MTJ4之讀取位元線RBLl、RBL2、RBL3與RBL4間之 位置關係不以此為限。 例如，以Υ方向運行之寫入位元線WBL1被配置在TMR元 件MTJ1、MTJ2、1^1173與MTJ4下方，而且以X方向運行之讀 取位元線RBLl、RBL2、RBL3與RBL4被配置在TMR元件 -64- 579518
(60) MTJ1、MTJ2、MTJ3與 MTJ4上方。 根據此裝置結構，讀取方塊之複數個TMR元件MTJ1、 MTJ2、MTJ3與MTJ4分別電子連接至不同之讀取位元線 RBL1、RBL2、RBL3與 RBL4(WWL卜 WWL2、WWL3與 WWL4” 因此，可藉一讀取步驟同時全部讀取讀取方塊中複數個 TMR元件 MTJ1、MTJ2、“173與 MTJ4之資料。 此外，讀取方塊之複數個TMR元件MTJ1、MTJ2、MTJ3 與MTJ4各別之一終端係共同連接。該連接點直接連接至讀 取字元線RWL1，而沒有介入任何讀取選擇開關。再者， 以Y方向運行之寫入位元線WBL1係由讀取方塊之中複數 個TMR元件MTJ1、MTJ2、MTJ3與MTJ4所共享。因此，可改 良TMR元件之積體程度與特徵。 [2]平面結構 圖33出示圖32所示裝置結構之TMR元件、讀取位元線（寫 入字元線）與寫入位元線間之位置關係。 TMR元件MTJ1、MTJ2、MTJ3與MTJ4之上電極44例如具有 一矩形型樣。部分上電極44形成一接觸插頭的一接觸區 域0 TMR元件MTJ1、MTJ2、MTJ3與MTJ4係以Y方向配置。其 易於磁化軸（平行於每一 TMR元件之長邊的一方向）被導 引至X方向。亦即，各TMR元件ΜΤΠ、MTJ2、MTJ3與MTJ4 係長邊在X方向之一矩形。 TMR元件MTJ1、MTJ2、MTJ3與MTJ4被配置在寫入位元線 WBL1與讀取位元線RBL卜RBL2、RBL3與RBL4(寫入字元線 -65- 579518
(61) WWL1、WWL2、WWL3與WWL4)交叉的一區域中。 (2) 詳細例示 以下將說明圖3 1所示之磁性隨機存取記憶體之一詳細 例示，尤其一讀取電路之一詳細例示。 ①詳細例示1 圖34出示圖3 1所示之磁性隨機存取記憶體之詳細例示 1 ° 一記憶體細胞陣列11具有以X與Y方向配置成一陣列之 複數個TMR元件12。例如，i個TMR元件12係以X方向配置， 而且4X η個TMR元件12係以Y方向配置。 以Υ方向配置之四TMR元件12形成一讀取方塊 BKik(i=l，...，j，k=l，...，n)。以X方向配置之]_個讀取方塊BKik形 成一列。記憶體細胞陣列11具有ΪΙ列。此外，以Y方向配置 之iL個讀取方塊BKik形成一行。記憶體行11具有i行。 方塊BKik之四TMR元件12各別的一終端係共同連接。該 連接點例如連接至一運行字元線RWLi(i=l，...，j)。讀取字元 線RWLi係以Y方向運行。例如，一讀取字元線RWLi被配置 在一行。 被配置成一行之方塊BKik的TMR元件12直接連接至讀取 字元線RWLi(i=l，...，j)，而沒有介入任何讀取選擇開關（MOS 電晶體）。讀取字元線RWLi之一端透過例如由一 MOS電晶 體所形成之一行選擇開關CSW連接至一接地點VSS。 由於行選擇開關CSW被配置在記憶體細胞陣列11外 面，所以沒有任何開關元件（MOS電晶體）被配置在記憶體 -66- 579518
(62) 細胞陣列11中。 $買取方塊BKik之四TMR元件12各別的另一終端獨立連接 至一對應之 έ買取位元線 RBL4(η-1) + 1、RBL4(η-1) + 2、RBL4 (η- 1) + 3與 RBL4(n-1) + 4。亦即，四讀取位元線 RBL4(n-1) + 1、 RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4對應於一讀取方 塊BKik之四TMR元件12而配置。 讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4係以X方向運行。每一讀取位元線 + 1、RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4之一端透過 一列選擇開關RSW3(M0S電晶體）連接至包括一感測放大 器與位元線偏壓電路的一電路方塊13-i(i==l，2，···，8)。在讀 取作業中，位元線偏壓電路以一偏壓電位分別供應予讀取 位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4 (n-1) + 4 〇 此例示中，每一電路方塊13-i係由一運算放大器0P1、感 測放大器S/A與電阻元件Rc所形成。 各讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-l) + 3 與RBL4(n-l) + 4連接至輸入側上一對應之運算放大器0P1 之負輸入終端。一鉗位電位（偏壓電位）VC施於運算放大器 0P1之正輸入終端。電阻元件（回饋電阻元件）以連接於運 算放大器0P1之輸出終端與負輸入終端之間。運算放大器 0P1輸出一輸出電位，以等化位元線BLi之電位與鉗位電 位0 運算放大為〇 P1之輸出終端連接至感測放大器（例如一 -67-
579518 差動放大器）之正輸入終端S/Α。一參考電位VREF施於感測 放大器S/A之負輸入終端。 感測放大器S/A比較運算放大器0P1之輸出電位與參考 電位VREF，據以判別讀取資料。 令Rm為TMR元件MTJ的電阻值，RC為連接於運算放大器 0P1之輸出終端與負輸入終端間之電阻元件之電阻值。運 算放大器0P1之功能以電壓Vm施加至TMR元件。運算放大 器之一輸出電位Vo給定如下：
Vo=VcX (1 + Rc/Rm) 感測放大器S/A比較輸出電位Vo與參考電位VREF，據以 決定連接至選定讀取字元線RWLi之TMR元件MTJ的電阻值 (資料）。 如此例示中，感測放大器S/A連接至透過TMR元件MTJ 連接選定讀取字元線RWLi之所有讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-1) + 3 與 RBL4(n-1) + 4。 替代上，一感測放大器可僅連接至選定讀取位元線。 根據本發明之磁性隨機存取記憶體之詳細例示1，在讀 取作業中，僅有選定TMR元件MTJ連接於選定字元線WLi 與選定位元線BLi之間。因此，選定TMR元件MTJ的讀取信 號量並未減少。 ②詳細例示2 圖35出示圖3 1所示之磁性隨機存取記憶體之詳細例示2。 詳細例示2係詳細例示1之一應用例示，而且其詳細出示 產生詳細例示1之參考電位VREF的一電路。 -68- 579518
(64) 詳細例示2提出使用儲存資料”0”之TMR元件與儲存資料 π Γ’之TMR元件產生參考電位VREF的一電路。 一記憶體細胞陣列11具有以X與Υ方向配置成一陣列之 複數個TMR元件12。例如，丄個TMR元件12係以X方向配置， 而且4Χ η個TMR元件12係以Υ方向配置。 以Υ方向配置之四TMR元件12形成一讀取方塊 BKik(i=l，...，j，k=l，...,n)。以X方向配置之丄個讀取方塊BKik形 成一列。記憶體細胞陣列11具有列。此外，以Y方向配置 之江個讀取方塊BKik形成一行。記憶體細胞陣列11具有i行。 方塊BKik之四TMR元件12各別的一終端係共同連接。該 連接點例如連接至一讀取字元線RWLi(i=l，...，j)。讀取字元 線RWLi係以Y方向運行。例如，一讀取字元線RWLi被配置 在 < 行。 被配置成一行之方塊BKik的TMR元件12直接連接至讀取 字元線RWLi(i=l，...，j)，而沒有介入任何讀取選擇開關（MOS 電晶體）。讀取字元線RWLi之一端透過例如由一 MOS電晶 體所形成之一行選擇開關CSW連接至一接地點VSS。 由於行選擇開關CSW被配置在記憶體細胞陣列11外 面，所以並無開關元件（MOS電晶體）被配置在記憶體細胞 陣列11中。 讀取方塊BKik之四TMR元件12各別的另一終端獨立連接 至一對應之讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4 (n-1) + 3與 RBL4(n-1) + 4。亦即，四讀取位元線 RBL4(n-1) + 1、 RBL4(n-l) + 2、RBL4(n-1) + 3 與 RBL4(n-1) + 4對應於一讀取方 -69- 579518 (65) 塊BKik之四TMR元件12而配置。 讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-1) + 4係以X方向運行。每一讀取位元線RBL4(η-1) + 1、RBL4(n-l) + 2、RBL4(n-1) + 3 與 RBL4(n-1) + 4之一端透過 一列選擇開關RSW3(M0S電晶體）連接至包括一感測放大 器與位元線偏壓電路的一電路方塊13-i(i=l，2，...，8)。在讀 取作業中，位元線偏壓電路以一偏壓電位分別供應予讀取 位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-1) + 3 與 RBL4 (n-1) + 4 〇 此例示中，如詳細例示，每一電路方塊13-i係由一運算 放大器0P1、感測放大器S/A與電阻元件Rc所形成。 每一位元線BLi連接至輸入側上一對應之運算放大器 0P1之負輸入終端。一鉗位電位（偏壓電位）VC施於運算放 大器〇P1之正輸入終端。電阻元件Rc連接於運算放大器0P1 之輸出終端與負輸入終端之間。運算放大器0P1輸出一輸 出電位，以等化位元線BLi之電位與鉗位電位。 運算放大器0P1之輸出終端連接至感測放大器S/A之正 輸入終端。一參考電位VREF施於感測放大器S/A之負輸入 終端。 感測放大器S/A比較運算放大器0P1之輸出電位與參考 電位VREF，據以判別讀取資料。 參考電位VREF係由包括儲存資料”0”之TMR元件（參考 細胞）與儲存資料π 1π之TMR元件（參考細胞）的一參考電位 產生電路19所產生。 -70- 579518
(66) 參考電位產生電路19具有以X方向運行之位元線rBLnOn 與 rBL，’ 1·，。 連接於此等讀取字元線RWLi與位元線rBLnOn間之TMR元 件MTJ被配置在所有讀取字元線RWLi與位元線rBLf’On間之 交點上。被配置在所有讀取字元線WLi與位元線rBLnOn間 交點上之所有TMR元件MTJ儲存資料”0"。
連接於此等讀取字元線RWLi與位元線rBLn Γ間之TMR元 件MTJ被配置在所有讀取字元線RWLi與位元線rBLn 1Π間之 交點上。被配置在所有讀取字元線WLi與位元線rBLn 1Π間 交點上之所有TMR元件MTJ儲存資料π 1Π。 根據此配置，在讀取作業中，資料”0”被讀至位元線 rBLf’0n，而且資料’’ 1”被讀至位元線rBL” 1”，其永遠與複數 個讀取字元線RWL1、…、RWLj之選定讀取字元線無關。
在讀取作業中，當一讀取信號READ變成ΠΗΠ時，位元線 r*BLn0’f與rBL” 1’·藉一等化開關（NMOS電晶體）ESW彼此短路 連接。 位元線r*BLn0”與rBL"l"各連接至具有與運算放大器OP1 相同之電路的一運算放大器OP2之負輸入終端。連接至位 元線rBL"0n之運算放大器OP2之輸出終端以及連接至位元 線rBLnl"之運算放大器OP2之輸出終端彼此短路連接。 如讀取電路之運算放大器OP1中，鉗位電位（偏壓電 位）VC輸入運算放大器OP2之正輸入終端。此外，一電阻 元件Rc連接於輸出終端與負輸入終端之間。 結果，參考電位VREF係從運算放大器OP2之輸出終端輸 -71 -
出。 根據本發明之磁性隨機存取記憶體之詳細例示2 ,在讀 取作業中，僅有選定丁MR元件MTJ連接於選定讀取字元線 Rwu與選足讀取位元線RBu之間。因此，選定元件 的磧取信號量並未減少。 再者，詳細例示2中，在讀取作業中，參考電位VREF係 使用儲存資料”〇，，之TMR元件與儲存資料”丨，，之TMR元件所 產生。因此，參考電位VREF具有讀取資料”〇,，時在感測放 大為S/A之正輸入終端出現之電位與讀取資料”1，，時在感 測放大器S/A之正輸入終端出現之電位間的一中間值。 因此，可改良讀取作業中讀取資料之臨界。 ③洋細例示3 圖3 6出示圖3 1所示之磁性隨機存取記憶體之詳細例示 3 〇 詳細例示3係詳細例示2之一改良例示，而且簡化詳細例 示2中一參考電位產生電路丨9之電路結構。 一記憶體細胞陣列11具有以X與Y方向配置成一陣列之 複數個TMR元件12。例如，j_個TMR元件12係以X方向配置， 而且4 X η個TMR元件12係以Y方向配置。 以Υ方向配置之四TMR元件12形成一讀取方塊 BKik(i=l，...，j，k=l，...，n)。以X方向配置之i個讀取方塊BKik形 成一列。記憶體細胞陣列11具有ίΐ列。此外，以y方向配置 之η個讀取方塊BKik形成一行。記憶體細胞陣列11具有i行。 方塊BKik之四TMR元件12各別的一終端係共同連接。該 -72- 579518
(68) 連接點例如連接至一讀取字元線RWU(i=l，...，jp讀取字元 線RWLi係以Y方向運行。例如，一讀取字元線RWLi被配置 在一行。 被配置成一行之方塊BKik的TMR元件12直接連接至讀取 字元線RWLi(i=l，...，j)，而沒有介入任何讀取選擇開關（M〇s 電晶體）。讀取字元線WLi之一端透過例如由一 m〇S電晶體 所形成之一行選擇開關CSW連接至一接地點VSS。 由於行選擇開關CSW被配置在記憶體細胞陣列11外 面，所以並無元件（MOS電晶體）被配置在記憶體細胞陣列 11中。 讀取方塊BKik之四TMR元件12各別的另一終端獨立連接 至一對應之讀取位元線 RBL4(n_l)+l、RBL4(n-l) + 2、RBL4 (11-1) + 3與113]：4(11_1) + 4。亦即，四讀取位元線1^]^4(11-1)+1、 RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4對應於一讀取方 塊BKik之四TMR元件12而配置。 讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-1) + 4係以X方向運行。各讀取位元線RBL4(n_ ι)+;ι、 RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4之一端透過一列 選擇開關RSW3(M0S電晶體）連接至包括一感測放大器與 位元線偏壓電路的一電路方塊13-i(i=l，2，··.，8)。在讀取作 業中，位元線偏壓電路以一偏壓電位分別供應予讀取位元 線 RBL4(n-l)+卜 RBL4(n-l) + 2、RBL4(n-l) + 3與 RBL4(n-l) + 4。 如詳細例示2，每一電路方塊13-i係由一運算放大器 0P1、感測放大器S/A與電阻元件RC所形成。 -73- 579518 (69) ^ϋΐΐ^Μΐ 各讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-l) + 3 與RBL4(n-l) + 4連接至輸入側上一對應之運算放大器0P1 之負輸入終端。一鉗位電位（偏壓電位）VC施於運算放大器 0P1之正輸入終端。電阻元件Rc連接於運算放大器0P1之輸 出終端與負輸入終端之間。 運算放大器0P1之輸出終端連接至感測放大器S/A之正 輸入終端。一參考電位VREF施於感測放大器S/A之負輸入 終端。 感測放大器S/A比較運算放大器0P1之輸出電位與參考 電位VREF，據以判別讀取資料。 參考電位產生電路19具有以X方向運行之一位元線 rBLn 1”。連接於此等讀取字元線RWLi與位元線rBLn 1”間之 TMR元件（參考細胞）MTJ被配置在所有運行字元線RWLi與 位元線rBLn 1 "間之交點上。配置在所有讀取字元線RWLi 與位元線rBLnln間交點上之所有TMR元件MTJ儲存資料 M iM 〇 位元線rBLnl"連接至具有與運算放大器0Ρ1相同之電路 的一運算放大器0P2之負輸入終端。鉗位電位VC輸入運算 放大器0P2之正輸入終端。一電阻元件Rr連接於運算放大 器0P2之輸出終端與負輸入終端之間。參考電位VREF係從 運算放大器0P2之輸出終端輸出。 連接至資料細胞側之運算放大器0P1且用以讀取資料之 每一電阻元件Rc以及連接至電阻細胞側之運算放大器0P2 且用以產生參考電位VREF之電阻元件Rr係由串聯連接之 -74- 579518 (70) 偶數個TMR元件（具有與當作一記憶體細胞之tmR元件MTJ 相同結構的TMR元件）所形成。 用以建構電阻元件Rc之所有偶數個TMR元件設定為寫 入資料” 0”之一狀態（一低電阻狀態）。另一方面，用以建 構電阻元件Rr之偶數個TMR元件的一半設定為寫入資料 ” 之狀態（一低電阻狀態）。剩餘一半設定為寫入資料” i，， 之狀態（一高電阻狀態）。 根據此配置，在讀取作業中，連接至選定讀取字元線 RWU之TMR元件MTJ的資料被讀至讀取位元線RBL4 (n-l)+l、RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4，而且 資料π 1，，被讀至位元線rBL，’ Γ，。 參考電位VREF具有讀取資料”0”時在感測放大器S/A之 正輸入終端出現之電位與讀取資料"1，，時在感測放大器 S/A之正輸入終端出現之電位間的一中間值。 因此，可改良讀取作業中讀取資料之臨界。 ④洋細例示4 圖3 7出示圖3 1所示之磁性隨機存取記憶體之詳細例示 4 〇 詳細例示4亦為詳細例示2之一改良例示。詳細例示4提 出一種除了反轉詳細例示3之，，0，，/” 1”關係外以詳細例示3 之相同原理產生一參考電位VREF之技術。 一記憶體細胞陣列11具有以X方向與Y方向配置成一陣 列之複數個TMR元件12 ^例如，i個TMR元件12係以X方向 配置，而且4X η個TMR元件12係以Y方向配置。 -75- 579518 (71) 以Y方向配置之四TMR元件12形成一讀取方塊 BKik(i-l，."，j，k-l，."，n)。以X方向配置之丄個讀取方塊jgKik形 成一列。記憶體細胞陣列11具有IL列。此外，以Y方向配置 之〇_個頃取方塊BKik形成一彳于。έ己憶體細胞陣列11且有丄行。 方塊BKik之四TMR元件12各別的一終端係共同連接。該 連接點例如連接至一讀取字元線RWLi(i=l5··.，」·）。讀取字元 線RWLi係以Y方向運行。例如’ 一讀取字元線rwu被配置 在一行。 被配置成一行之方塊BKik的TMR元件12直接連接至讀取 字元線RWLi(i=l，..，j)，而沒有介入任何讀取選擇開關（M〇s 電晶體）。讀取字元線RWLi之一端透過例如由一 M〇s電晶 體所形成之一行選擇開關CSW連接至一接地點VSS。 由於行選擇開關CSW被配置在記憶體細胞陣列u外 面，所以並無開關元件（MOS電晶體）被配置在記憶體細胞 陣列11中。 讀取方塊BKik之四TMR元件12各別的另一終端獨立連接 至一對應之讀取位元線 RBL4(n-l)+l、RBL4(n_l) + 2、RBL4 (n-1) + 3與 RBL4(n-1) + 4。亦即，四讀取位元線 RBL4(n-1) + 1、 RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4對應於一讀取方 塊BKik之四TMR元件12而配置。 讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-1) + 4係以X方向運行。各讀取位元線RBL4(n-1)+ 1、 RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4之一端透過一列 選擇開關RSW3(M0S電晶體）連接至包括一感測放大器與 76 579518 (72) 、，，一 、鄉tMlIffl 位元線偏壓電路的一電路方塊13_i(i=l，2，.·.，8)。在讀取作 業中，位元線偏壓電路以一偏壓電位分別供應予讀取位元 線 RBL4(n-l)+卜 RBL4(n-l) + 2、RBL4(n-l) + 3與 RBL4(n-l) + 4。 如詳細例示2，每一電路方塊13-i係由一運算放大器 0P1、感測放大器S/A與電阻元件Rc所形成。 各讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-l) + 3 與RBL4(n-l) + 4連接至輸入側上一對應之運算放大器0P1 之負輸入終端。一鉗位電位（偏壓電位）VC供應予運算放大 器0P1之正輸入終端。電阻元件RC連接於運算放大器0P1 之輸出終端與負輸入終端之間。 運算放大器0P1之輸出終端連接至感測放大器S/A之正 輸入終端。一參考電位VREF施於感測放大器S/A之負輸入 終端。 感測放大器S/A比較運算放大器0P1之輸出電位與參考 電位VREF，據以判別讀取資料。 一參考電位產生電路19具有以X方向運行之一位元線 i*BLn0”。連接於此等讀取字元線RWLi與位元線i:BLnOn間之 TMR元件（參考細胞）MTJ被配置在所有讀取字元線RWLi與 位元線rBLnOn間交點上。被配置在所有讀取字元線RWLi 與位元線rBL'’0”間交點上之所有TMR元件MTJ儲存資料 T 〇 位元線rBLn0"連接至具有與運算放大器0P1相同之電路 的一運算放大器0P2之負輸入終端。鉗位電位VC輸入運算 放大器0P2之正輸入終端。一電阻元件Rr連接於運算放大 -77- 579518
(73) 器0P2之輸出終端與負輸入終端之間。參考電位VREF係從 運算放大器0P2之輸出終端輸出。 連接至資料細胞側之運算放大器0P1且用以讀取資料之 每一電阻元件Rc以及連接至電阻細胞側之運算放大器0P2 且用以產生參考電位VREF之電阻元件Rr係由串聯連接之 偶數個TMR元件（具有與當作一記憶體細胞之TMR元件MTJ 相同結構的TMR元件）所形成。 用以建構電阻元件Rc之所有偶數個TMR元件設定為寫 入資料’’ 1"之一狀態（一低電阻狀態）。另一方面，用以建 構電阻元件Rr之偶數個TMR元件的一半設定為寫入資料 之狀態（一低電阻狀態）。剩餘一半設定為寫入資料π 1 ·· 之狀態（一高電阻狀態）。 根據此配置，在讀取作業中，連接至選定讀取字元線 RWLi之TMR元件MTJ的資料被讀至讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-1) + 3 與 RBL4(n· 1) + 4， 而且資料”0”被讀至位元線rBLn 1”。 參考電位VREF具有讀取資料”0”時在感測放大器S/A之 正輸入終端出現之電位與讀取資料” 1π時在感測放大器 S/A之正輸入終端出現之電位間的一中間值。 因此，可改良讀取作業中讀取資料之臨界。 (3 ) 應用例示2 圖38出示根據本發明之應用例示2之一磁性隨機存取記 憶體的電路結構。 圖38所示之電路結構係應用例示1之詳細例示1(圖34)的 -78· 579518 (74) 一改良例示。其特徵特性係在應用例示1之詳細例示中加 上於讀取作業中事先將所有讀取字元線 RWLi與所有讀 取位元線RBLi預充電至一預充電電位的一預充電電路。 一記憶體細胞陣列11具有以X與Y方向配置成一陣列之 複數個TMR元件12。例如，丄個TMR元件12係以X方向配置， 而且4X η個TMR元件12係以Y方向配置。 以Υ方向配置之四TMR元件12形成一讀取方塊 BKik(i=l，...，j，k=l，...，n)。以X方向配置之丄個讀取方塊BKik形 成一列。記憶體細胞陣列11具有2_列。此外，以Y方向配置 之ϋ個讀取方塊BKik形成一行。記憶體細胞陣列11具有丄行。 方塊BKik之四TMR元件12各別的一終端係共同連接。該 連接點例如連接至一讀取字元線RWLi(i=l，...，j；^讀取字元 線RWLi係以Y方向運行。例如，一讀取字元線RWLi被配置 在一行。 被配置成一行之方塊BKik的TMR元件12直接連接至讀取 字元線RWLi(i=l，..，j)，而沒有介入任何讀取選擇開關（M〇s 電晶體）。讀取字元線RWLi之一端透過例如由一 MOS電晶 體所形成之一行選擇開關CSW連接至一接地點VSS。 由於行選擇開關CSW被配置在記憶體細胞陣列11外 面，所以並無開關元件（MOS電晶體）被配置在記憶體細胞 陣列11中。 讀取方塊BKik之四TMR元件12各別的另一終端獨立連接 至一對應之讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4 (n-1) + 3與 RBL4(n_ 1) + 4。亦即，四讀取位元線 RBL4(n-1) + 1、 -79- 579518
(75) RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4對應於一讀取方 塊BKik中之四TMR元件12而配置。 讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4係以X方向運行。各讀取位元線、 RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4之一端透過一列 選擇開關RSW3(M0S電晶體）連接至包括一感測放大器與 位元線偏壓電路的一電路方塊13-i(i=i，2，·.·，8)。在讀取作 業中，位元線偏壓電路以一偏壓電位分別供應予讀取位元 線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-l) + 3與 RBL4(n-l) + 4。 如應用例示1之詳細例示1，每一電路方塊13-i係由一運 算放大器0P1、感測放大器S/A與電阻元件Rc所形成。將省 略電路方塊13-i之電路結構之說明。 此例示中，在讀取作業中，以偏壓電位施加至透過TMR 元件MTJ連接至選定讀取字元線RWLi之所有讀取位元線 RBL4(n_l)+l、RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4, 取代僅將偏壓電位施加至選定讀取位元線。 亦即，此例示中，所有讀取位元線RBL4(n-l)+l、RBL4 (n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4設定為一等位位準， 據以將從一位元線至另一位元線之電流路徑編塊。 每一讀取字元線RWLi與讀取位元線RBLi之另一端透過 一預充電開關PSW連接至一預充電線PL。以一鉗位電位 (偏壓電位）VC施加至預充電線PL。預充電開關PSW係依一 預充電信號PRE而控制。於讀取作業前預充電信號prE立 即變成’’H，’。因此，讀取字元線RWLi與讀取位元線RBLi被 -80- 579518
(76) 預充電至一預充電電位。 當預充電信號PRE變成”Ln時，讀取字元線RWLi與讀取位 元線RBLi之預充電結束。之後，選定一讀取字元線RWLi 與讀取位元線RBLi。接著，以一讀取電流施加至選定讀取 字元線RWLi與選定讀取位元線RBLi之間。
亦即，在讀取作業中，對應於以一行位址信號所選定之 讀取字元線（列）RWLi之行選擇開關被打開。選定讀取字元 線RWLi的一端短路連接至接地點VSS。 此外，對應於行位址信號未選定之讀取字元線RWLi之行 選擇開關CSW被關閉。因此，未選定讀取字元線RWLi設定 為浮動狀態，同時維持預充電電位。 讀取字元線RWLi與讀取位元線RBLi於事先預充電，以增 加讀取作業速度。
亦即，在本發明中，為了在讀取作業中將從一位元線至 另一位元線之電流路徑編塊，以偏壓電位施加至透過TMR 元件MTJ連接至選定讀取字元線RWLi之所有讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-1) + 3與 RBL4(n-1) + 4。 此時，不僅讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4 (11-1) + 3與1^[4(11-1) + 4，（浮動狀態之）未選定讀取字元線 RWLi亦被充電。 為了將所有讀取位元線RBL4(n-l)+l、RBL4(n-l) + 2、 RBL4(n-l) + 3與RBL4(n-l) + 4設定為偏壓電位，所有讀取位 元線 RBL4(n-l)+卜 RBL4(n-l) + 2、RBL4(n-l) + 3與 RBL4(n-l) + 4 與未選定讀取字元線RWLi均須充電。此充電花費很長時 -81 - 579518
(77) 間。 為了予以防止，此例示中，讀取字元線RWLi與讀取位元 線RBLi於事先預充電，以縮短充電時間，據以增加讀取作 業速度。 此例示中，預充電電位等於偏壓電位。然而，預充電電 位可能與偏壓電位不同。此例示中，讀取字元線RWLi與 讀取位元線RBLi均被預充電。然而，可僅讀取字元線RBLi 或讀取位元線RBLi被預充電。 此外，此例示中，感測放大器連接至透過TMR元件MTJ 連接選定讀取字元線RWLi之所有讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-1) + 3與 RBL4(n-1) + 4。 亦即，在讀取作業中，同時讀取連接至選定讀取字元線 RWLi之所有TMR元件MTJ的電阻值（資料）。 如此例示中，感測放大器連接至透過TMR元件MTJ連接 選定讀取字元線RWLi之所有讀取位元線RBL4(n-l)+l、 RBL4(n-l) + 2、RBL4(n-1) + 3 與 RBL4(n-1) + 4。替代上，一感 測放大器可僅連接至選定讀取位元線。 如以上所述，根據本發明之磁性隨機存取記憶體，讀取 字元線RWLi與讀取位元線RBLi於事先預充電。 在讀取作業中，選定讀取字元線RWLi設定為一預定電位 (未選定讀取字元線設定為浮動狀態）。此外，透過TMR元 件連接至選定讀取字元線RWLi之所有讀取位元線RBL4 (n-l)+l、RBL4(n-l) + 2、RBL4(n-1) + 3 與 RBL4(n-1) + 4設定為 偏壓電位。 -82- 579518
(78) 因此’在謂取作業中，並未形成許多讀取電流之電流路 徑。因此，可防止選定TMR元件之讀取信號量的任何減 少。此外’縮短用以設定透過TMR元件連接至選定讀取字 元線 RWLi之讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、 RBL4(n-l) + 3與RBL4(n-l) + 4所需之充電時間。因此，可增 加讀取作業速度。 參照圖38,列選擇開關RSW2與RSW3以及行選擇開關CSW 係由MOS電晶體所形成。然而，此等開關不限於M〇s電晶 體。例如’可使用雙載子電晶體、Mis電晶體、MES電晶 體或接面電晶體。 (4)應用例示3 圖3 9出示根據本發明之應用例示3之一磁性隨機存取記 憶體的電路結構。 圖39所示之電路結構係應用例示1之詳細例示丨（圖34)的 一修正。其特徵特性係僅將一讀取電路（包含一感測放大 器）連接至選定列，取代將讀取電路連接至所有讀取位元 線 RBL4(n-l)4^、RBL4(n-1) + 2、RBL4(n-1) + m + 斗。 在應用例示3中，如稍後將說明，藉由配置開關BSW1、 BSW2、···、BSW8幾乎可得應用例示1之相同效果。 一記憶體細胞陣列丨丨具有以X與γ方向配置成一陣列之 複數個TMR元件12。例如，丄個TMR元件12係以X方向配置， 而且4 X η個TMR元件12係以Y方向配置。 以Υ方向配置之四TMR元件12形成一讀取方塊BKik (卜1，".山1<:=1，...，11)。以；)(；方向配置之丄個讀取方塊]3幻1^形成一 -83- 579518
(79) 列。記憶體細胞陣列11具有a列。此外，以γ方向配置之狂 個讀取方塊BKik形成一行。記憶體細胞陣列11具有丄行。 方塊BKik之四TMR元件12各別的一終端係共同連接。該 連接點例如連接至*項取丰元線RWLi( i= 1，…，j)。讀取字元 線RWLi係以Y方向運行。例如，一讀取字元線RWLi被配置 在一行。 被配置成一行之方塊BKik的TMR元件12直接連接至讀取 字元線RWLi(i=l，...，j)，而沒有介入任何讀取選擇開關（mqS 電晶體）^ 1買取字元線RWLi之一端透過例如由一 MOS電晶 體所形成的一行選擇開·關CSW連接至一接地點vss。 由於行選擇開關CSW被配置在記憶體細胞陣列u外 面’所以並播開關元件（MOS電晶體）被配置在記憶體細胞 陣列11中。 1買取方塊BKik之四TMR元件12各別的另一終端獨立連接 至一對應之讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4 (n-l) + 3 與 RBL4(n-l) + 4。亦即四讀取位元線 RBL4(n-l)+l、 RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4對應於一讀取方 塊BKik之四TMR元件12而配置。 讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4係以X方向運行。每一讀取位元線 + 1、RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4之一端透過 一對應之列選擇開關（MOS電晶體）SW1至SW8連接至一讀 取電路23。 在讀取作業中，列選擇開關SW1至SW8係依來自一讀取 •84-
579518 列解碼器22之輸出信號，亦即藉由將列位址信號解碼所取 得之信號CSL1至CSL8而控制。 因此，對應於以一列位址信號所選定之一讀取位元線 RBLi的一列選擇開關SWi被打開。選定讀取位元線RBLi之 一端連接至讀取電路23。 此外，對應於列位址信號未選定之讀取位元線RBLi的列 選擇開關SWi被關閉。因此，未選定讀取位元線RBLi並未 連接至讀取電路23。 如圖39所示，列選擇開關RSW2、SW1至SW8以及行選擇 開關CSW例如可利用MOS電晶體。 然而，列選擇開關RSW2、SW1至SW8以及行選擇開關CSW 不限於MOS電晶體。例如，可使用雙載子電晶體、MIS電 晶體、MES電晶體或者接面電晶體。 此例示中，一位元線偏壓電路24連接至讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-1) + 3 與 RBL4(n-1) + 4。 位元線偏壓電路24係由各具有連接至一對應之讀取位元 線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-1) + 3 與 RBL4(n-1) + 4 的一終端之偏壓開關BSW1至BSW8所建構。一鉗位電位（偏 壓電位）VC施於每一偏壓開關BSW1至BSW8之另一終端。 鉗位電位VC與輸入讀取電路23中一運算放大器0P1之正 輸入終端的鉗位電位VC相同。 各偏壓開關BSW1至BSW8例如由一 NMOS電晶體所形 成。偏壓開關BSW1至BSW8係藉由將來自讀取列解碼器22 之輸出信號RSL1至RSL8反轉而控制。 -85 - 579518
(81) 在讀取作業中，位元線偏壓電路24以偏壓電位施加至未 選定讀取位元線RBLi，以等化透過TMR元件MTJ連接至選 定讀取字元線RSWi之所有讀取位元線RBL4(n-l)+l、 RBL4(n-l) + 2、RBL4(n-1) + 3與 RBL4(n-1) + 4之電位 〇 例如，假設一列選擇線信號RSL3變成’’Η”，而且剩餘之 列選擇線信號RSL1、RSL2，以及RSL4至RSL8變成ffL·’。一 讀取位元線RBL3透過一列選擇開關S W3電子連接至讀取 電路23。此外，偏壓開關BSW1、BSW2，以及BSW4至BSW8 被打開。鉗位電位（偏壓電位）VC施於讀取位元線RBL1、 RBL2，以及 RBL4至 RBL80 如以上所述，根據本發明之磁性隨機存取記憶體，選定 讀取字元線RWLi設定為一預定電位（此例示為接地電 位），使讀取電流流動。未選定讀取字元線設定為浮動狀 態。 透過TMR元件連接至選定讀取字元線RWLi之所有讀取 位元線 RBL4(n-l)+l 、 RBL4(n-l) + 2 、 RBL4(n-l) + 3 與 RBL4(n_ 1) + 4設定為一預定偏壓電位（例如一正電位” 在讀取作業中，根據本發明之磁性隨機存取記憶體之細 胞陣列結構的一等效電路僅將選定TMR元件連接於選定 讀取字元線與選定讀取位元線之間。因此，選定TMR元件 之讀取信號量並未減少。 讀取電路（感測放大器&位元線偏壓電路）23並非使用圖 39所示之電路，而是使用圖8至11所示之電路。 (5 ) 應用例示4 -86 - 579518
(82) 圖40出示根據本發明之應用例示4之一磁性隨機存取記 憶體的電路結構。 圖40所示之電路結構係應用例示3之一應用例示。 此電路結構詳細出示用以產生應用例示3之電路結構中 一參考電位VREF的一參考電位產生電路。 應用例示4提出使用儲存資料”0”之TMR元件以及儲存資 料”1”之TMR元件產生參考電位VREF的一電路。 參考電位VREF係由一參考電位產生電路19所產生。參考 電位產生電路19具有儲存資料”0”之TMR元件（參考細 胞），以及以Y方向運行之位元線rBLn0n與rBL" 1”。 連接於此等讀取字元線RWL1至RWLj與位元線rBLn0’•間 之TMR元件MTJ被配置在讀取字元線RWL1至RWLj與位元 線rBLn0n間之交點上。被配置在讀取字元線RWL1至RWLj 與位元線rBL’’0”間交點上之所有TMR元件MTJ儲存資料 ，，〇，，〇 連接於此等讀取字元線RWL1至RWLj與位元線rBLn 1π間 之TMR元件MTJ被配置在讀取字元線RWL1至RWLj與位元 線rBLn 1”間之交點上。被配置在讀取字元線RWL1至RWLj 與位元線rBLn Γ間交點上之所有TMR元件MTJ儲存資料 ，，1 ·， 〇 根據此配置，在讀取作業中，資料”0”被讀至位元線 rBLn0n，而且資料π 1Π被讀至位元線rBLn 1”，其永遠與選定 之讀取字元線RWL1至RWLj無關。 在讀取作業中，當一讀取信號READ變成nH’’（bREAD變成 -87 - 579518
(83) ’’L”）時，位元線rBLffOn與rBLnln彼此短路連接。 位元線rBL’’Off與rBLn Γ·亦連接至具有與運算放大器0P1 相同之電路的運算放大器0P2之負輸入終端。如圖39所示 之讀取電路23的一運算放大器0P1，一鉗位電位VC輸入運 算放大器0P2之正輸入終端。替代上，一電阻元件Rc連接 於輸出終端與負輸入終端之間。 結果，參考電位VREF係從運算放大器0P2之輸出終端輸 出。 根據此例示之磁性隨機存取記憶體，在讀取作業中，僅 選定TMR元件MTJ連接於選定讀取字元線RWLi與選定讀取 位元線RBLi之間。因此，選定TMR元件MTJ的讀取信號量 並未減少。 再者，在讀取作業中，參考電位VREF係使用儲存資料 之TMR元件與儲存資料”1”之TMR元件所產生。因此， 參考電位VREF具有讀取資料”0”時在感測放大器S/A之正 輸入終端出現之電位與讀取資料” 1 ”時在感測放大器S/A 之正輸入終端出現之電位間的一中間值。 因此，可改良讀取作業中讀取資料之臨界。 (6) 應用例示5 ①電路結構 圖41出示根據本發明之應用例示5之一磁性隨機存取記 憶體的電路結構。 一記憶體細胞陣列11具有以X與Y方向配置成一陣列之 複數個TMR元件12。例如，丄個TMR元件12係以X方向配置， -88- 579518
(84) 而且4X η個TMR元件12係以Y方向配置。 以配置Υ方向之四TMR元件12形成一讀取方塊 BKik(i=l，".，j k=l，···，!!）。以X方向配置之i個讀取方塊BKik形 成一列。記憶體細胞陣列11具有列。此外，以Y方向配置 之個讀取方塊BKik形成一行。記憶體細胞陣列11具有i行。 方塊BKik之四TMR元件12各別的一終端例如透過例如由 一 MOS電晶體所形成的一讀取選擇開關RSW1共同連接至 一源極線SLi(i=l，...，j)。源極線SLi係以Y方向運行。例如， 一源極線SLi被配置在一行。 源極線SLi透過例如由一 MOS電晶體所形成之一行選擇 開關CSW連接至一接地點VSS。 在讀取作業中，於一選定列中，讀取方塊BKik之讀取選 擇開關RSW1被打開。在一選定行中，由於行選擇開關csw 被打開，所以源極線SLi之電位變成接地電位VSS。亦即， 一項取電流僅流至位於選定列與選定行間交點上之讀取 方塊BKik的TMR元件12。 在讀取模式中，由於一未選定列之讀取選擇開關RSW1 被關閉，所以未選定列之讀取方塊BKik之每一 TMR元件12 的另一終端短路。 此情形下’當未選定列之讀取位元線RBL4(n-1)+ ；l、RBL4 (n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4具有不同電位時，將 負面影響碩取作業。為了予以防止，未選定行中之讀取位 元線 RBL4(n-1) + 1、RBL4(n-1) + 2、RBL4(n-1) + 3與 RBL4(n-1) + 4 設定為一等位位準（例如：接地電位）。 •89- 579518
(85) 在讀取作業中，由於一未選定行之行選擇開關csw被關 閉，所以未選定行之讀取方塊BKik之每一 TMR元件12的另 一終端亦短路。 讀取方塊BKik之四TMR元件12各別的另一終端獨立連接 至一對應之運行位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4 (11-1) + 3與1^1^4(11-1) + 4。亦即，四讀取位元線1^1^4(11-1)+1、 RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4對應於一讀取方 塊BKik中之四TMR元件12而配置。 讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-1) + 4係以X方向運行。各讀取位元線RBL4(n-1) + 1、 RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4之一端透過一列 選擇開關（MOS電晶體）RSW2連接至一共同資料線30。共同 資料線30連接至一讀取電路（例如包括一感測放大器、選 擇器與輸出緩衝器）29B。 一列選擇線信號RLi(i=l，...，n)輸入列選擇開關RSW2。列 解碼器25-1、…、25-η輸出列選擇線信號RU。 在讀取作業中，讀取電路29Β以一偏壓電位供應予以列 選擇線信號RLi所選定之一列的讀取位元線RBL4(n-l)+l、 RBL4(n-l) + 2、RBL4(n-l) + 3與 RBL4(n-l) + 4 〇 當希望從一記憶體晶片（或區塊）輸出1位元資料時，讀 取電路29B可利用圖5 1所示之一電路。當希望同時間從一 記憶體（或區塊）輸出複數個資料位元時，可利用圖52所示 之一電路。 讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-l) + 3 與 -90- 579518 (86) RBL4(n-1) + 4係以X方向（歹ij方向）運行，亦當作寫入字元線 WWL4(n-l)+l、WWL4(n-l) + 2、WWL4(n-l) + 3與 WWL4(n-l) + 4。 各寫入字元線 WWL4(n-l)+卜 WWL4(n-l) + 2、WWL4(n-l) + 3 與WWL4(n-l) + 4之一端透過列選擇開關RSW2與共同資料 線30連接至一寫入字元線驅動器23A。另一端連接至一對 應之寫入字元線鑽孔器24-1、...、24-n。
由四TMR元件所共享且以Y方向運行之一寫入位元線 WBLi(i=l，...，j)被配置接近讀取方塊BKik之四TMR元件12。 一寫入位元線WBLi被配置在一行。 寫入位元線WBLi之一端連接至包括行解碼器&寫入位 元線驅動器/鑽孔器之一電路方塊29A。另一端連接至包括 行解碼器&寫入位元線驅動器/鑽孔器之一電路方塊3 1。 在寫入作業中，電路方塊29A與31設定為一操作狀態。 根據寫入資料，一寫入電路以朝電路方塊29A或31之方向 流至寫入位元線WBLi。
讀取選擇開關（MOS電晶體）RSW1之閘極連接至一讀取 RWLn(n=l，2，··.）。一讀取字元線RWLn被配置在一列，而且 由以X方向配置之複數個方塊BKjk所共享。 例如，當一行係由四方塊所形成時，讀取字元線RWLn 數為四。各讀取字元線RWLn之一端連接至包括一列解碼 器與讀取字元線驅動器之一電路方塊23B-η。 在寫入作業中，列解碼器25-η以一列位址信號為基礎選 擇複數個列中的一列。寫入列驅動器23Α以一 BKjk電流供 應予選定列之寫入字元線WWL4(n-l)+l、WWL4(n-l) + 2、 -91 - 579518
(87) WWLMn-DH與WWL4(n-1) + 4。寫入電流係由寫入字元線鑽 孔器24-η所吸收。 在讀取作業中，列解碼器25·η以一列位址信號為基礎選 擇複數個列中的一列^包括一列解碼器與讀取字元線驅動 器之電路方塊23Β-η以一讀取電壓卜”Η”）供應予選定列之 讀取字元線RWLn。 在讀取作業中，一行解碼32以行位址信號cSLi、…、csq 為基礎選擇複數個行中的一行，而且打開被配置在選定行 之行選擇開關CSW。 在此例示之磁性隨機存取記憶體中，一讀取方塊之複數 個TMR元件各別之一終端係共同連接。每一 TMR元件之另 一終端連接至一對應之不同讀取位元線工、 RBL4(n-l) + 2、RBL4(n-l) + 3與 RBL4(n-l) + 4。 此情形下，在讀取作業中，讀取電路MB以一偏壓電位 供應予以列選擇線信號RU所選定之列的所有讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-l) + 3與 RBL4(n-l) + 4。 因此，在讀取作業中，可穩定化讀取電流（讀取信號量）。 ②裝置結構 [1 ]剖面結構 圖42出示本發明之應用例示5之磁性隨機存取記憶體的 一方塊之裝置結構。 圖42中與圖41相同之參考號碼表示相同元件，以出示元 件間之對應。 讀取選擇開關（MOS電晶體）RSW1被配置在一半導體基 •92- 579518 (88) 板41之表面區域。讀取選擇開關RSW1之源極透過一接觸 插頭46連接至一源極線SL1。源極線SL1例如以Y方向（行方 向）直線運行，而且透過在記憶體細胞陣列區域周邊部分 之一行選擇開關連接至VSS。 讀取選擇開關（MOS電晶體）RSW1之閘極當作讀取字元 線RWL1。讀取字元線RWL1係以X方向運行。以Y方向排成 陣列之四TMR元件（MTJ(磁性隧道接面）元件）MTJ1、MTJ2、 MTJ3與MTJ4被配置在讀取選擇開關RSW1。 各TMR元件MTJ1、MTJ2、MTJ3與MTJ4之一終端（此例示 之上端）係共同連接至一上電極45。接觸插頭42與44以及中 間層43電子連接讀取選擇開關RSW1之上電極45與汲極。 各TMR元件MTJ1、MTJ2、乂173與MTJ4之另一終端（此例 示之下端）電子連接至一對應之讀取位元線RBL1、RBL2、 RBL3與 RBL4(寫入字元線 WWL1、WWL2、WWL3與 WWL4” 讀取位元線RBL1、RBL2、RBL3與RBL4係以X方向（列方向） 運行。 TMR元件MTJ1、MTJ2、1^173與MTJ4分別獨立連接至讀取 位元線RBL1、RBL2、RBL3與RBL4。亦即，四讀取位元線 RBU、RBL2、RBL3 與 RBL4對應於四 TMR 元件 MTn、MTJ2、 “173與MTJ4而配置。 一寫入位元線WBL1被配置在TMR元件ΜΤΠ、MTJ2、MTJ3 與MTJ4上方且接近之。寫入位元線WBL1係以Υ方向（行方 向）運行。 此例示中，一寫入位元線WBL1係對應於一讀取方塊之 -93- 579518
(89) 四TMR元件MTJ1、MTJ2、MTJ3與MTJ4而配置。取而代之， 例如，將四TMR元件MTJ1、MTJ2、MTJ3與MTJ4堆疊，而且 四寫入位元線對應於四TMR元件MTJ1、MTJ2、MTJ3與MTJ4 而配置。 此例示中，以Y方向運行之一寫入位元線BL1被配置在 TMR元件MTJ1、MTJ2、MTJ3與MTJ4上方。以X方向運行之 讀取位元線RBL1、RBL2、RBL3與RBL4被配置在TMR元件 MTJ1、MTJ2、MTJ3 與 MTJ4下方。 然而，寫入位元線BL1與相關於TMR元件MTJ1、MTJ2、 MTJ3與MTJ4之讀取位元、線RBL1、RBL2、RBL3與RBL4間的 位置關係不以此為限。 例如，以Y方向運行之寫入位元線WBL1被配置在TMR元 件MTJ1、MTJ2、MTJ3與MTJ4下方，而且以X方向運行之讀 取位元線RBL1 、 RBL2 、 RBL3與RBL4被配置在TMR元件 MTJ1、MTJ2、MTJ3 與 MTJ4上方。 [2]平面結構 圖43出示圖42所示裝置結構中之TMR元件、寫入字元線 與讀取位元線間的位置關係。 TMR元件MTJ1、MTJ2、MTJ3與MTJ4之上電極45例如具有 一矩形型樣。部分之上電極45形成一接觸插頭的一接觸區 域〇 TMR元件MTJ1、MTJ2、MTJ3與MTJ4係以Y方向配置。易 於磁化軸被導引至X方向。亦即，各TMR元件MTJ1、MTJ2、 MTJ3與 MTJ4係長邊在X方向之一矩形。 -94-
579518 TMR元件ΜΤΠ、MTJ2、MTJ3與MTJ4被配置在寫入位元線 WBL1與讀取位元線RBL1、RBL2、RBL3與RBL4(寫入字元線 WWL1、WWL2、WWL3與 WWL4)間之交點上。 (7 ) 應用例示6 ①電路結構 圖44出示根據本發明之應用例示6之一磁性隨機存取記 憶體之電路結構。 一記憶體細胞陣列11具有以X與Y方向配置成一陣列之 複數個TMR元件112。例如，TMR元件12係以X方向配 置，而且4X η個TMR元件12係以Y方向配置。 以Υ方向配置之四TMR元件12形成一讀取方塊BKik (i=l，...，j，k=l，...，n)。以X方向配置之上個讀取方塊BKik形成一 列。記憶體細胞陣列11具有ϋ列。此外，以Y方向配置之H 個讀取方塊BKik形成一行。記憶體細胞陣列11具有i行。 方塊BKik之四TMR元件12各別的一終端係共同連接。該 連接點例如連接至一讀取字元線RBLi(i=l，...，j)。讀取字元 線RWLi係以Y方向運行。例如，一讀取字元線RWLi被配置 在一行。 被配置成一行之方塊BKik的TMR元件12直接連接至讀取 字元線RWLi(i=l，...，j)，而沒有介入任何本發明選擇開關 (MOS電晶體）。讀取字元線RWLi之一端透過例如由一 MOS 電晶體所形成的一行選擇開關CSW連接至一接地點VSS。 由於行選擇開關CSW被配置在記憶體細胞陣列11外 面，所以並無開關元件（MOS電晶體）被配置在記憶體細胞 -95- 579518 (91) 陣列11中。 讀取方塊BKik之四TMR元件12各別的另一終端獨立連接 至一對應之讀取位元線RBL4(n-l)+l、RBL4(n-l) + 2、 RBL4(n-l) + 3 與 RBL4(n-l) + 4。亦即，四讀取位元線 RBL4 (n-l)+l、RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4對應於 一讀取方塊BKik中之四TMR元件12而配置。 讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n]) + 3 與 1^1^4(11-1) + 4係以又方向運行。每一讀取位元線灿1^4(11-1) + 1、RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-l) + 4之一端透過 一列選擇開關（MOS電晶體）RSW2連接至一共同資料線 30。共同資料線30連接至一讀取電路（例如包括一感測放 大器、選擇開關與輸出緩衝器）29B。 一列選擇線信號RLi(i=：1，…，…輸入列選擇開關RSW2。列 解碼器25-1、…、25-n輸出列選擇線信號RLi。 在讀取作業中，讀取電路29B以一偏壓電位供應予以列 選擇線信號RLi所選定之一列的讀取位元線RBL4(n_1)+1、 RBL4(n-l) + 2、RBL4(n-1) + 3與 RBL4(n-1) + 4。 當希望從一記憶體晶片（或方塊）輸出1位元資料時，讀 取電路29B可利用圖5 1所示之一電路。當希望同時間從一 記憶體晶片（或方塊）輸出複數個資料位元時，可利用圖52 所示之一電路。 讀取位元線 RBL4(n-l)+l、RBL4(n-l) + 2、RBL4(n-l) + 3 與 RBL4(n-1) + 4係以X方向（列方向）運行，而且亦當作寫入字 元線 WWL4(n-l)+l、WWL4(n-l) + 2、WWL4(n-l) + 3 與 WWL4 •96- 579518
(92) (η-1) + 4 〇 各寫入字元線 WWL4(n-l)+卜 wWL4(n-l) + 2、WWL4(n-l) + 3 與WWL4(n-l) + 4之一端透過列選擇開關RSW2與共同資料 線30連接至一寫入字元線驅動器23A。另一端連接至一對 應之寫入字元線鑽孔器24_丨、...、24-n。 由四TMR元件所共享且以γ方向運行之一寫入位元線 WBLl(1=1，...，j)被配置接近讀取方塊BKik之四TMR元件12。 一寫入位元線WBLi被配置在一行。 寫入位元線WBLi之一端連接至包括行解碼器&寫入位 兀線驅動器/鑽孔器之一電路方塊29A。另一端連接至包括 行解碼器&寫入位元線驅動器/鑽孔器之一電路方塊3 i。 在窝入作業中，電路方塊29八與3丨設定為一操作狀態。 根據寫入資料，一寫入電流以朝電路方塊29A或31之方向 流至寫入位元線WBLi。 在寫入作業中，列解碼器25·η以一列位址信號為基礎選 擇複數個列之一。寫入字元線驅動器23Α以一寫入電流供 應予選定列之寫入字元線WWL4(n-l)+l、WWL4(n-l) + 2、 WWL4(n-i) + 3與WWL4(n-l) + 4。寫入電流係由寫入字元線鑽 孔器24-η所吸收。 在讀取作業中，列解碼器25·η以一列位址信號為基礎選 擇複數個列之一。在讀取作業中，一行解碼器32以行位址 仏號CSL1、···、cSLj為基礎選擇複數個行之一，而且打開 被配置在選定行之行選擇開關csw。 在此例示之磁性隨機存取記憶體中，一讀取方塊之複數 -97· 579518 (93) 辦* 考，ι* >«trtK*' 個丁MR元件各別之一終端係共同連接。各TMR元件之另一 終端連接至一對應之不同的讀取位元線RBL4(n-l)+l、 RBL4(n-l) + 2、RBL4(n-1) + 3與 RBL4(n-1) + 4。 此情形下，在讀取作業中，讀取電路29B以一偏壓電位 供應予以列選擇線信號RLi所選定之列的所有讀取位元線 RBL4(n-l)+l、RBL4(n]) + 2、RBL4(n-1) + 3與 RBL4(n-1) + 4。 因此，在讀取作業中，可穩定化讀取電流（讀取信號量）。 ②裝置結構 [1 ]剖面結構 圖45出示如本發明之應用例示6之磁性隨機存取記憶體 的一方塊之裝置結構。 圖45中與圖44相同之參考號碼表示相同元件，以出示元 件間之對應。 以Y方向運行之一讀取字元線RWL1被配置在一半導體 基板41上。並無開關元件被配置在讀取字元線RWL1下 方。以Y方向排成陣列之四TMR元件（MTJ(磁性隧道接面） 元件）ΜΤΠ、MTJ2、MTJ3與MTJ4被配置在讀取字元線RWL卜 每一 TMR元件MTJ1、MTJ2、MTJ3與MTJ4之一終端（此例 示之上端）共同連接至一上電極44。一接觸插頭42電子連 接上電極44與讀取字元線RWL1。 各丁 MR元件ΜΤΠ、MTJ2、MTJ3與MTJ4之另一終端（此例 示之下端）電子連接至一對應之讀取位元線RBL1、RBL2、 RBL3與 RBL4(寫入字元線 WWL1、WWL2、WWL3與 WWL4) 〇 讀取位元線RBL1、RBL2、RBL3與RBL4以X方向（列方向）運 -98- 579518
(94) 行。 TMR元件MTJ1、MTJ2、MTJ3與MTJ4分別獨立連接至讀取 位元線RBL1、RBL2、RBL3與RBL4。亦即，四讀取位元線 RBL卜 RBL2、RBL3與 RBL4係對應於四 TMR元件 MTn、MTJ2、 MTJ3與MTJ4而配置。
一寫入位元線WBL1被配置在TMR元件ΜΤΠ、MTJ2、MTJ3 與MTJ4上方且接近之。寫入位元線WBL1係以Υ方向（行方 向）運行。 此例示中，一寫入位元線WBL1對應於一讀取方塊之四 TMR元件MTJ1、MTJ2、MTJ3與MTJ4而配置。取而代之，例 如，四TMR元件MTJ1、MTJ2、1^173與MTJ4將被堆疊，而且 四寫入位元線係對應於四TMR元件MTJ1、MTJ2、MTJ3與 MTJ4而配置。
此例示中，以Υ方向運行之一寫入位元線BL1被配置在 TMR元件MTJ1、MTJ2、MTJ3與MTJ4上方。以X方向運行之 讀取位元線RBL1、RBL2、RBL3與RBL4被配置在丁MR元件 MTJ1、MTJ2、MTJ3與 MTJ4下方。 然而，寫入位元線BL1與相關於TMR元件MTJ1、MTJ2、 MTJ3與MTJ4之1賣取位元、線RBL1、RBL2、RBL3與RBL4間的 位置關係不以此為限。 例如，以Y方向運行之寫入位元線WBL1被配置在TMR元 件MTJ1、MTJ2、^4173與MTJ4下方，而且以X方向運行之讀 取位元線RBL1、RBL2、RBL3與RBL4被配置在TMR元件 MTJ1、MTJ2、MTJ3 與 MTJ4上方。 -99- 579518 (95) [2]平面結構 圖46出示圖45所示之裝置結構之TMR元件、讀取位元線 (寫入字元線）與寫入位元線間之位置關係。 TMR元件MTJ1、MTJ2、MTJ3與MTJ4之上電極44例如具有 一矩形型樣。部分上電極44形成一接觸插頭的一接觸區 域。
TMR元件MTJ1、MTJ2、MTJ3與MTJ4係以Y方向配置。易 於磁化軸（平行每一 TMR元件之長邊的一方向）被導引至X 方向。亦即，各TMR元件MTJ1、MTJ2、MTJ3與MTJ4係長邊 在X方向之一矩形。 TMR元件MTJ1、MTJ2、乂173與MTJ4被配置在寫入位元線 WBL1與讀取位元線RBL1、RBL2、RBL3與RBL4(寫入字元線 WWL1、WWL2、WWL3與WWL4)交叉之一區域中。 (8 ) 應用例示7 ①電路結構
圖47出示根據本發明之應用例示7之一磁性隨機存取記 憶體的電路結構。圖48出示圖47所示之一行選擇開關的一 例示。 一記憶體細胞陣列11具有以X-、Y-與Z-方向配置成一陣 列之複數個TMR元件12。Z方向表示垂直於繪圖紙表面， 垂直於X-與Y-方向之一方向。 此例示中，記憶體細胞陣列11具有由以X方向配置之丄 個TMR元件12、以Y方向配置之ϋ個TMR元件12以及以Z方向 堆疊之四TMR元件（ΜΤΠ、MTJ2、“173與MTJ4)12所形成之 -100- 579518 (96) 一細胞陣列結構。 此例示中，以Z方向堆疊之TMR元件12數為四。然而， 只要使用二或更多TMR元件，TMR元件數將不特別限制。 以Z方向堆疊之四TMR元件12形成一讀取方塊BKik(i==1， 2，."，j，k=l，2，···，η)。讀取方塊BKik之四TMR元件12實際上被 堆疊在垂直於输圖紙表面之另一方向（Z方向）。
此例示中，以X方向配置之i個讀取方塊BKik形成一列。 έ己憶體細胞陣列11具有江列。此外，以Y方向配置之η個讀 取方塊BKik形成一行。記憶體細胞陣列丨丨具有丄行。 方塊BKik之四TMR元件12各別的一終端例如透過由一 MOS電晶體所形成的一讀取選擇開關（方塊選擇開關或列 選擇開關）RSW共同連接至一源極線SLi(i=l，2，...，j)。源極線 SLi係以Y方向運行。例如，一源極線su被配置在一行。 源極線SLi透過例如由一 MOS電晶體所形成之一行選擇 開關29C連接至一接地點VSS。
在讀取作業中，於一選定列中，讀取方塊BKik之讀取選 擇開關RSW被打開。在一選定行中，由於行選擇開關29C 被打開，所以源極線SLi之電位變成接地電位VSS 亦即， 一讀取電流流至位於選定列與選定行間交點上一讀取方 塊BKik之TMR元件12。 在讀取模式中，由於一未選定行之行選擇開關29C被關 閉，所以未選定行之讀取方塊BKik之每一 TMR元件12的另 一終端短路。 此情形下，當未選定行之讀取位元線BL4(j-l)+l、BL4 -ιοί - 579518
(97) (j-l) + 2、BL4(j-l) + 3與BL4(j-l) + 4具有不同電位時，將負面 影響讀取作業。為了予以防止，未選定行之讀取位元線 BL4(j-l)+l、BL4(j-l) + 2、BL4(j-l) + 3 與 BL4(j-l) + 4設定為一 等位位準（例如：接地電位）。 在讀取作業中，由於一未選定列中之方塊選擇開關RSW 被關閉，所以未選定列之讀取方塊BKik之每一 TMR元件12 的另一終端亦短路。 讀取方塊BKik之四TMR元件12各別的另一終端獨立連接 至一對應之讀取位元線 BL4(j_l)+卜 BL4(j-l) + 2、BL4(j-l) + 3 與 BL4(j -1) + 4。亦即，四讀取位元線 BL4(j -1) + 卜 BL4(j -1) + 2、 BL4(j-l) + 3與BL4(j-l) + 4被配置在對應於一讀取位元線BKik 之四TMR元件12的一行。 讀取位元線 BL4(j-l)+l、BL4(j-l) + 2、BL4(j-l) + 3 與 BL4(j-l) + 4係以Y方向運行。各讀取位元線BL4(j-l)+l、 BL4(j-l) + 2、BL4(j-l) + 3與 BL4(j-l) + 4之一端透過一行選擇開 關（MOS電晶體）29C連接至一共同資料線30。共同資料線30 連接至一讀取電路（例如包括：一感測放大器、選擇器與 輸出緩衝器）29B。 一行選擇線信號CSLi(i=0, l，".，j)輸入行選擇開關29C。一 行解碼器32輸出行選擇線信號CSU。 在讀取作業中，讀取電路29B以一偏壓電位供應予以行 選擇線信號CSLi所選定之一行的讀取位元線BL4(j -1) + 1、 BL4(j-l) + 2、BL4(j-l) + 3與 BL4(j-l) + 4。 當希望從一記憶體晶片（或方塊）輸出1位元資料時，讀 579518
(98) 取電路29B可利用圖51所示之一電路。當希望同時間從一 記憶體晶片（或方塊）輸出複數個資料位元時’可利用圖52 所示之一電路。 此例示中，運行位元線BL4^1)—1、^4^1^2、^4^·1”3 與BL4(j-l) + 4亦當作寫入位元線。 亦即，各讀取/寫入位元線BL4(j-1)+1、BL4(j-1) + 2、BL4 (j-1) +3與BL4(j-1) +4之一端連接至包括行解碼器&寫入位 元線驅動器/鑽孔器之一電路方塊29A。另一端連接至包括 行解碼器&寫入位元線驅動器/鑽孔器之一電路方塊3 1。 在寫入作業中，電路方塊29A與3 1設定為一操作狀態。 根據寫入資料，一寫入電路以朝電路方塊29A或31之方向 流至讀取 / 寫入位元線 BL4(j-l)+l、BL4(j_l) + 2、BL4(j-l) + 3 與 BL4(j- 1) + 4 〇 以Z方向堆疊之複數個（此例示為四）寫入字元線WWL4 (n-l)+l、wWL4(n-l) + 2、WWL4(n-l) + 3 與 WWL4(n-l) + 4 被配 置接近讀取方塊BKik之四TMR元件12。此情形下，a為列 數，而且n=l，2,…。 此例示中，對於以X方向運行之一寫入字元線，一寫入 孚元線在一級被配置成一列。亦即，一寫入字元線對應於 選足喂取方塊BKik的一 TMR元件。此情形下，以X方向 運行I 一列的寫入字元線數等於Tmr元件12之級數。 對於寫入字元線，考慮平面化緊接TMR元件12下方之絕 緣薄膜以及減少製造成本，一寫入字元線係由複數個tmr 元件（上與下TMR元件）所共享。 -103 - 579518
(99) 在裝置結構之段落中將詳細說明一方塊中接近TMR元 件之TMR元件的一詳細結構。 各寫入字元線 WWL4(n-l)+卜 WWL4(n-l) + 2、WWL4(n-l) + 3 與WWL4(n-1) + 4之一端連接至一寫入字元線驅動器 23Α-Π。另一端連接至寫入字元線鑽孔器24-n。 讀取選擇開關（MOS電晶體）RSW之閘極連接至一讀取字 元線RWLn(n=l，2，···）。一讀取字元線RWLn被配置在一列， 而且由以X方向配置之複數個方塊BKik所共享。 例如，當一行係由四方塊所形成時，讀取字元線RWLn 數為四。頃取字元線RWLn係以X方向運行。各讀取字元線 RWLn之一端連接至一讀取字元線驅動器23B_n。 在寫入作業中’列解碼器25-η以一列位址信號為基礎選 擇複數個列之一。寫入字元線驅動器23Α·η以一寫入電流 供應予選定列之寫入字元線WWL4(n-1) + 1、WWL4(n-1) + 2、 WWL4(n-1) + 3與WWL4(n-1) + 4。寫入電流係由寫入字元線鑽 孔器24-η所吸收。 在讀取作業中，列解碼器25-η以一列位址信號為基礎選 擇複數個列之一。謂取字元線驅動器23Β-η以一讀取電壓 ( = ’’ΗΠ)供應予選定列之讀取字元線RWLn。 在此例示之磁性隨機存取記憶體中，一讀取方塊之複數 個TMR元件各別之一終端係共同連接。各tMR元件之另一 終场連接至一對應之不同的讀取/寫入位元線 BL4(j-l)+l、BL4(j-l) + 2、BL4(j-i) + 3與 BL4(j]) + 4。 此情形下，在讀取作業中，讀取電路29B以偏壓電位供 -104- 579518 (100) 應予以行選擇線信號CSLi所選定之行的所有讀取/寫入位 元線 BL4(j-l)+l、BL4(j-l) + 2、BL4(j-l) + 3與 BL4(j-l) + 4。 因此，在讀取作業中，可穩定化讀取電流（讀取信號量）。 ②裝置結構 圖49與50出示如本發明之應用例示7之磁性隨機存取記 憶體的一方塊之裝置結構。
圖49出示磁性隨機存取記憶體之一方塊的一 Y方向剖 面。圖50出示磁性隨機存取記憶體之一方塊的一 X方向剖 面。圖49及50中與圖47及48相同之參考號碼表示相同元 件，以出示元件間之對應。 讀取選擇開關（MOS電晶體）RSW被配置在一半導體基板 41之表面區域。讀取選擇開關RSW之源極透過一接觸插頭 42F連接至一源極線SLi。源極線SLi例如以Y方向（行方向） 直線運行，而且透過在記憶體細胞陣列區域周邊部分之一 行選擇開關連接至接地點。
讀取選擇開關（MOS電晶體）RSW之閘極當作讀取字元線 RWLn。讀取字元線RWLn係以X方向運行。四TMR元件 (MTJ(磁性隧道接面）元件）MTJ1、MTJ2、MTJ3與MTJ4被堆 疊在讀取選擇開關RSW之複數個級。 各TMR元件ΜΤΠ、MTJ2、MTJ3與MTJ4之一終端（此例示 為下端）連接至一對應之下電極44A、44B、44C與44D。接 觸插頭42A、42B、42C、42D與42E以及中間層43電子連接下 電極44A、44B、44C與44D，而且亦電子連接下電極44A、 44B、44C與44D以及讀取選擇開關RSW之汲極。 -105- 579518
(101) 各TMR元件ΜΤΠ、MTJ2、MTJ3與MTJ4之另一終端（此例 示為上端）電子連接至一對應之讀取/寫入位元線BL1、 BL2、BL3與BL4。讀取/寫入位元線BL1、BL2、BL3與BL4 係以Υ方向（行方向）運行。
TMR元件MTJ1、MTJ2、？4173與MTJ4分別獨立連接至讀取 /寫入位元線BL1、BL2、BL3與BL4。亦即，四讀取/寫入位 元線BL1、BL2、BL3與BL4對應於四TMR元件MTJ1、MTJ2、 MTJ3與MTJ4而配置。 寫入字元線WWL1、WWL2、WWL3與WWL4被配置在緊接 TMR元件MTJ1、MTJ2、14173與MTJ4下方且接近之。寫入字 元線WWL1、WWL2、WWL3與WWL4係以X方向（列方向）運 行。 此例示中，四寫入字元線WWL1、WWL2、WWL3與WWL4 對應於四TMR元件MTJ1、MTJ2、MTJ3與MTJ4而配置。
此例示中，以Υ方向運行之讀取/寫入位元線BL1、BL2、 BL3與BL4分別被配置在TMR元件MTJ1、MTJ2、1^173與MTJ4 上方。以X方向運行之寫入字元線WWL1、WWL2、WWL3 與WWL4分別被配置在TMR元件ΜΤΠ、MTJ2、MTJ3與MTJ4 下方。 然而，讀取/寫入位元線BL1、BL2、BL3與BL4以及相關 於TMR元件之寫入字元線WWL1、WWL2、WWL3與WWL4間 的位置關係不以此為限。 例如，以Υ方向運行之讀取/寫入位元線BL1、BL2、BL3 與BL4分別被配置在TMR元件MTJ1、MTJ2、MTJ3與MTJ4之 -106- 579518 (102) 下。以X方向運行之寫入字元線WWLl、WWL2、WWL3與 WWL4分別被配置在TMR元件MTJ1、MTJ2、14173與MTJ4上 方。 對於寫入字元線，考慮平面化緊接TMR元件12下方之絕 緣薄膜以及減少製造成本，一寫入字元線係由複數個TMR 元件（上與下TMR元件）所共享。 5. 其他
以上說明中，一 TMR元件用以當作磁性隨機存取記憶體 之一記憶體細胞。然而，即使當記憶體細胞係由一 GMR(特 大磁阻）元件所形成時，亦可應用本發明。 在應用本發明時，並未特別限制一 TMR元件或GMR元件 之結構以及其材料。
用於本發明之磁性隨機存取記憶體的一開關不僅可使 用一 MOS電晶體，亦可使用一雙載子電晶體、MIS(金屬絕 緣體半導體）電晶體（包括一金氧半場效電晶體 (MOSFET))、MES(金屬半導體）電晶體或者接面電晶體。 如以上所說明，根據本發明，即使在一交叉點細胞陣列 結構中，亦可抑制讀取信號量之任何減少。 熟習此項技藝者可立即想出額外優勢與修正。因此，本 發明其廣泛之各方面不限於此處所述以及所示之特定詳 細與代表具體實施例。因此，於沒有脫離附加之申請專利 範圍所定義之一般發明觀念的範圍或精神及其等效條件 下，可進行各種修正。 圖式簡單說明 -107- 579518 (103)
I 圖1係出示本發明一磁性隨機存取記憶體之電路結構1 之一圖式； 圖2係出示電路結構1之詳細例示1之一圖式； 圖3係出示電路結構1之詳細例示2之一圖式； 圖4係出示電路結構1之詳細例示3之一圖式； 圖5係出示電路結構1之詳細例示4之一圖式； 圖6係出示一讀取電路之一例示之一圖式；
圖7係出示讀取電路之另一例示之一圖式； 圖8係出示一感測放大器&位元線偏壓電路之一例示之 一圖式； 圖9係出示一感測放大器之一例示之一圖式； 圖10係出示一參考電位產生電路之一例示之一圖式； 圖11係出示一運算放大器之一例示之一圖式； 圖12係出示本發明之磁性隨機存取記憶體之電路結構2 之一圖式；
圖1 3係出示本發明之磁性隨機存取記憶體之電路結構3 之一圖式； 圖14係出示本發明之磁性隨機存取記憶體之電路結構4 之一圖式； 圖15係出示一寫入電路之一例示之一圖式； 圖16係出示一列解碼器以及寫入字元線驅動器/鑽孔器 之一圖式； 圖17係出示一行解碼器以及寫入位元線驅動器/鑽孔器 之一圖式； -108- 579518 (104) 圖18係出示一列解碼器以及寫入字元線驅動器/鑽孔器 之一圖式； 圖19係出示一行解碼器以及寫入位元線驅動器/鑽孔器 之一圖式； 圖20係出示一行解碼器以及寫入位元線驅動器/鑽孔器 之一圖式；
圖21係根據本發明之一細胞陣列結構之一例示之一規 劃圖； 圖22係沿著圖21中一線XXII - XXII所取得之一剖面圖； 圖23係出示一 TMR元件之一結構例示之一圖式； 圖24係出示TMR元件之另一結構例示之一圖式； 圖25係出示TMR元件之又另一結構例示之一圖式； 圖26係出示根據本發明之細胞陣列結構之一例示之一 圖式；
圖27係出示根據本發明之細胞陣列結構之另一例示之 一圖式； 圖28係出示根據本發明之細胞陣列結構之又另一例示 之一圖式； 圖29係出示根據本發明之細胞陣列結構之又另一例示 之一圖式； 圖30係出示根據本發明之細胞陣列結構之又另一例示 之一圖式； 圖3 1係出示本發明一磁性隨機存取記憶體之一應用例 示1之一圖式； -109- 579518
(105) 圖32係出示圖31中一記憶體之一結構之一例示之一剖 面圖 ； 圖33係出示圖3 1中一記憶體之一結構之一例示之一平 面圖； 圖34係出示一應用例示1之一詳細例示1之一圖式； - 圖35係出示一應用例示1之一詳細例示2之一圖式； ί 圖36係出示一應用例示1之一詳細例示3之一圖式； · 圖37係出示一應用例示1之一詳細例示4之一圖式； · 圖38係出示本發明一磁性隨機存取記憶體之一應用例 示2之一圖式； 圖39係出示本發明一磁性隨機存取記憶體之一應用例 示3之一圖式； 圖40係出示本發明一磁性隨機存取記憶體之一應用例 示4之一圖式； 圖41係出示本發明一磁性隨機存取記憶體之一應用例 示5之一圖式； · 圖42係出示圖41中一記憶體之一結構之一例示之一剖 面圖 ； 圖43係出示圖41中一記憶體之一結構之一例示之一平 · • τ 面圖 ； 圖44係出示本發明一磁性隨機存取記憶體之一應用例 示6之一圖式； 圖45係出示圖44中一記憶體之一結構之一例示之一剖 面圖 ； -110- 579518
(106) 圖46係出示圖44中一記憶體之一結構之一例示之一平 面圖； 圖47係出示本發明一磁性隨機存取記憶體之一應用例 示7之一圖式； 圖48係出示圖47中一記憶體之一行選擇開關之一圖式； 圖49係出示圖47中一記憶體之一結構之一例示之一剖 面圖 ；
圖50係出示圖47中一記憶體之一結構之一例示之一平 面圖 ； 圖5 1係出示一讀取電路之一例示之一圖式； 圖52係出示一讀取電路之一例示之一圖式； 圖53係出示一傳統磁性隨機存取記憶體之電路結構之 一圖式；以及 圖54係出示另一傳統磁性隨機存取記憶體之電路結構 之一圖式。
圖式代表符號說明 VC 鉗位電位
Rc，Rr VDD AD1，AD2, AD3, AD4 bDATA 電阻元件 電源供應終端 及閘極電路 資料信號之反轉信號 bCSLl，bCSL2, bCSL3, bCSL4， bCSL5, bCSLi 偏壓 BSW1，BSW2, BSW3, BSW4， -Ill . 579518
(107) BSW5, BSW6, BSW7, BSW8， BSW9, BSW10, BSWi 偏壓開關 bRSLl，bRSL2, bRSL3, bRSL4， bRSL5, bRSL6, bRSL7, bRSL8 列選擇線信號之反轉信號 b WRITE 寫入信號之反轉信號 行位址信號 行解碼器 恆定電流源 資料 致能信號 等化開關 接地點 磁性隧道接面 非及閘極電路 N型金氧半電晶體 節點 運算放大器 P型金氧半電晶體 電位 預充電線 預充電信號
CSL，CSL1，CSL2, CSL3, CSL4， CSL5, CSLj CD1，CD2, CD3, CD4, CD5, CDi
Isl， Is2
DATA
Enable
ESW
VSS MTJ，MTJ1，MTJ2, MTJ3, MTJ4 ND1，ND2, ND3, ND4, ND5, ND6 QN1，QN2, QN3, QN4, QN5, QN6, QN7, QN8, QN9, QN10 nl，n2，n3，n4 OP1，〇P2 QP1，QP2, QP3, QP4, QP5, QP6， QP7, QP8, QP9, QP10
Vnl
PL
PRE -112- 579518 (108)
PSW BKll，BKln，BKjl，BKjn Iread Dl，D2, D3, D4, D5, Di READ，Bread RWL1，RWLj，RWLn， VREF ROW ADDRESS SIGNAL 預充電開關 讀取方塊 讀取電流 讀取資料 讀取信號 讀取字元線 參考電位 列位址信號
12, 25-1，25-n，RD1，RD2, RD3， RD4, RD5 列解碼器 RL1，RLn，RSL1，RSL2, RSL3， RSL4, RSL5, RSL6, RSL7, RSL8 歹丨J 選擇線信號 RSW1，RSW2, RSW3, RSW4， RSW5, SW1，SW2, SW3, SW4， SW5, SW6, SW7, SW8 S/A 列選擇開關 感測放大器 發継麟fl
SL1，SLj，SLi WL1，WL2, WL3, WL4, WL5， WLi，WL1A，WL1B，WL1C WBL1, WBLj WRITE 24-0, 24-1，24-n WWL15 WWL2, WWL3, WWL4? WWL1，WWL2, WWL3, WWL4, 源極線 字元線 寫入位元線 寫入信號 寫入字元線鑽孔器 -113- 579518 (109) 發明部明績瓦 WWL4(n-l)+l, WWL4(n-l) + 25 WWL4(n-l) + 35 WWL4(n-l) + 4 BL1，BL2, BL3, BL4, BL5, BLi， rBL’’0f，，rBL，'l，f，BL1A，BL2A， BL3A，BL4A，BL1B，BL2B， BL3B，BL4B BL4(j-l) + 4, BL4(j-l) + 3， BL4(j-l) + 2, BL4(j-l)+l， RBL1，RBL2, RBL3, RBL4， RBL1 〜4, RBL4(n-l)+l〜4(n-l)+4 11
12A 15 16 23
24 25A 29C，CSW，CSW1，CSW2, CSW3, CSW4, CSW5, CSW6, CSW7， CSW8, CSW9, CSW10, CSWi 29B 寫入字元線 位元線 讀取位元線 記憶體細胞陣列 列解碼器&讀取/寫入字元 線鑽孔器 列解碼器&寫入字元線驅 動器 寫入位元線驅動器/鑽孔器 讀取電路 位元線偏壓電路 寫入列解碼器 行選擇開關 讀取電路（感測放大器&選 擇器&輸出緩衝器） 579518 (110)
30 32 19, 20 41 43 23B-1，23B-n 17, 29B2 22, 25B 23A，23A-1，23A-n 44, 45 14-1，14-2, 14-3, 14-4, 14-5, 29A， 31 共同資料線 行解碼器&讀取行選擇線 參考電位產生電路 半導體基板 中間層 列解碼器&讀取字元線驅動器 選擇器 讀取列解碼器 寫入字元線驅動器 上電極 行解碼器&寫入位元線驅動 器/鑽孔器 13-1，13-2, 13-3, 13-4, 13-5， 13-6, 13-7, 13-8, 29B11，29B12， 29B13, 29B14 感測放大器&位元線偏壓電路 · 44A，44B，44C，44D 下電極 18, 18-1，18-2, 18-3, 18-4, 18-5,29B3， 29B31，29B32, 29B33, 29B34 輸出緩衝器 ， • · 42, 42A，42B，42C，42D，42E， 42F，46 接觸插頭 115-

Claims (1)

  1. 579518 拾、申請專利範圍 1. 一種磁性隨機存取記憶體，包含： 珩一三運， 與該第一互連交叉之第二互連； 被配置在該第一互連與該第二互連間且使 效應儲存資料之記憶體細胞； 當一讀取電流供應於一選定第一互連與一 互連間之時以一偏壓電位施加至電子連接選 連的一未選定第二互連之一偏壓電路，以及 於以偏壓電位施加至未選定第二互連前事 充電電位施加至未選定第二互連之一預充電 2 .如申請專利範圍第1項之記憶體，其中電子連 一互連的第二互連之電位彼此相等。 3 .如申請專利範圍第1項之記憶體，其中預充電 偏壓電位。 4.如申請專利範圍第1項之記憶體，其中於讀取 於一選定第一互連與選定第二互連間之前該 路同時事先以預充電電位施加至該第一互連 5 .如申請專利範圍第1項之記憶體，進一步包含 子連接選定第一互連的第二互連之讀取電路 6.如申請專利範圍第5項之記憶體，進一步包含 用以選擇該讀取電路之一的一選擇器，以 用以輸出藉選定讀取電路所偵測之資料 器。 用一磁阻 選定第二 定第一互 先以一預 電路。 接選定第 電位等於 電流供應 預充電電 〇 連接至電 0 及 的一緩衝 579518
    7 .如申請專利範圍第5項之記憶體，進一步包含同時間輸 出藉該讀取電路所偵測之資料的緩衝器。 8. 如申請專利範圍第5項之記憶體，其中每一讀取電路具 有一感測放大器，該感測放大器包含等化第二互連之 一的電位與偏壓電位之一第一運算放大器，以及比較 來自該第一運算放大器的一輸出信號與一參考電位之 一差動放大器。
    9. 如申請專利範圍第8項之記憶體，其中參考電位係以具 有與該記憶體細胞相同結構且設定為一第一狀態之至 少一參考細胞以及具有與該記憶體細胞相同結構且設 定為不同於第一狀態的一第二狀態之一參考細胞的讀 取資料為基礎而產生。
    10. 如申請專利範圍第8項之記憶體，進一步包含由用以比 較偏壓電位與具有與該記憶體細胞相同結構且設定為 第·一狀態之參考細胞之讀取資料而且輸出參考電位的 一第二運算放大器所形成之一參考電位產生電路。 11. 如申請專利範圍第10項之記憶體，其中 該第一運算放大器之一回饋電阻係由各具有與該記 憶體細胞相同結構且設定為第一狀態之為一偶數） 個電阻元件所形成，以及 該第二運算放大器之一回饋電阻係由各具有與該記 憶體細胞相同結構且設定為第一狀態之k/2個電阻元 件以及具有與該記憶體細胞相同結構且設定為不同於 第一狀態的第二狀態之k/2個電阻元件所形成。 -2-
    579518 12. 如申請專利範圍第1項之記憶體，進一步包含選擇性連 接至電子連接選定第一互連的第二互連之一的一讀取 電路。 13. 如申請專利範圍第12項之記憶體，進一步包含被配置在 該讀取電路與電子連接選定第一互連的第二互連間之 一行選擇開關。 14. 如申請專利範圍第12項之記憶體，其中該讀取電路具有 一感測放大器，該感測放大器包含等化該第二互連之 一的電位與偏壓電位之一第一運算放大器以及比較來 自該第一運算放大器的一輸出信號與一參考電位之一 差動放大器。 15. 如申請專利範圍第14項之記憶體，進一步包含以偏壓電 位施加至電子連接選定第一互連的第二互連中未電子 連接該讀取電路的第二互連之一偏壓開關。 16. 如申請專利範圍第14項之記憶體，其中參考電位係以具 有與該記憶體細胞相同結構且設定為一第一狀態之至 少一參考細胞以及具有與該記憶體細胞相同結構且設 定為不同於第一狀態的一第二狀態之一參考細胞的讀 取資料為基礎而產生。 17. 如申請專利範圍第14項之記憶體，進一步包含由用以比 較偏壓電位與具有與該記憶體細胞相同結構且設定為 第一狀態之參考細胞之讀取資料而且輸出參考電位的 一第二運算放大器所形成之一參考電位產生電路。 18. 如申請專利範圍第17項之記憶體，其中該第一運算放大
    579518 器之一回饋電阻係由各具有與該記憶體細胞相同結構 且設定為與第一狀態不同之第二狀態之為一偶數） 個電阻元件所形成，以及 該第二運算放大器之一回饋電阻係由具有與該記憶 體細胞相同結構且設定為第一狀態之k/2個電阻元件 以及各具有與該f己憶體細胞相同結構且設定為第二狀 態之k/2個電阻元件所形成。 19. 如申請專利範圍第1項之記憶體，其中讀取電流從選定 第二互連流至選定第一互連。 20. 如申請專利範圍第1項之記憶體，其中讀取電流從選定 第一互連流至選定第二互連。 21. 如申請專利範圍第1項之記憶體，其中 選定第一互連設定為一預定電位，以及 選定第一互連以外之第一互連設定為一浮動狀態。 22. 如申請專利範圍第1項之記憶體，其中該第一互連各為 一字元線，以及 該第二互連各為一位元線。 23. 如申請專利範圍第1項之記憶體，其中該記憶體細胞各 與該第一互連之一以及該第二互連之一直接接觸。 24. 如申請專利範圍第1項之記憶體，其中該第一互連與該 第二互連同時當作寫入線及讀取線。 25. 如申請專利範圍第1項之記憶體，進一步包含以一寫入 電流供應予該第一互連之一的一驅動器/鑽孔器。 26. 如申請專利範圍第1項之記憶體，進一步包含以具有對 -4 - 579518 申請名刹抵圍讀頁“ 應於寫入資料之值的一方向之一寫入電流供應予該第 二互連之一的一驅動器/鑽孔器。 27. —種磁性隨機存取記憶體，包含： 第一互連； 與該第一互連交叉之第二互連； 被配置在該第一互連與該第二互連間且使用一磁阻 效應儲存資料之記憶體細胞； 當一讀取電流供應於一選定第一互連與一選定第二 互連間之時以一偏壓電位施加至電子連接選定第一互 連的一未選定第二互連之一偏壓電路；以及 連接至電子連接選定第一互連的第二互連之讀取電 路，而且每一讀取電路具有一感測放大器，該感測放 大器包含等化該第二互連之一的電位與偏壓電位之一 第一運算放大器以及比較來自該第一運算放大器的一 輸出信號與一參考電位之一差動放大器； 其中參考電位係以具有與該記憶體細胞相同結構且 設定為一第一狀態之至少一參考細胞以及具有與該記 憶體細胞相同結構且設定為不同於第一狀態的一第二 狀態之一參考細胞的讀取資料為基礎而產生。 28. 如申請專利範圍第27項之記憶體，其中電子連接選定第 一互連的第二互連之電位彼此相等。 29. 如申請專利範圍第27項之1己憶體’進一步包含於以偏壓 電位施加至電子連接選定第一互連的第二互連前事先 以一預充電電位施加至電子連接選定第一互連的第二 579518 tMMSMSi 互連之一預充電電路。 30. 如申請專利範圍第29項之記憶體，其中預充電電位等於 偏壓電位。 31. 如申請專利範圍第29項之記憶體，其中於讀取電流供應 於選定第一互連與選定第二互連間之前該預充電電路 同時事先以預充電電位施加至該第一互連。 32. 如申請專利範圍第27項之記憶體，進一步包含 用以選擇該讀取電路之一的一選擇器，以及 用以輸出藉選定讀取電路所偵測之資料的一緩衝 器。 33. 如申請專利範圍第27項之記憶體，進一步包含同時間輸 出藉該讀取電路所偵測之資料的緩衝器。 34. 如申請專利範圍第27項之記憶體，進一步包含由用以比 較偏壓電位與具有與該記憶體細胞相同結構且設定為 第一狀態之參考細胞之讀取資料而且輸出參考電位的 一第二運算放大器所形成之一參考電位產生電路。 35. 如申請專利範圍第34項之記憶體，其中該第一運算放大 器之一回饋電阻係由各具有與該記憶體細胞相同結構 且設定為第一狀態之3d固電阻元件所形成，其中li為一偶 數，以及 該第二運算放大器之一回饋電阻係由各具有與該記 憶體細胞相同結構且設定為第一狀態之k/2個電阻元 件以及各具有與該記憶體細胞相同結構且設定為不同 於第一狀態的第二狀態之k/2個電阻元件所形成。
    579518 36. 如申請專利範圍第27項之記憶體，進一步包含選擇性連 接電子連接選定第一互連的第二互連之一的一讀取電 路。 37. 如申請專利範圍第36項之記憶體，進一步包含被配置在 該讀取電路與電子連接選定第一互連的第二互連間之 一行選擇開關。 38. 如申請專利範圍第36項之記憶體，其中該讀取電路具有 一感測放大器，該感測放大器包含等化該第二互連之 一的電位與偏壓電位之一第一運算放大器，以及比較 來自該第一運算放大器的一輸出信號與一參考電位之 一差動放大器。 39. 如申請專利範圍第38項之記憶體，進一步包含以偏壓電 位施加至電子連接選定第一互連的第二互連中未電子 連接該讀取電路的第二互連之一偏壓開關。 40. 如申請專利範圍第38項之記憶體，其中該參考電位係以 具有與該記憶體細胞相同結構且設定為一第一狀態之 至少一參考細胞以及具有與該記憶體細胞相同結構且 設定為不同於第一狀態的一第二狀態之一參考細胞的 讀取資料為基礎而產生。 41. 如申請專利範圍第38項之記憶體，進一步包含由用以比 較偏壓電位與具有與該記憶體細胞相同結構且設定為 第一狀態之參考細胞之讀取資料而且輸出參考電位的 一第二運算放大器所形成之一參考電位產生電路。 42. 如申請專利範圍第41項之記憶體，其中該第一運算放大
    579518 器之一回饋電阻係由各具有與該記憶體細胞相同結構 且設定為與第一狀態不同之第二狀態之k_(k為一偶數） 個電阻元件所形成，以及 該第二運算放大器之一回饋電阻係由各具有與該記 憶體細胞相同結構且設定為第一狀態之k/2電阻元 件，以及各具有與該記憶體細胞相同結構且設定為第 二狀態之k/2個電阻元件所形成。 43. 如申請專利範圍第27項之記憶體，其中讀取電流從選定 第二互連流至選定第一互連。 44. 如申請專利範圍第27項之記憶體，其中讀取電流從選定 第一互連流至選定第二互連。 45. 如申請專利範圍第27項之記憶體，其中選定第一互連設 定為一預定電位，以及 選定第一互連以外之第一互連設定為一浮動狀態。 46. 如申請專利範圍第27項之記憶體，其中 該第一互連各為一字元線，以及 該第二互連各為一位元線。 47. 如申請專利範圍第27項之記憶體，其中該記憶體細胞各 與該第一互連之一以及該第二互連之一直接接觸。 48. 如申請專利範圍第27項之記憶體，其中該第一互連與該 第二互連同時當作寫入線及讀取線。 49. 如申請專利範圍第27項之記憶體，進一步包含以一寫入 電流供應予該第一互連之一的一驅動器/鑽孔器。 50.如申請專利範圍第27項之記憶體，進一步包含以具有對
    579518 應於寫入資料之值的一方向之一寫入電流供應予該第 二互連之一的一驅動器/鑽孔器。 51. —種磁性隨機存取記憶體，包含： 第一互連； 與該第一互連交叉之第二互連； 被配置在該第一互連與該第二互連間且使用一磁阻 效應儲.存資料之記憶體細胞； 當一讀取電流供應於一選定第一互連與一選定第二 互連間之時以一偏壓電位施加至電子連接選定第一互 連的一未選定第二互連之一偏壓電路； 連接至電子連接選定第一互連的第二互連之讀取電 路，而且該讀取電路各具有一感測放大器，該感測放 大器包含等化第二互連之一的電位與偏壓電位之一第 一運算放大器，以及比較來自該第一運算放大器的一 輸出信號與一參考電位之一差動放大器；以及 用以比較偏壓電位與具有與該記憶體細胞相同結構 且設定為第一狀態之參考細胞之讀取資料而且輸出參 考電位的一第二運算放大器所形成之一參考電j位產生 電路。 52. 如申請專利範圍第51項之記憶體，其中電子連接選定第 一互連的第二互連之電位彼此相等。 53. 如申請專利範圍第5 1項之記憶體，進一步包含於以偏壓 電位施加至於電子連接選定第一互連的第二互連前事 先以一預充電電位施加至電子連接選定第一互連的第
    579518 二互連之一預充電電路。 54. 如申請專利範圍第53項之記憶體，其中預充電電位等於 偏壓電位。 55. 如申請專利範圍第53項之記憶體，其中於讀取電流供應 於選定第一互連與選定第二互連間之前該預充電電路 同時事先以預充電電位施加至該第一互連。 56. 如申請專利範圍第5 1項之記憶體，進一步包含 用以選擇該讀取電路之一的一選擇器，以及 用以輸出藉選定讀取電路所偵測之資料的一緩衝 器。 57. 如申請專利範圍第5 1項之記憶體，進一步包含同時間輸 出藉該讀取電路所偵測之資料的緩衝器。 58. 如申請專利範圍第51項之記憶體，其中參考電位係以具 有與該記憶體細胞相同結構且設定為一第一狀態之至 少一參考細胞以及具有與該記憶體細胞相同結構且設 定為不同於第一狀態的一第二狀態之一參考細胞的讀 取資料為基礎而產生。 59. 如申請專利範圍第5 1項之記憶體，其中 該第一運算放大器之一回饋電阻係由各具有與該記 憶體細胞相同結構且設定為第一狀態之3d固電阻元件 所形成，其中li為一偶數，以及 該第二運算放大器之一回饋電阻係由各具有與該記 憶體細胞相同結構且設定為第一狀態之k/2個電阻元 件以及各具有與該記憶體細胞相同結構且設定為與不
    579518 同於第一狀態的第二狀態之k/2個電阻元件所形成。 60. 如申請專利範圍第5 1項之記憶體，進一步包含選擇性連 接至電子連接選定第一互連的第二互連之一的一讀取 電路。 61. 如申請專利範圍第60項之記憶體，進一步包含被配置在 該讀取電路與電子連接選定第一互連的第二互連間之 一行選擇開關。 62. 如申請專利範圍第60項之記憶體，其中該讀取電路具有 一感測放大器，該感測放大器包含等化該第二互連之 一的電位與偏壓電位之一第一運算放大器，以及用以 比較來自該第一運算放大器的一輸出信號與一參考電 位之一差動放大器。 63. 如申請專利範圍第62項之記憶體，進一步包含以偏壓電 位施加至電子連接選定第一互連的第二互連中未電子 連接該讀取電路的第二互連之一偏壓開關。 64. 如申請專利範圍第62項之記憶體，其中參考電位係以具 有與該記憶體細胞相同結構且設定為一第一狀態之至 少一參考細胞以及具有與該記憶體細胞相同結構且設 定為不同於第一狀態的一第二狀態之一參考細胞的讀 取資料為基礎而產生。 65. 如申請專利範圍第62項之記憶體，進一步包含由用以比 較偏壓電位與具有與該記憶體細胞相同結構且設定為 第一狀態之參考細胞之讀取資料而且輸出參考電位的 一第二運算放大器所形成之一參考電位產生電路。
    579518 66. 如申請專利範圍第65項之記憶體，其中 該第一運算放大器之一回饋電阻係由各具有與該記 憶體細胞相同結構且設定為與第一狀態不同之第二狀 態之3d固電阻元件所形成，其中11為一偶數，以及 該第二運算放大器之一回饋電阻係由各具有與該記 憶體細胞相同結構且設定為第一狀態之k/2個電阻元 件以及各具有與該記憶體細胞相同結構且設定為弟一 狀態之k/2個電阻元件所形成。 67. 如申請專利範圍第5 1項之記憶體，其中讀取電流從選定 第二互連流至選定第一互連。 68. 如申請專利範圍第5 1項之記憶體，其中讀取電流從選定 第一互連流至選定第二互連。 69. 如申請專利範圍第5 1項之記憶體，其中選定第一互連設 定為一預定電位，以及 選定第一互連以外之第一互連設定為一浮動狀態。 70. 如申請專利範圍第5 1項之記憶體，其中該第一互連各為 一字元線，以及 該第二互連各為一位元線。 71. 如申請專利範圍第5 1項之記憶體，其中該記憶體細胞各 與該第一互連之一以及該第二互連之一直接接觸。 72. 如申請專利範圍第5 1項之記憶體，其中該第一互連與該 第二互連同時當作寫入線及讀取線。 73. 如申請專利範圍第5 1項之記憶體，進一步包含以一寫入 電流供應予該第一互連之一的一驅動器/鑽孔器。 579518
    74. 如申請專利範圍第5 1項之記憶體，進一步包含以具有對 應於寫入資料之值的一方向之寫入電流供應予該第二 互連之一的一驅動器/鑽孔器。 75. —種磁性隨機存取記憶體，包含： 第一互連； 與該第一互連交叉之第二互連；
    被配置在該第一互連與該第二互連間且使用一磁阻 效應儲存資料之記憶體細胞；以及 當一列電流供應於一選定第一互連與一選定第二互 連間之時以一偏壓電位施加至電子連接一選定第一互 連的一未選定第二互連之一偏壓電路； 其中選定第一互連設定為一預定電位，而且選定第. 一互連以外之第一互連設定為一浮動狀態。 76. 如申請專利範圍第75項之記憶體，其中電子連接選定第 一互連的第二互連之電位彼此相等。
    77. 如申請專利範圍第75項之記憶體，進一步包含在以偏壓 電位施加至電子連接選定第一互連的第二互連前事先 以一預充電電位施加至電子連接選定第一互連的第二 互連之一預充電電路。 78. 如申請專利範圍第77項之記憶體，其中預充電電位等於 偏壓電位。 79. 如申請專利範圍第77項之記憶體，其中於讀取電流供應 於選定第一互連與選定第二互連間之前該預充電電路 同時事先以預充電電位施加至該第一互連。 •13-
    579518 80. 如申請專利範圍第75項之記憶體，進一步包含連接至電 子連接選定第一互連的第二互連之讀取電路。 81. 如申請專利範圍第80項之記憶體，進一步包含 用以選擇該讀取電路之一的一選擇器，以及 用以輸出藉選定讀取電路所偵測之資料的一緩衝 82. 如申請專利範圍第80項之記憶體，進一步包含同時間輸 出藉該讀取電路所偵測之資料的緩衝器。 83. 如申請專利範圍第80項之記憶體，其中該讀取電路各具 有一感測放大器，該感測放大器包含等化該第二互連 之一的電位與偏壓電位之一第一運算放大器，以及比 較來自該第一運算放大器的一輸出信號與一參考電位 之一差動放大器。 84. 如申請專利範圍第83項之記憶體，其中參考電位係以具 有與該記憶體細胞相同結構且設定為一第一狀態之至 少一參考細胞陣列以及具有與該記憶體細胞相同結構 且設定為不同於第一狀態的一第二狀態之一參考細胞 的讀取資料為基礎而產生。 85. 如申請專利範圍第83項之記憶體，進一步包含由用以比 較偏壓電位與具有與該記憶體細胞相同結構且設定為 第一狀態之參考細胞之讀取資料而且輸出參考電位的 一第二運算放大器所形成之一參考電位產生電路。 86. 如申請專利範圍第85項之記憶體，其中 該第一運算放大器之一回饋電阻係由各具有與該記 -14- 579518 憶體細胞相同結構且設定為第一狀態之Id固電阻元件 所形成，其中k為一偶數，以及 該第二運算放大器之一回饋電阻係由各具有與該記 憶體細胞相同結構且設定為第一狀態之k/2個電阻元 件以及各具有與該記憶體細胞相同結構且設定為不同 於第一狀態的第二狀態之k/2個電阻元件所形成。
    87. 如申請專利範圍第75項之記憶體，進一步包含選擇性連 接至電子連接選定第一互連的第二互連之一的一讀取 電路。 88. 如申請專利範圍第87項之記憶體，進一步包含被配置在 該讀取電路與電子連接選定第一互連的第二互連間之 一行選擇開關。
    89. 如申請專利範圍第87項之記憶體，其中該讀取電路具有 一感測放大器，該感測放大器包含等化該第二互連之 一的一位與偏壓電位之一第一運算放大器，以及比較 來自該第一運算放大器的一輸出信號與一參考電位之 一差動放大器。 90. 如申請專利範圍第89項之記憶體，進一步包含以偏壓電 位施加至電子連接選定第一互連的第二互連中未電子 連接該讀取電路的第二互連之一偏壓開關。 91. 如申請專利範圍第89項之記憶體，其中參考電位係以具 有與該記憶體細胞相同結構且設定為一第一狀態之至 少一參考細胞以及具有與該記憶體細胞相同結構且設 定為不同於第一狀態的一第二狀態之一參考細胞的讀 -15-
    579518 取資料為基礎而產生。 92. 如申請專利範圍第89項之記憶體，進一步包含由用以比 較偏壓電位與具有與該記憶體細胞相同結構且設定為 第一狀態之參考細胞之讀取資料而且輸出參考電位的 一第二運算放大器所形成之一參考電位執行電路。 93. 如申請專利範圍第92項之記憶體，其中 該第一運算放大器之一回饋電阻係由各具有與該記 憶體細胞相同結構且設定為與第一狀態不同之第二狀 態之k個電阻元件所形成，其中k為一偶數，以及 該第二運算放大器之一回饋電阻係由各具有與該記 憶體細胞相同結構且設定為第一狀態之k/2個電阻元 件以及各具有與該記憶體細胞相同結構且設定為第二 狀態之k/2個電阻元件所形成。 94. 如申請專利範圍第75項之記憶體，其中讀取電流從選定 第二互連流至選定第一互連。 95. 如申請專利範圍第75項之記憶體，其中讀取電流從選定 第一互連流至選定第二互連。 96. 如申請專利範圍第75項之記憶體，其中該第一互連各為 一字元線，以及 該第二互連各為一位元線。 97. 如申請專利範圍第75項之記憶體，其中該記憶體細胞陣 列各與該第一互連以之一及該第二互連之一直接接 觸。 98. 如申請專利範圍第75項之記憶體，其中該第一互連與該 -16- 579518
    第二互連同時當作寫入線及讀取線。 99. 如申請專利範圍第75項之記憶體，進一步包含以一寫入 電流供應予該第一互連之一的一驅動器/鑽孔器。 100. 如申請專利範圍第75項之記憶體，進一步包含以具有對 應於寫入資料之值的一方向之一寫入電流供應予該第 二互連的一驅動器/鑽孔器。 101. —種磁性隨機存取記憶體，包含：
    第一互連； 與該第一互連交叉之第二互連； 由被配置在該第一互連與該第二互連間且使用一磁 阻效應儲存資料之第一記憶體細胞陣列所形成之一第 一細胞陣列結構； 第三互連； 與該第三互連交叉之第四互連；以及
    被堆疊在該第一細胞陣列結構上且由被配置在該第 三互連與該第四互連間且使用一磁阻效應儲存資料之 第二記憶體細胞所形成之一第二細胞陣列結構。 102. 如申請專利範圍第101項之記憶體，進一步包含當一讀 取電流供應於一選定第一互連與一選定第二互連間之 時以一偏壓電位施加至電子連接選定第一互連的所有 第二互連之一偏壓電路。 103. 如申請專利範圍第101項之記憶體，進一步包含當一讀 取電流供應於一選定第一互連與選定第二互連間之時 以一偏壓電位施加至電子連接選定第一互連的所有第 -17-
    579518 二互連之一偏壓電路。 104. 如申請專利範圍第101項之記憶體，進一步包含當一讀 取電流供應於一選定第三互連與一選定第四互連間之 時以一偏壓電位施加至電子連接選定第三互連的所有 第四互連之一偏壓電路。 105. 如申請專利範圍第101項之記憶體，進一步包含當一讀 取電流供應於一選定第三互連與選定第四互連間之時 以一偏壓電位施加至電子連接選定第三互連的所有第 四互連之一偏壓電路。 106. 如申請專利範圍第101項之記憶體，箕中該第一互連之 一與該第三互連之一係串聯或平行連接。 107. 如申請專利範圍第101項之記憶體，其中該第二互連之 一與該第四互連之一係串聯或平行連接。 108. —種磁性隨機存取記憶體，包含： 第一互連； 與該第一互連交叉之第二互連； 被配置在該第一互連與該第二互連間且使用一磁阻 效應儲存資料之第一記憶體細胞； 與該第二互連交叉之第三互連；以及 被配置在該第二互連與該第三互連間且使用一磁阻 效應儲存資料之第二記憶體細胞， 其中該第一互連被配置在該第二互連之下，而且該 第三互連被配置在該第二互連之上。 109. 如申請專利範圍第108項之記憶體，其中 -18 -
    579518 該第一互連與該第三互連係以相同方向運行，以及 該第二互連係以垂直該第一互連與該第三互連之一 方向運行。 110. 如申請專利範圍第108項之記憶體，其中該第二互連係 由該第一記憶體細胞與該第二記憶體細胞所共享。 111. 如申請專利範圍第108項之記憶體，進一步包含當一讀 取電流供應於一選定第一互連與一選定第二互連間之 時以一偏壓電位施加至電子連接選定第一互連的所有 第二互連之一偏壓電路。 112. 如申請專利範圍第108項之記憶體，進一步包含當一讀 取電流供應於一選定第一互連與選定第二互連間之時 以一偏壓電位施加至電子連接選定第一互連的所有第 二互連之一偏壓電路。 113. 如申請專利範圍第108項之記憶體，進一步包含當一讀 取電流供應於一選定第三互連與一選定第二互連間之 時以一偏壓電位施加至電子連接選定第三互連的所有 第二互連之一偏壓電路。 114. 如申請專利範圍第108項之記憶體，進一步包含當一讀 取電流供應於一選定第三互連與選定第二互連間之時 以一偏壓電位施加至電子連接選定第三互連的所有第 二互連之一偏壓電路。 115. 如申請專利範圍第108項之記憶體，進一步包含當一讀 取電流供應於一選定第二互連與一選定第一互連間之 時以一偏壓電位施加至所有第一互連及電子連接一選
    579518 定第二互連的所有第三互連之一偏壓電路。 116. 如申請專利範圍第108項之記憶體，進一步包含當一讀 取電流供應於一選定第二互連與選定第一互連間之時 以一偏壓電位施加至所有第一互連及電子連接一選定 第二互連的所有第三互連之一偏壓電位。 117. 如申請專利範圍第108項之記憶體，進一步包含當一讀 取電流供應於一選定第二互連與一選定第三互連間之 時以一偏壓電位施加至所有第三互連及電子連接一選 定第二互連的所有第一互連之一偏壓電路。 118. 如申請專利範圍第108項之記憶體，進一步包含當一讀 取電流供應於一選定第二互連與選定第三互連間之時 以一偏壓電位施加至所有第三互連及電子連接一選定 第二互連的所有第一互連之一偏壓電路。 119. 如申請專利範圍第108項之記憶體，其中該第一互連之 一與該第三互連之一係串聯或平行連接。 120. —種磁性隨機存取記憶體之一讀取方法，包含： 執行被配置在第一互連與交叉於該第一互連之第二 互連間且使用一磁阻效應儲存資料之記憶體細胞之讀 取作業； 以一預充電電位施加至電子連接一選定第一互連之 一未選定第二互連；以及 當一讀取電流供應於一選定第一互連與一選定第二 互連間之時以一偏壓電位施加至未選定第二互連。 121. 如申請專利範圍第120項之方法，其中電子連接選定第 -20- 579518
    一互連的第二互連之電位彼此相等。 122. 如申請專利範圍第120項之方法，其中預充電電位等於 偏壓電位。 123. 如申請專利範圍第120項之方法，其中於讀取電流供應 於選定第一互連與選定第二互連間之前同時事先以預 充電電位施加至複數個第一互連。
    124. 如申請專利範圍第120項之方法，其中讀取電流係從選 定第二互連供應予選定第一互連。 125. 如申請專利範圍第120項之方法，其中讀取電流係從選 定第一互連供應予選定第二互連。 126. 如申請專利範圍第120項之方法，其中 選定第一互連設定為一預定電位，以及 選定第一互連以外之第一互連設定為一浮動狀態。 127. —種磁性隨機存取記憶體之一讀取方法，包含：
    執行被配置在第一互連與交叉於第一互連之第二互 連間且使用一磁阻效應儲存資料之記憶體細胞之讀取 作業； 將一選定第一互連設定為一預定電位，而且將選定 第一互連以外之第一互連設定為一浮動狀態，而且當 一讀取電流供應於一選定第一互連與一選定第二互連 間之時，以一偏壓：電位施加至電子連接選定第一互連 之一未選定第二。 128. 如申請專利範圍第127項之方法，其中電子連接選定第 一互連的第二互連之電位彼此相等。 -21 -
    579518 129. 如申請專利範圍第127項之方法，其中於以偏壓電位施 加至電子連接選定第一互連的第二互連前事先以一預 充電電位施加至電子連接選定第一互連之第二互連。 130. 如申請專利範圍第129項之方法，其中預充電電位等於 偏壓電位。 131. 如申請專利範圍第129項之方法，其中於讀取電流施加 至選定第一互連與選定第二互連間之前同時事先以預 充電電.位施加至複數個第一互連。 132. 如申請專利範圍第127項之方法，其中讀取電流係從選 定第二互連供應予選定第一互連。 133. 如申請專利範圍第127項之方法，其中讀取電流係從選 定第一互連供應予選定第二互連。 134如申請專利範圍第127項之方法，其中選定第一互連設 定為一預定電位，以及 選定第一互連以外之第一互連設定為一浮動狀態。 -22-
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