KR100518692B1 - 자기 랜덤 액세스 메모리 - Google Patents

자기 랜덤 액세스 메모리 Download PDF

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KR100518692B1 KR10-2002-0085923A KR20020085923A KR100518692B1 KR 100518692 B1 KR100518692 B1 KR 100518692B1 KR 20020085923 A KR20020085923 A KR 20020085923A KR 100518692 B1 KR100518692 B1 KR 100518692B1
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Abstract

워드선들과 비트선들과의 교차점들에 TMR 소자들이 배치된다. 각 워드선의 일단은 로우 선택 스위치를 통하여 접지점에 접속된다. 각 비트선의 일단은 비트선 바이어스 회로에 접속된다. 판독 동작 시에, 비트선 바이어스 회로는 모든 비트선에 바이어스 전위를 인가한다. 선택된 워드선은 접지점에 단락(short-circuited)된다. 비선택된 워드선들은 플로팅 상태로 설정된다.

Description

자기 랜덤 액세스 메모리{MAGNETIC RANDOM ACCESS MEMORY}
본 발명은 자기 저항 효과(magnetoresistive effect)를 이용하여 "1" 및 "0" 데이타를 저장하는 자기 랜덤 액세스 메모리에 관한 것이다.
최근에 새로운 원리에 의해 데이타를 저장하는 여러가지의 메모리들이 제안되었다. 이들 중 하나로서 터널링 자기 저항(tunneling magnetoresistive, 이하 TMR로 지칭함) 효과를 이용하여 "1" 및 "0" 데이타를 저장하는 자기 랜덤 액세스 메모리가 있다.
예를 들어, 자기 랜덤 액세스 메모리의 한 후보로서, Roy Scheuerlein 등이 제안하고 ISSCC2000 기술 초록(Technical Digest)의 128 페이지에 실린, "각 셀에 자기 터널 접합 및 FET 스위치를 사용한 10ns 급의 판독 및 기입 비휘발성 메모리 어레이"가 있다.
자기 랜덤 액세스 메모리는 TMR 소자를 이용하여 "1" 및 "0" 데이타를 저장한다. TMR 소자의 기본 구조로서, 절연층(터널링 장벽)이 두 개의 자기층(강자성층) 사이에 샌드위치된다. 그런데, MR 비(Magnetoresistive ratio)를 최적화하기 위해 여러가지의 TMR 소자 구조가 제안되었다.
TMR 소자에 저장된 데이타는 두 개의 자기층의 자화 상태가 평행한가 아니면 반평행한가에 따라서 결정된다. "평행"은 두개의 자기층이 동일한 자화 방향을 갖는다는 것을 의미하고, "반평행(antiparallel)"하다는 것은 두 개의 자화층이 서로 반대되는 자화 방향을 가진다는 것을 의미한다.
보통은, 두 개의 자기층 중에 한 층(고정층)은 반강자성(antiferromagnetic) 층을 갖는다. 반강자성층은 고정층의 자화 방향을 고정시키는 부재로서 기능한다. 사실상, TMR 소자에 저장된 데이타("1" 및 "0")는 두 개의 자기층 중의 다른 하나의 층(자유층)의 자화 방향에 의해 결정된다.
TMR 소자의 자화 상태가 평행할 때, TMR 소자의 두개의 자기층 사이에 샌드위치된 절연층(터널링 장벽)의 저항은 최소화된다. 예를 들어, 이 상태가 "1" 상태로 정의된다. TMR 소자의 자화 방향이 반평행할 때, TMR 소자의 두개의 자기층 사이에 샌드위치된 절연층(터널링 장벽)의 저항은 최대화된다. 예를 들어, 이 상태가 "0" 상태로 정의된다.
현재, 메모리 용량을 증대시키고 또는 기입/판독 작동을 안정화시키기 위한 관점에서 여러 종류의 셀 어레이 구조가 자기 랜덤 액세스 메모리에 대해 조사되었다.
예를 들어, 현재, 하나의 선택 MOS 트랜지스터 및 하나의 TMR소자[또는 MTJ(Magnetic Tunnel Junction)소자]로 하나의 메모리 셀이 형성되고 두 개의 메모리 셀을 이용하여 1 비트 데이타가 기억되는 자기 랜덤 액세스 메모리가 공지되었다.
그러나, 이 자기 랜덤 액세스 메모리에서 메모리 용량을 증가시키는 것은 어렵다. 이는 이런 셀 구조가 1 비트 데이타를 기억시키기 위하여 두 개의 TMR 소자와 두 개의 선택 트랜지스터를 요구하기 때문이다.
워드선 및 비트선에 접속된 TMR 소자가 워드선 및 비트선의 교차부에 배치되는 셀 어레이 구조, 즉 교차점 셀 어레이 구조가 공지되었다.
교차점 셀 어레이 구조에 따르면, 메모리 셀 크기는 어떤 선택 MOS 트랜지스터도 사용되지 않기 때문에 감축될 수 있다. 그 결과 메모리 용량은 증가된다.
예를 들어, 디자인 룰의 최소 규격이 "F"로 정의되었을 때에 선택 MOS 트랜지스터 및 TMR 소자로부터 형성된 메모리 셀의 크기는 8F2 이다. 그러나, TMR 소자만을 포함하는 메모리 셀의 크기는 4F2 이다. 즉, TMR 소자만을 포함하는 메모리 셀은 선택 MOS 트랜지스터 및 TMR 소자로부터 형성된 메모리 셀의 1/2에 불과한 셀 크기를 실현한다.
그러나, 교차점 셀 어레이 구조에서는 어떤 선택 MOS 트랜지스터도 존재하지 않기 때문에 판독 작용에 있어서 문제가 제기된다.
교차점 셀 어레이 구조에서, 판독 전류는 선택된 워드선과 선택된 비트선 사이에 공급된다. 판독 전류가 선택된 워드선과 선택된 비트선 사이의 교차부에서 TMR 소자에 흐를 때, 선택된 TMR 소자의 전압 강하량이 검출된다.
예를 들어, 공지된 판독 방법으로서, 선택된 TMR 소자 양단에 걸리는 전압은 4 단자 저항 측정에 의해 측정되고 기준 전압과 비교되어 판독 데이타를 분별하게 된다. 또다른 공지된 판독 방법으로서 선택된 TMR 소자의 한 단자는 연산 증폭기의 두 개의 입력 단자 중 하나에 접속되고 연산 증폭기의 출력 전위는 기준 전위와 비교되어, 판독 데이타를 분별하게 된다.
연산 증폭기를 사용하는 후자의 판독 방법에서 접지 전위는 연산 증폭기의 또다른 입력 터미날에 가해진다. 또한, 저항 소자는 출력 터미날과 연산 증폭기의 한 입력 터미날 사이에 접속된다.
Rm을 TMR 소자의 저항값이라고 하고, Ro는 출력 터미날과 연산 증폭기의 한 입력 터미날 사이에 접속된 저항 소자의 저항값이라고 하고, Vm은 TMR 소자 양단에 가해지는 전압이라고 하자. 연산 증폭기의 출력 전위 Vo 는 다음과 같이 주어진다.
Vm/Rm = -Vo/Ro
Vo = - Vm ×(Ro/Rm) ... (1)
등식 (1)에서 명백하게 알 수 있듯이 연산 증폭기를 사용하는 판독 방법에서 Ro가 충분히 Rm보다 크면, 큰 이득값이 획득될 수 있다.
상기 설명한 두개의 판독 방법 중의 어느 것에서도 판독 전류는 선택된 워드선과 선택된 비트선 사이에 흐른다.
그러나, 어떤 선택 MOS트랜지스터도 TMR 소자에 접속되지 않기 때문에, 판독 전류는 선택된 TMR 소자 만이 아니라 또다른 비선택된 TMR 소자를 경유하여 여러 경로를 통해서 흐른다. 이런 연유로 선택된 TMR 소자만의 저항 값(또는 TMR 소자 양단에 가해진 전압)을 정확히 결정하는 것은 어렵다.
예를 들어, 도 53 및 도 54에 도시된 교차점 셀 어레이 구조를 갖는 자기 랜덤 액세스 메모리를 고려해보자.
판독 동작에서 예를 들어, 로우 디코더 RD3로부터의 출력 신호 RSL3 및 칼럼 디코더 CD3로부터의 출력 신호 CSL3가 "H"로 변화할 때, 로우 선택 스위치 RSW3 및 칼럼 선택 스위치 CSW3는 턴온된다.
그 결과, 도 53에서, 워드선 WL3 및 비트선 BL3를 통해서 정전류원 I1에서 연산 증폭기 OP1까지 판독 전류가 흐른다.
이 시점에서, 로우 디코더 RD1, RD2, RD4, 및 RD5로부터의 출력 신호 RSL1, RSL2, RSL4, 및 RSL5는 "L"이다. 칼럼 디코더 CD1, CD2, CD4,및 CD5 로부터의 출력 신호 CSL1, CSL2, CSL4, 및 CSL5는 또한 "L"이다.
따라서, 비선택 워드선 WL1, WL2, WL4 및 WL5 및 비선택 비트선 BL1, BL2, BL4, 및 BL5 는 플로팅 상태에 있다.
즉, 비선택 워드선 WL1, WL2, WL4, 및 WL5에 접속된 TMR 소자는 한 터미날에서 서로 단락된다. 비선택 비트선 BL1, BL2, BL4, 및 BL5에 상응하는 것에 접속된 각각의 TMR소자의 다른 터미날은 또한 단락된다.
이런 이유로, 판독 동작에서의 교차점 셀 어레이 구조의 등가회로에서, 선택안된 TMR 소자는 선택된 TMR 소자 MTJ(33)에 직렬로 또는 병렬로 복잡하게 접속된다. 이는 선택된 TMR 소자(33)의 판독 신호량의 감소를 의미한다. 그 결과, 감지 증폭기 S/A에 의해 선택된 TMR 소자 MJT(33)만의 저항값을 정확히 결정하는 것은 어렵다.
도 54를 참조하면, 판독 동작에서, 로우 디코더 RD3로부터의 출력 신호 RSL3 및 칼럼 디코더 CD3 로부터의 출력 신호 CSL3가 "H"로 변화할 때 로우 선택 스위치 RSW3 및 칼럼 선택 스위치 CSW3는 턴온된다. 또한, 신호 bCSL1, bCSL2, bCSL4, 및 bCSL5가 "H"로 변화할 때 트랜지스터 BSW1, BSW2, BSW4, 및 BSW5는 턴 온된다.
그 결과, 판독 전류는 워드선 WL3 및 비트선 BL3 를 통해서 정전류원 I1에서 연산 증폭기 OP1으로 흐른다. 또한, 선택된 비트선 BL3로 흐르는 전류는 연산 증폭기 OP1의 입력 방식으로 인해 접지점 VSS를 향해 흐른다. 동시에, 판독 전류는 비선택 비트선 BL1, BL2, BL4, 및 BL5를 통해서 접지점 VSS를 향해 흐른다.
선택된 비트선 BL3를 통해서 연산 증폭기 OP1으로 흐르는 전류량은 비선택 비트선 BL1, BL2, BL4 및 BL5 를 통해 흐르는 전류의 영향으로 인해 아주 작다. 특히, 판독 동작의 개시점에서 신호 전류는 연산 증폭기 OP1으로 전혀 흐르지 않아 판독 동작의 지연을 낳는다.
선택된 비트선 BL3로 흐르는 전류는 또한 연산 증폭기 OP1의 입력 방식으로 인해 접지점 VSS에 최종적으로 흐른다. 평행하게 접속된 상태의 선택 안된 비트선 BL1, BL2, BL4, 및 BL5 가 기생 저항을 포함하여 낮은 저항값을 가질 때, 필요한 전류는 충분한 시간이 경과한 후에조차도 연산 증폭기 OP1으로 흐르지 않는다.
도 53 및 도 54에서, 선택된 워드선 WL3에서 선택된 비트선 BL3까지의 경로에서, 선택된 TMR 소자 MTJ(33) 및 다른 부분의 전형적 예들을 통해 통과하는 주요 경로는 화살표로 표시된다.
(1) 본 발명의 제1 국면에 따르면, 복수의 제1 배선; 상기 복수의 제1 배선과 교차하는 복수의 제2 배선; 상기 복수의 제1 배선과 상기 복수의 제2 배선과의 교차점들에 배치되어 자기 저항 효과를 이용하여 데이터를 저장하는 복수의 메모리 셀; 및 선택된 제1 배선과 선택된 제2 배선과의 사이에 판독 전류가 공급될 때 상기 선택된 제1 배선에 전기적으로 접속된 모든 비선택된 제2 배선들에 바이어스 전위를 인가하는 바이어스 회로를 포함하는 자기 랜덤 액세스 메모리가 제공된다.
본 발명의 제2 국면에 따르면, 복수의 제1 배선; 상기 복수의 제1 배선과 교차하는 복수의 제2 배선; 상기 복수의 제1 배선과 상기 복수의 제2 배선과의 교차점들에 배치되어 자기 저항 효과를 이용하여 데이터를 저장하는 복수의 제1 메모리 셀로 형성된 제1 셀 어레이 구조; 복수의 제3 배선; 상기 복수의 제3 배선과 교차하는 복수의 제4 배선; 및 상기 복수의 제3 배선과 상기 복수의 제4 배선과의 교차점들에 배치되어 자기 저항 효과를 이용하여 데이터를 저장하는 복수의 제2 메모리 셀로 형성되고 상기 제1 셀 어레이 구조 상에 적층된 제2 셀 어레이 구조를 포함하는 자기 랜덤 액세스 메모리가 제공된다.
본 발명의 제3 국면에 따르면, 복수의 제1 배선; 상기 복수의 제1 배선과 교차하는 복수의 제2 배선; 상기 복수의 제1 배선과 상기 복수의 제2 배선과의 교차점들에 배치되어 자기 저항 효과를 이용하여 데이터를 저장하는 복수의 제1 메모리 셀; 상기 복수의 제2 배선과 교차하는 복수의 제3 배선; 및 상기 복수의 제2 배선과 상기 복수의 제3 배선과의 교차점들에 배치되어 자기 저항 효과를 이용하여 데이터를 저장하는 복수의 제2 메모리 셀을 포함하는 자기 랜덤 액세스 메모리가 제공된다.
(2) 본 발명의 일 국면에 따르면, 복수의 제1 배선과 이 복수의 제1 배선과 교차하는 복수의 제2 배선과의 교차점들에 배치되어 자기 저항 효과를 이용하여 데이터를 저장하는 복수의 메모리 셀로부터의 데이터 판독을 실행함에 있어서, 선택된 제1 배선과 선택된 제2 배선과의 사이에 판독 전류가 공급될 때 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들 각각에 바이어스 전위를 인가하는 것을 포함하는 자기 랜덤 액세스 메모리의 판독 방법이 제공된다.
본 발명의 일 양상에 의한 자기 랜덤 액세스 메모리가 첨부 도면을 참조하여 이하 상세히 설명될 것이다.
1. 자기 랜덤 액세스 메모리의 주요부의 구조
첫 번째로, 본 발명의 일 양상에 의한 자기 랜덤 액세스 메모리의 주 구조가 이하 상세히 기술될 것이다.
판독 회로가 이하 기술된다. 설명의 편의를 위해 기입 회로는 생략한다.
(1) 회로 구조 1
도 1은 본 발명의 일실시예에 따른 자기 랜덤 액세스 메모리의 회로 구조를 도시한다.
복수의 TMR 소자 (TMJ 소자) MTJ로 형성되는 메모리 셀 어레이(11)가 어레이로 배열된다. X방향의 워드선 WLi(i=1, 2, ..., 5)과 Y방향의 비트선 BLi(i=1, 2, ..., 5)간의 교차점에 TMR 소자 MTJ가 배열된다. TMR 소자 MTJ는 워드선 WLi와 비트선 BLi 사이에 접속된다.
본 예에서는 설명의 편의를 위해 메모리 셀 어레이(11)가 5×5 TMR 소자 MTJ로 구성되는 것으로 한다. 그러므로, 워드선 WLi의 수는 5이며 비트선 BLi의 수 역시 5이다.
이는 단지 예시적인 것에 불과하다. 본 발명에 있어서, 메모리 셀 어레이(11)의 크기(TMR 소자의 수)와 워드선 WLi와 비트선 BLi의 수에는 제한이 없다.
각 워드선 WLi의 한 단부는 해당 로우 선택 스위치 RSWi(i=1, 2, ..., 5)를 통해 접지점 VSS에 접속된다. 로우 선택 스위치 RSWi는 로우 디코더(12)로부터의 출력 신호, 즉, 로우 어드레스 신호를 디코드하여 얻은 신호에 의해 제어된다.
따라서, 로우 어드레스 신호에 의해 선택된 워드선(로우) WLi에 대응하는 로우 선택 스위치 RSWi가 턴온된다. 선택된 워드선 WLi의 일 단부는 단회로로 VSS에 접지된다.
또한, 로우 어드레스 신호에 의해 비선택된 워드선들 WLi에 대응하는 로우 선택 스위치 RSWi는 턴오프된다. 그러므로, 비선택된 워드선들 WLi는 플로팅 상태에 있게 된다.
도 1에 도시된 바와 같이, 로우 선택 스위치 RSWi로는, 예컨대, MOS 트랜지스터가 될 수 있다.
그러나, 도 1의 로우 선택 스위치 RSWi는 MOS 트랜지스터에 한정되지 않는다. 예를 들어, 바이폴라 트랜지스터, MIS(Metal Insulator Semiconductor) 트랜지스터(MOSFET 포함), MES(Metal Semiconductor) 트랜지스터, 혹은 접합 트랜지스터를 이용할 수도 있다.
각 비트선 BLi의 일 단부는 감지 증폭기 및 비트선 바이어스 회로를 포함하는 대응 회로 블록 13-i(i=1, 2, ..., 5)에 접속된다.
비트선 바이어스 회로는 판독 동작에 있어서 바이어스 전위를 비트선 BLi에 가한다.
즉, 본 예에서, 판독 동작시 바이어스 전위가 선택된 비트선 BLi에만 가해지는 것이 아니라 선택된 워드선 Wli에 접속된 모든 비트선들 Bli에 TMR 소자 MTJ를 통해 가해진다는 것이다. 즉, 본 예에서, 모든 비트선들 BLi는 등전위에 있게 되고, 결국 하나의 비트선에서 다른 비트선으로 전류가 흐르는 것을 차단하게 된다.
또한, 본 예에서는 감지 증폭기가 TMR 소자 MTJ를 통해 선택된 워드선에 접속된 모든 비트선들 BLi에 접속된다. 즉, 판독 동작에 있어서, 선택된 워드선 WLi에 접속한 모든 TMR 소자 MTJ의 저항 값(데이터)이 한번에 판독된다.
감지 증폭기는 본 예에서와 같이 TMR 소자 MTJ를 통해 선택된 워드선 WLi에 연결된 모든 비트선 BLi에 접속될 것이다. 그와 달리, 선택된 비트선 BLi에만 감지 증폭기가 접속될 수도 있다.
이상 기술한 바와 같이, 본 발명의 자기 랜덤 액세스 메모리에 따르면, 선택된 워드선 Wli은 소정의 전위(본 예에서는 접지 전위)에 고정되어 판독 전류를 판독한다. 비선택된 워드선들은 플로팅 상태로 설정된다. TMR 소자를 통해 선택된 워드선에 접속하는 모든 비트선들 BLi은 소정의 바이어스 전위(예컨대, 양전위)로 설정된다.
판독 동작에 있어서, 본 발명에 따른 교차점 셀 어레이 구조와 등가 회로와 같이 선택된 TMR 소자만이 선택된 워드선과 선택된 비트선 사이에 접속이 된다. 따라서, 선택된 TMR 소자의 판독 신호량이 감소되는 것이 억제될 수 있다.
또한, 감지 증폭기는 TMR 소자 MTJ를 통해 선택된 워드선 WLi에 접속된 모든 비트선 BLi에 접속된다. 그러므로, 모든 비트선 BLi에 흐르는 판독 전류는 동일하다. 감지 증폭기로 흐르는 신호 전류의 양은 감소하지 않고, 혹은 비트선들 간에 상호 간섭이 전혀 일어나지 않게 된다. 이러한 이유로 판독 전류는 안정된다.
(2) 판독 동작
도 1에 도시된 자기 랜덤 액세스 메모리가 사용될 경우의 판독 동작이 이하 기술된다.
판독 동작에 있어서, 로우 디코더(12)는 하나의 워드선을 로우 어드레스 시호를 기초로 선택한다. 워드선 WL3가 로우 어드레스 시호에 의해 선택된다고 하자. 이 경우, 로우 선택 스위치 RSW3가 켜지면 남아있는 로우 선택 스위치 RSW1, RSW2, RSW4, RSW5는 꺼진다.
따라서, 선택된 워드선 WL3는 접지 전위에 있게 된다. 비선택된 워드선 WL1, WL2, WL4, WL5는 플로팅 상태에 있게 된다.
로우 디코더(12)에 의한 워드선 WL3의 선택과 병렬로 비트선 바이어스 전류 13-1, 13-2, ..., 13-5가 흘러 TMR 소자 MTJ를 통해 선택된 워드선 WLi에 접속된 모든 비트선 BL1, BL2, ..., BL5에 바이어스 전위가 가해진다.
결국, 판독 전류는 모든 비트선 바이어스 전류 13-1, 13-2, ..., 13-5에서 선택된 워드선 WL3로 모든 비트선 BL1, BL2,..., BL5과 선택된 워드선 WL3에 접속된 모든 TMR 소자 TMJ를 통해 흐른다.
비선택된 워드선 WL1, WL2, WL4, WL5는 플로팅 상태에 있으므로 바이어스 전위가 가해지는 비트선 BL1, BL2, ..., BL5의 영향을 받는다. 그러나, 비선택된 워드선 WL1, WL2, WL4, WL5의 전위는 비트선 BL1, BL2, ..., BL5의 전위(바이어스 전위)보다 높아지지 않는다.
이러한 이유로, 도 1에 도시된 회로에서는 하나의 비트선 BLi에서 다른 비트선 BLi로 비선택 워드선 WL1, WL2, WL4, WL5를 통해 전류의 흐름이 생기지 않는다.
따라서, 판독 동작에서 교차점 셀 어레이 구조의 등가 회로로서, 선택된 TMR 소자만이 선택된 워드선 WL3과 선택된 비트선 BL1, BL2, ..., BL5사이에 접속이 된다. 따라서, 선택 TMR 소자의 판독 신호의 양은 줄어들지 않는다.
감지 증폭기(13-1, 13-2, ..., 13-5)는 판독 전류가 흐르면 비트선 BL1, BL2, ..., BL5의 전위를 감지하는데, 즉, 선택된 TMR 소자 TMJ의 저항값이 선택된 워드선 WL3에 접속된 TMR 소자 TMJ에 저장된 데이터를 결정하게 된다.
이 예에서, 판독 전류는 비트선 BL1, BL2, ..., BL5에서 선택된 워드선 WL3로 흐른다. 그러나, 판독 전류의 방향(워드선 전위와 비트선 전위와의 레벨 관계)에는 제한이 없다.
이 예에서, 선택된 워드선 WL3에 접속된 모든 TMR 소자 TMJ의 저항값(데이터)는 한번에 파독된다. 대신, 선택된 워드선 WLi와 선택된 비트선 BLi에 접속된 TMR 소자 TMJ만의 저항값(데이터)가 판독될 것이다.
본 발명에 있어서, 판독 모드에서의 전력 소모는 종래의 기술에 비하여 약간 증가할 것이다. 그러나, 기입 모드에서 전력 소모가 훨씬 적을 것이므로 문제될 것이 없다. 판독 모드에서의 전력 소모는 재기록 동작을 요구하는 DRAM이나 FeRAM의 것보다는 훨씬 적다.
(3) 실시예
도 1에 도시된 자기 랜덤 액세스 메모리의 상세한 예, 구체적으로 판독 전류의 상세한 예가 이하 기술될 것이다.
1) 실시예 1
도 2는 도 1의 본 발명의 자기 랜덤 액세스 메모리의 구체적인 예를 도시한다.
메모리 셀 어레이(11)은 어레이로 배열된 복수의 TMR 소자 TMJ로 형성되다. TMR 소자 TMJ는 X방향의 워드선 WLi(i=1, 2, ..., 5)과 Y방향의 비트선 BLi(i=1, 2, ..., 5)의 교차점에 배열된다.
각 워드선 WLi의 한 단부는 대응하는 로우 선택 스위치 RSWi(i=1, 2, ..., 5)를 통해 접지점 VSS에 연결된다. 로우 선택 스위치 RSWi는 로우 디코더(12)로부터의 출력 신호, 즉, 로우 어드레스 신호에 의한 신호에 의해 제어된다.
그러므로, 로우 어드레스 신호에 의해 선택되는 워드선(로우) WLi에 대응하는 로우 선택 스위치 RSWi가 턴온된다. 선택된 워드선 WLi의 한 단부는 접지점 VSS으로 단회로 접속된다.
또한, 로우 어드레스 신호에 의해 비선택된 워드선 WLi에 대응하는 로우 선택 스위치 RSWi는 턴오프된다. 그러므로, 비선택 워드선 WLi는 플로팅 상태에 있게 된다.
각 비트선의 일단부는 감지 증폭기와 비트선 바이어스 전류를 포함하는 대응 회로 블록(13-i)(i=1, 2, ..., 5)에 연결된다. 비트선 바이어스 전류는 판독 동작 중 비트선에 바이어스 전위를 가한다.
이 예에서, 각 회로 블록(13-i)은 연산 증폭기 OP1, 감지 증폭기 S/A와 저항 소자 Rc로 구성된다.
비트선 BLi는 이전 단계에서 연산 증폭기 OP1의 음의 입력단자에 접속된다. 클램프 전위(바이어스 전위) VC가 연산 증폭기 OP1의 양의 입력단자에 접속된다. 저항 소자(피드백 저항 소자) Rc는 연산 증폭기 OP1의 출력 단자와 음의 입력 단자에 접속된다. 연산 증폭기 OP1는 비트선 BLi의 전위를 클램프 전위와 같게 출력 전위를 출력한다.
연산 증폭기 OP1의 출력 단자는 감지 증폭기(예컨대, 차등 증폭기) S/A의 양의 입력 단자에 연결된다. 감지 증폭기 S/A의 음의 입력 단자에 기준 전위 VRFF가 가해진다.
감지 증폭기 S/A는 연산 증폭기 OP1의 출력 전위와 기준 전위 VRFF를 비교하여 판독 데이터를 구별한다.
Rm을 TMR 소자 TMJ의 저항이라고 하고 Rc를 연산 증폭기 OP1의 출력 단자와 입력 단자간에 접속된 저항값이라고 하고, Vm을 TMR 소자에 가해지는 전압이라 한다. 연산 증폭기의 출력 전위는 아래와 같다.
Vo=Vc × (1+Rc/Rm)
감지 증폭기 S/A는 출력 전위 Vo를 기준 전위 VRFF와 비교하여 선택된 워드선 WLi에 접속된 TMR 소자 TMJ의 저항값(데이터)을 결정한다.
감지 증폭기 S/A는 본 예에서와 같이 TMR 소자 TMJ를 통해 선택된 워드선 WLi에 접속된 모든 비트선 BLi에 접속될 것이다.
본 발명의 자기 랜덤 액세스 메모리의 구체적인 실시예 1에 따르면, 판독 동작에 있어서 선택된 TMR 소자 TMJ만이 선택된 워드선 WLi와 선택된 비트선 BLi 사이에 접속된다. 그러므로, 선택된 TMR 소자 TMJ의 판독 신호량은 감소하지 않는다.
2)실시예 2
도 3은 본 발명의 자기 랜덤 액세스 메모리의 구체적인 예 2를 도시한다.
실시예 2는 실시예1에서 상세히 설명한 바와 같이 기준 전위 VRFF를 발생시키는 회로를 도시한다.
실시예 2는 "0" 데이터를 저장하는 TMR 소자와 "1"을 저장하는 TMR 소자를 이용하여 기준 전위 VRFF를 발생시키는 회로를 제시한다.
메모리 셀 어레이(11)은 어레이로 배열된 복수의 TMR 소자 TMJ로 형성된다. TMR 소자 TMJ는 X방향의 워드선 WLi(i=1, 2, ..., 5)과 Y방향의 비트선 BLi(i=1, 2, ..., 5)의 교차점에 배열된다. TMR 소자 TMJ는 워드선WLi과 비트선 BLi사이에 접속된다.
각 워드선 WLi의 일단부는 해당 로우 선택 스위치 RSWi(i=1, 2, ..., 5)를 통해 접지접 VSS에 접속된다. 로우 선택 스위치 RSWi는 로우 디코더(12)로부터의 출력 신호, 즉, 로우 어드레스 신호를 디코드함으로써 얻어지는 신호에 의해 제어된다.
따라서, 로우 어드레스 신호에 의해 선택되는 워드선 (로우) WLi에 대응하는 로우 선택 스위치 RSWi가 턴온된다. 선택된 워드선 WLi의 일단부는 접지접 VSS에 단회로로 접속된다.
또한, 로우 어드레스 신호에 의해 비선택되는 워드선 WLi에 대응하는 로우 선택 스위치 RSWi는 턴오프된다. 그 결과, 비선택 워드선 WLi는 플로팅 상태에 놓이게 된다.
각 비트선의 일단부는 감지 증폭기와 비트선 바이어스 전류를 포함하는 대응 회로 블록(13-i)(i=1, 2, ..., 5)에 연결된다. 비트선 바이어스 전류는 판독 동작 중 비트선에 바이어스 전위를 가한다.
이 예에서, 각 회로 블록(13-i)은 실시예 1과 같이 연산 증폭기 OP1, 감지 증폭기 S/A와 저항 소자 Rc로 구성된다.
비트선 BLi는 이전 단계에서 연산 증폭기 OP1의 음의 입력단자에 접속된다. 클램프 전위(바이어스 전위) VC가 연산 증폭기 OP1의 양의 입력단자에 접속된다. 저항 소자 Rc는 연산 증폭기 OP1의 출력 단자와 음의 입력 단자에 접속된다. 연산 증폭기 OP1는 비트선 BLi의 전위를 클램프 전위와 같게 출력 전위를 출력한다.
연산 증폭기 OP1의 출력 단자는 감지 증폭기 S/A의 양의 입력 단자에 연결된다. 감지 증폭기 S/A의 음의 입력 단자에 기준 전위 VRFF가 가해진다.
감지 증폭기 S/A는 연산 증폭기 OP1의 출력 전위와 기준 전위 VRFF를 비교하여 판독 데이터를 구별한다.
"0" 데이터를 저장하는 TMR 소자(기준 셀)와 "1"을 저장하는 TMR 소자(기준 셀)를 포함하는 기준 전위 발생 회로(19)에 의해 기준 전위 VRFF가 발생된다.
기준 전위 생성 회로(19)는 Y-방향으로 연장된 비트선들 rBL"0"과 rBL"1"을 갖는다.
모든 워드선들 WLi와 비트선 rBL"0" 간의 교차점들에서, 이 워드선들 WLi와 비트선 rBL"0" 사이에 접속되는 TMR 소자 MTJ가 배열된다. 모든 워드선들 WLi와 비트선 rBL"0" 사이의 교차점에 배열된 모든 TMR 소자들 MTJ는 "0" 데이터를 저장한다.
모든 워드선들 WLi와 비트선 rBL"1" 사이의 교차점들에서, 이 워드선들 WLi와 비트선 rBL"1" 사이에 접속되는 TMR 소자 MTJ가 배열된다. 모든 워드선들 WLi와 비트선 rBL"1" 사이의 교차점에 배열된 모든 TMR 소자들 MTJ는 "1" 데이터를 저장한다.
이 배열에 따르면, 판독 동작에서, 항상 다섯개의 워드선들 WL1, WL2, ..., WL5 중 선택된 하나와 독립적으로 "0" 데이터는 비트선 rBL"0"에 판독되고, "1" 데이터는 비트선 rBL"1"에 판독된다.
판독 동작에서, 판독 신호 READ가 "H"로 변화할 때, 비트선들 rBL"0"과 rBL"1"은 이콜라이즈 스위치 ESW에 의해 서로 단락된다.
비트선들 rBL"0"과 rBL"1" 각각은 연산 증폭기 OP1과 동일한 회로인 연산 증폭기 OP2의 음의 입력 단자에 접속된다. 비트선 rBL"0"에 접속된 연산 증폭기 OP1의 출력 단자와 비트선 rBL"1"에 접속된 연산 증폭기 OP2의 출력 단자는 서로 단락된다.
판독 회로의 연산 증폭기 OP1과 유사하게, 클램프 전위 (바이어스 전위) VC는 연산 증폭기 OP2의 양의 입력 단자에 입력된다. 또한, 저항 소자 Rc는 출력 단자와 음의 입력 단자 사이에 연결된다.
그 결과, 기준 전위 VREF는 연산 증폭기 OP2의 출력 단자로부터 출력된다.
본 발명의 자기 랜덤 액세스 메모리의 상세한 실시예 2에 따르면, 판독 동작시에, 단지 선택된 TMR 소자 MTJ만이 선택된 워드선 WLi와 선택된 비트선 BLi 사이에 연결된다. 그러므로, 선택된 TMR 소자 MTJ의 판독 신호량은 감소하지 않는다.
또한, 상세한 실시예 2에 있어서는, 판독 동작시에, 기준 전위 VREF는 "0" 데이터를 저장한 TMR 소자들과 "1" 데이터를 저장한 TMR 소자들을 사용하여 생성된다. 이 때문에, 기준 전위 VREF는 "0" 데이터를 판독시에 감지 증폭기 S/A의 양의 입력 단자에 나타나는 전위와 "1" 데이터를 판독시에 감지 증폭기 S/A의 양의 입력 단자에 나타나는 전위 사이의 중간값을 갖는다.
그러므로, 판독 동작에 있어서 판독 데이터의 마진이 향상될 수 있다.
③ 상세한 실시예 3
도 4는 본 발명의 자기 랜덤 액세스 메모리의 상세한 실시예 3을 도시한다.
상세한 실시예 3은 상세한 실시예 2의 개선된 예이며, 상세한 실시예 2의 기준 전위 생성 회로(19)의 회로 구조를 간략화한다.
메모리 셀 어레이(11)는 어레이로 배열된 복수의 TMR 소자들 MTJ로 형성된다. TMR 소자들 MTJ는 X 방향으로 연장된 워드선들 WLi (i=1, 2, ..., 5)와 Y 방향으로 연장된 비트선들 BLi (i=1, 2, ..., 5) 사이의 교차점들에 배열된다. TMR 소자들 MTJ는 워드선들 WLi와 비트선들 BLi 사이에 접속된다.
각 워드선 WLi의 한쪽 단부는 대응하는 로우 선택 스위치 RSWi (i=1, 2, ..., 5)를 통해 접지 포인트 VSS에 접속된다. 로우 선택 스위치 RSWi는 로우 디코더(12)로부터의 출력 신호, 즉 로우 어드레스 신호를 디코딩함으로써 구해진 신호에 의해 제어된다.
그러므로, 로우 어드레스 신호에 의해 선택된 워드선 (로우) WLi에 대응하는 로우 선택 스위치 RSWi가 턴온된다. 선택된 워드선 WLi의 한쪽 단부는 접지 포인트 VSS에 단락된다.
또한, 로우 어드레스 신호에 의해 비선택된 워드선들 WLi에 대응하는 로우 선택 스위치 RSWi가 턴오프된다. 그러므로, 비선택된 워드선들 WLi는 플로팅 상태로 설정된다.
각 비트선 BLi의 한쪽 단부는 감지 증폭기 및 비트선 바이어스 회로를 포함하는 대응 회로 블록(13-i) (i=1, 2, ..., 5)에 접속된다. 비트선 바이어스 회로는 판독 동작시에 바이어스 전위를 비트선 BLi에 인가한다.
이 예에서, 각 회로 블록(13-i)은 상세한 실시예 2에서와 마찬가지로, 연산 증폭기 OP1, 감지 증폭기 S/A, 및 저항 소자 Rc로 구성된다.
비트선 BLi는 전치 단계에서 연산 증폭기 OP1의 음의 입력 단자에 접속된다. 클램프 전위 (바이어스 전위) VC는 연산 증폭기 OP1의 양의 입력 단자에 인가된다. 저항 소자 Rc는 연산 증폭기 OP1의 출력 단자와 음의 입력 단자 사이에 접속된다.
연산 증폭기 OP1의 출력 단자는 감지 증폭기 S/A의 양의 입력 단자에 접속된다. 기준 전위 VREF는 감지 증폭기 S/A의 음의 입력 단자에 인가된다.
감지 증폭기 S/A는 연산 증폭기 OP1의 출력 전위와 기준 전위 VREF를 비교하여, 판독 데이터를 식별한다.
기준 전위 생성 회로(19)는 Y 방향으로 연장된 비트선 rBL"1"을 갖는다. 모든 워드선들 WLi와 비트선 rBL"1" 사이의 교차점들에, 이 워드선들 WLi와 비트선 rBL"1" 사이에 접속되는 TMR 소자들 (기준 셀들) MTJ가 배열된다. 모든 워드선들 WLi와 비트선 rBL"1" 사이의 교차점에 배열된 TMR 소자들 MTJ는 "1" 데이터를 저장한다.
비트선 rBL"1"은 연산 증폭기 OP2의 음의 입력 단자에 접속된다. 클램프 전위 VC는 연산 증폭기 OP2의 양의 입력 단자에 입력된다. 저항 소자 Rr은 연산 증폭기 OP2의 출력 단자와 음의 입력 단자 사이에 연결된다. 기준 전위 VREF는 연산 증폭기 OP2의 출력 단자로부터 출력된다.
데이터 셀 측상의 연산 증폭기 OP1에 접속되고 데이터를 판독하기 위해 사용되는 저항 소자 Rc와 기준 셀 측상의 연산 증폭기 OP1과 동일한 회로이고 기준 전위 VREF를 생성하기 위해 사용되는 저항 소자 Rr 각각은 직렬로 연결된 짝수 개의 TMR 소자들 (메모리 셀로서 기능하는 TMR 소자 MTJ와 동일한 구조를 갖는 TMR 소자들)로 형성된다.
저항 소자 Rc를 구성하는 모든 짝수개의 TMR 소자들은 데이터 "0"이 기록되는 상태 (저저항 상태)로 설정된다. 반면에, 저항 소자 Rr을 구성하는 짝수개의 TMR 소자들의 절반은 데이터 "0"이 기록되는 상태 (저저항 상태)로 설정된다. 나머지 절반은 데이터 "1"이 기록되는 상태 (고저항 상태)로 설정된다.
이 배열에 따르면, 판독 동작시에, 선택된 워드선 WLi에 접속된 TMR 소자들 MTJ의 데이터는 비트선들 BLi에 판독되고, "1" 데이터는 비트선 rBL"1"에 판독된다.
기준 전위 VREF는 "0" 데이터를 판독시에 감지 증폭기 S/A의 양의 입력 단자에 나타나는 전위와 "1" 데이터 판독시에 감지 증폭기 S/A의 양의 입력 단자에 나타나는 전위 사이의 중간값을 갖는다.
그러므로, 판독 동작 시의 판독 데이터의 마진이 향상될 수 있다.
④ 상세한 실시예 4
도 5는 본 발명의 자기 랜덤 액세스 메모리의 상세한 실시예 4를 도시한다.
상세한 실시예 4도 상세한 실시예 2의 개선된 예이다. 상세한 실시예 4는 "0"/"1" 관계가 상세한 실시예 3의 것과 역이라는 점을 제외하고는 상세한 실시예 3의 원리와 동일한 원리에 의해 기준 전위 VREF를 생성하는 기술을 제안한다.
메모리 셀 어레이(11)는 어레이로 배열된 복수의 TMR 소자들 MTJ에 의해 형성된다. TMR 소자들 MTJ는 X 방향으로 연장된 워드선들 WLi (i=1, 2, ..., 5)와 Y 방향으로 연장된 비트선들 BLi (i=1, 2, ..., 5) 사이의 교차점들에 배열된다. TMR 소자들 MTJ는 워드선들 WLi와 비트선들 BLi 사이에 접속된다.
각 워드선 WLi의 한쪽 단부는 대응하는 로우 선택 스위치 RSWi (i=1, 2, ..., 5)를 통해 접지 포인트 VSS에 접속된다. 로우 선택 스위치 RSWi는 로우 디코더(12)로부터의 출력 신호, 즉 로우 어드레스 신호를 디코딩함에 의해 구해진 신호에 의해 제어된다.
그러므로, 로우 어드레스 신호에 의해 선택된 워드선 (로우) WLi에 대응하는 로우 선택 스위치 RSWi가 턴온된다. 선택된 워드선 WLi의 한쪽 단부는 접지 포인트 VSS에 단락된다.
또한, 로우 어드레스 신호에 의해 비선택된 워드선들 WLi에 대응하는 로우 선택 스위치들 RSWi가 턴오프된다. 그러므로, 비선택된 워드선들 WLi은 플로팅 상태로 설정된다.
각 비트선 BLi의 한쪽 단부는 감지 증폭기 및 비트선 바이어스 회로를 포함하는 대응 회로 블록(13-i) (i=1, 2, ..., 5)에 접속된다. 비트선 바이어스 회로는 판독 동작시에 바이어스 전위를 비트선 BLi에 인가한다.
이 예에서, 각 회로 블록(13-i)은 상세한 실시예 2에서와 마찬가지로, 연산 증폭기 OP1, 감지 증폭기 S/A, 및 저항 소자 Rc로 구성된다.
비트선 BLi는 전치 단계에서 연산 증폭기 OP1의 음의 입력 단자에 접속된다. 클램프 전위 (바이어스 전위) VC는 연산 증폭기 OP1의 양의 입력 단자에 인가된다. 저항 소자 Rc는 연산 증폭기 OP1의 출력 단자와 음의 입력 단자 사이에 접속된다.
연산 증폭기 OP1의 출력 단자는 감지 증폭기 S/A의 양의 입력 단자에 접속된다. 기준 전위 VREF는 감지 증폭기 S/A의 음의 입력 단자에 인가된다.
감지 증폭기 S/A는 연산 증폭기 OP1의 출력 전위와 기준 전위 VREF를 비교하여, 판독 데이터를 식별한다.
기준 전위 생성 회로(19)는 Y 방향으로 연장된 비트선 rBL"0"을 갖는다. 모든 워드선들 WLi와 비트선 rBL"0" 사이의 교차점들에, 이 워드선들 WLi와 비트선 rBL"0" 사이에 접속되는 TMR 소자들 (기준 셀들) MTJ가 배열된다. 모든 워드선들 WLi와 비트선 rBL"0" 사이의 교차점에 배열된 모든 TMR 소자들 MTJ는 "0" 데이터를 저장한다.
비트선 rBL"0"은 연산 증폭기 OP2의 음의 입력 단자에 접속된다. 클램프 전위 VC는 연산 증폭기 OP2의 양의 입력 단자에 입력된다. 저항 소자 Rr은 연산 증폭기 OP2의 출력 단자와 음의 입력 단자 사이에 연결된다. 기준 전위 VREF는 연산 증폭기 OP2의 출력 단자로부터 출력된다.
데이터 셀 측상의 연산 증폭기 OP1에 접속되고 데이터를 판독하기 위해 사용되는 저항 소자 Rc와 기준 셀 측상의 연산 증폭기 OP1과 동일한 회로이고 기준 전위 VREF를 생성하기 위해 사용되는 저항 소자 Rr 각각은 직렬로 연결된 짝수 개의 TMR 소자들 (메모리 셀로서 기능하는 TMR 소자 MTJ와 동일한 구조를 갖는 TMR 소자들)로 형성된다.
저항 소자 Rc를 구성하는 모든 짝수개의 TMR 소자들은 데이터 "1"이 기록되는 상태 (고저항 상태)로 설정된다. 반면에, 저항 소자 Rr을 구성하는 짝수개의 TMR 소자들의 절반은 데이터 "0"이 기록되는 상태 (저저항 상태)로 설정된다. 나머지 절반은 데이터 "1"이 기록되는 상태 (고저항 상태)로 설정된다.
이 배열에 따르면, 판독 동작시에, 선택된 워드선 WLi에 접속된 TMR 소자들 MTJ의 데이터는 비트선들 BLi에 판독되고, "0" 데이터는 비트선 rBL"0"에 판독된다.
기준 전위 VREF는 "0" 데이터를 판독시에 감지 증폭기 S/A의 양의 입력 단자에 나타나는 전위와 "1" 데이터 판독시에 감지 증폭기 S/A의 양의 입력 단자에 나타나는 전위 사이의 중간값을 갖는다.
그러므로, 판독 동작 시의 판독 데이터의 마진이 향상될 수 있다.
(4) 판독 회로
도 6 및 도 7은 판독 회로의 예를 도시한다.
도 6에 도시된 판독 회로는 도 1 내지 도 5에 도시된 자기 랜덤 액세스 메모리들에 대응한다. 이 예는 판독 데이터 비트들을 하나씩 출력하는 1-비트-타입 자기 랜덤 액세스 메모리를 가정한다.
판독 회로는 감지 증폭기 & 비트선 바이어스 회로들(13-i) (i=1, 2, ..., 5), 선택기(17), 및 출력 버퍼(18)를 갖는다. 감지 증폭기 & 비트선 바이어스 회로들(13-i)은 도 1 내지 도 5에 도시된 감지 증폭기 & 비트선 바이어스 회로들(13-i)에 대응한다.
판독 동작시에, 선택된 워드선 WLi에 접속된 TMR 소자들 MTJ의 데이터는 비트선 BLi를 통해 감지 증폭기 & 비트선 바이어스 회로들(13-i)에 입력된다. 감지 증폭기 & 비트선 바이어스 회로들(13-i)은 판독 데이터 Di (i=1, 2, ..., 5)를 출력한다.
선택기(17)는 데이터 Di 중 하나를 선택하고, 선택된 데이터 Di를 출력 버퍼(18)에 공급한다. 선택기(17)는, 예를 들면, CMOS-타입 트랜스퍼 게이트로 형성되고 칼럼 어드레스 신호의 하위 비트들을 기초로 데이터 Di 중의 하나를 선택한다 (이 비트들의 수는 선택될 데이터의 수에 의해 결정됨).
도 7에 도시된 판독 회로는 또한 도 1 내지 도 5에 도시된 자기 랜덤 액세스 메모리들에 대응한다. 이 예는 매번 복수의 판독 데이터 비트들을 출력하는 복수-비트-타입 자기 랜덤 액세스 메모리를 가정한다.
이 경우, 예를 들어, 선택된 워드선 WLi에 접속된 TMR 소자들 MTJ의 데이터는 칩으로부터 한번에 판독될 수 있다.
판독 회로는 감지 증폭기 및 비트선 바이어스 회로(13-i)(i = 1, 2,..., 5)와 출력 버퍼(18-i)(i = 1, 2,..., 5)를 갖는다. 감지 증폭기 및 비트선 바이어스 회로(13-i)는 도 1 내지 5에 도시된 감지 증폭기 및 비트선 바이어스 회로(13-i)에 대응한다.
판독 동작 중에, 선택된 워드선(WLi)에 접속된 TMR 소자 MTJ의 데이터는 비트선(BLi)를 통해 감지 증폭기 및 비트선 바이어스 회로(13-i)에 입력된다. 감지 증폭기 및 비트선 바이어스 회로(13-i)는 판독 데이터(Di)(i = 1, 2, ..., 5)를 출력한다.
판독 데이터(Di)는 출력 버퍼(18-i)를 통해 칩으로부터 출력된다.
도 8은 감지 증폭기 및 비트선 바이어스 회로의 회로예를 도시한다.
감지 증폭기 및 비트선 바이어스 회로의 회로예는 도 2를 참조하여 이미 설명하였다. 도 1 내지 도 5에 도시된 자기 랜덤 액세스 메모리에 적용될 수 있는 감지 증폭기 및 비트선 바이어스 회로의 다른 예가 이하 개시된다.
감지 증폭기(S/A)는 예컨대, 차동 증폭기로 구성된다.
PMOS 트랜지스터(QP2) 및 NMOS 트랜지스터(QN1)는 전원 단자(VDD)와 비트선(BLi)사이에 직렬로 접속된다. OP앰프(OP1)의 네거티브 입력 단자는 노드(n2)(비트선 BLi)에 접속된다. OP앰프(OP1)의 출력 단자는 NMOS 트랜지스터(QN1)의 게이트에 접속된다. 클램프 전위(VC)는 OP앰프(OP1)의 포지티브 입력 단자에 입력된다.
OP앰프(OP1)는 노드(n2)의 전위가 클램프 전위(VC)와 균등해지도록 NMOS 트랜지스터(QN1)의 게이트 전위를 제어한다. 클램프 전위(VC)는 소정의 포지티브 값으로 설정된다.
정전류원(Is1)은 판독 전류(I판독)을 생성한다. 판독 전류(I판독)는 PMOS 트랜지스터(QP1 및 QP2)로 구성된 전류 미러 회로를 통해 비트선(BLi)에 공급된다. 예컨대, 차동 증폭기로 구성된 감지 증폭기는, 판독 전류(I판독)가 흐를 때, 노드(n1) 전위에 기초하여 메모리 셀(TMR 소자)의 데이터를 감지한다.
도 9는 감지 증폭기의 회로예를 도시한다. 도 10은 감지 증폭기의 기준 전위 생성 회로의 회로예를 도시한다.
감지 증폭기(S/A)는 예컨대, 차동 증폭기로 구성된다. 감지 증폭기(S/A)는 노드(n1)의 전위(Vn1)를 기준 전위(Vref)와 비교한다.
기준 전위(Vref)는 데이터 "1" 및 "0"을 저장하는 TMR 소자로부터 생성된다.
PMOS 트랜지스터(QP4) 및 NMOS 트랜지스터(QN2)는 전원 단자(VDD)와 데이터 "1"을 저장하는 TMR 소자간에 직렬로 접속된다. PMOS 트랜지스터(QP5) 및 NMOS 트랜지스터(QN4)는 전원 단자(VDD)와 데이터 "0"을 저장하는 TMR 소자간에 직렬로 접속된다.
PMOS 트랜지스터(QP4 및 QP5)의 드레인은 서로 접속된다. NMOS 트랜지스터(QN2 및 QN4)의 드레인도 또한 서로 접속된다.
OP앰프(OP2)는 노드(n4)의 전위가 클램프 전위(VC)와 균등해지도록 NMOS 트랜지스터(QN2 및 QN4)의 게이트 전위를 제어한다. 정전류원(Is2)은 판독 전류(I판독)를 생성한다. 판독 전류(I판독)는 PMOS 트랜지스터(QP3 및 QP4)로 구성된 전류 미러 회로를 통해 데이터 "1" 및 데이터 "0"을 저장하는 TMR 소자로 흐른다.
기준 전위(Vref)는 노드(n3)로부터 출력된다.
Is1는 Is2와 같고, PMOS 트랜지스터(QP1, QP2, QP3, QP4, 및 QP5)는 같은 크기를 갖고, NMOS 트랜지스터(QN1, QN2, 및 QN4)도 같은 크기를 갖는다고 가정하자. 이 경우에, 기준 전위(Vref)는 데이터 "1"이 출력될 때와 데이터 "0"이 출력될 때의 전위(Vn1)간의 중간값으로 설정될 수 있다.
도 11은 도 8에 도시된 OP 앰프(OP1) 및 도 10에 도시된 OP앰프(OP2)의 회로예를 도시한다.
OP 앰프(OP1 및 OP2)는 PMOS 트랜지스트(QP6 및 QP7) 및 MMOS 트랜지스터(QN6, QN7 및 QN8)로 구성된다. 인에이블 신호(Enable)가 "H"로 변하면, MMOS 트랜지스터(QN8)는 턴온된다. 따라서, OP앰프(OP)는 동작 상태로 설정된다.
(5) 회로 구조 2
도 12는 본 발명의 다른 실시예에 따른 자기 랜덤 액세스 메모리의 회로 구조를 도시한다.
도 12에 도시된 회로 구조는 회로 구조(1)의 상세예 1(도 2)의 개선된 일례이다. 그 주요한 특징으로서, 모든 워드선(WLi) 및 모든 비트선(BLi)을 판독 동작중에 프리차지 전위로 프리차지시키는 프리차지 회로가 회로 구조(1)의 상세례에 부가된다.
메모리 셀 어레이(11)는 어레이내에 배열된 복수의 TMR 소자(MTJ 소자)(MTJ)로 구성된다. TMR 소자(MTJ)는 X 방향으로 이어지는 워드선(WLi)(i = 1, 2, ... 5)과 Y 방향으로 이어지는 비트선(BLi)(i = 1, 2, ... 5)간의 교차점에 배열된다. TMR 소자(MTJ)는 워드선(WLi)과 비트선(BLi)간에 접속된다.
이 예에서, 메모리 셀 어레이(11)는 설명의 편의상 5 x 5 TMR 소자(MTJ)로 구성된다. 따라서, 워드선(WLi)의 수는 5이고, 비트선(BLi)의 수도 5이다.
이것은 단지 예일 뿐이다. 본 발명에서, 메모리 셀 어레이(11)의 크기(TMR 소자의 수) 및 워드선(WLi) 및 비트선(BLi)의 수는 제한되지 않는다.
각 워드선(WLi)의 한쪽 끝은 대응하는 로우 선택 스위치(RSWi)(i = 1, 2, ...5)를 통해 접지점(VSS)에 접속된다. 로우 선택 스위치(RSWi)는 로우 디코더(12)로부터의 출력 신호, 즉, 로우 어드레스 신호를 디코딩하여 얻어지는 신호에 의해 제어된다.
각 비트선(BLi)의 한쪽 끝은 감지 증폭기 및 비트 선 바이어스 회로를 포함하는 대응하는 회로 블록(13-i)(i = 1, 2, ...5)에 접속된다. 비트 선 바이어스 회로는 바이어스 전위를 판독 동작중에 비트선(BLi)에 인가한다.
이 예에서, 판독 동작 중에, 바이어스 전위를 선택된 비트선(BLi)에만 인가하는 대신에, TMR 소자(MTJ)를 통해 선택된 워드선(WLi)에 접속된 모든 비트선(BLi)에 바이어스 전위가 인가된다. 즉, 이 예에서, 모든 비트선(BLi)은 등전위 레벨로 설정되어, 하나의 비트 선으로부터 다른 비트선으로의 전류 경로를 차단한다.
워드선(WLi) 및 비트선(BLi) 각각의 다른 끝은 프리차지 스위치(PSW)를 통해 프리차지선(PL)에 접속된다. 클램프 전위(바이어스 전위)( VC)는 프리차지선(PL)에 인가된다. 프리차지 스위치(PSW)는 프리차지 신호(PRE)에 의해 제어된다. 프리차지 신호(PRE)는 판독 동작 직전에 "H"로 변한다. 따라서, 워드선(WLi) 및 비트선(BLi)은 프리차지 전위로 프리차지 된다.
프리차지 신호(PRE)가 "L"로 변하면, 워드선(WLi) 및 비트선(BLi)의 프리차지는 종료된다. 그 후에, 워드선(WLi) 및 비트선(BLi)이 선택된다. 계속해서, 판독 전류가 선택된 워드선(WLi) 및 선택된 비트선(BLi)간에 공급된다.
즉, 판독 동작 중에, 로우 어드레스 신호에 의해 선택된 워드선(행)(WLi)에 대응하는 로우 선택 스위치(RSWi)가 턴온된다. 선택된 워드선(WLi)의 한쪽 끝은 접지점(VSS)에 단락된다.
또한, 로우 어드레스 신호에 의해 비선택된 워드선(WLi)에 대응하는 로우 선택 스위치(RSWi)는 턴오프된다. 따라서, 비선택된 워드선(WLi)은 프리차지 전위를 유지하며 부동상태로 설정된다.
워드선(WLi) 및 비트선(BLi)은 판독 동작의 속도를 증가시키기 위해 미리 프리차지 된다.
즉, 본 발명에서, 판독 동작 중에 하나의 비트선으로부터 다른 비트선으로의 전류 경로를 차단하기 위해, TMR 소자(MTJ)를 통해 선택된 워드선(WLi)에 접속된 모든 비트선(BLi)에 바이어스 전위가 인가된다. 이 시점에서, 비트선(BLi) 및 비선택된 워드선(WLi)(부동 상태)이 차지된다.
모든 비트선(BLi)을 바이어스 전위로 설정하기 위해, 모든 비트선(BLi) 및 비선택된 워드선(WLi)은 차지되어야 한다. 이러한 차지 동작은 긴 시간을 요한다.
이를 방지하기 위해, 본 예에서, 워드선(WLi) 및 비트선(BLi)은 차지 시간을 줄이기 위해 미리 프리차지되어, 판독 동작의 속도를 증가시킨다.
본 예에서, 프리차지 전위는 바이어스 전위와 동일하다. 그러나, 프리차지 전위는 바이어스 전위와 다를 수도 있다. 이 예에서, 워드선(WLi) 및 비트선(BLi) 모두 프리차지된다. 그러나, 워드선(WLi) 또는 비트선(BLi) 중 하나만 프리차지될 수도 있다.
부가적으로, 본 예에서, 감지 증폭기들은 TMR 소자(MTJ)를 통해 선택된 워드선(WLi)에 접속된 모든 비트선(BLi)에 접속된다. 즉, 판독 동작 중에, 선택된 워드선(WLi)에 접속된 모든 TMR 소자(MTJ)의 저항 값(데이터)는 즉시 판독된다.
감지 증폭기는, 본 예에서와 같이, TMR 소자(MTJ)를 통해 선택된 워드선(WLi)에 접속된 모든 비트선(BLi)에 접속될 수 있다. 대안적으로, 감지 증폭기는 선택된 비트선(BLi)에만 접속될 수 있다.
전술한 바와 같이, 본 발명의 자기 랜덤 액세스 메모리에 따르면, 모든 워드선(WLi) 및 모든 비트선(BLi)은 미리 프리차지된다.
판독 동작 중에, 선택된 워드선(WLi)은 미리 설정된 전위(비선택 워드선은 부동 상태로 설정됨)로 설정된다. 또한, TMR 소자를 통해 선택된 워드선(WLi)에 접속된 모든 비트선(BLi)은 바이어스 전위로 설정된다.
따라서, 판독 동작 중에, 판독 전류에 대한 많은 전류 경로가 형성되지는 않는다. 이러한 이유로 인해, 선택된 TMR 소자의 판독 신호량의 감소가 방지될 수 있다. 또한, TMR 소자를 통해 선택된 워드선(WLi)에 접속된 모든 비트선(BLi)을 설정하는 데 필요한 차지 시간은 감소된다. 따라서, 판독 동작의 속도는 증가될 수 있다.
도 12를 참조하면, 로우 선택 스위치(RSWi)는 MOS트랜지스터로 구성된다. 그러나, 로우 선택 스위치(RSWi)는 MOS 트랜지스터로 제한되는 것은 아니다. 예컨대, 바이폴라 트랜지스터, MIS 트랜지스터, MES 트랜지스터, 또는 접합 트랜지스터도 사용될 수 있다.
판독 회로로서, 도 6 또는 도 7에 도시된 회로가 사용될 수 있다. 감지 증폭기 및 비트선 바이어스 회로로서, 도 12에 도시된 회로가 아닌 도 8 내지 11에 도시된 회로가 사용될 수 있다.
(6) 회로 구조 3
도 13은 본 발명의 다른 실시예에 따른 자기 랜덤 액세스 메모리의 회로 구조를 도시한다.
도 13에 도시된 회로 구조는 회로 구조(1)의 상세례(1)(도 2)의 수정례이다. 그 주요한 특징으로서, 판독 회로(감지 증폭기를 포함함)는 선택된 열에만 접속되고, 판독 회로는 모든 비트선(BLi)에 접속되지 않는다.
회로 구조(3)에서, 회로 구조(1)에서와 유사한 효과가, 이하 개시되는 바와 같이, 스위치(BSW1, BSW2, ..., BSW5)를 배열하여 얻어진다.
메모리 셀 어레이(11)는 어레이내에 배열된 복수의 TMR 소자(MTJ 소자)로 구성된다. TMR 소자(MTJ)는 X 방향으로 이어지는 워드선(WLi)(i = 1, 2, ... 5)과 Y 방향으로 이어지는 비트선(BLi)(i = 1, 2, ... 5)간의 교차점에 배열된다. TMR 소자(MTJ)는 워드선(WLi)과 비트선(BLi)간에 접속된다.
이 예에서, 메모리 셀 어레이(11)는 설명의 편의상 5 x 5 TMR 소자(MTJ)로 구성된다. 따라서, 워드선(WLi)의 수는 5이고, 비트선(BLi)의 수도 5이다.
이것은 단지 예일 뿐이다. 본 발명에서, 메모리 셀 어레이(11)의 크기(TMR 소자의 수) 및 워드선(WLi) 및 비트선(BLi)의 수는 제한되지 않는다.
각 워드선(WLi)의 한쪽 끝은 대응하는 로우 선택 스위치(RSWi)(i = 1, 2, ...5)를 통해 접지점(VSS)에 접속된다. 로우 선택 스위치(RSWi)는 로우 디코더(12)로부터의 출력 신호, 즉, 로우 어드레스 신호를 디코딩하여 얻어지는 신호에 의해 제어된다.
따라서, 로우 어드레스 신호에 의해 선택된 워드선(행)(WLi)에 대응하는 로우 선택 스위치(RSWi)가 턴온된다. 선택된 워드선(WLi)의 한쪽 끝은 접지점(VSS)에 단락된다.
또한, 로우 어드레스 신호에 의해 비선택된 워드선(WLi)에 대응하는 로우 선택 스위치(RSWi)는 턴오프된다. 따라서, 비선택된 워드선(WLi)은 부동상태로 설정된다.
각 비트선(BLi)의 한쪽 끝은 칼럼 선택 스위치(CSWi)(i = 1, 2, ...5)를 통해 판독 회로(23)에 접속된다. 칼럼 선택 스위치(CSWi)는 칼럼 디코더(22)로부터의 출력 신호, 즉, 칼럼 어드레스 신호를 디코딩하여 얻어지는 신호에 의해 제어된다.
따라서, 칼럼 어드레스 신호에 의해 선택된 비트선(열)(BLi)에 대응하는 칼럼 선택 스위치(CSWi)가 턴온된다. 선택된 비트선(BLi)의 한쪽 끝은 판독 회로(23)에 접속된다.
또한, 칼럼 어드레스 신호에 의해 비선택된 비트선(BLi)에 대응하는 칼럼 선택 스위치(CSWi)는 턴오프된다. 따라서, 비선택된 비트선(BLi)은 판독 회로(23)에 접속되지 않는다.
도 13에 도시된 바와 같이, 로우 선택 스위치(RSWi) 또는 칼럼 선택 스위치(CSWi)로서, 예컨대, MOS 트랜지스터가 사용될 수 있다.
그러나, 로우 선택 스위치(RSWi) 또는 칼럼 선택 스위치(CSWi)는 MOS 트랜지스터로 제한되는 것은 아니다. 예컨대, 바이폴라 트랜지스터, MIS 트랜지스터, MES 트랜지스터, 또는 접합 트랜지스터도 사용될 수 있다.
본 예에서, 비트선 바이어스 회로(24)는 비트선(BLi)에 접속된다. 비트선 바이어스 회로(24)는, 각각이 비트선(BLi)에 접속된 하나의 단자를 갖는 바이어스 스위치(BSWi)(i = 1, 2, ..., 5)에 의해 구성된다. 클램프 전위(바이어스 전위) VC는 각 바이어스 스위치 BSWi의 다른 단말에 가해진다.
클램프 전위(VC)는 판독회로(23) 내의 연산 증폭기(OP1)의 포지티브 입력단에 입력되는 클램프 전위와 동일하다.
바이어스 스위치(BSWi)는 예컨대 NMOS 트랜지스터로 형성된다. 바이어스 스위치(BSWi)는 칼럼 디코더(22)로부터의 출력 신호(CSLi; i=1, 2, ..., 5)를 반전시킴으로써 얻어지는 신호(bCSLi; i=1, 2, ..., 5)에 의해 제어된다.
판독 동작에서, 비트선 바이어스 회로(24)는 TMR 소자(MTJ)를 통해 선택된 워드선(WLi)에 접속되는 모든 비트선(BLi)의 전위를 같게 하기 위하여 비선택된 비트선(BLi)에 바이어스 전위를 인가한다.
예컨대, 칼럼 선택 신호(CSL3)가 "H"로 바뀌고, 나머지 칼럼 선택 신호(CSL1, CSL2, CSL4, CSL5)가 "L"로 바뀌는 것으로 가정하자. 비트선(BL3)은 칼럼 선택 스위치(CSW3)를 통해 판독 회로(23)에 접속된다. 또한, 바이어스 스위치(BSW1, BSW2, BSW4, BSW5)는 턴온된다. 클램프 전위(바이어스 전위; VC)는 비트선(BL1, BL2, BL4, BL5)에 인가된다.
전술한 바와 같이, 본 발명의 마그네틱 랜덤 액세스 메모리에 따르면, 선택된 워드선(WLi)은 판독 전류를 판독하도록 소정의 전위(본 실시예에서는 접지 전위)로 설정된다. 비선택 워드선은 부동 상태로 설정된다. TMR 소자를 통해 선택 워드선(WLi)에 접속되는 모든 비트선(BLi)은 소정의 바이어스 전위(예컨대 포지티브 전위)로 설정된다.
판독 동작에서, 본 발명에 따른 크로스 포인트 셀 어레이 구조의 등가 회로로서, 선택 TMR 소자만이 선택 워드선과 선택 비트선 사이에 접속된다. 따라서, 선택 TMR 소자의 판독 신호량은 감소하지 않는다.
판독 회로(감지 증폭기 및 비트선 바이어스 회로; 23)로서, 도 13에 도시된 회로가 아니라 도 8 내지 11에 도시된 회로가 사용될 수 있다.
(7) 회로 구조 4
도 14는 본 발명의 또 다른 실시예에 따른 마그네틱 랜덤 액세스 메모리의 회로 구조를 나타낸다.
도 14에 도시된 회로 구조는 회로 구조 3의 응용예이다. 이 회로구조는 회로 구조 3에서 기준 전위(VREF)를 발생시키는 기준 전위 발생 회로를 상세히 나타내고 있다.
회로구조 4는 "0" 데이타를 저장하는 TMR 소자와 "1" 데이타를 저장하는 TMR 소자를 이용하여 기준 전위(VREF)를 생성하는 회로를 제안한다.
메모리 셀 어레이(11)는 어레이에 배열된 복수의 TMR 소자(MTJ 소자)로 구성된다. TMR 소자(MTJ)는 X 방향으로 연장된 워드선(WLi; i=1, 2, ..., 5)과 Y 방향으로 연장된 비트선(BLi; i=1, 2, ..., 5) 사이의 교차점에 배열된다. TMR 소자(MTJ)는 워드선(WLi)과 비트선(BLi) 사이에 접속된다.
각 워드선(WLi)의 일단은 대응하는 로우 선택 스위치(RSWi; i=1, 2, ..., 5)를 통해 접지점(VSS)에 접속된다. 로우 선택 스위치(RSWi)는 로우 디코더(12)로부터의 출력 신호, 즉 로우 어드레스 신호를 디코딩함으로써 얻어지는 신호에 의해 제어된다.
따라서, 로우 어드레스 신호에 의해 선택되는 워드선(행)(WLi)에 대응하는 로우 선택 스위치(RSWi)가 턴온된다. 선택된 워드선(WLi)의 일단은 접지점(VSS)에 단락된다.
또한, 로우 어드레스 신호에 의해 비선택된 워드선(WLi)에 대응하는 로우 선택 스위치(RSWi)는 턴오프된다. 따라서, 비선택 워드선(WLi)은 부동 상태로 설정된다.
각 비트선(BLi)의 일단은 칼럼 선택 스위치(CSWi; i=1, 2, ..., 5)를 통해 판독 회로(23)에 접속된다. 칼럼 선택 스위치(CSWi)는 칼럼 더코더로부터의 출력 신호, 즉 칼럼 어드레스 신호를 디코딩함으로써 얻어지는 신호에 의해 제어된다.
따라서, 칼럼 어드레스 신호에 의해 선택되는 비트선(열)(BLi)에 대응하는 칼럼 선택 스위치(CSWi)가 턴온된다. 선택된 비트선(BLi)의 일단은 판독 회로(23)에 접속된다.
또한, 칼럼 어드레스 신호에 의해 비선택된 비트선(BLi)에 대응하는 칼럼 선택 스위치(CSWi)는 턴오프된다. 따라서, 비선택 비트선(BLi)은 판독회로(23)에 접속되지 않는다.
비트선 바이어스 회로(24)가 비트선(BLi)에 접속된다. 비트선 바이어스 회로(24)는 비트선(BLi)에 접속되는 하나의 단자를 각각 구비한 바이어스 스위치(BSWi; i=1, 2, ..., 5)로 구성된다. 각 바이어스 스위치(BSWi)의 다른 단자에는 클램프 전위(바이어스 전위; VC)가 인가된다.
클램프 전위(VC)는 판독회로(23) 내의 연산 증폭기(OP1)의 포지티브 입력단에 입력되는 클램프 전위(VC)와 동일하다.
바이어스 스위치(BSWi)는 예컨대 NMOS 트랜지스터로 구성된다. 바이어스 스위치(BSWi)는 칼럼 디코더(22)로부터의 출력 신호(CSLi; i=1, 2, ..., 5)를 반전시킴으로써 얻어지는 신호(bCSLi; i=1, 2, ..., 5)에 의해 제어된다.
판독동작에서, 비트선 바이어스 회로(24)는 TMR 소자(MTJ)를 통해 선택된 워드선(WLi)에 접속되는 모든 비트선(BLi)의 전위를 같게 하기 위하여 비선택 비트선(BLi)에 바이어스 전위를 인가한다.
기준 전위(VREF)는 "0"의 데이타를 저장하는 TMR 소자(기준셀)와 "1"의 데이타를 저장하는 TMR 소자(기준셀)를 포함하는 기준 전위 발생 회로(19)에 의해 생성된다.
기준전위 발생 회로(19)는 Y 방향으로 연장된 비트선(rBL"0" 및 rBL"1")을 구비한다.
모든 워드선(WLi)과 비트선(rBL"0") 사이의 교차점에, 이들 워드선(WLi)과 비트선(rBL"0") 사이에 접속된 TMR 소자(MTJ)가 배열된다. 모든 워드선(WLi)과 비트선(rBL"0") 사이의 교차점에 배열된 모든 TMR 소자(MTJ)는 "0"의 데이타를 저장한다.
모든 워드선(WLi)과 비트선(rBL"1") 사이의 교차점에, 이들 워드선(WLi)과 비트선(rBL"1") 사이에 접속된 TMR 소자(MTJ)가 배열된다. 모든 워드선(WLi)과 비트선(rBL"1") 사이의 교차점에 배열된 모든 TMR 소자(MTJ)는 "1"의 데이타를 저장한다.
이러한 구성에 따르면, 판독동작에 있어서, 5개의 워드선(WL1, WL2, ..., WL5) 중에서 선택된 워드선에 항상 무관하게, "0"의 데이타는 비트선(rBL"0")으로 판독되고, "1"의 데이타는 비트선(rBL"1")으로 판독된다.
판독 동작에 있어서, 판독신호(READ)가 "H"로 바뀔 때(bREAD는 "L"로 바뀜), 비트선(rBL"0" 및 rBL"1")은 이퀄라이즈 스위치(ESW)에 의해 서로 단락된다.
비트선(rBL"0" 및 rBL"1") 양자는 연산 증폭기(OP2)의 네가티브 입력단에 접속된다. 판독 회로(23)의 연산 증폭기(OP1)와 같이 클램프 전위(VC)는 연산 증폭기(OP2)의 포지티브 입력단에 입력된다. 또한, 출력단과 네가티브 입력단 사이에 저항성 소자(Rc)가 접속된다.
결과적으로, 기준전위(VREF)는 연산 증폭기(OP2)의 출력단으로부터 출력된다.
이 실시예의 마그네틱 랜덤 액세스 메모리에 따르면, 판독 동작에 있어서, 선택된 TMR 소자(MTJ)만이 선택된 워드선(WLi)과 선택된 비트선(BLi) 사이에 접속된다. 따라서, 선택된 TMR 소자(MTJ)의 판독 신호량은 감소하지 않는다.
더욱이, 판독 동작에 있어서, 기준전위(VREF)는 "0"의 데이타를 저장하는 TMR 소자와 "1"의 데이타를 저장하는 TMR 소자를 이용하여 발생된다. 이 때문에 기준전위(VREF)는 "0"의 데이타를 판독함에 있어서 감지 증폭기(S/A)의 포지티브 입력단에서 나타나는 전위와, "1"의 데이타를 판독함에 있어서 감지 증폭기(S/A)의 포지티브 입력단에서 나타나는 전위 간의 중간 값을 갖는다.
따라서, 판독 동작에서의 판독 데이타의 마진이 향상될 수 있다.
판독 회로(감지 증폭기 및 비트선 바이어스 회로; 23) 및 기준 전위 발생 회로(19)로서, 도 13에 도시된 회로가 아니라 도 8 내지 11에 도시된 회로가 사용될 수 있다.
2. 기록 회로의 회로 예
(1) 회로 구조
도 15는 본 발명의 또 다른 실시예에 따른 마그네틱 랜덤 액세스 메모리의 회로 구조이다.
이 회로 구조의 특징으로서 기록 회로가 회로 구조 1(도 1)에 추가된다.
메모리 셀 어레이(11)가 어레이에 배열된 복수의 TMR 소자(MTJ 소자)로 구성된다. TMR 소자(MTJ)는 X 방향으로 연장된 워드선(WLi; i=1, 2, ..., 5)과 Y 방향으로 연장된 비트선(BLi; i=1, 2, ..., 5) 간의 교차점에 배열된다. TMR 소자(MTJ)는 워드선(WLi)과 비트선(BLi) 사이에 접속된다.
각 워드선(WLi)의 일단은 로우 디코더와 기록 워드선 드라이버를 포함하는 회로 블록(15)에 접속된다. 각 워드선(WLi)의 타단은 로우 디코더 및 판독/기록 워드선 싱커를 포함하는 회로 블록(12A)에 접속된다.
예컨대, 기록 동작에 있어서, 기록 워드선 드라이버에서 기록 워드선 싱커를 향하는 방향으로 기록 전류가 선택된 워드선(WLi)으로 흐른다.
각 비트선(BLi)의 일단은 감지 증폭기 및 비트선 바이어스 회로를 포함하는 회로블록(13-i; i=1, 2, ..., 5)에 접속된다. 비트선 바이어스 회로는 판독 동작에서 비트선(BLi)에 바이어스 전위를 인가한다.
각 비트선(BLi)의 일단은 기록 비트선 드라이버/싱커(14-i; i=1, 2, ..., 5)에도 접속된다. 각 비트선(BLi)의 타단은 기록 비트선 드라이버/싱커(16)에 접속된다.
예컨대, 기록 동작에 있어서, 기록 데이타의 값에 따라 기록 비트선 드라이버/싱커(14-i)에서 기록 비트선 드라이버/싱커(16)로 향하는 방향이나 기록 비트선 드라이버/싱커(16)에서 기록 비트선 드라이버/싱커(14-i)로 향하는 방향으로 기록 전류가 선택된 비트선(BLi)으로 흐른다.
(2) 로우 디코더와 기록 워드선 드라이버 및 로우 디코더와 판독/기록 워드선 싱커: No. 1
도 16은 로우 디코더와 기록 워드선 드라이버의 회로 예, 및 로우 디코더와 판독/기록 워드선 싱커의 회로 예를 나타낸다.
도 16에 도시된 로우 디코더와 기록 워드선 드라이버 및 로우 디코더와 판독/기록 워드선 싱커는 도 1, 2, 3, 4, 5, 13 및 14에 도시된 마그네틱 랜덤 액세스 메모리에 적용된다.
도 16은 하나의 행에 대응하는 로우 디코더와 기록 워드선 드라이버 및 로우 디코더와 판독/기록 워드선 싱커를 나타낸다.
로우 디코더와 기록 워드선 드라이버(15)는 PMOS 트랜지스터(QP8)와 NAND 게이트 회로(ND1)로 구성된다. 로우 디코더와 판독/기록 워드선 싱커(12A)는 NMOS 트랜지스터(QN8)와 NAND 게이트 회로(ND2, ND3)로 구성된다.
PMOS 트랜지스터(QP8)는 전원 단자(VDD)와 워드선(WLi)의 일단 사이에 접속된다. NAND 게이트 회로(ND1)로부터의 출력 신호는 PMOS 트랜지스터(QP8)의 게이트에 공급된다.
NMOS 트랜지스터(QN8)는 워드선(WLi)의 타단과 접지 단자(VSS) 사이에 접속된다. NAND 게이트 회로(ND2)로부터의 출력 신호는 NAND 게이트 회로(ND3)에 입력된다. NAND 게이트 회로(ND3)로부터의 출력 신호는 NMOS 트랜지스터(QN8)의 게이트에 공급된다.
NAND 게이트 회로(ND1)로부터의 출력 신호가 "L"이고, NAND 게이트 회로(ND3)로부터의 출력 신호가 "H"일 때, 로우 디코더와 기록 워드선 드라이버(15)에서 로우 디코더와 판독/기록 워드선 싱커(12A)를 향하는 방향으로 기록 전류가 워드선(WLi)으로 흐른다.
이러한 로우 디코더와 기록 워드선 드라이버 및 로우 디코더와 판독/기록 워드선 싱커에 있어서, 기록 동작에서 기록 신호(WRITE)가 "H"로 바뀐다. 이 때문에, 로우 어드레스 신호의 모든 비트가 "H"인 행(선택된 행)에서 NAND 게이트 회로(ND1)로부터의 출력 신호는 "L"로 바뀌어 PMOS 트랜지스터(QP8)가 턴온된다.
한편, 로우 어드레스 신호의 모든 비트가 "H"로 바뀌지는 않는 행(비선택된 행)에서는 NAND 게이트 회로(ND1)로부터의 출력 신호가 "H"로 바뀌어 PMOS 트랜지스터(QP8)가 턴오프된다.
기록 동작에서는 판독 신호(READ)가 "L"이다. 따라서, NAND 게이트 회로(ND2)로부터의 출력 신호는 "H"이다. 이때, 신호(bWRITE), 즉 기록 신호(WRITE)의 반전 신호는 "L"이다. 이 때문에 NAND 게이트 회로(ND3)로부터의 출력 신호는 "H"이다.
따라서 기록 동작에서는 NMOS 트랜지스터(QN8)가 턴온된다.
기록 동작에서, 로우 디코더와 기록 워드선 드라이버(15)에서 로우 디코더와 판독/기록 워드선 싱커(12A)를 향하는 방향으로 기록 전류가 선택된 워드선(WLi)으로만 흐른다.
판독 동작에서, 기록 신호(WRITE)는 "L"로 바뀐다(bWRITE는 "H"이다). 이 때문에 모든 행에서 NAND 게이트 회로(ND1)로부터의 출력 신호는 "H"로 바뀌어 PMOS 트랜지스터(QP8)가 턴오프된다.
판독 동작에서, 판독 신호(READ)는 "H"로 바뀐다. 이 때문에 로우 어드레스 신호의 모든 비트가 "H"인 행(선택된 행)에서는 NAND 게이트 회로(ND2)로부터의 출력 신호가 "L"로 바뀐다. NAND 게이트 회로(ND3)로부터의 출력 신호는 "H"로 바뀐다. 따라서 NMOS 트랜지스터(QN8)는 턴온된다.
한편, 로우 어드레스 신호의 모든 비트가 "H"는 아닌 행(비선택된 행)에서는 NAND 게이트 회로(ND2)로부터의 출력 신호가 "H"로 바뀐다. NAND 게이트 회로(ND3)로부터의 출력 신호는 "L"로 바뀐다. 따라서, NMOS 트랜지스터(QN8)는 턴오프된다.
(3) 칼럼 디코더와 기록 비트선 드라이버/싱커: No. 1
도 17은 칼럼 디코더와 기록 비트선 드라이버/싱커의 회로 예를 나타낸다.
도 17에 도시된 칼럼 디코더와 기록 비트선 드라이버/싱커는 도 1, 2, 3, 4 및 5에 도시된 마그네틱 랜덤 액세스 메모리에 적용된다.
도 17은 하나의 열에 대응하는 칼럼 디코더와 기록 비트선 드라이버/싱커를 나타낸다.
칼럼 디코더와 기록 비트선 드라이버/싱커(14-i)는 PMOS 트랜지스터(QP9), NAND 게이트 회로(ND4), NMOS 트랜지스터(QN9) 및 AND 게이트 회로(AD2)로 구성된다. 칼럼 디코더와 기록 비트선 드라이버/싱커(16)는 PMOS 트랜지스터(QP10), NAND 게이트 회로(ND5), NMOS 트랜지스터(QN10) 및 AND 게이트 회로(AD1)로 구성된다.
PMOS 트랜지스터 QP9는 전원 단자 VDD와 비트선 BLi의 한 단 사이에 접속된다. NAND 게이트 회로 ND4로부터의 출력 신호는 PMOS 트랜지스터 QP9의 게이트에 공급된다. NMOS 트랜지스터 QN9는 비트선 BLi의 한 단과 접지 단자 VSS 사이에 접속된다. AND 게이트 회로 AD2로부터의 출력 신호는 NMOS 트랜지스터 QN9의 게이트에 공급된다.
PMOS 트랜지스터 QP10는 전원 단자 VDD와 비트선 BLi의 다른 한 단 사이에 접속된다. NAND 게이트 회로 ND로부터의 출력 신호는 PMOS 트랜지스터 QP10의 게이트에 공급된다. NMOS 트랜지스터 QN9는 비트선 BLi의 다른 단과 접지 단자 VSS 사이에 접속된다. AND 게이트 회로 AD1로부터의 출력 신호는 NMOS 트랜지스터 QN10의 게이트에 공급된다.
NAND 게이트 회로 ND4로부터의 출력 신호가 "L"이고 AND 게이트 회로 AD1으로부터의 출력 신호가 "H"일 경우, 칼럼 디코더 및 기록 비트선 드라이버/싱커(14-i)로부터 칼럼 디코더 및 기록 비트선 드라이버/싱커(16)쪽 방향으로 비트선 BLi에 기록 전류가 흐르게 된다.
NAND 게이트 회로 ND5로부터의 출력 신호가 "L"이고, AND 게이트 회로 AD2로부터의 출력 신호가 "H"일 경우, 칼럼 디코더 & 기록 비트선 드라이버/싱커(16)로부터 칼럼 디코더 & 기록 비트선 드라이버/싱커(14-i)쪽 방향으로 비트선 BLi에 기록 전류가 흐르게 된다.
이러한 칼럼 디코더 및 기록 비트선 드라이버/싱커에 있어서 기록 신호 WRITE는 기록 동작시 "H"로 변화한다.
이러한 이유로, 칼럼 어드레스 신호의 비트 전체가 "H"인 (선택된 칼럼) 칼럼의 경우, 칼럼 디코더 & 기록 비트선 드라이버/싱커(16)쪽 방향으로 또는 칼럼 디코더 & 기록 비트선 드라이버/싱커(14-i) 쪽 방향으로 기록 데이터 DATA에 따라 비트선 BLi에 기록 전류가 흐르게 된다.
예를 들어, 기록 데이터 DATA가 "1"("H"에 대응)일 경우, NAND 게이트 회로 ND4로의 입력 신호의 비트는 모두 "H"이다. 그러므로, NAND 게이트 회로 ND4로부터의 출력 신호는 "L"로 변화하여 PMOS 트랜지스터 QP9가 온된다. 또한, 기록 데이터 DATA가 "1"인 경우, AND 게이트 회로 AD1로의 입력 신호의 비트는 모두 "H"이다. 그러므로, AND 게이트 회로 AD1로부터의 출력 신호는 "H"로 변화하여 NMOS 트랜지스터 QN10이 온된다.
칼럼 디코더 & 기록 비트선 드라이버/싱커(14-i)로부터 칼럼 디코더 & 기록 비트선 드라이버/싱커(16)쪽 방향으로 비트선 BLi에는 기록 전류가 흐른다.
기록 데이터 DATA가 "0"("L"에 대응)일 경우, 신호 비트 bDATA는 "H"로 변화한다. 즉, NAND 게이트 회로 ND5로의 모든 입력 신호 비트는 "H"이다. 그러므로, NAND 게이트 회로 ND5로부터의 출력 신호는 "L"로 변화하여 PMOS 트랜지스터 QP20이 온된다. 또한, 기록 데이터 DATA가 "0"일 경우, AND 게이트 회로 AD2로의 모든 입력 신호 비트는 "H"이다. 그러므로, AND 게이트 회로 AD2로부터의 출력 신호는 "H"로 변화하여 NMOS 트랜지스터 QN9가 온된다.
따라서, 칼럼 디코더 & 기록 비트선 드라이버/싱커(16)로부터 칼럼 디코더 & 기록 비트선 드라이버/싱커(14-i)쪽 방향으로 비트선 BLi에 기록 전류가 흐르게 된다.
(4) 로우 디코더 & 기록 워드선 드라이버 및 로우 디코더 & 판독/기록 워드선 싱커 : No.2
도 18은 로우 디코더 & 기록 워드선 드라이버 회로의 예와 로우 디코더 & 판독/기록 워드선 싱커 회로의 예가 도시되어 있다.
도 18에도시된 로우 디코더 & 판독/기록 워드선 싱커와 로우 디코더 & 기록 워드선 드라이버는 도 12에 도시된 자기 랜덤 액세스 메모리에 적용된다.
도 18은 로우 디코더 & 기록 워드선 드라이버와 하나의 로우(행)에 대응하는 로우 디코더 & 판독/기록 워드선 싱커를 보여주고 있다.
로우 디코더 & 기록 워드선 드라이버(15)는 PMOS 트랜지스터 QP8, NMOS 트랜지스터 PSW, NAND 게이트 회로 ND1으로 형성된다. 로우 디코더 & 판독/기록 워드선 싱커(12A)는 NMOS 트랜지스터 QN8과 NAND 게이트 회로 ND2 및 ND3으로 이루어진다.
PMOS 트랜지스터 QP8는 전원 단자 VDD와 워드선 WLi의 한 단 사이에 접속된다. NMOS 트랜지스터 PSW는 클램프 단자 VC와 워드선 WLi의 한 단에 접속된다. NAND 게이트 회로 ND1으로부터의 출력 신호는 PMOS 트랜지스터 QP8의 게이트에 공급된다.
NMOS 트랜지스터 QN8은 워드선 WLi의 다른 단과 접지 단자 VSS 사이에 접속된다. NAND 게이트 회로 ND2로부터의 출력 신호는 NAND 게이트 회로 ND3에 입력된다. NAND 게이트 회로 ND3로부터의 출력 신호는 NMOS 트랜지스터 QN8의 게이트에 공급된다.
도 18에 도시된 로우 디코더 & 판독/기록 워드선 드라이버 싱커(12A)와 로우 디코더 & 기록 워드선 드라이버(15)는 도 16에 도시된 것들과 실질적으로 동일하다.
NMOS 트랜지스터 PSW는 도 12에 도시된 프리차지 스위치 PSW에 대응한다.
(5) 칼럼 디코더 & 기록 비트선 드라이버/싱커: No. 2
도 19는 칼럼 디코더 & 기록 비트선 드라이버/싱커 회로의 예를 나타내고 있다.
도 19에 도시된 칼럼 디코더 & 기록 비트선 드라이버/싱커는 도 12에 도시된 자기 랜덤 액세스 메모리에 적용된다.
도 19는 하나의 칼럼에 대응하는 칼럼 디코더 & 기록 비트선 드라이버/싱커를 나타내고 있다.
칼럼 디코더 & 기록 비트선 드라이버/싱커(14-i)는 PMOS 트랜지스터 QP9, NAND 게이트 회로 ND4, NMOS 트랜지스터 QN9, 및 AND 게이트 회로 AD2로 형성된다. 칼럼 디코더 & 기록 비트선 드라이버/싱커(16)는 PMOS 트랜지스터 QP10, NAND 게이트 회로 ND5, NMOS 트랜지스터 QN10 및 PSW, 및 AND 게이트 회로 AD1로 형성된다.
PMOS 트랜지스터 QP9는 전원 단자 VDD와 비트선 BLi의 한 단 사이에 접속된다. NAND 게이트 회로 ND4의 출력 신호는 PMOS 트랜지스터 QP9의 게이트에 공급된다. NMOS 트랜지스터 QN9는 비트선 BLi의 한 단과 접지 단자 VSS 사이에 접속된다. AND 게이트 회로 AD2로부터의 출력 신호는 NMOS 트랜지스터 QN9의 게이트에 공급된다.
PMOS 트랜지스터 QP10는 전원 단자 VDD와 비트선 BLi의 다른 단 사이에 접속된다. NMOS 트랜지스터 PSW는 클램프 단자 VC와 비트선 BLi의 다른 단 사이에 접속된다. NAND 게이트 회로 ND5로부터의 출력 신호는 PMOS 트랜지스터 QP10의 게이트에 공급된다. NMOS 트랜지스터 QN10은 비트선 BLi의 다른 단과 접지 단자 VSS 사이에 접속된다. AND 게이트 회로 AD1로부터의 출력 신호는 NMOS 트랜지스터 QN10의 게이트에 공급된다.
도 19에 도시된 칼럼 디코더 & 기록 비트선 드라이버/싱커(16)와 칼럼 디코더 & 기록 비트선 드라이버/싱커(14-i)는 도 17에 도시된 것과 실질적으로 동일하다.
NMOS 트랜지스터 PSW는 도 12에 도시된 프리차지 스위치 PSW에 대응한다.
(6) 칼럼 디코더 & 기록 비트선 드라이버/싱커: No. 3
도 20은 칼럼 디코더 & 기록 비트선 드라이버/싱커 회로의 예를 보여주고 있다.
도 20에 도시된 칼럼 디코더 & 기록 비트선 드라이버/싱커(20)는 도 13 및 도 14에 도시된 자기 랜덤 액세스 메모리드에 적용된다.
도 20은 하나의 칼럼에 대응하는 칼럼 디코더 & 기록 비트선 드라이버/싱커들을 보여주고 있다.
칼럼 디코더 & 기록 비트선 드라이버/싱커(14-i)는 PMOS 트랜지스터 QP9, NAND 게이트 회로 ND4, NMOS 트랜지스터 QN9, 및 AND 게이트 회로 AD2로 형성된다. 칼럼 디코더 & 기록 비트선 드라이버/싱커(16)은 PMOS 트랜지스터 QP10, NAND 게이트 회로 ND5, NMOS 트랜지스터 QN10, 및 AND 게이트 회로 AD21 형성된다.
PMOS 트랜지스터 QP9는 전원 단자 VDD 및 비트선 BLi의 한 단 사이에 접속된다. NAND 게이트 회로 ND4로부터의 출력 신호는 PMOS 트랜지스터 QP9의 게이트에 공급된다. 비트선 BLi의 한 단과 접지 단자 VSS 사이에는 NMOS 트랜지스터 QN9가 접속된다. AND 게이트 회로 AD2로부터의 출력 신호는 NMOS 트랜지스터 QN9의 게이트에 공급된다.
PMOS 트랜지스터 QP10는 전원 단자 VDD와 비트선 BLi의 다른 단 사이에 접속된다. NAND 게이트 회로 ND5로부터의 출력 신호는 PMOS 트랜지스터 QP10의 게이트에 공급된다. 비트선의 다른 단과 접지 단자 VSS 사이에는 NMOS 트랜지스터 QN10가 접속된다. AND 게이트 회로 AD1으로부터의 출력 신호는 NMOS 트랜지스터 QN10의 게이트에 공급된다.
NAND 게이트 회로 ND4로부터의 출력 신호가 "L"이고 AND 게이트 회로 AD1으로부터의 출력 신호가 "H"일 경우, 기록 전류는 칼럼 디코더 & 기록 비트선 드라이버/싱커(14-i)로부터 칼럼 디코더 & 기록 비트선 드라이버/싱커(16)쪽 방향으로 비트선 BLi에 흐르게 된다.
NAND 게이트 회로 ND5로부터의 출력 신호가 "L"이고 AND 게이트 회로 AD2로부터의 출력 신호가 "H"일 경우, 기록 전류는 칼럼 디코더 & 기록 비트선 드라이버/싱커(16)로부터 칼럼 디코더 & 기록 비트선 드라이버/싱커(14-i)쪽 방향으로 비트선 BLi에 흐르게 된다.
이러한 칼럼 디코더 & 기록 비트선 드라이버/싱커의 경우, 기록 신호 WRITE는 기록 동작시 "H"로 변화한다.
이러한 이유로, 칼럼 어드레스 신호의 비트 전체가 "H"인 (선택된 칼럼) 칼럼의 경우, 칼럼 디코더 & 기록 비트선 드라이버/싱커(16)쪽 방향으로 또는 칼럼 디코더 & 기록 비트선 드라이버/싱커(14-i) 쪽 방향으로 기록 데이터 DATA에 따라 비트선 BLi에 기록 전류가 흐르게 된다.
예를 들어, 기록 데이터 DATA가 "1"("H"에 대응)일 경우, NAND 게이트 회로 ND4로의 입력 신호의 비트는 모두 "H"이다. 따라서, NAND 게이트 회로 ND4로부터의 출력 신호는 "L"로 변화하여 PMOS 트랜지스터 QP9가 온된다. 또한, 기록 데이터 DATA가 "1"인 경우, AND 게이트 회로 AD1로의 입력 신호의 비트는 모두 "H"이다. 따라서, AND 게이트 회로 AD1로부터의 출력 신호는 "H"로 변화하여 NMOS 트랜지스터 QN10이 온된다.
따라서, 비트선 BLi에는 칼럼 디코더 & 기록 비트선 드라이버/싱커(14-i)로부터 칼럼 디코더 & 기록 비트선 드라이버/싱커(16)쪽 방향으로 기록 전류가 흐른다.
기록 데이터 DATA가 "0"("L"에 대응)일 경우, 신호 비트 bDATA는 "H"로 변화한다. 즉, NAND 게이트 회로 ND5로의 모든 입력 신호 비트는 "H"이다. 그러므로, NAND 게이트 회로 ND5로부터의 출력 신호는 "L"로 변화하여 PMOS 트랜지스터 QP10이 온된다. 또한, 기록 데이터 DATA가 "0"일 경우, AND 게이트 회로 AD2로의 모든 입력 신호 비트는 "H"이다. 그러므로, AND 게이트 회로 AD2로부터의 출력 신호는 "H"로 변화하여 NMOS 트랜지스터 QN9가 온된다.
따라서, 칼럼 디코더 & 기록 비트선 드라이버/싱커(16)로부터 칼럼 디코더 & 기록 비트선 드라이버/싱커(14-i)쪽 방향으로 비트선 BLi에 기록 전류가 흐르게 된다.
도 13 및 도 14에 도시된 자기 랜덤 액세스 메모리의 경우, 판독 동작시, 오직 하나의 선택된 비트선(칼럼) BLi 만이 판독 회로(감지 증폭기 & 비트선 바이어스 회로)(23)에 접속된다.
따라서, 비트선 BLi와 판독 회로(23) 사이에는 칼럼 선택 스위치 CSWi가 접속된다.
판독 동작시, 판독 신호 READ는 "H"로 변화한다. 선택된 칼럼에서, 칼럼 어드레스 신호의 비트는 모두 "H"이다. 따라서, AND 게이트 회로 AD3로부터의 출력 신호 CSLi는 "H"로 변화한다. 그 결과, 칼럼 선택 스위치 CSWi는 온 되어 비트선 BLi를 판독 회로(23)에 전기적으로 연결하게 된다.
비선택된 칼럼의 경우, 판독 동작시, 칼럼 어드레스 신호 모두가 "H"가 되는 것은 아니다.
이러한 이유로 NAND 게이트 회로 ND6으로부터의 출력 신호는 "H"로 변화한다. 판독 신호 READ가 "H"이기 때문에, AND 게이트 회로 AD4로부터의 출력 신호 bCSLi는 "H"로 변화한다.
결론적으로, 바이어스 스위치 BSWi는 온되며 비선택된 비트선 BLi를 클램프 전위(바이어스 전위) VC로 바이어스시키게 된다.
3. 디바이스의 구조적 예
(1) 셀 어레이 구조
도 21은 메모리셀 어레이의 셀 어레이 구조의 예를 나타내는 평면도이다. 도 22는 도 21의 XXII - XXII를 따라 취해진 부분도이다.
워드선 WLi 및 WLi + 1는 X 방향으로 지나가고 있다. 비트선 BLi 및 BLi+1은 X 방향에 대해 수직인 Y 방향으로 지나가고 있다. TMR 소자들 MTJ는 워드선 WLi 및 WLi + 1 그리고 비트선 BLi 및 Bli +1 사이의 교차부에 배치된다. TMR 소자들 MTJ는 워드선 WLi와 비트선 BLi 및 BLi+1과 직접 접촉한다.
(2) TMR 소자의 구조적 예
도 23 내지 도 25는 TMR 소자의 구조적 예를 나타내고 있다.
도 23에 도시된 TMR 소자는 2개의 강자성층과 이들 층 사이에 샌드위치된 터널 장벽층을 갖는 가장 기본적인 구조를 갖고 있다.
자기 방향을 고정시키기 위한 반강자성층은 자기 방향이 고정된 2개의 강자성층의 피닝층(pinning layer)에 부가된다. 자기 방향의 변화가 자유로운 2개의 강자성층의 자유층(저장층)의 자기 방향은 기록 워드선과 기록 비트선에 의해 형성된 합성 자계에 의해 결정된다.
도 24에 도시된 TMR 소자는 그 안에 2개의 장벽층을 가지고 있어, 도 23에 도시된 TMR 소자보다도 바이어스 전압을 높게 할 수 있다.
도 24에 도시된 TMR 소자는 도 23에 도시된 2개의 TMR 소자들이 직렬로 접속되는 구조(이중 결합 구조)를 갖는 것으로 간주될 수 있다.
본 예에서, TMR 소자는 3개의 강자성층을 갖는다. 터널 장벽층은 강자성층 사이에 직렬로 삽입된다. 반강자성층들은 2개의 단에서 2개의 강자성층(pinning layers)에 부가된다. 3개의 강자성층내 중간층은 자기 방향의 변화가 자유로운 자유층(저장층)으로 작용한다.
도 25에 도시된 TMR 소자의 경우, 저장층은 2개의 강자성층과 이층 사이에 비자기 금속층이 삽입된 3층 구조를 갖는다. 이러한 구조를 사용함으로써, 저장층의 2개의 강자성층의 자력선은 쉽게 폐쇄될 수 있다. 즉, 저장층의 2개의 강자성층의 항자성 자계 성분이 방지될 수 있기 때문에, MR 비는 향상될 수 있다. 스위칭 전류는 메모리 보유 특성의 열화없이 쉽게 감소될 수 있다.
하나의 자성층으로 이루어진 저장층을 얇게 함으로써, 스위칭 전류는 감소될 수 있다. 그러나, 메모리 보유 특성은, 예를 들면, 인접하는 셀의 기입에 의한 교란의 경우에 악화된다. 2개의 자성층과 하나의 비자성층으로 이루어진 저장층은 하나의 자성층으로 구성된 저장층과 같이 저장층을 얇게 함으로써 스위칭 전류를 감소시킬 수 있다. 2개의 자성층들의 자계 커플링을 사용함으로써, 메모리 보유 특성이 악화되지 않는다.
TMR 소자의 구조적인 예가 앞에서 기술되었다. 본 발명(회로 구조, 디바이스 구조, 판독 동작 원리, 판독 회로 및 제조 방법)에서, TMR 소자의 구조는 특별히 제한되지 않는다. 상술한 3가지 구성예는 단지 TMR 소자 구조의 대표적인 예이다.
(3) 응용예
본 발명에 따른 자계 랜덤 액세스 메모리의 디바이스 구조의 응용예가 설명될 것이다. 응용예의 특징적인 특성으로서, TMR 소자는 메모리 용량을 증가시키기 위해 복수의 스테이지에서 적층된다.
본 발명에 따른 교차점 메모리 셀 어레이가 하나의 스테이지에서 배열된다고 가정하자. TMR 소자가 n(n은 정수이며, n ≥2)개의 스테이지에서 적층될 때, 메모리 셀의 셀 크기는 4F2/n이다. F는 디자인 루울의 최소 크기이다.
도 26은 TMR 소자가 2개의 스테이지에서 적층될 때의 디바이스 구조의 일례를 나타낸다.
X-방향으로 연장되는 워드선 WL1A은 첫번째 스테이지에서 TMR 소자 MTJ 바로 밑에 배열된다. X-방향에 수직한 Y 방향으로 연장되는 비트선 BL1A, BL2A 및 BL3A은 첫번째 스테이지에서 TMR 소자 MTJ 바로 위에 배열된다. TMR 소자 MTJ는 워드선 WL1A과 비트선들 BL1A, BL2A, BL3A 사이의 교차점에 배열되며 워드선 및 비트선들 양측 모두와 접촉된다.
유사하게, X-방향으로 연장되는 워드선 WL1B은 2번째 스테이지에서 TMR 소자 MTJ 바로 밑에 배열된다. Y-방향으로 연장되는 비트선 BL1B, BL2B 및 BL3B은 제2 스테이지에서 TMR 소자 MTJ 바로 위에 배열된다. TMR 소자 MTJ는 워드선 WL1B과 비트선 BL1B, BL2B 및 BL3B 사이의 교차점에 배열되고 워드선 및 비트선 양측 모두와 접촉된다.
도 27은 도 26에 나타난 디바이스 구조의 향상된 예를 나타낸다. 특징적인 특성으로서, 하나의 비트선은 제1 및 제2 스테이지에서 TMR 소자에 의해 공유된다.
X-방향으로 연장되는 워드선 WL1A은 첫번째 스테이지에서 TMR 소자 MTJ 바로 밑에 배열된다. X-방향에 수직한 Y 방향으로 연장되는 비트선 BL1A, BL2A 및 BL3A는 첫번째 스테이지에서 TMR 소자 MTJ 바로 위에 배열된다. TMR 소자 MTJ는 워드선 WL1A과 비트선들 BL1A, BL2A, BL3A 사이의 교차점에 배열되며 워드선 및 비트선들 양측 모두와 접촉된다.
비트선 BL1A, BL2A, BL3A는 2번째 스테이지에서 TMR 소자 MTJ 바로 밑에 배열된다. X-방향으로 연장되는 워드선 WL1B은 2번째 스테이지에서 TMR 소자 MTJ 바로 위에 배열된다. TMR 소자 MTJ는 워드선 WL1B과 비트선 BL1A, BL2A 및 BL3A 사이의 교차점에 배열되고 워드선 및 비트선 양측 모두와 접촉된다.
본 실시예의 디바이스 구조에서, 비트선 BL1A, BL2A, BL3A은 첫번째 스테이지에서 TMR 소자 MTJ에 의해 공유되며 2번째 스테이지에서도 공유된다. 따라서, TMR 소자 MTJ가 복수의 스테이지에서 적층될 때 조차도, 비트선들의 수는 과도하게 증가하지 않는다. 그 결과, 비트선 BL1A, BL2A, BL3A에 접속된 드라이버/싱커(sinker)(트랜지스터)에 대한 면적은 증가하지 않는다.
도 28은 도 27에 나타난 디바이스 구조의 향상된 예를 나타낸다. 특징적인 특성으로서, 하나의 비트선은 상하 스테이지에서 TMR 소자에 의해 공유된다. 또한, 하나의 워드선은 상하 스테이지에서 TMR 소자에 의해 공유된다.
X-방향으로 연장되는 워드선 WL1A은 첫번째 스테이지에서 TMR 소자 MTJ 바로 밑에 배열된다. X-방향에 수직한 Y-방향으로 연장되는 비트선 BL1A, BL2A, BL3A는 첫번째 스테이지에서 TMR 소자 MTJ 바로 위에 배열된다. TMR 소자 MTJ는 워드선 WL1A과 비트선 BL1A, BL2A 및 BL3A 사이의 교차점에 배열되고 워드선 및 비트선 양측 모두와 접촉된다.
비트선 BL1A, BL2A, BL3A는 2번째 스테이지에서 TMR 소자 MTJ 바로 밑에 배열된다. X-방향으로 연장되는 워드선 WL1B은 2번째 스테이지에서 TMR 소자 MTJ 바로 위에 배열된다. TMR 소자 MTJ는 워드선 WL1B과 비트선 BL1A, BL2A 및 BL3A 사이의 교차점에 배열되고 워드선 및 비트선 양측 모두와 접촉된다.
이 구조는 도 27에 나타난 바와 같다. 이 예에서, 워드선 WL1B은 3번째 스테이지에서 TMR 소자 MTJ 바로 밑에 배열된다. 또한, Y-방향으로 연장되는 비트선 BL1B, BL2B, BL3B은 제3 스테이지에서 TMR 소자 MTJ 바로 위에 배열된다. TMR 소자 MTJ는 워드선 WL1B과 비트선 BL1B, BL2B, BL3B 사이의 교차점에 배열되고 워드선 및 비트선 양측 모두와 접촉된다.
비트선 BL1B, BL2B, BL3B는 4번째 스테이지에서 TMR 소자 MTJ 바로 밑에 배열된다. 또한, X-방향으로 연장되는 워드선 WL1C는 4번째 스테이지에서 TMR 소자 MTJ 바로 위에 배열된다. TMR 소자 MTJ는 워드선 WL1C와 비트선 BL1B, BL2B 및 BL3B 사이의 교차점에 배열되고 워드선 및 비트선 양측 모두와 접촉된다.
이 실시예의 디바이스 구조에서, 비트선 BL1A, BL2A, BL3A은 첫번째 스테이지에서 TMR 소자 MTJ에 의해 공유되며 2번째 스테이지에서도 마찬가지이다. 비트선 BL1B, BL2B, BL3B은 3번째 스테이지에서 TMR 소자 MTJ에 의해 공유되며 4번째 스테이지에서도 동일하다. 워드선 WL1B은 2번째 스테이지에서 TMR 소자 MTJ에 의해 공유되고 제3 스테이지에서도 마찬가지이다.
따라서, 이 실시예의 디바이스 구조에서, 워드선 또는 비트선의 개수는 적층된 TMR 소자 MTJ의 스테이지 수에 비례하여 증가하지 않는다. 이러한 이유로, 메모리 용량은 복수의 스테이지에서 TMR 소자 MTJ를 적층함으로써 용이하게 증가될 수 있다.
TMR 소자들이 3개 이상의 스테이지에서 적층될 때, 본 발명의 비트선으로의 바이어스 전위 인가에 대한 보호가 이루어져야만 한다.
TMR 소자들이 3개 이상의 스테이지에서 적층될 때, 바이어스 전위가 인가되는 비트선들의 수는 판독 액세스될 TMR 소자들의 레이아웃 위치(스테이지)에 따라 변화한다.
도 28에 나타난 실시예의 경우, 첫번째 스테이지에서 TMR 소자 MTJ의 데이터를 판독하기 위하여, 워드선 WL1A과 비트선들 BL1A, BL2A, BL3A 중 하나 사이에 판독 전류가 공급된다. 이 경우, 비트선들 BL1A, BL2A, BL3A 간의 전류 경로가 블록(block)된다. 따라서, 비트선들 BL1A, BL2A, BL3A에만 바이어스 전위가 인가된다.
즉, 첫번째 스테이지에서 TMR 소자 MTJ의 데이터를 판독하기 위하여, 비트선 BL1A, BL2A, BL3A에만 바이어스 전위가 인가될 필요가 있다.
4번째 스테이지에서 TMR 소자 MTJ의 데이터를 판독하기 위하여, 동일한 원리로 비트선 BL1B, BL2B, BL3B에만 바이어스 전위가 인가된다.
그러나, 예를 들면 제2 스테이지에서 TMR 소자 MTJ의 데이터를 판독하기 위하여, 워드선 WL1B과 비트선들 BL1A, BL2A, BL3A 중 하나 사이에 판독 전류가 공급되어야 한다. 이 경우, 비트선들 BL1A, BL2A, BL3A간의 전류 경로 이외에, 비트선들 BL1B, BL2B, BL3B간의 전류 경로 또한 블록되어야 한다.
따라서, 제2 스테이지에서 TMR 소자 MTJ의 데이터를 판독하기 위하여, 비트선들 BL1A, BL2A, BL3A과 비트선들 BL1B, BL2B, BL3B에 바이어스 전위가 공급된다.
제3 스테이지에서 TMR 소자 MTJ의 데이터를 판독하기 위하여, 비트선들 BL1A, BL2A, BL3A과 비트선들 BL1B, BL2B, BL3B에 동일한 원리에 의해 바이어스 전위가 인가된다.
도 29는 도 26에 나타난 디바이스 구조의 향상된 예를 나타낸다.
디바이스 구조의 특징적인 특성으로서, 동일한 기능을 가지며 서로다른 스테이지에서 배열되는 배선은 직렬로 접속된다.
본 실시예에서, X-방향으로 연장되며 첫번째 스테이지에서 TMR 소자 MTJ에 접속된 워드선 WL1A과 X-방향으로 연장되며 2번째 스테이지에서 TMR 소자 MTJ에 접속된 워드선 WL1B은 직렬로 접속된다.
본 실시예에서, TMR 소자 MTJ는 2개의 스테이지에서 적층된다. 따라서, 워드선들 WL1A 및 WL1B 각각은 포개진 메모리 셀 어레이의 일측 단부로부터 타측 단부로 배향되고나서 메모리 셀 어레이의 타측 단부로부터 일측 단부로 배향되는 폴딩 구조(folded structure)를 갖는다.
그러나, 본 실시예의 디바이스 구조는 3개 이상의 스테이지에서 적층된 TMR 소자들을 갖는 디바이스에 적용될 수 있다. 본 실시예에서, 각 워드선은 메모리 셀 어레이를 지그재그 관통한다.
또한, 서로 다른 스테이지에서 배열된 워드선들이 직렬로 접속된 구조는 디바이스 구조(예를 들면, 도 27)에 적용될 수 있으며, 여기서 하나의 비트선은 상위 스테이지에서의 TMR 소자들 및 하위 스테이지에서의 TMR 소자들 또는 디바이스 구조(예를 들면, 도 28)에 의해 공유되고 하나의 워드선 또는 하나의 비트선은 상위 스테이지에서의 TMR 소자들 및 하위 스테이지에서의 TMR 소자들에 의해 공유된다. 그러나, 상이한 스테이지에서 배열된 2개의 워드선들이 2개의 TMR 소자들에 의해 동일 비트선을 공유하는 디바이스 구조는 메모리 용량을 증가시키는데 효과적이지 않다. 예를 들면, 도 27에 나타난 디바이스 구조에서, WL1B가 WL1A에 접속되는 디바이스 구조는 메모리 용량을 증가시키는데 효과적이지 않다. 이는 상위 스테이지에서의 TMR 소자가 어드레싱에 의해 동일 비트선을 공유하는 TMR 소자와 구별될 수 없기 때문이다. 도 28에 나타난 디바이스 구조에서, BL1B가 BL1A에 접속된 디바이스 구조는 메모리 용량을 증가시키는데 효과적이지 않다. 이는 TMR 소자가 어드레싱에 의해 동일 워드선을 공유하는 TMR 소자와 구별될 수 없기 때문이다.
본 실시예에서, 상이한 스테이지에서 배열된 워드선들은 직렬로 접속된다. 이들 워드선은 병렬로 접속될 수도 있다.
도 30은 또한 도 26에 나타난 디바이스 구조의 향상된 실시예를 나타낸다.
도 30에 나타난 디바이스 구조의 특징적인 특성으로서, 워드선들 WL1A 및 WL1B는 폴딩 구조를 갖는 도 29의 디바이스 구조와는 달리, 폴딩 구조를 갖는다.
본 실시예에서, Y-방향으로 연장되며 첫번째 스테이지에서 TMR 소자 MTJ에 접속된 비트선 BL1A과 Y-방향으로 연장되며 2번째 스테이지에서 TMR 소자 MTJ에 접속된 비트선 BL1B는 직렬로 접속된다. TMR 소자 MTJ는 2개의 스테이지에서 적층된다. 따라서, 비트선들 BL1A 및 BL1B 각각은 비트선이 포개진 메모리 셀 어레이의 일측 단부로부터 타측 단부로 배향되고나서 메모리 셀 어레이의 타측 단부로부터 일측 단부로 배향되는 구조를 갖는다.
그러나, 본 실시예의 디바이스 구조에서도, 3개 이상의 스테이지에서 TMR 소자들이 적층될 때, 각 비트선은 메모리 셀 어레이를 지그재그 관통한다.
상이한 스테이지에서 배열된 비트선들이 직렬로 접속된 구조는 또한 디바이스 구조(예를 들면, 도 28)에 적용될 수 있으며, 여기서 하나의 워드선 또는 하나의 비트선은 상위 스테이지에서의 TMR 소자들과 하위 스테이지에서의 TMR 소자들에 의해 공유된다.
본 실시예에서, 상이한 스테이지에서 배열된 비트선들은 직렬로 접속된다. 이들 비트선은 병렬로 접속될 수도 있다.
4. 교차점 셀 어레이 구조 이외의 구조에 대한 응용예
교차점 셀 어레이 구조에 대한 본 발명의 응용은 앞에서 기술되었다. 그러나, 본 발명은 교차점 셀 어레이 구조 이외의 구조를 갖는 자계 랜덤 액세스 메모리에도 적용될 수 있다.
몇가지 실시예가 이하에 기술될 것이다.
(1) 응용예 1
① 회로 구조
도 31은 본 발명의 응용예 1에 따른 자계 랜덤 액세스 메모리의 주요부를 나타낸다.
본 실시예의 셀 어레이 구조의 제1 특징적인 특성으로서, 판독 블록의 복수의 TMR 소자들의 일측 단자는 공통적으로 접속된다. 제2 특징적인 특성으로서, 판독 블록의 복수의 TMR 소자들 각각의 타측 단자는 판독 비트선에 독립적으로 접속된다. 제2 특징적인 특성으로서, 판독 블록의 복수의 TMR 소자들 각각의 일측 단자는 판독 선택 스위치의 중개없이 판독 워드선에 직접적으로 접속된다.
메모리 셀 어레이(11)는 X- 및 Y-방향의 어레이에 배열된 TMR 소자(12)를 갖는다. 예를 들면, j개의 TMR 소자(12)는 X-방향으로 배열되고, 4 ×n개의 TMR 소자(12)는 Y-방향으로 배열된다.
Y-방향에 배열된 4개의 TMR 소자(12)는 하나의 판독 블록 BKik(i = 1, . . ., j, k = 1, . . ., n)을 형성한다. X-방향에 배열된 j개의 판독 블록 BKik은 하나의 로우를 형성한다. 메모리 셀 어레이(11)는 n개의 로우를 갖는다. 또한, Y-방향에 배열된 n개의 판독 블록 BKik은 하나의 칼럼을 형성한다. 메모리 셀 어레이(11)는 j개의 칼럼을 갖는다.
블록 BKik내의 4개의 TMR 소자(12) 각각의 일측 단자는 공통 접속된다. 접속점은 예를 들면, 판독 워드선 RWLi(i = 1, . . ., j)에 접속된다. 판독 워드선 EWLi은 Y-방향으로 연장된다. 예를 들면, 하나의 판독 워드선 RWLi은 하나의 칼럼에 배열된다.
하나의 칼럼에 할당된 블록(BKik)의 TMR 엘리먼트(12)는 어떤 판독 선택 스위치(MOS 트랜지스터)도 개재하지 않고 판독 워드선(RWLi(i= 1, …, j))에 직접 접속된다. 판독 워드선(RWLi)의 일 끝단은, 예컨대 MOS 트랜지스터로 형성된, 칼럼 선택 스위치(CSW)를 통하여 그라운드 포인트(VSS)에 접속된다.
칼럼 선택 스위치(CSW)가 메모리 셀 어레이(11) 외부에 배열되기 때문에, 스위치 엘리먼트(MOS 트랜지스터)는 메모리 셀 어레이(11)에 배열되지 않는다.
판독 블록(BKik)에서 4개의 TMR 엘리먼트 각각의 다른 단자는 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4)의 대응하는 하나에 독립적으로 접속된다. 즉, 4개의 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4)은 하나의 판독 블록(BKik)에서의 4개의 TMR 엘리먼트(12)에 대응하여 배열된다.
판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4)은 X 축 방향으로 이어진다. 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4) 각각의 일 끝단은 로우 선택 스위치(RSW3)(MOS 트랜지스터)를 통하여 감지 증폭기 및 비트선 바이어스 회로(13-1, 13-2, …,13-8)의 대응하는 하나에 접속된다.
로우 선택 라인 신호(RR)는 로우 선택 스위치(RSW3)에 입력된다. 판독 로우 디코더(25B)는 로우 선택 라인 신호(RR)를 출력한다.
판독 동작에서, 비트선 바이어스 회로(13-1, 13-2, …, 13-8)는 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4)에 바이어스 전위를 각각 공급한다.
본 일례의 판독 동작에서는, 선택된 판독 비트선에만 바이어스 전위를 제공하는 대신에, 바이어스 전위가 TMR 엘리먼트(MTJ)를 통하여 선택된 판독 워드선(RWLi)에 접속된 모든 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4)에 제공된다.
즉, 본 일례에서, 모든 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4)이 등전위 레벨로 설정되어, 일 비트에서 다른 비트로의 전류 경로를 블로킹한다.
본 일례에서, 감지 증폭기는 TMR 엘리먼트(MTJ)를 통하여 선택된 판독 워드선(RWLi)에 접속된 모든 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4)에 접속된다.
즉, 판독 동작에서, 선택된 판독 워드선(RWLi)에 접속된 모든 TMR 엘리먼트(MTJ)의 저항값(데이터)은 한번에 모두 판독된다.
감지 증폭기는 본 일례에서와 같이 TMR 엘리먼트(MTJ)를 통하여 선택된 판독 워드선(RWLi)에 접속된 모든 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4)에 접속될 수 있다. 대안적으로, 감지 증폭기는 단지 하나의 선택된 판독 비트선에 접속될 수도 있다.
판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4)은 X축 방향(로우 방향)으로 이어지고 또한 기록 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3 및 WWL4(n-1)+4)으로서 기능한다.
기록 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3 및 WWL4(n-1)+4)은 X축 방향으로 이어진다. 기록 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3 및 WWL4(n-1)+4) 각각의 일 끝단은 로우 선택 스위치(MOS 트랜지스터)(RSW2)를 통하여 공통 데이터 라인(30)에 접속된다. 공통 데이터 라인(30)은 기록 워드선 드라이버(23A)에 접속된다.
기록 동작에서, 로우 선택 라인 신호(RLi(i = 1, …, n))는 로우 선택 스위치(RSW2)에 입력된다. 기록 로우 디코더(25A)는 로우 선택 라인 신호(RLi)를 출력한다.
기록 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3 및 WWL4(n-1)+4) 각각의 다른 끝단은 기록 워드선 싱커(sinker)(24-1, …, 24-n)의 대응하는 하나에 접속된다.
판독 블록(BKik)의 4개의 TMR 엘리먼트(12) 근방에서, 4개의 TMR 엘리먼트에 의해 공유되고 Y축 방향으로 이어지는 하나의 기록 비트선(WBLi(i = 1, …, j))이 배열된다. 하나의 기록 비트선(WBLi)은 하나의 칼럼에 배열된다.
기록 비트선(WBLi)의 일 끝단은 칼럼 디코더 및 기록 비트선 드라이버/싱커를 포함하는 회로 블록(29A)에 접속된다. 다른 끝단은 칼럼 디코더 및 기록 비트선 드라이버/싱커를 포함하는 회로 블록(31)에 접속된다.
기록 동작에서, 회로 블록(29A 및 31)은 동작 상태(operative state)로 설정된다. 기록 전류는 기록 데이터에 따라서 회로 블록(29A 또는 31)을 향한 방향으로 기록 비트선(WBLi)에 흐른다.
본 발명의 자기 랜덤 액세스 메모리에 따르는 판독 동작에서, 선택된 판독 워드선(RWLi)은 소정 전위(예컨대, 그라운드 전위)로 설정되어, 판독 전류를 흘린다. 동시에, 각각의 비선택된 판독 워드선은 부동 상태(floating state)로 설정된다. 또한, TMR 엘리먼트를 통하여 선택된 판독 워드선(RWLi)에 접속된 모든 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4)은 소정의 바이어스 전위(예컨대, 양전위)로 설정된다.
따라서, 판독 동작에서, 본 발명에 따르는 자기 랜덤 액세스 메모리의 셀 어레이 구조의 등가 회로에서와 같이, 단지 선택된 TMR 엘리먼트만이 선택된 판독 워드선 및 선택된 판독 비트선 사이에 접속된다. 선택된 TMR 엘리먼트의 판독 신호 양(signal amount)은 감소하지 않는다.
또한, 감지 증폭기는 TMR 엘리먼트(MTJ)를 통하여 선택된 판독 워드선(RWLi)에 접속된 모든 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4)에 접속된다. 따라서, 모든 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4)에 흐르는 판독 전류들은 각각 서로 동일하다. 판독 전류는 안정된다.
② 디바이스 구조
다음에 디바이스 구조를 기술한다.
[1] 섹션 구조(Sectional Structure)
도 32는 본 발명의 애플리케이션 예 1로서, 자기 랜덤 액세스 메모리의 일 블록의 디바이스 구조를 도시한다.
도 31에서와 같이 동일 참조 번호는 엘리먼트들간의 대응을 나타내기 위하여 도 32에서의 동일 엘리먼트를 나타낸다.
Y축으로 이어지는 판독 워드선(RWLi)은 반도체 기판(41) 상에 배열된다. 스위치 엘리먼트는 판독 워드선(RWLi) 아래에 바로 배열되지는 않는다. Y축 방향으로 배열된 4개의 TMR 엘리먼트(MTJ(Magnetic Tunnel Junction)엘리먼트)(MTJ1, MTJ2, MTJ3 및 MTJ4)는 판독 워드선(RWLi) 상에 배열된다.
TMR 엘리먼트(MTJ1, MTJ2, MTJ3 및 MTJ4) 각각의 일 단자(본 일례에서는 상부 끝단)는 상부 전극(upper electrode)(44)에 공통으로 접속된다. 접촉 플러그(contact plug)는 상부 전극(44) 및 판독 워드선(RWLi)을 전기적으로 접속시킨다.
TMR 엘리먼트(MTJ1, MTJ2, MTJ3 및 MTJ4) 각각의 다른 단자(본 일례에서는 하부 끝단)는 판독 비트선(RBL1, RBL2, RBL3 및 RBL4)(기록 워드선(WWL1, WWL2, WWL3 및 WWL4))의 대응하는 하나에 전기적으로 접속된다. 판독 비트선(RBL1, RBL2, RBL3 및 RBL4)은 X축 방향(로우 방향)으로 이어진다.
TMR 엘리먼트(MTJ1, MTJ2, MTJ3 및 MTJ4)는 판독 비트선(RBL1, RBL2, RBL3 및 RBL4)에 각각 독립적으로 접속된다. 즉, 4개의 판독 비트선(RBL1, RBL2, RBL3 및 RBL4)은 4개의 TMR 엘리먼트(MTJ1, MTJ2, MTJ3 및 MTJ4)와 대응하여 배열된다.
기록 비트선(WBL1)은 TMR 엘리먼트(MTJ1, MTJ2, MTJ3 및 MTJ4)의 상측 및 근방에 배열된다. 기록 비트선(WBL1)은 Y축 방향(칼럼 방향)으로 이어진다.
애플리케이션 예 1에서, 하나의 기록 비트선(WBL1)은 판독 블록의 4개의 TMR 엘리먼트(MTJ1, MTJ2, MTJ3 및 MTJ4)에 대응하여 배열된다. 그보다는, 예컨대, 4개의 TMR 엘리먼트(MTJ1, MTJ2, MTJ3 및 MTJ4)가 적층(stack)될 수 있고, 4개의 기록 비트선이 4개의 TMR 엘리먼트(MTJ1, MTJ2, MTJ3 및 MTJ4)와 대응하여 배열될 수도 있다.
애플리케이션 예 1에서, Y축 방향으로 이어지는 기록 비트선(WBL1)이 TMR 엘리먼트(MTJ1, MTJ2, MTJ3 및 MTJ4) 상측에 배열된다. X축 방향으로 이어지는 판독 비트선(RBL1, RBL2, RBL3 및 RBL4)은 TMR 엘리먼트(MTJ1, MTJ2, MTJ3 및 MTJ4)의 하측에 배열된다.
그러나, TMR 엘리먼트(MTJ1, MTJ2, MTJ3 및 MTJ4)에 대하여 판독 비트선(RBL1, RBL2, RBL3 및 RBL4)과 기록 비트선(WBL1)간의 전위 관계는 이에 한정되지 않는다.
예컨대, Y축 방향으로 이어지는 기록 비트선(WBL1)은 TMR 엘리먼트(MTJ1, MTJ2, MTJ3 및 MTJ4) 하측에 배열될 수 있고, X축 방향으로 이어지는 판독 비트선(RBL1, RBL2, RBL3 및 RBL4)은 TMR 엘리먼트(MTJ1, MTJ2, MTJ3 및 MTJ4) 상측에 배열될 수 있다.
본 디바이스의 구조에 따라서, 판독 블록에서의 복수의 TMR 엘리먼트(MTJ1, MTJ2, MTJ3 및 MTJ4)는 다른 판독 비트선(RBL1, RBL2, RBL3 및 RBL4)(기록 워드선(WWL1, WWL2, WWL3 및 WWL4))에 각각 전기적으로 접속된다. 이러한 이유로, 판독 블록에서의 복수의 TMR 엘리먼트(MTJ1, MTJ2, MTJ3 및 MTJ4)의 데이터가 일 판독 단계로 한번에 모두 판독될 수 있다.
또한, 판독 블록에서의 복수의 TMR 엘리먼트(MTJ1, MTJ2, MTJ3 및 MTJ4) 각각의 일 단자는 공통으로 접속된다. 접속점(connection point)이 어떤 판독 선택 스위치도 개재하지 않고 판독 워드선(RWL1)에 직접 접속될 수 있다. 게다가, Y축 방향으로 이어지는 기록 비트선(WBL1)은 판독 블록에서의 복수의 TMR 엘리먼트(MTJ1, MTJ2, MTJ3 및 MTJ4)에 의해 공유된다. 이러한 이유로, 집적의 정도 및 TMR 엘리먼트의 특성이 개선될 수 있다.
[2] 평면 구조(Planar Structure)
도 33은 도 32에 도시된 디바이스 구조에서 TMR 엘리먼트, 판독 비트선(기록 워드선) 및 기록 비트선간의 위치 관계를 도시한다.
TMR 엘리먼트(MTJ1, MTJ2, MTJ3 및 MTJ4)의 상부 전극(44)은 예컨대 직사각 패턴(rectangular pattern)을 가진다. 접촉 플러그에 대한 접촉 영역은 상부 전극(44)의 일부분에서 형성된다.
TMR 엘리먼트(MTJ1, MTJ2, MTJ3 및 MTJ4)는 Y축 방향으로 배열된다. 이것들의 자화 용이축(axe of easy magnetization)(각 TMR 엘리먼트의 장변에 평행한 방향)은 X축 방향을 가르킨다. 즉, TMR 엘리먼트(MTJ1, MTJ2, MTJ3 및 MTJ4) 각각은 X축 방향으로 긴 직사각 형태를 갖는다.
TMR 엘리먼트(MTJ1, MTJ2, MTJ3 및 MTJ4)는 기록 비트선(WBL1)이 판독 비트선(RBL1, RBL2, RBL3 및 RBL4)(기록 워드선(WWL1, WWL2, WWL3 및 WWL4))을 가로지르는 영역에 배열된다.
(2) 상세한 예
도 31에 도시된 자기 랜덤 액세스 메모리의 상세한 예, 및 특히 판독 회로의 상세한 예가 아래에 기술된다.
① 상세한 예 1
도 34는 도 31에 도시된 자기 랜덤 액세스 메모리의 상세한 예 1을 도시한다.
메모리 셀 어레이(11)는 X축 및 Y축 방향으로 어레이에 배열된 복수의 TMR 엘리먼트(12)를 갖는다. 예컨대, j TMR 엘리먼트(12)는 X축 방향으로 배열되고, (4 x n) TMR 엘리먼트(12)는 Y축 방향으로 배열된다.
Y축 방향으로 배열된 4개의 TMR 엘리먼트는 하나의 판독 블록(BKik(i = 1, … j, k = 1, … n))을 형성한다. X축 방향으로 배열된 j 판독 블록(BKik)은 하나의 로우를 형성한다. 메모리 셀 어레이(11)는 n 로우를 갖는다. 또한, Y축 방향으로 배열된 n 판독 블록(BKik)은 하나의 칼럼을 형성한다. 메모리 셀 어레이(11)는 j 칼럼을 갖는다.
블록(BKik)의 4개의 TMR 엘리먼트(12) 각각의 일 단자는 공통으로 접속된다. 접속점은 예컨대, 판독 워드선(RWLi(i = 1, …, j))에 접속된다. 판독 워드선(RWLi)은 Y축 방향으로 이어진다. 예컨대, 하나의 판독 워드선(RWLi)은 하나의 칼럼에 배열된다.
하나의 칼럼에 배열된 블록(BKik)의 TMR 엘리먼트(12)는 어떤 판독 선택 스위치(MOS 트랜지스터)도 개재하지 않고 판독 워드선(RWLi(i = 1, …, j))에 직접 접속된다. 판독 워드선(RWLi)의 일 끝단은, 예컨대 MOS 트랜지스터로 형성된, 칼럼 선택 스위치(CSW)를 통하여 그라운드 포인트(VSS)에 접속된다.
칼럼 선택 스위치(CSW)가 메모리 셀 어레이(11)의 외부에 배열되기 때문에, 스위치 엘리먼트(MOS 트랜지스터)는 메모리 셀 어레이(11)에 배열되지 않는다.
판독 블록(BKik)에서의 4개의 TMR 엘리먼트(12) 각각의 다른 단자는 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4)의 대응하는 하나에 독립적으로 접속된다. 즉, 4개의 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4)은 하나의 판독 블록(BKik)에서의 4개의 TMR 엘리먼트와 대응하여 배열된다.
판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4)은 X축 방향으로 이어진다. 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4) 각각의 일 끝단은 로우 선택 스위치(RSW3)(MOS 트랜지스터)를 통하여 감지 증폭기 및 비트선 바이어스 회로를 포함하는 회로 블록(13-i)(i = 1, 2, …, 8)에 접속된다. 판독 동작에서, 비트선 바이어스 회로는 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4) 각각에 바이어스 전위를 공급한다.
본 일례에서, 각 회로 블록(13-i)은 연산 증폭기(OP1), 감지 증폭기(S/A) 및 저항 엘리먼트(Rc)로 형성된다.
판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4) 각각은 입력측에서 대응하는 연산 증폭기(OP1)의 네거티브 입력 단자에 접속된다. 클램프 전위(바이어스 전위)(VC)는 연산 증폭기(OP1)의 포지티브 입력 단자에 인가된다. 저항 엘리먼트(피드백 저항 엘리먼트)(Rc)는 연산 증폭기(OP1)의 네거티브 입력 단자 및 출력 단자 사이에 접속된다. 연산 증폭기(OP1)는 출력 전위를 출력하여 클램프 전위와 비트선(BLi)의 전위를 동일하게 한다.
연산 증폭기(OP1)의 출력 단자는 감지 증폭기(예컨대, 차동 증폭기)(S/A)의 포지티브 입력 단자에 접속된다. 기준 전위(VREF)는 감지 증폭기(S/A)의 네거티브 입력 단자에 인가된다.
감지 증폭기(S/A)는 기준 전위(VREF)와 연산 증폭기(OP1)의 출력 전위를 비교하여, 판독 데이터를 식별한다.
Rm을 TMR 엘리먼트(MTJ)의 저항값이라고 하고, Rc를 연산 증폭기의 네거티브 입력 단자 및 출력 단자 사이에 접속된 저항 엘리먼트의 저항값이 된다. TMR 소자에는 연산 증폭기(OP1)의 작용에 의해 Vm의 전압이 인가된다. 연산 증폭기의 출력 전위 Vo는 다음과 같다.
Vo = Vc ×(1+Rc/Rm)
감지 증폭기(S/A)는 출력 전위 Vo를 기준 전위 VREF와 비교하여, 선택된 판독 워드선 RWLi에 접속된 TMR 소자(MTJ)의 저항값(데이터)을 판정한다.
감지 증폭기(S/A)는 이 실시예에서와 같이 TMR 소자(MTJ)를 통하여 선택된 판독 워드선 RWLi에 접속된 모든 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4에 접속될 수도 있다. 또는, 감지 증폭기가 선택된 판독 워드선에만 접속될 수도 있다.
본 발명의 자기 랜덤 액세스 메모리의 상세예 1에 따르면, 판독 동작시 선택된 TMR 소자(MTJ)만이 선택된 워드선 WLi과 선택된 비트선 BLi 사이에 접속된다. 따라서, 선택된 TMR 소자(MTJ)의 판독 신호량은 감소하지 않는다.
② 상세예 2
도 35는 도 31에 나타낸 자기 랜덤 액세스 메모리의 상세예 2를 나타낸다.
상세예 2는 상세예 1의 응용예로서, 상세예 1에서의 기준전위 VREF를 생성하는 회로를 상세히 나타내고 있다.
상세예 2는 "0" 데이터를 저장하고 있는 TMR 소자와 "1" 데이터를 저장하고 있는 TMR 소자를 이용하여 기준전위 VREF를 생성하는 회로를 제안한다.
메모리 셀 어레이(11)는 X 및 Y 방향의 열로 배열된 복수개의 TMR 소자(12)를 갖는다. 예컨대, j TMR 소자(12)는 X 방향으로 배열되고, 4×n TMR 소자(12)는 Y 방향으로 배열되어 있다.
Y 방향으로 배열된 4개의 TMR 소자(12)는 1개의 판독 블록 BKik(i=1, ..., j이고, k=1, ..., n)을 형성한다. X 방향으로 배열된 j 판독 블록 BKik는 1개의 열을 형성한다. 메모리 셀 어레이(11)는 n개의 열을 갖는다. 또한, Y 방향으로 배열된 n개의 판독 블록 BKik는 1개의 행을 형성한다. 메모리 셀 어레이(11)는 j개의 행을 갖는다.
블록 BKik 내의 4개의 각 TMR 소자(12)의 일 단자는 공통 접속된다. 그 접점은 예컨대 판독 워드선 RWLi(i=1, ..., j)에 접속된다. 판독 워드선 RWLi는 Y 방향으로 연장된다. 예컨대, 1개의 판독 워드선 RWLi는 1개의 행으로 배열된다.
1개의 행으로 배열된 블록 BKik 내의 TMR 소자(12)는 어떠한 판독 선택 스위치(MOS 트랜지스터)도 매개로 하지 않고 판독 워드선 RWLi(i=1, ..., j)에 직접 접속된다. 판독 워드선 RWLi의 일단은 예컨대 MOS 트랜지스터로 형성된 로우 선택 스위치 CSW를 통해 접지점 VSS에 접속된다.
로우 선택 스위치 CSW는 메모리 셀 어레이(11)의 외측에 배열되어 있으므로, 메모리 셀 어레이(11)에는 스위치 소자(MOS 트랜지스터)가 배열되어 있지 않다.
판독 블록 BKik 내의 4개의 각 TMR 소자(12)의 타 단자는 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4의 대응부에 개별적으로 접속된다. 즉, 4개의 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4는 1개의 판독 블록 BKik 내에 4개의 TMR 소자(12)에 대응하여 배열되어 있다.
판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4는 X 방향으로 연장된다. 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4 각각의 일단은 칼럼 선택 스위치 RSW3(MOS 트랜지스터)를 통하여 감지 증폭기 및 비트선 바이어스 회로를 포함하는 회로블록 13-i(i=1, 2, ..., 8)에 접속된다. 판독 동작시, 비트선 바이어스 회로는 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4에 바이어스 전위를 각각 공급한다.
이 실시예에서, 각 회로블록 13-i은 상세예 1과 마찬가지로 연산 증폭기(OP1), 감지 증폭기(S/A) 및 저항소자(Rc)로 형성된다.
각 비트선 BLi은 입력측에 대응하는 연산 증폭기(OP1)의 부(-)의 입력 단자에 접속된다. 연산 증폭기(OP1)의 정(+)의 입력 단자에는 클램프 전위(바이어스 전위) VC가 인가된다. 저항소자(Rc)는 연산 증폭기(OP1)의 부의 입력 단자와 출력 단자 사이에 접속된다. 연산 증폭기(OP1)는 출력전위를 출력하여 비트선 BLi의 전위를 클램프 전위와 동등하게 한다.
연산 증폭기(OP1)의 출력 단자는 감지 증폭기(S/A)의 정의 입력 단자에 접속된다. 감지 증폭기(S/A)의 부의 입력 단자에는 기준전위 VREF가 인가된다.
감지 증폭기(S/A)는 연산 증폭기(OP1)의 출력전위를 기준전위 VREF와 비교하여 판독 데이터를 판별한다.
기준전위 VREF는 "0"을 저장하고 있는 TMR 소자(기준 셀)와 "1"을 저장하고 있는 TMR 소자(기준 셀)를 포함하는 기준전위 생성회로(19)에 의해 생성된다.
기준전위 생성회로(19)는 X 방향으로 연장되는 비트선 rBL"0"와 rBL"1"을 갖는다.
모든 판독 워드선 RWLi과 비트선 rBL"0" 사이의 교차점에는, 이들 판독 워드선 RWLi과 비트선 rBL"0" 사이에 접속된 TMR 소자(MTJ)가 배열된다. 모든 판독 워드선 RWLi과 비트선 rBL"0" 사이의 교차점에 배열된 모든 TMR 소자(MTJ)는 "0" 데이터를 저장하고 있다.
모든 판독 워드선 RWLi과 비트선 rBL"1" 사이의 교차점에는, 이들 판독 워드선 RWLi과 비트선 rBL"1" 사이에 접속된 TMR 소자(MTJ)가 배열된다. 모든 판독 워드선 RWLi과 비트선 rBL"1" 사이의 교차점에 배열된 모든 TMR 소자(MTJ)는 "1" 데이터를 저장하고 있다.
이러한 구성에 따르면, 판독 동작시, 복수개의 판독 워드선 RWL1, ..., RWLj 중의 선택된 것에 무관하게, 항상 비트선 rBL"0"에서는 "0" 데이터만 판독되며 비트선 rBL"1"에서는 "1" 데이터만 판독된다.
판독 동작시, 판독신호 READ가 "H"로 변하게 되면 비트선 rBL"0" 및 rBL"1"은 균등 스위치(NMOS 트랜지스터) ESW에 의해 서로 단락되게 된다.
비트선 rBL"0" 및 rBL"1"은 각기 연산 증폭기(OP1)와 회로구성이 동일한 연산 증폭기(OP2)가 부의 입력 단자에 접속된다. 비트선 rBL"0"에 접속된 연산 증폭기(OP2)의 출력 단자와 비트선 및 rBL"1"에 접속된 연산 증폭기(OP2)의 출력 단자는 서로 단락되게 된다.
판독회로의 연산 증폭기(OP1)와 마찬가지로, 클램프 전위(바이어스 전위) VC가 연산 증폭기(OP2)의 정의 입력 단자에 입력된다. 또한, 출력 단자와 부의 입력 단자 사이에는 저항소자(Rc)가 접속된다.
그 결과, 연산 증폭기(OP2)의 출력 단자로부터 기준전위 VREF가 출력된다.
본 발명의 자기 랜덤 액세스 메모리의 상세예 2에 따르면, 판독 동작시 선택된 판독 워드선 RWLi과 선택된 판독 비트선 RBLi 사이에는 선택된 TMR 소자(MTJ)만이 접속된다. 따라서, 선택된 TMR 소자(MTJ)의 판독 신호량은 감소하지 않는다.
또한, 상세예 2에서는 판독 동작시 "0" 데이터를 저장하고 있는 TMR 소자와 "1" 데이터를 저장하고 있는 TMR 소자를 이용하여 기준전위 VREF가 생성된다. 이 때문에, 기준전위 VREF는 "0" 데이터를 판독하는 감지 증폭기(S/A)의 정의 입력 단자에서의 전위와 "1" 데이터를 판독하는 감지 증폭기(S/A)의 정의 입력 단자에서의 전위 사이의 중간값을 갖는다.
따라서, 판독 동작시 판독 데이터의 여유가 개선될 수 있다.
③ 상세예 3
도 36은 도 31에 나타낸 자기 랜덤 액세스 메모리의 상세예 3을 나타낸다.
상세예 3은 상세예 2의 개선예로서, 상세예 2의 기준 전위 생성 회로(19)의 회로 구성을 간략화하고 있다.
메모리 셀 어레이(11)는 X 및 Y 방향의 열로 배열된 복수개의 TMR 소자(12)를 갖는다. 예컨대, j TMR 소자(12)는 X 방향으로 배열되고, 4×n TMR 소자(12)는 Y 방향으로 배열되어 있다.
Y 방향으로 배열된 4개의 TMR 소자(12)는 1개의 판독 블록 BKik(i=1, ..., j이고, k=1, ..., n)을 형성한다. X 방향으로 배열된 j 판독 블록 BKik는 1개의 열을 형성한다. 메모리 셀 어레이(11)는 n개의 열을 갖는다. 또한, Y 방향으로 배열된 n개의 판독 블록 BKik는 1개의 행을 형성한다. 메모리 셀 어레이(11)는 j개의 행을 갖는다.
블록 BKik 내의 4개의 각 TMR 소자(12)의 일 단자는 공통 접속된다. 그 접점은 예컨대 판독 워드선 RWLi(i=1, ..., j)에 접속된다. 판독 워드선 RWLi는 Y 방향으로 연장된다. 예컨대, 1개의 판독 워드선 RWLi는 1개의 행으로 배열된다.
1개의 행으로 배열된 블록 BKik 내의 TMR 소자(12)는 어떠한 판독 선택 스위치(MOS 트랜지스터)도 매개로 하지 않고 판독 워드선 RWLi(i=1, ..., j)에 직접 접속된다. 판독 워드선 RWLi의 일단은 예컨대 MOS 트랜지스터로 형성된 로우 선택 스위치 CSW를 통해 접지점 VSS에 접속된다.
로우 선택 스위치 CSW는 메모리 셀 어레이(11)의 외측에 배열되어 있으므로, 메모리 셀 어레이(11)에는 스위치 소자(MOS 트랜지스터)가 배열되어 있지 않다.
판독 블록 BKik 내의 4개의 각 TMR 소자(12)의 타 단자는 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4의 대응부에 개별적으로 접속된다. 즉, 4개의 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4는 1개의 판독 블록 BKik 내에 4개의 TMR 소자(12)에 대응하여 배열되어 있다.
판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4는 X 방향으로 연장된다. 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4 각각의 일단은 칼럼 선택 스위치 RSW3(MOS 트랜지스터)를 통하여 감지 증폭기 및 비트선 바이어스 회로를 포함하는 회로블록 13-i(i=1, 2, ..., 8)에 접속된다. 판독 동작시, 비트선 바이어스 회로는 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4에 바이어스 전위를 각각 공급한다.
상세예 2와 마찬가지로, 각 회로블록 13-i은 연산 증폭기(OP1), 감지 증폭기(S/A) 및 저항소자(Rc)로 형성된다.
각 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4은 입력측에 대응하는 연산 증폭기(OP1)의 부의 입력 단자에 접속된다. 연산 증폭기(OP1)의 정의 입력 단자에는 클램프 전위(바이어스 전위) VC가 인가된다. 저항소자(Rc)는 연산 증폭기(OP1)의 부의 입력 단자와 출력 단자 사이에 접속된다.
연산 증폭기(OP1)의 출력 단자는 감지 증폭기(S/A)의 정의 입력 단자에 접속된다. 감지 증폭기(S/A)의 부의 입력 단자에는 기준전위 VREF가 인가된다.
감지 증폭기(S/A)는 연산 증폭기(OP1)의 출력전위를 기준전위 VREF와 비교하여 판독 데이터를 판별한다.
기준전위 생성회로(19)는 X 방향으로 연장되는 비트선 rBL"0"와 rBL"1"을 갖는다. 모든 판독 워드선 RWLi과 비트선 rBL"1" 사이의 교차점에는, 이들 판독 워드선 RWLi과 비트선 rBL"1" 사이에 접속된 TMR 소자(기준 셀)(MTJ)가 배열된다. 모든 판독 워드선 RWLi과 비트선 rBL"1" 사이의 교차점에 배열된 모든 TMR 소자(MTJ)는 "1" 데이터를 저장하고 있다.
비트선 rBL"1"은 연산 증폭기(OP1)와 회로구성이 동일한 연산 증폭기(OP2)가 부의 입력 단자에 접속된다. 클램프 전위 VC가 연산 증폭기(OP2)의 정의 입력 단자에 입력된다. 연산 증폭기(OP2)의 부의 입력 단자와 출력 단자 사이에는 저항소자(Rr)가 접속된다. 연산 증폭기(OP2)의 출력 단자로부터 기준전위 VREF가 출력된다.
데이터 셀측에서 연산 증폭기(OP1)에 접속되어 데이터를 판독하는데 이용되는 저항소자(Rc)와 기준 셀측에서 연산 증폭기(OP2)에 접속되어 기준전위 VREF를 생성하는데 이용되는 저항소자(Rr)는 각기 메모리 셀의 기능을 하는 TMR 소자(MTJ)와 동일한 구성을 갖는 직렬 접속된 짝수개의 TMR 소자로 형성된다.
저항 소자(Rc)를 구성하는 짝수개의 모든 TMR 소자는 데이터 "0"이 기입된 상태(저저항 상태)로 설정된다. 한편, 저항소자(Rr)를 구성하는 짝수개의 TMR 소자의 절반은 "0"이 기입된 상태(저저항 상태)로 설정된다. 그 나머지 절반은 "1"이 기입된 상태(고저항 상태)로 설정된다.
이러한 구성에 따르면, 판독 동작시 선택된 판독 워드선 RWLi에 접속된 TMR 소자(MTJ)의 데이터가 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4으로 판독되어, 비트선 rBL"1"에 "1" 데이터가 판독된다.
기준 전위 VREF는 "0" 데이터를 판독하는 감지 증폭기(S/A)의 정의 입력 단자에서의 전위와 "1" 데이터를 판독하는 감지 증폭기(S/A)의 정의 입력 단자에서의 전위 사이의 중간값을 갖는다.
따라서, 판독 동작시 판독 데이터의 여유가 개선될 수 있다.
④ 상세예 4
도 37은 도 31에 나타낸 자기 랜덤 액세스 메모리의 상세예 4를 나타낸다.
상세예 4도 상세예 2의 응용예이다. 상세예 4는 "0"/"1"의 관계가 상세예 3과 반대인 점을 제외하고는 상세예 3과 동일한 원리로 기준전위 VREF를 생성하는 기술을 제안한다.
메모리 셀 어레이(11)는 X 및 Y 방향의 열로 배열된 복수개의 TMR 소자(12)를 갖는다. 예컨대, j TMR 소자(12)는 X 방향으로 배열되고, 4×n TMR 소자(12)는 Y 방향으로 배열되어 있다.
Y 방향으로 배열된 4개의 TMR 소자(12)는 1개의 판독 블록 BKik(i=1, ..., j이고, k=1, ..., n)을 형성한다. X 방향으로 배열된 j 판독 블록 BKik는 1개의 열을 형성한다. 메모리 셀 어레이(11)는 n개의 열을 갖는다. 또한, Y 방향으로 배열된 n개의 판독 블록 BKik는 1개의 행을 형성한다. 메모리 셀 어레이(11)는 j개의 행을 갖는다.
블록 BKik 내의 4개의 각 TMR 소자(12)의 일 단자는 공통 접속된다. 그 접점은 예컨대 판독 워드선 RWLi(i=1, ..., j)에 접속된다. 판독 워드선 RWLi는 Y 방향으로 연장된다. 예컨대, 1개의 판독 워드선 RWLi는 1개의 행으로 배열된다.
1개의 행으로 배열된 블록 BKik 내의 TMR 소자(12)는 어떠한 판독 선택 스위치(MOS 트랜지스터)도 매개로 하지 않고 판독 워드선 RWLi(i=1, ..., j)에 직접 접속된다. 판독 워드선 RWLi의 일단은 예컨대 MOS 트랜지스터로 형성된 로우 선택 스위치 CSW를 통해 접지점 VSS에 접속된다.
칼럼 선택 스위치 CSW가 메모리 셀 어레이(11)의 외측에 배열되어 있기 때문에, 스위치 소자(MOS 트랜지스터)는 메모리 셀 어레이(11)에 배열되지 않는다.
판독 블록 BKik에 있는 4개의 TMR 소자들(12) 각각의 다른 단자는 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4 중의 대응하는 하나에 독립적으로 접속되어 있다. 즉, 4개의 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4는 하나의 판독 블록 BKik 에 있는 4개의 TMR 소자(12)와 대응하여 배열되어 있다.
판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4는 X-방향으로 동작한다. 각각의 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4의 일단은 로우 선택 스위치 RSW3(MOS 트랜지스터)를 통해, 감지 증폭기 및 비트선 바이어스 회로를 포함하는 회로 블록(13-i)(i= 1, 2, ...,8)에 접속되어 있다. 판독 동작에 있어서, 비트선 바이어스 회로는 바이어스 전위를 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4에 각각 제공한다.
각 회로 블록(13-i)는 상세예 2에서와 같이, 동작 증폭기 OP1, 감지 증폭기 S/A, 및 저항 소자 Rc로부터 형성된다.
각각의 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4는 입력 측의 대응하는 동작 증폭기 OP1의 네거티브 입력 단자에 접속된다. 동작 증폭기 OP1의 포지티브 입력 단자에는 클램프 전위(바이어스 전위) VC를 인가한다. 동작 증폭기 OP1의 네거티브 입력 단자와 출력 단자 사이에는 저항 소자 Rc가 접속되어 있다.
감지 증폭기 S/A의 포지티브 입력 단자에는 동작 증폭기 OP1의 출력 단자가 접속되어 있다. 감지 증폭기 S/A의 네거티브 입력 단자에는 기준 전위 VREF가 인가된다.
감지 증폭기 S/A는 동작 증폭기 OP1의 출력 전위를 기준 전위 VREF와 비교함으로써, 판독 데이타를 식별한다.
기준 전위 생성 회로(19)는 X-방향으로 동작하는 비트선 rBL"0"을 갖는다. 모든 판독 워드선 RWLi과 비트선 rBL"0" 사이의 교차점에서, 이들 판독 워드선 RWLi과 비트선 rBL"0" 사이에 접속된 TMR 소자들(기준 셀들) MTJ가 배열된다. 모든 판독 워드선 RWLi과 비트선 rBL"0" 사이의 교차점에 구성된 모든 TMR 소자들 MTJ는 "0" 데이타를 저장한다.
회로가 동작 증폭기 OP1과 동일한 동작 증폭기 OP2의 네거티브 입력 단자에 비트선 rBL"0"이 접속되어 있다. 동작 증폭기 OP2의 포지티브 입력 단자에 클램프 전위 VC가 입력된다. 동작 증폭기 OP2의 네거티브 입력 단자와 출력 단자 사이에 저항 소자 Rr이 접속되어 있다. 기준 전위 VREF 가 동작 증폭기 OP2의 출력 단자로부터 출력된다.
데이타 셀 측의 동작 증폭기 OP1에 접속되고 데이타를 판독하는데 이용되는 저항 소자 Rc, 및 기준 셀 측의 동작 증폭기 OP2에 접속되고 기준 전위를 생성하는데 이용되는 저항 소자 Rr의 각각은, 직렬로 연결된 짝수개의 TMR 소자들(메모리 셀로서 기능하는 TMR 소자 MTJ와 동일한 구조를 갖는 TMR 소자들)로부터 형성된다.
저항 소자 Rc를 구성하는 모든 짝수개의 TMR 소자들은 데이타 "1"이 기입된 상태(고저항 상태)로 설정된다. 한편, 저항 소자 Rr를 구성하는 짝수개의 TMR소자들 중 반은 데이타 "0"이 기입된 상태(저저항 상태)로 설정된다. 나머지 반은 데이타 "1"이 기입된 상태(고저항 상태)로 설정된다.
이러한 구성에 따라, 판독 동작에 있어서, 선택된 판독 워드선 RWLi에 접속된 TMR 소자들 MTJ의 데이타는 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4으로 판독되고, "0" 데이타는 비트선 rBL"1"로 판독된다.
기준 전위 VREF는, "0" 데이타 판독 시에 감지 증폭기 S/A의 포지티브 입력 단자에 나타나는 전위와, "1" 데이타 판독 시에 감지 증폭기 S/A의 포지티브 입력 단자에 나타나는 전위 사이의 중간값을 갖는다.
따라서, 판독 동작에서의 판독 데이타의 마진을 개선시킬 수 있다.
(3) 응용예 2
도 38은 본 발명의 응용예 2에 따른 자기 랜덤 액세스 메모리의 회로 구조를 보여준다.
도 38에 도시된 회로 구조는 응용예 1의 상세예 1(도 34)의 개선된 예이다. 그 특징적 구성에 따라, 판독 동작에 앞서서 모든 판독 워드선 RWLi 및 모든 판독 비트선 RBLi를 프리차지 전위로 프리차지하는 프리차지 회로가 응용예 1의 상세예 1에 추가되었다.
메모리 셀 어레이(11)는 X-방향 및 Y-방향으로 어레이로 배열된 복수의 TMR 소자들(12)을 갖는다. 예를 들어, j TMR 소자들(12)은 X-방향으로 배열되며, 4×n TMR 소자들(12)은 Y-방향으로 배열된다.
Y-방향으로 배열된 4개의 TMR 소자들(12)은 한개의 판독 블록 BKik (i= 1, ..., j, k= 1, ..., n)를 형성한다. X-방향으로 배열된 j 판독 블록 BKik는 하나의 로우를 형성한다. 메모리 셀 어레이(11)는 n 로우를 갖는다. 또한, Y-방향으로 배열된 n 판독 블록 BKik는 하나의 칼럼을 형성한다. 메모리 셀 어레이(11)는 j 칼럼을 갖는다.
블록 BKik의 4개의 TMR 소자들(12) 각각의 일단은 공통으로 접속되어 있다. 접속점은, 예를 들어 판독 워드선 RWLi (i= 1, ..., j)에 접속되어 있다. 판독 워드선 RWLi (i= 1, ..., j)은 Y-방향으로 동작한다. 예를 들어, 한개의 판독 워드선 RWLi는 일 칼럼으로 배열된다.
일 칼럼으로 배열된 블록들 BKik의 TMR 소자들(12)은, 임의의 판독 선택 스위치(MOS 트랜지스터)를 간섭하지 않으면서 판독 워드선 RWLi (i= 1, ..., j)에 직접 접속되어 있다. 판독 워드선 RWLi의 일단은, 예를 들어 MOS 트랜지스터로부터 형성된 칼럼 선택 스위치 CSW를 통해 접지점 VSS에 접속되어 있다.
칼럼 선택 스위치 CSW는 메모리 셀 어레이(11)의 외측에 배열되어 있기 때문에, 메모리 셀 어레이(11)에 배열된 스위치 소자(MOS 트랜지스터)는 없다.
판독 블록 BKik의 4개의 TMR 소자들(12) 각각의 다른 단자는 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4 중의 대응하는 하나에 독립적으로 접속되어 있다. 즉, 4개의 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4은 하나의 판독 블록 BKik의 4개의 TMR 소자들(12)에 대응하여 배열되어 있다.
판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4은 X-방향으로 동작한다. 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4의 각각의 일단은, 로우 선택 스위치 RSW3(MOS 트랜지스터)를 통해 감지 증폭기 및 비트선 바이어스 회로를 포함하는 회로 블록(13-i)(i= 1, 2, ..., 8)에 접속되어 있다. 판독 동작 시에, 비트선 바이어스 회로는 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4에 각각 바이어스 전위를 공급한다.
응용예 1의 상세예 1에서와 같이, 동작 증폭기 OP1, 감지 증폭기 S/A, 및 저항 소자 Rc로부터 각 회로 블록(13-i)이 형성된다. 회로 블록(13-i)의 회로 구조에 대한 설명은 생략된다.
본 예에서는, 판독 동작에 있어서, 선택된 판독 비트선에만 바이어스 전위를 인가하는 것 대신에, 선택된 판독 워드선 RWLi에 TMR 소자들 MTJ를 통해 접속된 모든 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4에 바이어스 전위를 인가한다.
즉, 본 예에서는, 모든 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4은 등전위 레벨로 설정됨으로써, 한 비트선으로부터 다른 비트선으로의 전류 경로를 막는다.
판독 워드선 RWLi 및 판독 비트선 RBLi의 각각의 타단은 프리차지 스위치 PSW를 통해 프리차지선 PL에 접속된다. 프리차지선 PL에 클램프 전위(바이어스 전위) VC가 인가된다. 프리차지 스위치 PSW는 프리차지 신호 PRE에 의해 제어된다. 프리차지 신호 PRE는 판독 동작 직전에 "H"로 변화한다. 따라서, 판독 워드선 RWLi 및 판독 비트선 RBLi는 프리차지 전위로 프리차지된다.
프리차지 신호 PRE가 "L"로 변화하면, 판독 워드선 RWLi와 판독 비트선 RBLi의 프리차지가 종료된다. 그 후에, 판독 워드선 RWLi와 판독 비트선 RBLi이 선택된다. 그 결과, 선택된 판독 워드선 RWLi와 선택된 판독 비트선 RBLi의 사이에 판독 전류가 공급된다.
즉, 판독 동작에 있어서, 칼럼 어드레스 신호에 의해 선택된 판독 워드선(로우) RWLi에 대응하는 칼럼 선택 스위치가 턴온된다. 선택된 판독 워드선 RWLi의 일단은 접지점 VSS로 단락된다.
또한, 칼럼 어드레스 신호에 의해 비선택된 판독 워드선 RWLi에 대응하는 칼럼 선택 스위치 CSW는 턴오프된다. 그러므로, 비선택된 판독 워드선 RWLi는 프리차지 전위를 유지하면서 플로팅 상태로 설정된다.
판독 워드선 RWLi 및 판독 비트선 RBLi는 판독 동작을 증가시키기에 앞서서 프리차지된다.
즉, 본 발명에 있어서, 판독 동작 시에 하나의 비트선으로부터 다른 비트선으로의 전류 경로를 막기 위해서, TMR 소자들 MTJ을 통해, 선택된 판독 워드선 RWLi에 접속된 모든 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4에 바이어스 전위가 인가된다.
이 때에, 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4 뿐만 아니라, 비선택된 판독 워드선 RWLi(플로팅 상태에서)도 차지된다.
모든 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4을 바이어스 전위로 설정하기 위하여, 모든 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4, 그리고 비선택된 판독 워드선 RWLi가 차지되어야만 한다. 이러한 차징(charging)은 매우 오랜 시간이 걸린다.
본 예에서는, 이것을 방지하기 위하여, 판독 워드선 RWLi 및 판독 비트선 RBLi가 미리 프리차지되어 차지 시간을 줄임에 따라, 판독 동작의 속도를 증가시킨다.
본 예에서, 프리차지 전위는 바이어스 전위와 동일하다. 그러나, 프리차지 전위는 바이어스 전위와 다를 수도 있다. 본 예에서, 판독 워드선 RWLi 및 판독 비트선 RBLi 모두가 프리차지된다. 그러나, 단독의 판독 워드선 RWLi 또는 판독 비트선 RBLi 만이 프리차지될 수 있다.
또한, 본 예에서는, TMR 소자들 MTJ를 통해, 선택된 판독 워드선 RWLi에 접속된 모든 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4에 감지 증폭기가 접속되어 있다.
즉, 판독 동작에 있어서, 선택된 판독 워드선 RWLi에 접속된 모든 TMR 소자들 MTJ의 저항값(데이타)은 한번에 판독된다.
본 예에서와 같이, 선택된 판독 워드선 RWLi에 TMR 소자들 MTJ를 통해 접속된 모든 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4에 감지 증폭기들이 접속될 수 있다. 대안으로, 오직 선택된 판독 비트선에만 감지 증폭기가 접속될 수 있다.
상술한 바와 같이, 본 발명의 자기 랜덤 액세스 메모리에 따라, 판독 워드선 RWLi 및 판독 비트선 RBLi이 미리 프리차지된다.
판독 동작에 있어서, 선택된 판독 워드선 RWLi는 소정의 전위로 설정된다(비선택된 판독 워드선은 플로팅 상태로 설정된다). 또한, 선택된 판독 워드선 RWLi에 TMR소자들을 통해 접속된 모든 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4는 바이어스 전위로 설정된다.
따라서, 판독 동작 시에, 판독 전류의 많은 전류 경로가 형성되지 않는다. 이러한 이유로, 선택된 TMR 소자의 판독 신호량에서의 임의의 감소를 방지할 수 있다. 또한, TMR 소자들을 통해서, 선택된 판독 워드선 RWLi에 접속된 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4을 설정하는데 필요한 차지 시간이 짧아진다. 그러므로, 판독 동작의 속도를 증가시킬 수 있다.
도 38을 참조하면, 로우 선택 스위치 RSW2 및 RSW3과 칼럼 선택 스위치 CSW는 MOS 트랜지스터로부터 형성된다. 그러나, 이 스위치들은 MOS 트랜지스터에 한정되는 것은 아니다. 예를 들어, 바이폴라 트랜지스터, MIS 트랜지스터, MES 트랜지스터, 또는 접합 트랜지스터들이 이용될 수 있다.
(4) 응용예 3
도 39는 본 발명의 응용예 3에 따른 자기 랜덤 액세스 메모리의 회로 구조를 보여준다.
도 39에 도시된 회로 구조는 응용예 1의 상세예(도 34)에 대한 변경이다.그 특징적 구성에 따라, 판독 회로를 모든 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4에 접속시키는 것 대신에, 오직 선택된 로우에만 판독 회로(감지 증폭기를 포함함)를 접속시킨다.
응용예 3에서는, 이하에서 설명할 바와 같이, 스위치들 BSW1, BSW2, ..., BSW8을 배열함으로써 응용예 1에서의 효과와 거의 동일한 효과를 얻을 수 있다.
메모리 셀 어레이(11)는 X- 및 Y-방향으로 어레이 형태로 배열된 복수의 TMR 소자들(12)을 갖는다. 예를 들어, j TMR 소자들(12)은 X-방향으로 배열되며, 4×n TMR 소자들(12)은 Y-방향으로 배열된다.
Y-방향으로 배열된 4개의 TMR 소자들은 한개의 판독 블록 BKik (i= 1, ..., j)을 형성한다. X-방향으로 배열된 j 판독 블록 BKik는 한개의 로우를 형성한다. 메모리 셀 어레이(11)는 n 로우를 갖는다. 또한, n 판독 블록 BKik는 한개의 칼럼을 형성한다. 메모리 셀 어레이(11)는 j 칼럼을 갖는다.
블록 BKik의 4개의 TMR 소자들(12) 각각의 일 단자는 공통으로 접속되어 있다. 접속점은, 예를 들어, 판독 워드선 RWLi (i= 1, ..., j)에 접속되어 있다. 판독 워드선 RWLi는 Y-방향으로 구동한다. 예를 들어, 한개의 판독 워드선 RWLi는 한개의 칼럼으로 배열된다.
한 칼럼으로 배치된 블럭 BKik 내의 TMR 소자(12)는 임의의 판독 선택 스위치(MOS 트랜지스터)를 개재하지 않고 판독 워드선 RWLi(i = 1, ..., j)에 직접 연결된다. 판독 워드선 RWLi의 일 단부는, 예를 들면, MOS 트랜지스터로 형성되는 칼럼 선택 스위치 CSW를 통해 접지점 VSS에 연결된다.
칼럼 선택 스위치 CSW는 메모리 셀 어레이(11) 바깥에 배치되기 때문에, 메모리 셀 어레이(11) 내에는 어떠한 스위치 소자(MOS 트랜지스터)도 배치되지 않는다.
판독 블럭 BKik 내의 4개의 TMR 소자(12) 각각의 다른 단자는 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4중 대응하는 것에 독립적으로 연결된다. 즉, 4개의 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4은 하나의 판독 블록 BKik 내의 4개의 TMR 소자(12)와 통하게 배치된다.
판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4 는 X 방향으로 이어진다. 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4 각각의 일 단부는 로우 선택 스위치들(MOS 트랜지스터) SW1 내지 SW8중 대응하는 것을 통해 판독 회로(23)로 연결된다.
판독 동작시, 로우 선택 스위치들 SW1 내지 SW8은 로우 디코더(22)로부터의 출력 신호, 예를 들면, 로우 어드레스 신호들을 디코딩하여 얻어지는 신호 CSL1 내지 CSL8에 의해 제어된다.
그 결과, 로우 어드레스 신호에 의해 선택되는 판독 비트선 RBLi에 대응하는 로우 선택 스위치 SWi가 턴온된다. 선택된 판독 비트선 RBLi의 일 단부는 판독 회로(23)에 연결된다.
또한, 로우 어드레스 신호에 의해 선택되지 않는 판독 비트선 RBLi에 대응하는 로우 선택 스위치 SWi는 턴오프된다. 따라서, 선택되지 않는 판독 비트선 RBLi는 판독 회로(23)에 연결되지 않는다.
도 39에 도시한 바와 같이, 로우 선택 스위치들 RSW2, SW1 내지 SW8 및 칼럼 선택 스위치 CSW로서, 예를 들면, MOS 트랜지스터들이 사용될 수 있다.
그러나, 로우 선택 스위치들 RSW2, SW1 내지 SW8 및 칼럼 선택 스위치 CSW는 MOS 트랜지스터에 제한되지는 않는다. 예를 들면, 바이폴라 트랜지스터, MIS 트랜지스터, MES 트랜지스터 또는 접합 트랜지스터가 사용될 수 있다.
이 예에서, 비트선 바이어스 회로(24)는 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4에 연결된다. 비트선 바이어스 회로(24)는, 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4 중 대응하는 것에 한 단자가 각각 연결되는 바이어스 스위치들 BSW1 내지 BSW8로 구성된다. 클램프 전위(바이어스 전위) VC가 바이어스 스위치들 BSW1 내지 BSW8 각각의 다른 단자에 인가된다.
클램프 전위 VC는, 판독 회로(23) 내의 연산 증폭기 OP1의 포지티브 입력 단자로 입력되는 클램프 전위 VC와 동일하다.
바이어스 스위치들 BSW1 내지 BSW8 각각은, 예를 들면, NMOS 트랜지스터로 구성된다. 바이어스 스위치들 BSW1 내지 BSW8은, 판독 로우 디코더(22)로부터의 출력 신호들 RSL1 내지 RSL8을 반전하여 얻어지는 신호들 bRSL1 내지 bRSL8에 의해 제어된다.
판독 동작시, 비트선 바이어스 회로(24)는 바이어스 전위를 비선택된 판독 비트선들 RBLi에 인가하여 TMR 소자 MTJ를 통해 선택된 판독 워드선 RWLi에 연결되는 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4 모두의 전위들을 같게 만든다.
예를 들면, 로우 선택 라인 신호 RSL3이 "H"로 변화하고, 나머지 로우 선택 라인 신호들 RSL1, RSL2, RSL4 내지 RSL8이 "L"로 변화한다고 가정하면, 판독 비트선 RBL3은 로우 선택 스위치 SW3을 통해 판독 회로(23)에 전기적으로 연결된다. 또한, 바이어스 스위치 BSW1, BSW2, 및 BSW4 내지 BSW8이 턴온된다. 클램프 전위(바이어스 전위) VC는 판독 비트선들 RBL1, RBL2, 및 RBL4 내지 RBL8에 인가된다.
상술한 바와 같이, 본 발명의 자성 랜덤 액세스 메모리에 따르면, 선택된 판독 워드선 RWLi가 소정의 전위(이 예에서는, 접지 전위)로 설정되어 판독 전류를 흐르게 한다. 비선택된 판독 워드선들은 플로팅 상태로 설정된다.
TMR 소자들을 통해 선택된 판독 워드선 RWLi에 연결되는 모든 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4은 소정의 바이어스 전위(예를 들면, 포지티브 전위)로 설정된다.
판독 동작시, 본 발명에 따른 자성 랜덤 액세스 메모리의 셀 어레이 구성의 등가 회로로서, 선택된 판독 워드선과 선택된 판독 비트선 사이에 단지 선택된 TMR 소자가 연결된다. 따라서, 선택된 TMR 소자의 판독 신호량은 감소하지 않는다.
판독 회로(감지 증폭기 & 비트선 바이어스 회로)(23)로서, 도 39에 나타낸 회로가 아닌, 도 8 내지 도 11에 나타낸 회로가 사용될 수 있다.
(5) 응용예 4
도 40은 본 발명의 응용예 4에 따른 자성 랜덤 액세스 메모리의 회로 구성을 나타낸다.
도 40에 나타낸 회로 구성은 응용예 3의 응용예이다. 이 회로 구성은 응용예 3의 회로 구성에서 기준 전위 VREF를 생성하는 기준 전위 생성 회로를 상세히 나타낸다.
응용예 4는 "0" 데이터를 저장하는 TMR 소자들 및 "1" 데이터를 저장하는 TMR 소자들을 사용하여 기준 전위 VREF를 생성하는 회로를 제안한다.
기준 전위 VREF는 기준 전위 생성 회로(19)에 의해 생성된다. 기준 전위 생성 회로(19)는 "0" 데이터를 저장하는 TMR 소자들(기준 셀들), "1" 데이터를 저장하는 TMR 소자들(기준 셀들), 및 Y 방향으로 이어지는 비트선들 rBL"0" 및 rBL"1"을 포함한다.
판독 워드선들 RWL1 내지 RWLj와 비트선 rBL"0" 사이의 교차점에, 이들 판독 워드선들 RWL1 내지 RWLj와 비트선 rBL"0" 사이에 연결되는 TMR 소자 MTJ들이 배치된다. 판독 워드선들 RWL1 내지 RWLj와 비트선 rBL"0" 사이의 교차점에 배치되는 모든 TMR 소자 MTJ들은 "0" 데이터를 저장한다.
판독 워드선들 RWL1 내지 RWLj와 비트선 rBL"1" 사이의 교차점에, 이들 판독 워드선들 RWL1 내지 RWLj와 비트선 rBL"1" 사이에 연결되는 TMR 소자 MTJ들이 배치된다. 판독 워드선들 RWL1 내지 RWLj와 비트선 rBL"1" 사이의 교차점에 배치되는 모든 TMR 소자 MTJ들은 "1" 데이터를 저장한다.
이러한 구성에 따르면, 판독 동작시, 판독 워드선들 RWL1 내지 RWLj중에서 선택된 것과 상관없이 항상 "0" 데이터는 비트선 rBL"0"으로 판독되고 "1" 데이터는 비트선 rBL"1"로 판독된다.
판독 동작시, 판독 신호 READ가 "H"로 변화할 경우(bREAD가 "L"로 변화할 경우), 비트선들 rBL"0" 내지 rBL"1"은 서로 단락된다.
비트선 rBL"0 및 rBL"1" 모두가, 연산 증폭기 OP1과 동일한 회로인 연산 증폭기 OP2의 네거티브 입력 단자에 연결된다. 도 39에 나타낸 판독 회로(23) 내의 연산 증폭기 OP1과 같이, 클램프 전위 VC는 연산 증폭기 OP2의 포지티브 입력 단자로 입력된다. 또한, 저항 소자 Rc는 출력 단자와 네거티브 입력 단자 사이에 연결된다.
결과적으로, 기준 전위 VREF는 연산 증폭기 OP2의 출력 단자로부터 출력된다.
이러한 예의 자성 랜덤 액세스 메모리에 따르면, 판독 동작시, 선택된 판독 워드선 RWLi와 선택된 판독 비트선 RBLi 사이에 선택된 TMR 소자 MTJ만이 연결된다. 따라서, 선택된 TMR 소자 MTJ의 판독 신호량은 감소하지 않는다.
또한, 판독 동작시, 기준 전위 VREF는, "0" 데이터를 저장하는 TMR 소자와 "1" 데이터를 저장하는 TMR 소자들을 사용하여 생성된다. 이 때문에, 기준 전위 VREF는 "0" 데이터를 판독시 감지 증폭기 S/A의 포지티브 입력 단자에 나타나는 전위와 "1" 데이터 판독시 감지 증폭기의 포지티브 입력 단자에 나타나는 전위 사이의 중간값을 가진다.
(6) 응용예 5
① 회로 구성
도 41은 본 발명의 응용예 5에 따른 자성 랜덤 액세스 메모리의 회로 구성을 나타낸다.
메모리 셀 어레이(11)는 X 및 Y 방향의 어레이에 배치되는 다수의 TMR 소자(12)들을 포함한다. 예를 들면, j TMR 소자(12)는 X 방향으로 배치되고 4xn TMR 소자(12)는 Y 방향으로 배치된다.
Y 방향으로 배치된 4개의 TMR 소자(12)들이 하나의 판독 블록 BKik(i=1, ..., j, k=1, ..., n)을 구성한다. X 방향으로 배치되는 j 판독 블록 BKik이 하나의 로우를 형성한다. 메모리 셀 어레이(11)는 n개 로우를 형성한다. 또한, Y 방향으로 배치되는 n개 판독 블록 BKik는 하나의 칼럼을 형성한다. 메모리 셀 어레이(11)는 j 칼럼들을 가진다.
블록 BKik 내의 4개의 TMR 소자(12) 각각의 한 단자는, 예를 들면, MOS 트랜지스터로 구성되는 판독 선택 스위치 RSW1을 통해 예를 들면, 소스 라인 SLi(i=1, ..., j)으로 공통적으로 연결된다. 소스 라인 SLi는 Y 방향으로 이어진다. 예를 들면, 하나의 소스 라인 SLi는 하나의 칼럼으로 배치된다.
소스 라인 SLi는, 예를 들면, MOS 트랜지스터로 구성되는 칼럼 선택 스위치 CSW를 통해 접지점 VSS로 연결된다.
판독 동작시, 선택된 로우에서, 판독 블록 BKik 내의 판독 선택 스위치 RSW1이 턴온된다. 선택된 칼럼에서, 칼럼 선택 스위치 CSW가 턴온되기 때문에, 소스 라인 SLi의 전위는 접지 전위 VSS로 변화한다. 즉, 판독 전류는 선택된 로우와 선택된 칼럼 사이의 교차점에 위치하는 판독 블록 BKik 내의 TMR 소자(12)로만 흐른다.
판독 모드에서, 비선택된 로우 내의 판독 선택 스위치 RSW1은 OFF이기 때문에, 비선택된 로우의 판독 블록 BKik 내의 TMR 소자(12)들 각각의 다른 단자는 단락된다.
이때, 비선택된 로우 내의 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4이 서로 다른 전위들을 가질 경우, 판독 동작에 좋지 않은 영향을 줄 수 있다. 이를 방지하기 위하여, 비선택된 칼럼 내의 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4은 동일한 전위 레벨(예를 들면, 접지 전위)로 설정된다.
판독 동작시, 비선택된 칼럼 내의 칼럼 선택 스위치 CSW는 OFF이기 때문에, 비선택된 칼럼의 판독 블록 BKik 내의 TMR 소자(12)들 각각의 다른 단자는 단락된다.
판독 블록 BKik 내의 4개의 TMR 소자들(12) 각각의 다른 단자는 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4중 대응하는 것에 독립적으로 연결된다. 즉, 4개의 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4은 하나의 판독 블록 BKik 내의 4개의 TMR 소자(12)와 통하게 배치된다.
판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4은 X 방향으로 이어진다. 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4 각각의 일 단부는 로우 선택 스위치(MOS 트랜지스터) RSW2를 통해 공통 데이터 라인(30)으로 연결된다. 공통 데이터 라인(30)은 (예를 들면, 감지 증폭기, 선택시, 및 출력 버퍼를 포함하는) 판독 회로(29B)에 연결된다.
로우 선택 신호 RLi(i=1, ..., n)은 로우 선택 스위치 RSW2에 입력된다. 로우 디코더들(25-1, ..., 25-n)은 로우 선택 라인 신호들 RLi를 출력한다.
판독 동작시, 판독 회로(29B)는, 로우 선택 라인 신호 RLi에 의해 선택된 로우 내의 판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4에 바이어스 전위를 공급한다.
메모리 칩(또는 블록)으로부터 1 비트 데이터가 출력될 때, 판독 회로(29B)는 도 51에 나타낸 회로를 사용할 수 있다. 다수의 데이터 비트가 메모리 칩(또는 블록)으로부터 동시에 출력될 경우, 도 52에 도시된 회로가 사용될 수 있다.
판독 비트선들 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3 및 RBL4(n-1)+4은 X 방향(로우 방향)으로 이어지고, 기입 워드선들 WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3 및 WWL4(n-1)+4로서도 기능한다.
기입 워드선들 WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3 및 WWL4(n-1)+4 각각의 일 단부는 로우 선택 스위치 RSW2 및 공통 데이터 라인(30)을 통해 기입 워드선 드라이버(23A)에 연결된다. 타 단부는 기입 워드선 싱커(24-1, ..., 24-n)중 대응하는 것에 연결된다.
판독 블록 BKik의 4개 TMR 소자(12) 근처에, 4개의 TMR 소자들에 의해 공유되고 Y 방향으로 이어지는 하나의 기입 비트선 WBLi(i=1, ...,j)가 배치된다. 하나의 기입 비트선 WBLi는 하나의 칼럼으로 배치된다.
기입 비트선 WBLi의 일 단부는 칼럼 디코더 & 기입 비트선 드라이버/싱커를 포함하는 회로 블록(29A)에 연결된다. 타 단부는 칼럼 디코더 & 기입 비트선 드라이버/싱커를 포함하는 회로 블록(31)에 연결된다.
기입 동작시, 회로 블록(29A, 31)들은 동작 상태로 설정된다. 기입 전류는 기입 데이터에 따라 회로 블록(29A, 31) 방향 쪽으로 기입 비트선 WBLi로 흐른다.
판독 선택 스위치(MOS 트랜지스터) RSW1의 게이트는 판독 워드선 RWLn (n=1,2,...)으로 연결된다. 하나의 판독 워드선 RWLn은 하나의 로우로 배치되고 X 방향으로 배치되는 다수의 블록 BKjk에 의해 공유된다.
예를 들면, 하나의 칼럼이 4개의 블록들로 구성될 경우, 판독 워드선 RWLn의 수는 4개이다. 판독 워드선 RWLn은 X 방향으로 이어진다. 판독 워드선 RWLn 각각의 일 단부는 로우 디코더 및 판독 워드선 드라이버를 포함하는 회로 블록(23B-n)으로 연결된다.
기입 동작시, 로우 디코더(25-n)은 로우 어드레스 신호들에 기초하여 다수의 로우들중 하나를 선택한다. 기입 워드선 드라이버(23A)는 기입 전류를 선택된 로우 내의 기입 워드선들 WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3 및 WWL4(n-1)+4로 공급한다. 기입 전류는 기입 워드선 싱커(24-n)에 의해 흡수된다.
판독 동작시, 로우 디코더(25-n)는 로우 어드레스 신호에 기초하여 다수의 로우들중 하나를 선택한다. 로우 디코더 및 판독 워드선 드라이버를 포함하는 회로 블록(23B-n)은 판독 전압(="H")을 선택된 로우 내의 판독 워드선 RWLn으로 공급한다.
판독 동작에서, 칼럼 디코더(32)는 칼럼 어드레스 신호 CSL1,..., CSLj에 기초하여, 복수의 칼럼 중 하나를 선택하여, 선택된 칼럼에 배치된 칼럼 선택 스위치 CSW를 턴온한다.
이 예의 자성 랜덤 액세스 메모리에서, 판독 블록에서의 복수의 TMR 엘리먼트 각각의 한쪽 단자는 공통으로 접속된다. 상기 TMR 엘리먼트 각각의 다른쪽 단자는 서로 상이한 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4 중 대응하는 하나에 접속된다.
이 경우, 판독 동작에서, 판독 회로(29B)는 로우 선택 라인 신호 RLi에 의해 선택된 로우에서 모든 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4에 바이어스 전위를 제공한다.
따라서, 판독 동작에서, 판독 전류(판독 신호량)이 수립될 수 있다.
② 장치 구조
[1] 단면 구조
도 42는 본 발명의 출원예 5로서의 자성 랜덤 액세스 메모리의 하나의 블록의 장치 구조를 도시한다.
도 41에서와 동일한 참조 번호는 도 42에서 동일한 엘리먼트를 가리키고, 상기 엘리먼트들 사이의 상관성을 나타낸다.
판독 선택 스위치(MOS 스위치) RSW1은 반도체 기판(41)의 표면 영역에 배치된다. 판독 선택 스위치 RSW1의 소스는 컨택트 플러그(46)를 통해 소스 라인 SL1에 접속된다. 소스 라인 SL1은 직선, 예를 들어 Y-방향(칼럼 방향)을 따르고, 메모리 셀 어레이 영역의 주변부에서 칼럼 선택 스위치를 통해 접지점 VSS으로 접속된다.
판독 선택 스위치(MOS 트랜지스터) RSW1의 게이트는 판독 워드선 RWL1으로서 기능한다. 판독 워드선 RWL1은 X-방향을 따른다. Y-방향으로 배열된 4개의 TMR 엘리먼트(MTJ(자성 터널 접합)) MTJ1, MTJ2, MTJ3, 및 MTJ4는 판독 선택 스위치 RSW1상에 배치된다.
TMR 엘리먼트들 MTJ1, MTJ2, MTJ3, 및 MTJ4 각각의 한쪽 단자(이 예에서는 상단부)는 상부 전극(45)에 공통으로 접속된다. 컨택트 플러그(42 및 44)와 중간층(43)은 상부 전극(45) 및 판독 선택 스위치 RSW1의 드레인을 전기적으로 접속한다.
MR 엘리먼트들 MTJ1, MTJ2, MTJ3, 및 MTJ4 각각의 다른쪽 단자(이 예에서는 하단부)는 판독 비트선 RBL1, RBL2, RBL3, 및 RBL4(기입 워드선 WWL1, WWL2, WWL3, 및 WWL4) 중 대응하는 하나에 전기적으로 접속된다. 판독 비트선 RBL1, RBL2, RBL3, 및 RBL4는 X-방향(로우 방향)을 따른다.
TMR 엘리먼트들 MTJ1, MTJ2, MTJ3, 및 MTJ4는 상기 판독 비트선 RBL1, RBL2, RBL3, 및 RBL4 각각에 독립적으로 접속된다. 즉, 4개의 판독 비트선 RBL1, RBL2, RBL3, 및 RBL4는 4개의 TMR 엘리먼트들 MTJ1, MTJ2, MTJ3, 및 MTJ4에 대응하여 배열된다.
기입 비트선 WBL1은 상기 TMR 엘리먼트들 MTJ1, MTJ2, MTJ3, 및 MTJ4 상부 및 그 근처에 배치된다. 기입 비트선 WBL1은 Y-방향(칼럼 방향)을 따른다.
이 예에서, 하나의 기입 비트선 WBL1은 4개의 TMR 엘리먼트들 MTJ1, MTJ2, MTJ3, 및 MTJ4와 대응하여 배치된다. 대신, 예를 들어, 4개의 TMR 엘리먼트들 MTJ1, MTJ2, MTJ3, 및 MTJ4가 적층될 수 있고, 4개의 기입 비트선은 상기 4개의 TMR 엘리먼트들 MTJ1, MTJ2, MTJ3, 및 MTJ4에 대응하여 배치될 수 있다.
이 예에서, 기입 비트선 BL1은 상기 TMR 엘리먼트들 MTJ1, MTJ2, MTJ3, 및 MTJ4 위에 배치된다. X-방향을 따르는 판독 비트선 RBL1, RBL2, RBL3, 및 RBL4은 상기 TMR 엘리먼트들 MTJ1, MTJ2, MTJ3, 및 MTJ4 아래에 배치된다.
그러나, 상기 TMR 엘리먼트들 MTJ1, MTJ2, MTJ3, 및 MTJ4에 대하여, 상기 판독 비트선 RBL1, RBL2, RBL3, 및 RBL4과 기입 비트선 BL1 간의 위치 관계는 이에 한하지 않는다.
예를 들어, Y-방향을 따르는 기입 비트선 WBL1은 TMR 엘리먼트들 MTJ1, MTJ2, MTJ3, 및 MTJ4 아래에 배치될 수 있으며, 상기 판독 비트선 RBL1, RBL2, RBL3, 및 RBL4는 X-방향을 따르는 상기 TMR 엘리먼트들 MTJ1, MTJ2, MTJ3, 및 MTJ4 위에 배치될 수 있다.
[2] 평면 구조
도 43은 도 42에 도시된 장치 구조에서의 상기 TMR 엘리먼트, 상기 기입 라인, 및 상기 판독 비트선 간의 위치 관계를 도시한다.
TMR 엘리먼트들 MTJ1, MTJ2, MTJ3, 및 MTJ4의 상부 전극(45)은 예를 들어, 사각형의 패턴을 갖는다. 컨택트 플러그용 컨택트 영역은 상기 상부 전극(45)의 일부에 형성된다.
TMR 엘리먼트들 MTJ1, MTJ2, MTJ3, 및 MTJ4는 Y-방향으로 배치된다. 그들의 쉬운 자화축은 X-방향으로 방향지어진다. 즉, TMR 엘리먼트들 MTJ1, MTJ2, MTJ3, 및 MTJ4 각각은 X-방향을 따른 사각 형상을 갖는다.
TMR 엘리먼트들 MTJ1, MTJ2, MTJ3, 및 MTJ4는 기입 비트선 WBL1과 판독 비트선 RBL1, RBL2, RBL3, 및 RBL4(기입 워드선 WWL1, WWL2, WWL3, 및 WWL4) 간의 교차점에서 배치된다.
(7) 출원예 6
① 회로 구조
도 44는 본 발명의 출원예 6에 따른 자성 랜덤 액세스 메모리의 회로 구조를 도시한다.
메모리 셀 어레이(11)는 X-방향 및 Y-방향에서의 배열로 배치된 복수의 TMR 엘리먼트(12)를 갖는다. 예를 들어, j개의 TMR 엘리먼트(12)는 X-방향으로 배치되며, 4×n TMR 엘리먼트(12)는 Y-방향으로 배치된다.
4개의 TMR 엘리먼트(12)는 하나의 판독 블록 BKik(i=1,...,j, k=1,...,n)를 형성한다. X-방향으로 배치된 j개의 판독 블록 BKik는 하나의 로우를 형성한다. 메모리 셀 어레이(11)는 n개의 로우를 갖는다. 또한, Y-방향으로 배치된 n개의 판독 블록 BKik를 형성한다. 메모리 셀 어레이(11)는 j개의 칼럼을 갖는다.
상기 블록 BKik에서의 4개의 TMR 엘리먼트(12) 각각의 한쪽 단자는 예를 들어, 판독 워드선 RWLi(i=1,...,j)으로 접속된다. 판독 워드선 RWLi는 Y-방향을 따른다. 예를 들어, 하나의 판독 워드선 RWLi는 하나의 칼럼에 배치된다.
상기 블록 BKik에서의 TMR 엘리먼트(12)는 임의의 판독 선택 스위치(MOS 트랜지스터)를 교차시키지 않고 판독 워드선 RWLi(i=1,...,j)에 직접 접속된다. 판독 워드선 RWLi의 한쪽 단부는 예를 들어, MOS 트랜지스터로부터 형성된 칼럼 선택 스위치 CSW를 통해 접지점 VSS에 접속된다.
칼럼 선택 스위치 CSW가 메모리 셀 어레이(11) 외측에 배치되기 때문에, 어떠한 스위치 엘리먼트(MOS 트랜지스터)도 메모리 셀 어레이(11)에 배치되지 않는다.
판독 블록 BKik에서의 4개의 TMR 엘리먼트(12) 각각의 다른쪽 단자는 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4 중 대응하는 하나에 독립적으로 접속된다. 즉, 4개의 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4는 하나의 판독 블록 BKik에서 4개의 TMR 엘리먼트(12)에 대응하여 배치된다.
상기 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4은 X-방향을 따른다. 상기 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4 각각의 한쪽 단부는 로우 선택 스위치(MOS 트랜지스터) RSW2를 통해 공통 데이터 라인(30)으로 접속된다. 공통 데이터 라인(30)은 판독 회로(예를 들어, 감지 증폭기, 선택기, 및 출력 버퍼를 포함함)(29B)에 접속된다.
로우 선택 라인 신호 RLi(i=1,...,n)는 로우 선택 스위치 RSW2에 입력된다. 로우 디코더(25-1,...,25-n)는 로우 선택 라인 신호 RLi를 출력한다.
판독 동작에서, 판독 회로(29B)는 로우 선택 라인 신호 RLi에 의해 선택된 로우에서 상기 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4에 바이어스 전위를 제공한다.
1-비트 데이터는 메모리 칩(또는 블록)으로부터 출력될 것이고, 판독 회로(29B)는 도 51에 도시된 회로를 도입할 수 있다. 복수의 데이터 비트는 메모리 칩(또는 블록)으로부터 동시에 출력되면, 도 52에 도시된 회로가 도입될 수 있다.
판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4은 X-방향(로우 방향)을 따르며, 또한 기입 워드선 WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, 및 WWL4(n-1)+4로서 기능한다.
상기 기입 워드선 WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, 및 WWL4(n-1)+4 각각의 한쪽 단부는 로우 선택 스위치 RSW2 및 공통 데이터 라인(30)을 통해 기입 워드선 드라이버(23A)로 접속된다. 다른쪽 단부는 기입 워드선 싱커(24-1,...,24-n)의 대응하는 하나에 접속된다.
판독 블록 BKik의 4개의 TMR 엘리먼트(12) 근처에, 4개의 TMR 엘리먼트들에 의해 분할되며 Y-방향을 따르는 하나의 기입 비트선 WBLi(i=1,...,j)이 배치된다. 하나의 기입 비트선 WBLi는 하나의 칼럼에 배치된다.
상기 기입 비트선 WBLi의 한쪽 단부는 칼럼 디코더 & 기입 비트선 드라이버/싱커를 포함하는 회로 블록(29A)에 접속된다. 다른쪽 단부는 칼럼 디코더 & 기입 비트선 드라이버/싱커를 포함하는 회로 블록(31)으로 접속된다.
기입 동작에서, 회로 블록(29A 및 31)은 동작 상태로 설정된다. 기입 전류는 기입 데이터에 따라 회로 블록(29A 또는 31)을 향한 방향으로 기입 비트선 WBLi로 흐른다.
기입 동작에서, 로우 디코더(25-n)는 로우 어드레스 신호에 기초하여 복수의 로우 중 하나를 선택한다. 기입 워드선 드라이버(23A)는 선택된 로우에서 기입 워드선 WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, 및 WWL4(n-1)+4으로 기입 전류를 공급한다. 기입 전류는 기입 워드선 싱커(24-n)에 의해 흡수된다.
판독 동작에서, 로우 디코더(25-n)는 로우 어드레스 신호에 기초하여 복수의 로우 중 하나를 선택한다. 판독 동작에서, 칼럼 디코더(32)는 칼럼 어드레스 신호 CSL1,..., CSLj에 기초하여 복수의 칼럼 중 하나를 선택하고, 상기 선택된 칼럼에 배치된 칼럼 선택 스위치 CSW를 턴온 한다.
이러한 예의 자성 랜덤 액세스 메모리에서, 판독 블록에서의 복수의 TMR 엘리먼트 각각의 한쪽 단자는 공통으로 접속된다. 각 TMR 엘리먼트의 다른쪽 단자는 서로 상이한 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4 중 대응하는 하나와 접속된다.
이 경우, 판독 동작에서, 판독 회로(29B)는 로우 선택 라인 신호 RLi에 의해 선택된 로우에서 모든 판독 비트선 RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, 및 RBL4(n-1)+4에 바이어스 전위를 공급한다.
따라서, 판독 동작에서, 판독 전류(판독 신호량)는 수립될 수 있다.
② 장치 구조
[1] 단면 구조
도 45는 본 발명의 출원예 6의 자성 랜덤 액세스 메모리의 하나의 블록의 장치 구조를 도시한다.
도 44에서와 동일한 참조 번호는 도 45에서와 동일한 엘리먼트들을 나타내어 상기 엘리먼트들 간의 상관성을 도시한다.
Y-방향을 따르는 판독 워드선 RWL1은 반도체 기판(41) 상에 배치된다. 어떠한 스위치 엘리먼트도 판독 워드선 RWL1 아래에 배치되지 않는다. Y-방향을 따른 4개의 TMR 엘리먼트들(MTJ; 자성 터널 접합) MTJ1, MTJ2, MTJ3, 및 MTJ4는 판독 워드선 RWL1 상에 배치된다.
각 TMR 엘리먼트들 MTJ1, MTJ2, MTJ3, 및 MTJ4의 한쪽 단자(이 예에서는 상단부)는 상부 전극(44)에 공통 접속된다. 컨택트 플러그(42)는 상부 전극(44) 및 판독 워드선 RWL1을 전기적으로 접속한다.
각 TMR 엘리먼트 MTJ1, MTJ2, MTJ3, 및 MTJ4의 다른쪽 단자(이 예에서는 하단부)는 판독 비트선 RBL1, RBL2, RBL3, 및 RBL4(기입 워드선 WWL1, WWL2, WWL3, 및 WWL4) 중 대응하는 하나에 전기적으로 접속된다. 판독 비트선 RBL1, RBL2, RBL3, 및 RBL4는 X-방향(로우 방향)을 따른다.
상기 TMR 엘리먼트 MTJ1, MTJ2, MTJ3, 및 MTJ4는 상기 판독 비트선 RBL1, RBL2, RBL3, 및 RBL4 각각에 독립적으로 접속된다. 즉, 4개의 판독 비트선 RBL1, RBL2, RBL3, 및 RBL4는 상기 4개의 TMR 엘리먼트 MTJ1, MTJ2, MTJ3, 및 MTJ4에 대응하여 배치된다.
기입 비트선 WBL1은 상기 TMR 엘리먼트 MTJ1, MTJ2, MTJ3, 및 MTJ4의 상부 및 그 근처에 배치된다. 기입 비트선 WBL1은 Y-방향(칼럼 방향)을 따른다.
이 예에서, 하나의 기입 비트선 WBL1은 판독 블럭의 상기 4개의 TMR 엘리먼트 MTJ1, MTJ2, MTJ3, 및 MTJ4와 대응하여 배치된다. 대신, 상기 4개의 TMR 엘리먼트 MTJ1, MTJ2, MTJ3, 및 MTJ4는 적층될 수 있고, 4개의 기입 비트선은 상기 4개의 TMR 엘리먼트 MTJ1, MTJ2, MTJ3, 및 MTJ4에 대응하여 배치될 수 있다.
예를 들어, Y-방향을 따른 기입 비트선 BL1은 상기 TMR 엘리먼트 MTJ1, MTJ2, MTJ3, 및 MTJ4 상부에 배치된다. X-방향을 따른 판독 비트선 RBL1, RBL2, RBL3, 및 RBL4은 상기 TMR 엘리먼트 MTJ1, MTJ2, MTJ3, 및 MTJ4 아래에 배치된다.
그러나, 상기 TMR 엘리먼트 MTJ1, MTJ2, MTJ3, 및 MTJ4에 대하여 상기 판독 비트선 RBL1, RBL2, RBL3, 및 RBL4와 상기 기입 비트선 BL1 간의 위치 관계는 이에 한하지는 않는다.
예를 들어, Y-방향을 따른 기입 비트선 WBL1은 상기 TMR 엘리먼트 MTJ1, MTJ2, MTJ3, 및 MTJ4 하부에 위치될 수 있고, X-방향을 따른 상기 판독 비트선 RBL1, RBL2, RBL3, 및 RBL4은 상기 TMR 엘리먼트 MTJ1, MTJ2, MTJ3, 및 MTJ4 상부에 위치될 수 있다.
[2] 평면 구조
도 46은 도 45에 도시된 장치 구조에서 상기 TMR 엘리먼트들, 상기 판독 비트선(기입 워드선), 및 기입 비트선 간의 위치 관계를 도시한다.
상기 TMR 엘리먼트 MTJ1, MTJ2, MTJ3, 및 MTJ4의 상부 전극(44)은 예를 들어, 사각형 패턴을 갖는다. 컨택트 플러그용 컨택트 영역은 상기 상부 전극(44) 중 일부에서 형성된다.
상기 TMR 엘리먼트 MTJ1, MTJ2, MTJ3, 및 MTJ4는 Y-방향으로 배치된다. 그들의 쉬운 자화축(각 TMR 엘리먼트의 길다란 측에 평행한 방향)은 X-방향으로 방향지어진다. 즉, 각 TMR 엘리먼트 MTJ1, MTJ2, MTJ3, 및 MTJ4는 X-방향으로 긴 사각 형상을 갖는다.
상기 TMR 엘리먼트 MTJ1, MTJ2, MTJ3, 및 MTJ4는 기입 비트선 WBL1이 판독 비트선 RBL1, RBL2, RBL3, 및 RBL4(기입 워드선 WWL1, WWL2, WWL3, 및 WWL4)을 가로지르는 영역에 배치된다.
(8) 응용예 7
① 회로 구조
도 47은 본 발명의 응용예 7에 의한 자기 랜덤 액세스 메모리의 회로 구조를 나타낸다. 도 48은 도 47에 도시된 칼럼 선택 스위치의 예를 나타낸다.
메모리셀 어레이(11)는 X-, Y-, 및 Z-방향의 어레이 형태로 배열된 복수의 TMR 소자(12)를 갖는다. Z-방향은 도면 시트의 표면과 수직이고, X- 및 Y- 방향에 수직인 방향을 의미한다.
본 예에서는, 메모리셀 어레이(11)는 X-방향으로 배열된 j TMR 소자(12), Y-방향으로 배열된 n TMR 소자(12), 및 Z-방향으로 적층된 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, 및 MTJ4를 갖는다.
본 예에서 Z-방향으로 적층된 TMR 소자(12)는 4개이다. 그러나, 2개 이상의 TMR 소자가 사용되는 한 TMR 소자의 수는 특별히 한정되지 않는다.
Z-방향으로 적층된 4개의 TMR 소자(12)는 1개의 판독 블록 BKik (i = 1, 2, ..., j, k = 1, 2, ..., n)을 형성한다. 상기 판독 블록 BKik에 있는 4개의 TMR 소자(12)는 실제로 도면 시트의 표면에 수직한 방향(Z-축)으로 서로 적층되어 있다.
본 예에서, X-방향으로 배열된 j 판독 블록 BKik가 1개의 로우을 형성한다. 메모리셀 어레이(11)는 n 로우을 갖는다. 또한, Y-방향으로 배열된 n 판독 블록 BKik는 1개의 칼럼을 형성한다. 메모리셀 어레이(11)는 j 칼럼을 갖는다.
블록 BKik에 있는 4개의 TMR 소자(12) 각각의 일 단자는, 예를 들어 MOS 트랜지스터로부터 형성된 판독 선택 스위치(블록 선택 스위치 또는 로우 선택 스위치) RSW를 통해 예를 들어 소스선 SLi (i = 1, 2, ..., j)에 공통적으로 접속되어 있다. 상기 소스선 SLi는 Y-방향으로 구동한다. 예를 들어, 1개의 로우에 1개의 소스선 SLi가 배열된다.
소스선 SLi는 예를 들어 MOS 트랜지스터로부터 형성된 칼럼 선택 스위치(29C)를 통해 접지점 VSS에 접속되어 있다.
판독 동작시, 선택된 로우에서는, 판독된 블록 BKik의 판독 선택 스위치 RSW가 턴온된다. 선택된 칼럼에서는, 칼럼 선택 스위치(29C)가 턴온되기 때문에, 소스선 SLi의 전위는 접지전위 VSS로 변한다. 즉, 선택된 로우과 선택된 칼럼 사이의 교차점에 위치하는 판독 블록 BKik의 TMR 소자(12)에만 판독 전류가 흐른다.
판독 모드에서는, 비선택 칼럼의 칼럼 선택 스위치(29C)가 OFF이기 때문에, 비선택 칼럼의 판독 블록 BKik에 있는 각 TMR 소자(12)의 다른 단자는 단락된다.
이 경우, 비선택 칼럼의 판독 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, 및 BL4(j-1)+4의 전위가 상이하면, 판독 동작에 역효과를 줄 수 있다. 이를 방지하기 위해, 비선택 칼럼의 판독 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, 및 BL4(j-1)+4는 동전위 레벨(즉, 접지 전위)로 설정된다.
판독 동작시, 비선택 로우의 블록 선택 스위치 RSW가 OFF이기 때문에, 비선택 로우의 판독 블록 BKik에 있는 각 TMR 소자(12)의 다른 단자도 단락된다.
판독 블록 BKik에 있는 4개의 TMR 소자(12) 각각의 다른 단자는 판독 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, 및 BL4(j-1)+4 중 대응하는 것에 독립적으로 접속되어 있다. 즉, 4개의 판독 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, 및 BL4(j-1)+4가, 1개의 판독 블록 BKik에 있는 4개의 TMR 소자(12)에 대응하여, 1개의 칼럼에 배열된다.
판독 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, 및 BL4(j-1)+4는 Y-방향으로 구동한다. 각각의 판독 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, 및 BL4(j-1)+4의 일단은 칼럼 선택 스위치(MOS 트랜지스터)(29C)를 통해 공통 데이터선(30)에 접속되어 있다. 공통 데이터선(30)은 판독 회로(감지 증폭기, 선택기, 및 출력 버퍼 등을 포함)(29B)에 접속된다.
칼럼 선택 스위치(29C)에는 칼럼 선택선 신호 CSLi (i = 0, 1, ..., j)가 입력된다. 칼럼 디코더(32)는 상기 칼럼 선택선 신호 CSLi를 출력한다.
판독 동작시, 판독 회로(29B)는 칼럼 선택선 신호 CSLi에 의해 선택된 칼럼의 판독 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, 및 BL4(j-1)+4에 바이어스 전위를 공급한다.
1비트 데이터를 메모리칩(또는 블록)으로부터 출력해야 하는 경우, 판독 회로(29B)로서 도 51에 도시된 회로가 사용될 수 있다. 복수의 데이터 비트를 메모리칩(또는 블록)으로부터 동시에 출력해야 하는 경우, 도 52에 도시된 회로가 사용될 수 있다.
이 예에서는, 판독 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, 및 BL4(j-1)+4가 기입 비트선으로서도 기능한다.
즉, 각각의 판독/기입 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, 및 BL4(j-1)+4의 각 일단은, 칼럼 디코더 및 기입 비트선 드라이버/싱커를 포함하는 회로 블록(29A)에 접속된다. 타단은 칼럼 디코더 및 기입 비트선 드라이버/싱커(drivers/sinkers)를 포함하는 회로 블록(31)에 접속된다.
기입 동작시, 회로 블록(29A,31)은 동작 상태로 설정된다. 기입 데이터에 따라, 회로 블록(29A, 31)으로의 방향으로 판독/기입 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, 및 BL4(j-1)+4에 기입 전류가 흐른다.
상기 판독 블록 BKik의 4개의 TMR 소자(12) 근방에는, 복수의 (본 예에서는, 4개) Z-방향으로 적층된 기입 워드선 WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, 및 WWL4(n-1)+4이 배열되어 있다. 이 경우, n은 로우 수이고, n = 1, 2, ...이다.
본 예에서는, X-방향으로 구동하는 기입 워드선에 대해서, 1개의 기입 워드선이 1개의 로우에 있는 1개의 단에 배열된다. 즉, 1개의 기입 워드선은 선택된 판독 블록 BKik에 있는 1개의 TMR 소자에 대응한다. 이 경우, X-방향으로 구동하는 1개의 로우에 있는 기입 워드선의 수는 TRM소자(12)의 단의 수와 동일하다.
기입 워드선에 있어서, 1개의 기입 워드선은, TMR 소자(12) 바로 아래에 절연막을 평탄화시키고 제조 비용을 감소시키는 것을 고려하여, 복수의 TMR 소자(상부 및 하부 TMR 소자)에 의해 공유될 수 있다.
블록 내의 TMR 소자와 상기 TMR 소자 근방의 상세 구조에 대해서는 디바이스 구조에 대한 단락에서 상세히 설명할 것이다.
기입 워드선 WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, 및 WWL4(n-1)+4의 각 일단은 기입 워드선 드라이버(23A-n)에 접속되어 있다. 타단은 기입 워드선 싱커(24-n)에 접속되어 있다.
판독 선택 스위치(MOS 트랜지스터) RSW의 게이트는 판독 워드선 RWLn (n = 1, 2, ....)에 접속되어 있다. 하나의 판독 워드선 RWLn은, 하나의 로우에 배열되고, X-방향으로 배열된 복수의 블록 BKjk에 의해 공유된다.
예를 들어, 1개의 칼럼이 4개의 블록으로 형성되는 경우, 판독 워드선 RWLn은 4개이다. 판독 워드선 RWLn은 X-방향으로 구동한다. 각 판독 워드선 RWLn의 일단은 판독 워드선 드라이버(23B-n)에 접속되어 있다.
기입 동작시, 로우 디코더(25-n)는 로우 어드레스 신호에 기초하여 복수의 로우들중 하나를 선택한다. 기입 워드선 드라이버(23A-n)는 선택된 로우의 기입 워드선 WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, 및 WWL4(n-1)+4에 기입전류를 공급한다. 기입전류는 기입 워드선 싱커(23-n)에 의해 흡수된다.
판독 동작시, 로우 디코더(25-n)는 로우 어드레스 신호에 기초하여 복수의 로우들중 하나를 선택한다. 판독 워드선 드라이버(23B-n)는 선택된 로우의 판독 워드선 RWLn에 판독 전압(="H")을 공급한다.
이 예의 자기 랜덤 액세스 메모리에서는, 판독 블록에 있는 복수의 TMR 소자들 각각의 한 단자가 공통으로 접속된다. 각 TRM 소자의 다른 단자는 상이한 판독/기입 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, 및 BL4(j-1)+4 중 대응하는 비트선에 접속된다.
이 경우, 판독 동작시, 판독 회로(29B)는 칼럼선택선 신호 CSLi에 의해 선택된 칼럼의 모든 판독/기입 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, 및 BL4(j-1)+4에 바이어스 전위를 공급한다.
따라서, 판독 동작시, 판독 전류(판독 신호량)가 안정화될 수 있다.
② 디바이스 구조
도 49 및 도 50은 본 발명의 응용예 7과 같은 자기 랜덤 액세스 메모리의 일 블록의 디바이스 구조를 도시한다.
도 49는 자기 랜덤 액세스 메모리의 일 블록의 Y-방향 부분을 도시한다. 도 50은 자기 랜덤 액세스 메모리의 일 블록의 X-방향 부분을 도시한다. 도 49 및 도 50에서, 도 47 및 도 48과 동일한 참조 부호는 동일한 소자를 나타내어, 소자들 간의 관계를 보여준다.
판독 선택 스위치(MOS 트랜지스터) RSW는 반도체 기판의 표면 영역에 배치된다. 판독 선택 스위치(RSW)의 소스는 콘택트 플러그(42F)를 통해 소스선 SLi에 접속된다. 소스선 SLi은 예를 들어 Y-방향(칼럼 방향)으로 직접 구동되고, 메모리셀 어레이 영역의 주변 부분에서 칼럼 선택 스위치를 통해 접지점과 접속된다.
판독 선택 스위치(MOS 트랜지스터) RSW의 게이트는 판독 워드선 RWLn으로서 기능한다. 판독 워드선 RWLn은 X-방향으로 구동한다. 판독 선택 스위치(RSW)의 복수의 단에 4개의 TMR 소자(MTJ(자기 터널 접합) 소자들) MTJ1, MTJ2, MTJ3, 및 MTJ4가 적층되어 있다.
각 TMR 소자 MTJ1, MTJ2, MTJ3, 및 MTJ4의 일 단자(본 예에서는 하부단)는 하부 전극들(44A, 44B, 44C, 44D) 중 대응하는 하부 전극에 접속되어 있다. 콘택트 플러그(42A, 42B, 42C, 42D, 42E) 및 중간층(43)은 하부 전극들(44A, 44B, 44C, 44D)을 전기적으로 접속시키고, 또한 하부 전극들(44A, 44B, 44C, 44D)을 판독 선택 스위치(RWS)의 드레인에 접속시킨다.
각 TMR 소자 MTJ1, MTJ2, MTJ3, 및 MTJ4의 타단자(상기 예에서는 상부단)는 판독/기입 비트선 BL1, BL2, BL3, 및 BL4 중의 대응하는 하나에 전기적으로 접속되어 있다. 판독/기입 비트선 BL1, BL2, BL3, 및 BL4은 Y-방향(칼럼 방향)으로 구동한다.
TMR 소자들 MTJ1, MTJ2, MTJ3, 및 MTJ4는, 각각, 판독/기입 비트선 BL1, BL2, BL3, 및 BL4에 독립적으로 접속되어 있다. 즉, 4개의 판독/기입 비트선 BL1, BL2, BL3, 및 BL4는 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, 및 MTJ4에 대응하여 배열된다.
기입 워드선 WWL1, WWL2, WWL3, 및 WWL4는 TMR 소자 MTJ1, MTJ2, MTJ3, 및 MTJ4의 바로 아래 및 근방에 배치된다. 기입 워드선 WWL1, WWL2, WWL3, 및 WWL4는 X-방향(로우 방향)으로 구동한다.
본 예에서, 4개의 기입 워드선 WWL1, WWL2, WWL3, 및 WWL4가 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, 및 MTJ4에 대응하여 배열된다.
본 예에서, Y-방향으로 구동하는 판독/기입 비트선 BL1, BL2, BL3, 및 BL4는 각각 TMR 소자 MTJ1, MTJ2, MTJ3, 및 MTJ4 상부에 배치된다. X-방향으로 구동하는 기입 워드선 WWL1, WWL2, WWL3, 및 WWL4는 각각 TMR 소자 MTJ1, MTJ2, MTJ3, 및 MTJ4 하부에 배치된다.
그러나, TMR 소자에 대한 판독/기입 비트선 BL1, BL2, BL3, 및 BL4와 기입 워드선 WWL1, WWL2, WWL3, 및 WWL4 사이의 위치 관계는 여기에 한정되지 않는다.
예를 들어, Y-방향으로 구동하는 판독/기입 비트선 BL1, BL2, BL3, 및 BL4는 TMR 소자 MTJ1, MTJ2, MTJ3, 및 MTJ4 각각의 하부에 배치될 수 있다. X-방향으로 구동하는 기입 워드선 WWL1, WWL2, WWL3, 및 WWL4는 TMR 소자 MTJ1, MTJ2, MTJ3, 및 MTJ4 각각의 상부에 배치될 수 있다.
상기 기입 워드선에 있어서, 하나의 기입 워드선은, TMR 소자(12) 바로 아래에 절연막을 평탄화시키고 제조 비용을 감소시키는 것을 고려하여, 복수의 TMR 소자들(TMR 소자 상부 및 하부)에 의해 공유될 수 있다.
5. 기타
상기 설명에서는, 자기 랜덤 액세스 메모리의 메모리 셀로서 TMR 소자가 사용되고 있다. 그러나, 메모리 셀이 GMR(Giant MagnetoResistance) 소자로부터 형성되더라도, 본 발명이 적용될 수 있다.
TMR 소자 또는 GMR 소자의 구조 및 그 재료들은 본 발명의 적용시 특별히 제한되지 않는다.
본 발명의 자기 랜덤 액세스 메모리에 사용되는 스위치로서, MOS 트랜지스터 뿐만 아니라 바이폴라 트랜지스터, MIS(금속 절연막 반도체) 트랜지스터(MOSFET 포함), MES(금속 반도체) 트랜지스터, 또는 접합 트랜지스터도 사용될 수 있다.
상술한 바와 같이, 본 발명에 의하면, 크로스포인트(cross-point) 셀 어레이 구조에서도 판독 신호량에 있어서의 임의의 감소가 억제될 수 있다.
부가적인 이점 및 변경이, 당업자들에게 용이하게 이루어질 수 있다. 따라서, 보다 넓은 관점에서의 상기 발명은, 본 명세서에 도시되고 설명된 특정 설명 및 대표 실시예에 한정되지 않는다. 이에 따라, 첨부된 청구범위 및 그 등가물에 의해 정의되는 일반적인 진보적 개념의 사상 또는 범위를 벗어나지 않고, 각종 변경을 행할 수 있다.
도 1은 본 발명의 자기 랜덤 액세스 메모리의 회로 구조 1을 도시한 도면.
도 2는 회로 구조 1의 상세예 1을 도시한 도면.
도 3은 회로 구조 1의 상세예 2를 도시한 도면.
도 4는 회로 구조 1의 상세예 3을 도시한 도면.
도 5는 회로 구조 1의 상세예 4를 도시한 도면.
도 6은 판독 회로의 예를 도시한 도면.
도 7은 판독 회로의 또다른 예를 도시한 도면.
도 8은 감지 증폭기 및 비트선 회로의 한 예를 도시한 도면.
도 9는 감지 증폭기의 한 예를 도시한 도면.
도 10은 기준 전위 발생 회로의 한 예를 도시한 도면.
도 11은 연산 증폭기의 한 예를 도시한 도면.
도 12는 본 발명의 자기 랜덤 액세스 메모리의 회로 구조 2를 도시한 도면.
도 13은 본 발명의 자기 랜덤 액세스 메모리의 회로 구조 3을 도시한 도면.
도 14는 본 발명의 자기 랜덤 액세스 메모리의 회로 구조 4를 도시한 도면.
도 15는 기입 회로의 한 예를 도시한 도면.
도 16은 로우 디코더 및 기입 워드선 드라이버/싱커를 도시한 도면.
도 17은 칼럼 디코더 및 기입 비트선 드라이버/싱커를 도시한 도면.
도 18은 로우 디코더 및 기입 워드선 드라이버/싱커를 도시한 도면.
도 19는 칼럼 디코더 및 기입 비트선 드라이버/싱커를 도시한 도면.
도 20은 칼럼 디코더 및 기입 비트선 드라이버/싱커를 도시한 도면.
도 21은 본 발명에 따른 셀 어레이 구조의 한 예를 도시한 도면.
도 22는 도 21의 라인 ⅩⅩⅠⅠ-ⅩⅩⅠⅠ 를 따라 취한 단면도.
도 23은 TMR 소자의 구조적 예를 도시한 도면.
도 24는 TMR 소자의 또다른 구조적 예를 도시한 도면.
도 25는 TMR 소자의 또다른 구조적 예를 도시한 도면.
도 26은 본 발명에 따른 셀 어레이 구조의 한 예를 도시한 도면.
도 27은 본 발명에 따른 셀 어레이 구조의 또다른 예를 도시한 도면.
도 28은 본 발명에 따른 셀 어레이 구조의 또다른 예를 도시한 도면.
도 29는 본 발명에 따른 셀 어레이 구조의 또다른 예를 도시한 도면.
도 30은 본 발명에 따른 셀 어레이 구조의 또다른 예를 도시한 도면.
도 31은 본 발명에 따른 자기 랜덤 액세스 메모리의 응용예 1을 도시한 도면.
도 32는 도 31의 메모리 구조의 한 예를 도시한 도면.
도 33은 도 31의 메모리 구조의 한 예를 도시한 평면도.
도 34는 응용예 1의 상세예 1을 도시한 도면.
도 35는 응용예 1의 상세예 2를 도시한 도면.
도 36은 응용예 1의 상세예 3을 도시한 도면.
도 37은 응용예 1의 상세예 4를 도시한 도면.
도 38은 본 발명의 자기 랜덤 액세스 메모리의 응용예 2를 도시한 도면.
도 39는 본 발명의 자기 랜덤 액세스 메모리의 응용예 3을 도시한 도면.
도 40은 본 발명의 자기 랜덤 액세스 메모리의 응용예 4를 도시한 도면.
도 41은 본 발명의 자기 랜덤 액세스 메모리의 응용예 5를 도시한 도면.
도 42는 도 41의 메모리 구조의 한 예를 도시한 단면도.
도 43은 도 41의 메모리 구조의 한 예를 도시한 평면도.
도 44는 본 발명의 자기 랜덤 액세스 메모리의 응용예 6을 도시한 도면.
도 45는 도 44의 메모리 구조의 한 예를 도시한 단면도.
도 46은 도 44의 메모리 구조의 한 예를 도시한 평면도.
도 47은 본 발명의 자기 랜덤 액세스 메모리의 응용예 7을 도시한 도면.
도 48은 도 47의 메모리의 칼럼 선택 스위치를 도시한 도면.
도 49는 도 47의 메모리 구조의 한 예를 도시한 단면도.
도 50은 도 47의 메모리 구조의 한 예를 도시한 평면도.
도 51은 판독 회로의 한 예를 도시한 도면.
도 52는 판독 회로의 한 예를 도시한 도면.
도 53은 종래의 자기 랜덤 액세스 메모리의 회로 구조를 도시한 도면.
도 54는 또다른 종래의 자기 랜덤 액세스 메모리의 회로 구조를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
12 : 로우 디코더
13-1∼13-5 : 감지 증폭기 & 비트선 바이어스 회로

Claims (134)

  1. 복수의 제1 배선;
    상기 복수의 제1 배선과 교차하는 복수의 제2 배선;
    상기 복수의 제1 배선과 상기 복수의 제2 배선과의 사이에 접속되어 자기 저항 효과를 이용하여 데이터를 저장하는 복수의 메모리 셀;
    선택된 제1 배선과 선택된 제2 배선과의 사이에 판독 전류가 공급될 때 상기 선택된 제1 배선에 전기적으로 접속된 비선택된 제2 배선들에 바이어스 전위를 인가하는 바이어스 회로; 및
    상기 비선택된 제2 배선들에 상기 바이어스 전위가 인가되기 전에 미리 상기 비선택된 제2 배선들에 프리차지 전위를 인가하는 프리차지 회로
    를 포함하는 자기 랜덤 액세스 메모리.
  2. 제1항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들의 전위는 서로 같은 자기 랜덤 액세스 메모리.
  3. 제1항에 있어서, 상기 프리차지 전위는 상기 바이어스 전위와 같은 자기 랜덤 액세스 메모리.
  4. 제1항에 있어서, 상기 프리차지 회로는 또한 상기 선택된 제1 배선과 상기 선택된 제2 배선과의 사이에 상기 판독 전류가 공급되기 전에 미리 상기 제1 배선들에도 상기 프리차지 전위를 인가하는 자기 랜덤 액세스 메모리.
  5. 제1항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들에 각각 접속된 복수의 판독 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  6. 제5항에 있어서,
    상기 판독 회로들 중 하나를 선택하는 선택기와,
    상기 선택된 판독 회로에 의해 검출된 데이터를 출력하는 버퍼
    를 더 포함하는 자기 랜덤 액세스 메모리.
  7. 제5항에 있어서, 상기 판독 회로들에 의해 검출된 데이터를 동시에 출력하는 복수의 버퍼를 더 포함하는 자기 랜덤 액세스 메모리.
  8. 제5항에 있어서, 상기 판독 회로들 각각은 감지 증폭기를 구비하고, 상기 감지 증폭기는 상기 제2 배선들 중 하나의 전위를 상기 바이어스 전위와 등화시키는 제1 연산 증폭기 및 상기 제1 연산 증폭기로부터의 출력 신호를 기준 전위와 비교하는 차동 증폭기를 포함하는 자기 랜덤 액세스 메모리.
  9. 제8항에 있어서, 기준 전위 발생 회로를 더 포함하고,
    상기 기준 전위 발생 회로는 상기 메모리 셀들의 구조와 동일한 구조를 갖고 제1 상태로 설정되어 있는 제1 기준 셀, 및 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태와 다른 제2 상태로 설정되어 있는 제2 기준 셀을 포함하고, 상기 제1 기준 셀과 상기 제2 기준 셀 중 적어도 하나의 판독 데이터에 기초하여 상기 기준 전위를 발생하는 자기 랜덤 액세스 메모리.
  10. 제8항에 있어서, 상기 바이어스 전위를, 상기 메모리 셀들의 구조와 동일한 구조를 갖고 제1 상태로 설정되어 있는 기준 셀의 판독 데이터와 비교하고 상기 기준 전위를 출력하는 제2 연산 증폭기로 형성된 기준 전위 발생 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  11. 제10항에 있어서,
    상기 제1 연산 증폭기의 피드백 저항은, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태로 설정되어 있는 k개(k는 짝수)의 저항 소자로 형성되고,
    상기 제2 연산 증폭기의 피드백 저항은, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태로 설정되어 있는 k/2개의 저항 소자와, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태와 다른 제2 상태로 설정되어 있는 k/2개의 저항 소자로 형성되는
    자기 랜덤 액세스 메모리.
  12. 제1항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들 중 하나에 선택적으로 접속되는 판독 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  13. 제12항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들과 상기 판독 회로와의 사이에 배치된 칼럼 선택 스위치를 더 포함하는 자기 랜덤 액세스 메모리.
  14. 제12항에 있어서, 상기 판독 회로는 감지 증폭기를 구비하고, 상기 감지 증폭기는 상기 제2 배선들 중 하나의 전위를 상기 바이어스 전위와 등화시키는 제1 연산 증폭기 및 상기 제1 연산 증폭기로부터의 출력 신호를 기준 전위와 비교하는 차동 증폭기를 포함하는 자기 랜덤 액세스 메모리.
  15. 제14항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들 중, 상기 판독 회로에 전기적으로 접속되지 않은 제2 배선들에 상기 바이어스 전위를 인가하는 바이어스 스위치를 더 포함하는 자기 랜덤 액세스 메모리.
  16. 제14항에 있어서, 기준 전위 발생 회로를 더 포함하고,
    상기 기준 전위 발생 회로는 상기 메모리 셀들의 구조와 동일한 구조를 갖고 제1 상태로 설정되어 있는 제1 기준 셀, 및 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태와 다른 제2 상태로 설정되어 있는 제2 기준 셀을 포함하고, 상기 제1 기준 셀과 상기 제2 기준 셀 중 적어도 하나의 판독 데이터에 기초하여 상기 기준 전위를 발생하는 자기 랜덤 액세스 메모리.
  17. 제14항에 있어서, 상기 바이어스 전위를, 상기 메모리 셀들의 구조와 동일한 구조를 갖고 제1 상태로 설정되어 있는 기준 셀의 판독 데이터와 비교하고 상기 기준 전위를 출력하는 제2 연산 증폭기로 형성된 기준 전위 발생 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  18. 제17항에 있어서,
    상기 제1 연산 증폭기의 피드백 저항은, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태와 다른 제2 상태로 설정되어 있는 k개(k는 짝수)의 저항 소자로 형성되고,
    상기 제2 연산 증폭기의 피드백 저항은, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태로 설정되어 있는 k/2개의 저항 소자와, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제2 상태로 설정되어 있는 k/2개의 저항 소자로 형성되는
    자기 랜덤 액세스 메모리.
  19. 제1항에 있어서, 상기 판독 전류는 상기 선택된 제2 배선으로부터 상기 선택된 제1 배선으로 흐르는 자기 랜덤 액세스 메모리.
  20. 제1항에 있어서, 상기 판독 전류는 상기 선택된 제1 배선으로부터 상기 선택된 제2 배선으로 흐르는 자기 랜덤 액세스 메모리.
  21. 제1항에 있어서,
    상기 선택된 제1 배선은 미리 결정된 전위로 설정되고,
    상기 선택된 제1 배선 이외의 제1 배선들은 플로팅 상태로 설정되는
    자기 랜덤 액세스 메모리.
  22. 제1항에 있어서,
    상기 제1 배선들 각각은 워드선이고,
    상기 제2 배선들 각각은 비트선인
    자기 랜덤 액세스 메모리.
  23. 제1항에 있어서, 상기 메모리 셀들 각각은 상기 제1 배선들 중 하나 및 상기 제2 배선들 중 하나와 직접 접촉하고 있는 자기 랜덤 액세스 메모리.
  24. 제1항에 있어서, 상기 제1 배선들 및 상기 제2 배선들 양쪽 모두는 기입 라인 및 판독 라인으로서 기능하는 자기 랜덤 액세스 메모리.
  25. 제1항에 있어서, 상기 제1 배선들 중 하나에 기입 전류를 공급하는 드라이버/싱커(driver/sinker)를 더 포함하는 자기 랜덤 액세스 메모리.
  26. 제1항에 있어서, 상기 제2 배선들 중 하나에 기입 데이터의 값에 대응하는 방향을 갖는 기입 전류를 공급하는 드라이버/싱커를 더 포함하는 자기 랜덤 액세스 메모리.
  27. 복수의 제1 배선;
    상기 복수의 제1 배선과 교차하는 복수의 제2 배선;
    상기 복수의 제1 배선과 상기 복수의 제2 배선과의 사이에 접속되어 자기 저항 효과를 이용하여 데이터를 저장하는 복수의 메모리 셀;
    선택된 제1 배선과 선택된 제2 배선과의 사이에 판독 전류가 공급될 때 상기 선택된 제1 배선에 전기적으로 접속된 비선택된 제2 배선들에 바이어스 전위를 인가하는 바이어스 회로;
    상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들에 각각 접속된 복수의 판독 회로 -상기 판독 회로들 각각은 감지 증폭기를 구비하고, 상기 감지 증폭기는 상기 제2 배선들 중 하나의 전위를 상기 바이어스 전위와 등화시키는 제1 연산 증폭기 및 상기 제1 연산 증폭기로부터의 출력 신호를 기준 전위와 비교하는 차동 증폭기를 포함함-; 및
    기준 전위 발생 회로를 더 포함하고,
    상기 기준 전위 발생 회로는 상기 메모리 셀들의 구조와 동일한 구조를 갖고 제1 상태로 설정되어 있는 제1 기준 셀, 및 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태와 다른 제2 상태로 설정되어 있는 제2 기준 셀을 포함하고, 상기 제1 기준 셀과 상기 제2 기준 셀 중 적어도 하나의 판독 데이터에 기초하여 상기 기준 전위를 발생하는 자기 랜덤 액세스 메모리.
  28. 제27항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들의 전위는 서로 같은 자기 랜덤 액세스 메모리.
  29. 제27항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들에 상기 바이어스 전위가 인가되기 전에 미리 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들에 프리차지 전위를 인가하는 프리차지 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  30. 제29항에 있어서, 상기 프리차지 전위는 상기 바이어스 전위와 같은 자기 랜덤 액세스 메모리.
  31. 제29항에 있어서, 상기 프리차지 회로는 또한 상기 선택된 제1 배선과 상기 선택된 제2 배선과의 사이에 상기 판독 전류가 공급되기 전에 미리 상기 제1 배선들에도 상기 프리차지 전위를 인가하는 자기 랜덤 액세스 메모리.
  32. 제27항에 있어서,
    상기 판독 회로들 중 하나를 선택하는 선택기와,
    상기 선택된 판독 회로에 의해 검출된 데이터를 출력하는 버퍼
    를 더 포함하는 자기 랜덤 액세스 메모리.
  33. 제27항에 있어서, 상기 판독 회로들에 의해 검출된 데이터를 동시에 출력하는 복수의 버퍼를 더 포함하는 자기 랜덤 액세스 메모리.
  34. 제27항에 있어서, 상기 기준 전위 발생 회로는, 상기 바이어스 전위를, 상기 메모리 셀들의 구조와 동일한 구조를 갖고 제1 상태로 설정되어 있는 상기 제1 기준 셀의 판독 데이터와 비교하고 상기 기준 전위를 출력하는 제2 연산 증폭기를 더 포함하는 자기 랜덤 액세스 메모리.
  35. 제34항에 있어서,
    상기 제1 연산 증폭기의 피드백 저항은, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태로 설정되어 있는 k개(k는 짝수)의 저항 소자로 형성되고,
    상기 제2 연산 증폭기의 피드백 저항은, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태로 설정되어 있는 k/2개의 저항 소자와, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태와 다른 제2 상태로 설정되어 있는 k/2개의 저항 소자로 형성되는
    자기 랜덤 액세스 메모리.
  36. 제27항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들 중 하나에 선택적으로 접속되는 판독 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  37. 제36항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들과 상기 판독 회로와의 사이에 배치된 칼럼 선택 스위치를 더 포함하는 자기 랜덤 액세스 메모리.
  38. 제36항에 있어서, 상기 판독 회로는 감지 증폭기를 구비하고, 상기 감지 증폭기는 상기 제2 배선들 중 하나의 전위를 상기 바이어스 전위와 등화시키는 제1 연산 증폭기 및 상기 제1 연산 증폭기로부터의 출력 신호를 기준 전위와 비교하는 차동 증폭기를 포함하는 자기 랜덤 액세스 메모리.
  39. 제38항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들 중, 상기 판독 회로에 전기적으로 접속되지 않은 제2 배선들에 상기 바이어스 전위를 인가하는 바이어스 스위치를 더 포함하는 자기 랜덤 액세스 메모리.
  40. 제38항에 있어서,
    상기 기준 전위는, 상기 메모리 셀들의 구조와 동일한 구조를 갖고 제1 상태로 설정되어 있는 제1 기준 셀, 및 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태와 다른 제2 상태로 설정되어 있는 제2 기준 셀을 포함하는 상기 기준 전위 발생 회로에 의해 상기 제1 기준 셀과 상기 제2 기준 셀 중 적어도 하나의 판독 데이터에 기초하여 발생되는 자기 랜덤 액세스 메모리.
  41. 제38항에 있어서, 상기 기준 전위 발생 회로는, 상기 바이어스 전위를, 상기 메모리 셀들의 구조와 동일한 구조를 갖고 제1 상태로 설정되어 있는 기준 셀의 판독 데이터와 비교하고 상기 기준 전위를 출력하는 제2 연산 증폭기를 더 포함하는 자기 랜덤 액세스 메모리.
  42. 제41항에 있어서,
    상기 제1 연산 증폭기의 피드백 저항은, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태와 다른 제2 상태로 설정되어 있는 k개(k는 짝수)의 저항 소자로 형성되고,
    상기 제2 연산 증폭기의 피드백 저항은, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태로 설정되어 있는 k/2개의 저항 소자와, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제2 상태로 설정되어 있는 k/2개의 저항 소자로 형성되는
    자기 랜덤 액세스 메모리.
  43. 제27항에 있어서, 상기 판독 전류는 상기 선택된 제2 배선으로부터 상기 선택된 제1 배선으로 흐르는 자기 랜덤 액세스 메모리.
  44. 제27항에 있어서, 상기 판독 전류는 상기 선택된 제1 배선으로부터 상기 선택된 제2 배선으로 흐르는 자기 랜덤 액세스 메모리.
  45. 제27항에 있어서,
    상기 선택된 제1 배선은 미리 결정된 전위로 설정되고,
    상기 선택된 제1 배선 이외의 제1 배선들은 플로팅 상태로 설정되는
    자기 랜덤 액세스 메모리.
  46. 제27항에 있어서,
    상기 제1 배선들 각각은 워드선이고,
    상기 제2 배선들 각각은 비트선인
    자기 랜덤 액세스 메모리.
  47. 제27항에 있어서, 상기 메모리 셀들 각각은 상기 제1 배선들 중 하나 및 상기 제2 배선들 중 하나와 직접 접촉하고 있는 자기 랜덤 액세스 메모리.
  48. 제27항에 있어서, 상기 제1 배선들 및 상기 제2 배선들 양쪽 모두는 기입 라인 및 판독 라인으로서 기능하는 자기 랜덤 액세스 메모리.
  49. 제27항에 있어서, 상기 제1 배선들 중 하나에 기입 전류를 공급하는 드라이버/싱커를 더 포함하는 자기 랜덤 액세스 메모리.
  50. 제27항에 있어서, 상기 제2 배선들 중 하나에 기입 데이터의 값에 대응하는 방향을 갖는 기입 전류를 공급하는 드라이버/싱커를 더 포함하는 자기 랜덤 액세스 메모리.
  51. 복수의 제1 배선;
    상기 복수의 제1 배선과 교차하는 복수의 제2 배선;
    상기 복수의 제1 배선과 상기 복수의 제2 배선과의 사이에 접속되어 자기 저항 효과를 이용하여 데이터를 저장하는 복수의 메모리 셀;
    선택된 제1 배선과 선택된 제2 배선과의 사이에 판독 전류가 공급될 때 상기 선택된 제1 배선에 전기적으로 접속된 비선택된 제2 배선들에 바이어스 전위를 인가하는 바이어스 회로;
    상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들에 각각 접속된 복수의 판독 회로 -상기 판독 회로들 각각은 감지 증폭기를 구비하고, 상기 감지 증폭기는 상기 제2 배선들 중 하나의 전위를 상기 바이어스 전위와 등화시키는 제1 연산 증폭기 및 상기 제1 연산 증폭기로부터의 출력 신호를 기준 전위와 비교하는 차동 증폭기를 포함함-; 및
    상기 바이어스 전위를, 상기 메모리 셀들의 구조와 동일한 구조를 갖고 제1 상태로 설정되어 있는 기준 셀의 판독 데이터와 비교하고 상기 기준 전위를 출력하는 제2 연산 증폭기로 형성된 기준 전위 발생 회로
    를 포함하는 자기 랜덤 액세스 메모리.
  52. 제51항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들의 전위는 서로 같은 자기 랜덤 액세스 메모리.
  53. 제51항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들에 상기 바이어스 전위가 인가되기 전에 미리 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들에 프리차지 전위를 인가하는 프리차지 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  54. 제53항에 있어서, 상기 프리차지 전위는 상기 바이어스 전위와 같은 자기 랜덤 액세스 메모리.
  55. 제53항에 있어서, 상기 프리차지 회로는 또한 상기 선택된 제1 배선과 상기 선택된 제2 배선과의 사이에 상기 판독 전류가 공급되기 전에 미리 상기 제1 배선들에도 상기 프리차지 전위를 인가하는 자기 랜덤 액세스 메모리.
  56. 제51항에 있어서,
    상기 판독 회로들 중 하나를 선택하는 선택기와,
    상기 선택된 판독 회로에 의해 검출된 데이터를 출력하는 버퍼
    를 더 포함하는 자기 랜덤 액세스 메모리.
  57. 제51항에 있어서, 상기 판독 회로들에 의해 검출된 데이터를 동시에 출력하는 복수의 버퍼를 더 포함하는 자기 랜덤 액세스 메모리.
  58. 제51항에 있어서,
    상기 기준 전위 발생 회로는 상기 메모리 셀들의 구조와 동일한 구조를 갖고 제1 상태로 설정되어 있는 제1 기준 셀, 및 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태와 다른 제2 상태로 설정되어 있는 제2 기준 셀을 포함하고, 상기 제1 기준 셀과 상기 제2 기준 셀 중 적어도 하나의 판독 데이터에 기초하여 상기 기준 전위를 발생하는 자기 랜덤 액세스 메모리.
  59. 제51항에 있어서,
    상기 제1 연산 증폭기의 피드백 저항은, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태로 설정되어 있는 k개(k는 짝수)의 저항 소자로 형성되고,
    상기 제2 연산 증폭기의 피드백 저항은, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태로 설정되어 있는 k/2개의 저항 소자와, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태와 다른 제2 상태로 설정되어 있는 k/2개의 저항 소자로 형성되는
    자기 랜덤 액세스 메모리.
  60. 제51항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들 중 하나에 선택적으로 접속되는 판독 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  61. 제60항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들과 상기 판독 회로와의 사이에 배치된 칼럼 선택 스위치를 더 포함하는 자기 랜덤 액세스 메모리.
  62. 제60항에 있어서, 상기 판독 회로는 감지 증폭기를 구비하고, 상기 감지 증폭기는 상기 제2 배선들 중 하나의 전위를 상기 바이어스 전위와 등화시키는 제1 연산 증폭기 및 상기 제1 연산 증폭기로부터의 출력 신호를 기준 전위와 비교하는 차동 증폭기를 포함하는 자기 랜덤 액세스 메모리.
  63. 제62항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들 중, 상기 판독 회로에 전기적으로 접속되지 않은 제2 배선들에 상기 바이어스 전위를 인가하는 바이어스 스위치를 더 포함하는 자기 랜덤 액세스 메모리.
  64. 제62항에 있어서,
    상기 기준 전위 발생 회로는 상기 메모리 셀들의 구조와 동일한 구조를 갖고 제1 상태로 설정되어 있는 제1 기준 셀, 및 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태와 다른 제2 상태로 설정되어 있는 제2 기준 셀을 포함하고, 상기 제1 기준 셀과 상기 제2 기준 셀 중 적어도 하나의 판독 데이터에 기초하여 상기 기준 전위를 발생하는 자기 랜덤 액세스 메모리.
  65. 제62항에 있어서, 상기 바이어스 전위를, 상기 메모리 셀들의 구조와 동일한 구조를 갖고 제1 상태로 설정되어 있는 기준 셀의 판독 데이터와 비교하고 상기 기준 전위를 출력하는 제2 연산 증폭기로 형성된 기준 전위 발생 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  66. 제65항에 있어서,
    상기 제1 연산 증폭기의 피드백 저항은, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태와 다른 제2 상태로 설정되어 있는 k개(k는 짝수)의 저항 소자로 형성되고,
    상기 제2 연산 증폭기의 피드백 저항은, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태로 설정되어 있는 k/2개의 저항 소자와, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제2 상태로 설정되어 있는 k/2개의 저항 소자로 형성되는
    자기 랜덤 액세스 메모리.
  67. 제51항에 있어서, 상기 판독 전류는 상기 선택된 제2 배선으로부터 상기 선택된 제1 배선으로 흐르는 자기 랜덤 액세스 메모리.
  68. 제51항에 있어서, 상기 판독 전류는 상기 선택된 제1 배선으로부터 상기 선택된 제2 배선으로 흐르는 자기 랜덤 액세스 메모리.
  69. 제51항에 있어서,
    상기 선택된 제1 배선은 미리 결정된 전위로 설정되고,
    상기 선택된 제1 배선 이외의 제1 배선들은 플로팅 상태로 설정되는
    자기 랜덤 액세스 메모리.
  70. 제51항에 있어서,
    상기 제1 배선들 각각은 워드선이고,
    상기 제2 배선들 각각은 비트선인
    자기 랜덤 액세스 메모리.
  71. 제51항에 있어서, 상기 메모리 셀들 각각은 상기 제1 배선들 중 하나 및 상기 제2 배선들 중 하나와 직접 접촉하고 있는 자기 랜덤 액세스 메모리.
  72. 제51항에 있어서, 상기 제1 배선들 및 상기 제2 배선들 양쪽 모두는 기입 라인 및 판독 라인으로서 기능하는 자기 랜덤 액세스 메모리.
  73. 제51항에 있어서, 상기 제1 배선들 중 하나에 기입 전류를 공급하는 드라이버/싱커를 더 포함하는 자기 랜덤 액세스 메모리.
  74. 제51항에 있어서, 상기 제2 배선들 중 하나에 기입 데이터의 값에 대응하는 방향을 갖는 기입 전류를 공급하는 드라이버/싱커를 더 포함하는 자기 랜덤 액세스 메모리.
  75. 복수의 제1 배선;
    상기 복수의 제1 배선과 교차하는 복수의 제2 배선;
    상기 복수의 제1 배선과 상기 복수의 제2 배선과의 사이에 접속되어 자기 저항 효과를 이용하여 데이터를 저장하는 복수의 메모리 셀; 및
    선택된 제1 배선과 선택된 제2 배선과의 사이에 판독 전류가 공급될 때 상기 선택된 제1 배선에 전기적으로 접속된 비선택된 제2 배선들에 바이어스 전위를 인가하는 바이어스 회로
    를 포함하고,
    상기 선택된 제1 배선은 미리 결정된 전위로 설정되고, 상기 선택된 제1 배선 이외의 제1 배선들은 플로팅 상태로 설정되는
    자기 랜덤 액세스 메모리.
  76. 제75항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들의 전위는 서로 같은 자기 랜덤 액세스 메모리.
  77. 제75항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들에 상기 바이어스 전위가 인가되기 전에 미리 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들에 프리차지 전위를 인가하는 프리차지 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  78. 제77항에 있어서, 상기 프리차지 전위는 상기 바이어스 전위와 같은 자기 랜덤 액세스 메모리.
  79. 제77항에 있어서, 상기 프리차지 회로는 또한 상기 선택된 제1 배선과 상기 선택된 제2 배선과의 사이에 상기 판독 전류가 공급되기 전에 미리 상기 제1 배선들에도 상기 프리차지 전위를 인가하는 자기 랜덤 액세스 메모리.
  80. 제75항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들에 각각 접속된 복수의 판독 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  81. 제80항에 있어서,
    상기 판독 회로들 중 하나를 선택하는 선택기와,
    상기 선택된 판독 회로에 의해 검출된 데이터를 출력하는 버퍼
    를 더 포함하는 자기 랜덤 액세스 메모리.
  82. 제80항에 있어서, 상기 판독 회로들에 의해 검출된 데이터를 동시에 출력하는 복수의 버퍼를 더 포함하는 자기 랜덤 액세스 메모리.
  83. 제80항에 있어서, 상기 판독 회로들 각각은 감지 증폭기를 구비하고, 상기 감지 증폭기는 상기 제2 배선들 중 하나의 전위를 상기 바이어스 전위와 등화시키는 제1 연산 증폭기 및 상기 제1 연산 증폭기로부터의 출력 신호를 기준 전위와 비교하는 차동 증폭기를 포함하는 자기 랜덤 액세스 메모리.
  84. 제83항에 있어서, 기준 전위 발생 회로를 더 포함하고,
    상기 기준 전위 발생 회로는 상기 메모리 셀들의 구조와 동일한 구조를 갖고 제1 상태로 설정되어 있는 제1 기준 셀, 및 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태와 다른 제2 상태로 설정되어 있는 제2 기준 셀을 포함하고, 상기 제1 기준 셀과 상기 제2 기준 셀 중 적어도 하나의 판독 데이터에 기초하여 상기 기준 전위를 발생하는 자기 랜덤 액세스 메모리.
  85. 제83항에 있어서, 상기 바이어스 전위를, 상기 메모리 셀들의 구조와 동일한 구조를 갖고 제1 상태로 설정되어 있는 기준 셀의 판독 데이터와 비교하고 상기 기준 전위를 출력하는 제2 연산 증폭기로 형성된 기준 전위 발생 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  86. 제85항에 있어서,
    상기 제1 연산 증폭기의 피드백 저항은, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태로 설정되어 있는 k개(k는 짝수)의 저항 소자로 형성되고,
    상기 제2 연산 증폭기의 피드백 저항은, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태로 설정되어 있는 k/2개의 저항 소자와, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태와 다른 제2 상태로 설정되어 있는 k/2개의 저항 소자로 형성되는
    자기 랜덤 액세스 메모리.
  87. 제75항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들 중 하나에 선택적으로 접속되는 판독 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  88. 제87항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들과 상기 판독 회로와의 사이에 배치된 칼럼 선택 스위치를 더 포함하는 자기 랜덤 액세스 메모리.
  89. 제87항에 있어서, 상기 판독 회로는 감지 증폭기를 구비하고, 상기 감지 증폭기는 상기 제2 배선들 중 하나의 전위를 상기 바이어스 전위와 등화시키는 제1 연산 증폭기 및 상기 제1 연산 증폭기로부터의 출력 신호를 기준 전위와 비교하는 차동 증폭기를 포함하는 자기 랜덤 액세스 메모리.
  90. 제89항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들 중, 상기 판독 회로에 전기적으로 접속되지 않은 제2 배선들에 상기 바이어스 전위를 인가하는 바이어스 스위치를 더 포함하는 자기 랜덤 액세스 메모리.
  91. 제89항에 있어서, 기준 전위 발생 회로를 더 포함하고,
    상기 기준 전위 발생 회로는 상기 메모리 셀들의 구조와 동일한 구조를 갖고 제1 상태로 설정되어 있는 제1 기준 셀, 및 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태와 다른 제2 상태로 설정되어 있는 제2 기준 셀을 포함하고, 상기 제1 기준 셀과 상기 제2 기준 셀 중 적어도 하나의 판독 데이터에 기초하여 상기 기준 전위를 발생하는 자기 랜덤 액세스 메모리.
  92. 제89항에 있어서, 상기 바이어스 전위를, 상기 메모리 셀들의 구조와 동일한 구조를 갖고 제1 상태로 설정되어 있는 기준 셀의 판독 데이터와 비교하고 상기 기준 전위를 출력하는 제2 연산 증폭기로 형성된 기준 전위 발생 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  93. 제92항에 있어서,
    상기 제1 연산 증폭기의 피드백 저항은, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태와 다른 제2 상태로 설정되어 있는 k개(k는 짝수)의 저항 소자로 형성되고,
    상기 제2 연산 증폭기의 피드백 저항은, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제1 상태로 설정되어 있는 k/2개의 저항 소자와, 각각이 상기 메모리 셀들의 구조와 동일한 구조를 갖고 상기 제2 상태로 설정되어 있는 k/2개의 저항 소자로 형성되는
    자기 랜덤 액세스 메모리.
  94. 제75항에 있어서, 상기 판독 전류는 상기 선택된 제2 배선으로부터 상기 선택된 제1 배선으로 흐르는 자기 랜덤 액세스 메모리.
  95. 제75항에 있어서, 상기 판독 전류는 상기 선택된 제1 배선으로부터 상기 선택된 제2 배선으로 흐르는 자기 랜덤 액세스 메모리.
  96. 제75항에 있어서,
    상기 제1 배선들 각각은 워드선이고,
    상기 제2 배선들 각각은 비트선인
    자기 랜덤 액세스 메모리.
  97. 제75항에 있어서, 상기 메모리 셀들 각각은 상기 제1 배선들 중 하나 및 상기 제2 배선들 중 하나와 직접 접촉하고 있는 자기 랜덤 액세스 메모리.
  98. 제75항에 있어서, 상기 제1 배선들 및 상기 제2 배선들 양쪽 모두는 기입 라인 및 판독 라인으로서 기능하는 자기 랜덤 액세스 메모리.
  99. 제75항에 있어서, 상기 제1 배선들 중 하나에 기입 전류를 공급하는 드라이버/싱커를 더 포함하는 자기 랜덤 액세스 메모리.
  100. 제75항에 있어서, 상기 제2 배선들 중 하나에 기입 데이터의 값에 대응하는 방향을 갖는 기입 전류를 공급하는 드라이버/싱커를 더 포함하는 자기 랜덤 액세스 메모리.
  101. 복수의 제1 배선;
    상기 복수의 제1 배선과 교차하는 복수의 제2 배선;
    상기 복수의 제1 배선과 상기 복수의 제2 배선과의 사이에 접속되어 자기 저항 효과를 이용하여 데이터를 저장하는 복수의 제1 메모리 셀로 형성된 제1 셀 어레이 구조;
    복수의 제3 배선;
    상기 복수의 제3 배선과 교차하는 복수의 제4 배선; 및
    상기 복수의 제3 배선과 상기 복수의 제4 배선과의 사이에 접속되어 자기 저항 효과를 이용하여 데이터를 저장하는 복수의 제2 메모리 셀로 형성되고 상기 제1 셀 어레이 구조 상에 적층된 제2 셀 어레이 구조
    를 포함하는 자기 랜덤 액세스 메모리.
  102. 제101항에 있어서, 선택된 제1 배선과 선택된 제2 배선과의 사이에 판독 전류가 공급될 때 상기 선택된 제1 배선에 전기적으로 접속된 모든 제2 배선들에 바이어스 전위를 인가하는 바이어스 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  103. 제101항에 있어서, 선택된 제1 배선과 선택된 제2 배선들과의 사이에 판독 전류가 공급될 때 상기 선택된 제1 배선에 전기적으로 접속된 모든 제2 배선들에 바이어스 전위를 인가하는 바이어스 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  104. 제101항에 있어서, 선택된 제3 배선과 선택된 제4 배선과의 사이에 판독 전류가 공급될 때 상기 선택된 제3 배선에 전기적으로 접속된 모든 제4 배선들에 바이어스 전위를 인가하는 바이어스 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  105. 제101항에 있어서, 선택된 제3 배선과 선택된 제4 배선들과의 사이에 판독 전류가 공급될 때 상기 선택된 제3 배선에 전기적으로 접속된 모든 제4 배선들에 바이어스 전위를 인가하는 바이어스 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  106. 제101항에 있어서, 상기 제1 배선들 중 하나와 상기 제3 배선들 중 하나가 직렬 또는 병렬 접속되는 자기 랜덤 액세스 메모리.
  107. 제101항에 있어서, 상기 제2 배선들 중 하나와 상기 제4 배선들 중 하나가 직렬 또는 병렬 접속되는 자기 랜덤 액세스 메모리.
  108. 복수의 제1 배선;
    상기 복수의 제1 배선과 교차하는 복수의 제2 배선;
    상기 복수의 제1 배선과 상기 복수의 제2 배선과의 사이에 접속되어 자기 저항 효과를 이용하여 데이터를 저장하는 복수의 제1 메모리 셀;
    상기 복수의 제2 배선과 교차하는 복수의 제3 배선; 및
    상기 복수의 제2 배선과 상기 복수의 제3 배선과의 사이에 접속되어 자기 저항 효과를 이용하여 데이터를 저장하는 복수의 제2 메모리 셀
    을 포함하고,
    상기 복수의 제1 배선은 상기 복수의 제2 배선 아래에 배치되고, 상기 복수의 제3 배선은 상기 복수의 제2 배선 위에 배치되는
    자기 랜덤 액세스 메모리.
  109. 제108항에 있어서,
    상기 복수의 제1 배선과 상기 복수의 제3 배선은 동일 방향으로 이어지고,
    상기 복수의 제2 배선은 상기 복수의 제1 배선 및 상기 복수의 제3 배선에 대해 수직 방향으로 이어지는
    자기 랜덤 액세스 메모리.
  110. 제108항에 있어서, 상기 복수의 제2 배선은 상기 복수의 제1 메모리 셀 및 상기 복수의 제2 메모리 셀에 의해 공유되는 자기 랜덤 액세스 메모리.
  111. 제108항에 있어서, 선택된 제1 배선과 선택된 제2 배선과의 사이에 판독 전류가 공급될 때 상기 선택된 제1 배선에 전기적으로 접속된 모든 제2 배선들에 바이어스 전위를 인가하는 바이어스 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  112. 제108항에 있어서, 선택된 제1 배선과 선택된 제2 배선들과의 사이에 판독 전류가 공급될 때 상기 선택된 제1 배선에 전기적으로 접속된 모든 제2 배선들에 바이어스 전위를 인가하는 바이어스 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  113. 제108항에 있어서, 선택된 제3 배선과 선택된 제2 배선과의 사이에 판독 전류가 공급될 때 상기 선택된 제3 배선에 전기적으로 접속된 모든 제2 배선들에 바이어스 전위를 인가하는 바이어스 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  114. 제108항에 있어서, 선택된 제3 배선과 선택된 제2 배선들과의 사이에 판독 전류가 공급될 때 상기 선택된 제3 배선에 전기적으로 접속된 모든 제2 배선들에 바이어스 전위를 인가하는 바이어스 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  115. 제108항에 있어서, 선택된 제2 배선과 선택된 제1 배선과의 사이에 판독 전류가 공급될 때 상기 선택된 제2 배선에 전기적으로 접속된 모든 제1 배선들 및 모든 제3 배선들에 바이어스 전위를 인가하는 바이어스 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  116. 제108항에 있어서, 선택된 제2 배선과 선택된 제1 배선들과의 사이에 판독 전류가 공급될 때 상기 선택된 제2 배선에 전기적으로 접속된 모든 제1 배선들 및 모든 제3 배선들에 바이어스 전위를 인가하는 바이어스 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  117. 제108항에 있어서, 선택된 제2 배선과 선택된 제3 배선과의 사이에 판독 전류가 공급될 때 상기 선택된 제2 배선에 전기적으로 접속된 모든 제3 배선들 및 모든 제1 배선들에 바이어스 전위를 인가하는 바이어스 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  118. 제108항에 있어서, 선택된 제2 배선과 선택된 제3 배선들과의 사이에 판독 전류가 공급될 때 상기 선택된 제2 배선에 전기적으로 접속된 모든 제3 배선들 및 모든 제1 배선들에 바이어스 전위를 인가하는 바이어스 회로를 더 포함하는 자기 랜덤 액세스 메모리.
  119. 제108항에 있어서, 상기 제1 배선들 중 하나와 상기 제3 배선들 중 하나가 직렬 또는 병렬 접속되는 자기 랜덤 액세스 메모리.
  120. 복수의 제1 배선과 이 복수의 제1 배선과 교차하는 복수의 제2 배선과의 사이에 접속되어 자기 저항 효과를 이용하여 데이터를 저장하는 복수의 메모리 셀에 대한 판독 동작을 실행함에 있어서,
    선택된 제1 배선에 전기적으로 접속된 비선택된 제2 배선들에 프라차지 전위를 인가하는 단계; 및
    상기 선택된 제1 배선과 선택된 제2 배선과의 사이에 판독 전류가 공급될 때 상기 비선택된 제2 배선들에 바이어스 전위를 인가하는 단계
    를 포함하는 자기 랜덤 액세스 메모리의 판독 방법.
  121. 제120항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들의 전위는 서로 같은 자기 랜덤 액세스 메모리의 판독 방법.
  122. 제120항에 있어서, 상기 프리차지 전위는 상기 바이어스 전위와 같은 자기 랜덤 액세스 메모리의 판독 방법.
  123. 제120항에 있어서, 상기 프리차지 전위는 또한 상기 선택된 제1 배선과 상기 선택된 제2 배선과의 사이에 상기 판독 전류가 공급되기 전에 미리 상기 복수의 제1 배선에도 인가되는 자기 랜덤 액세스 메모리의 판독 방법.
  124. 제120항에 있어서, 상기 판독 전류는 상기 선택된 제2 배선으로부터 상기 선택된 제1 배선으로 공급되는 자기 랜덤 액세스 메모리의 판독 방법.
  125. 제120항에 있어서, 상기 판독 전류는 상기 선택된 제1 배선으로부터 상기 선택된 제2 배선으로 공급되는 자기 랜덤 액세스 메모리의 판독 방법.
  126. 제120항에 있어서,
    상기 선택된 제1 배선은 미리 결정된 전위로 설정되고,
    상기 선택된 제1 배선 이외의 제1 배선들은 플로팅 상태로 설정되는
    자기 랜덤 액세스 메모리의 판독 방법.
  127. 복수의 제1 배선과 이 복수의 제1 배선과 교차하는 복수의 제2 배선과의 사이에 접속되어 자기 저항 효과를 이용하여 데이터를 저장하는 복수의 메모리 셀에 대한 판독 동작을 실행함에 있어서,
    선택된 제1 배선을 미리 결정된 전위로 설정하고, 상기 선택된 제1 배선 이외의 제1 배선들을 플로팅 상태로 설정하고, 상기 선택된 제1 배선과 선택된 제2 배선과의 사이에 판독 전류가 공급될 때, 상기 선택된 제1 배선에 전기적으로 접속된 비선택된 제2 배선들에 바이어스 전위를 인가하는 것
    을 포함하는 자기 랜덤 액세스 메모리의 판독 방법.
  128. 제127항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들의 전위는 서로 같은 자기 랜덤 액세스 메모리의 판독 방법.
  129. 제127항에 있어서, 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들에 상기 바이어스 전위가 인가되기 전에 미리 상기 선택된 제1 배선에 전기적으로 접속된 제2 배선들에 프리차지 전위가 인가되는 자기 랜덤 액세스 메모리의 판독 방법.
  130. 제129항에 있어서, 상기 프리차지 전위는 상기 바이어스 전위와 같은 자기 랜덤 액세스 메모리의 판독 방법.
  131. 제129항에 있어서, 상기 프리차지 전위는 또한 상기 선택된 제1 배선과 상기 선택된 제2 배선과의 사이에 상기 판독 전류가 공급되기 전에 미리 상기 복수의 제1 배선에도 인가되는 자기 랜덤 액세스 메모리의 판독 방법.
  132. 제127항에 있어서, 상기 판독 전류는 상기 선택된 제2 배선으로부터 상기 선택된 제1 배선으로 공급되는 자기 랜덤 액세스 메모리의 판독 방법.
  133. 제127항에 있어서, 상기 판독 전류는 상기 선택된 제1 배선으로부터 상기 선택된 제2 배선으로 공급되는 자기 랜덤 액세스 메모리의 판독 방법.
  134. 제127항에 있어서,
    상기 선택된 제1 배선은 미리 결정된 전위로 설정되고,
    상기 선택된 제1 배선 이외의 제1 배선들은 플로팅 상태로 설정되는
    자기 랜덤 액세스 메모리의 판독 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101041715B1 (ko) * 2007-03-06 2011-06-14 콸콤 인코포레이티드 스핀 전달 토크 자기저항 랜덤 액세스 메모리에 대한 판독 장애 감소 회로
KR101093889B1 (ko) * 2007-03-06 2011-12-13 콸콤 인코포레이티드 스핀 전달 토크 자기저항 랜덤 액세스 메모리에서의 판독 및 기록을 위한 워드 라인 트랜지스터 강도 제어
KR101936031B1 (ko) * 2017-07-12 2019-01-08 주식회사 센소니아 크로스토크 전류를 감소시키는 전압 소싱 저항형 센서

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246567A (ja) * 2001-02-14 2002-08-30 Toshiba Corp 磁気ランダムアクセスメモリ
JP2002299575A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体記憶装置
JP4071531B2 (ja) * 2002-04-23 2008-04-02 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
US6903964B2 (en) 2002-06-28 2005-06-07 Freescale Semiconductor, Inc. MRAM architecture with electrically isolated read and write circuitry
US7079442B2 (en) * 2002-08-02 2006-07-18 Unity Semiconductor Corporation Layout of driver sets in a cross point memory array
JP2004110961A (ja) * 2002-09-19 2004-04-08 Renesas Technology Corp 電流駆動回路および半導体記憶装置
KR100515053B1 (ko) * 2002-10-02 2005-09-14 삼성전자주식회사 비트라인 클램핑 전압 레벨에 대해 안정적인 독출 동작이가능한 마그네틱 메모리 장치
US6678197B1 (en) * 2002-10-18 2004-01-13 Hewlett-Packard Development Company, L.P. Systems and methods for reducing the effect of noise while reading data from memory
JP4399211B2 (ja) * 2002-12-21 2010-01-13 株式会社ハイニックスセミコンダクター バイオセンサー
JP3766380B2 (ja) * 2002-12-25 2006-04-12 株式会社東芝 磁気ランダムアクセスメモリ及びその磁気ランダムアクセスメモリのデータ読み出し方法
EP1505605A1 (en) * 2003-08-06 2005-02-09 STMicroelectronics S.r.l. Improved sensing circuit for a semiconductor memory including bit line precharging and discharging functions
EP1511042B1 (en) * 2003-08-27 2012-12-05 STMicroelectronics Srl Phase-change memory device with biasing of deselected bit lines
US7286378B2 (en) * 2003-11-04 2007-10-23 Micron Technology, Inc. Serial transistor-cell array architecture
US7099179B2 (en) * 2003-12-22 2006-08-29 Unity Semiconductor Corporation Conductive memory array having page mode and burst mode write capability
US7095644B2 (en) * 2003-12-22 2006-08-22 Unity Semiconductor Corporation Conductive memory array having page mode and burst mode read capability
US20060171200A1 (en) 2004-02-06 2006-08-03 Unity Semiconductor Corporation Memory using mixed valence conductive oxides
US7082052B2 (en) 2004-02-06 2006-07-25 Unity Semiconductor Corporation Multi-resistive state element with reactive metal
JP4157065B2 (ja) * 2004-03-29 2008-09-24 株式会社東芝 半導体記憶装置
US7027324B2 (en) 2004-06-09 2006-04-11 Headway Technologies, Inc. Method and system for providing common read and write word lines for a segmented word line MRAM array
US7193881B2 (en) * 2004-07-01 2007-03-20 Thin Film Electronics Asa Cross-point ferroelectric memory that reduces the effects of bit line to word line shorts
US7068533B2 (en) * 2004-09-30 2006-06-27 Infineon Technologies Ag Resistive memory cell configuration and method for sensing resistance values
JP2006127583A (ja) * 2004-10-26 2006-05-18 Elpida Memory Inc 不揮発性半導体記憶装置及び相変化メモリ
JP2006165327A (ja) * 2004-12-08 2006-06-22 Toshiba Corp 磁気ランダムアクセスメモリ
JP2006203098A (ja) * 2005-01-24 2006-08-03 Sharp Corp 不揮発性半導体記憶装置
US20130082232A1 (en) 2011-09-30 2013-04-04 Unity Semiconductor Corporation Multi Layered Conductive Metal Oxide Structures And Methods For Facilitating Enhanced Performance Characteristics Of Two Terminal Memory Cells
JP4660249B2 (ja) * 2005-03-31 2011-03-30 株式会社東芝 磁気ランダムアクセスメモリ
EP1770709B1 (en) * 2005-09-29 2010-07-07 Qimonda AG Memory device comprising an array of resistive memory cells with bit lines precharging
US7254073B2 (en) * 2005-09-29 2007-08-07 Infineon Technologies Ag Memory device having an array of resistive memory cells
JP2007122838A (ja) * 2005-10-31 2007-05-17 Toshiba Corp 半導体記憶装置
KR100735748B1 (ko) * 2005-11-09 2007-07-06 삼성전자주식회사 가변성 저항체들을 데이터 저장요소들로 채택하는 메모리셀들을 갖는 반도체 소자들, 이를 채택하는 시스템들 및 그구동방법들
JP5101084B2 (ja) * 2005-11-09 2012-12-19 三星電子株式会社 磁気メモリセルアレイ素子
US7321507B2 (en) * 2005-11-21 2008-01-22 Magic Technologies, Inc. Reference cell scheme for MRAM
KR100735750B1 (ko) * 2005-12-15 2007-07-06 삼성전자주식회사 복수개의 균일한 기준 데이터들을 생성하는 기준 셀 블록및 감지증폭 유니트들을 구비하는 반도체 소자들 및 이를채택하는 시스템들
JP4054347B2 (ja) * 2005-12-16 2008-02-27 シャープ株式会社 不揮発性半導体記憶装置
JP4987386B2 (ja) * 2006-08-16 2012-07-25 株式会社東芝 抵抗変化素子を有する半導体メモリ
JP4252110B2 (ja) * 2007-03-29 2009-04-08 パナソニック株式会社 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ
US8737151B2 (en) 2007-07-26 2014-05-27 Unity Semiconductor Corporation Low read current architecture for memory
US7701791B2 (en) * 2007-07-26 2010-04-20 Unity Semiconductor Corporation Low read current architecture for memory
JP2009117003A (ja) * 2007-11-09 2009-05-28 Toshiba Corp 不揮発性メモリ装置のデータ読み出し方法
US7633789B2 (en) * 2007-12-04 2009-12-15 Unity Semiconductor Corporation Planar third dimensional memory with multi-port access
US8541843B2 (en) * 2008-08-14 2013-09-24 Nantero Inc. Nonvolatile nanotube programmable logic devices and a nonvolatile nanotube field programmable gate array using same
US8159858B2 (en) 2008-12-19 2012-04-17 Unity Semiconductor Corporation Signal margin improvement for read operations in a cross-point memory array
CN101872645B (zh) * 2009-04-27 2014-07-09 复旦大学 选通管复用结构的电阻存储器、阵列及其读操作方法
KR101068573B1 (ko) * 2009-04-30 2011-09-30 주식회사 하이닉스반도체 반도체 메모리 장치
KR20110040461A (ko) * 2009-10-14 2011-04-20 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US8315079B2 (en) * 2010-10-07 2012-11-20 Crossbar, Inc. Circuit for concurrent read operation and method therefor
US8611132B2 (en) 2011-04-29 2013-12-17 Qualcomm Incorporated Self-body biasing sensing circuit for resistance-based memories
US9047965B2 (en) * 2011-12-20 2015-06-02 Everspin Technologies, Inc. Circuit and method for spin-torque MRAM bit line and source line voltage regulation
KR102151182B1 (ko) 2014-11-07 2020-09-02 삼성전자주식회사 메모리 장치 및 상기 메모리 장치의 동작 방법
JP2016129318A (ja) * 2015-01-09 2016-07-14 株式会社東芝 ルックアップテーブル回路および不揮発性記憶装置
US10032509B2 (en) * 2015-03-30 2018-07-24 Toshiba Memory Corporation Semiconductor memory device including variable resistance element
JP6961556B2 (ja) * 2018-09-12 2021-11-05 株式会社東芝 半導体集積回路
CN110634516B (zh) * 2018-11-16 2021-10-01 中山大学 可编程多功能自旋逻辑加法器/减法器
US11488662B2 (en) * 2020-11-16 2022-11-01 Sandisk Technologies Llc Concurrent multi-bit access in cross-point array

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2665010B1 (fr) 1990-07-20 1992-09-18 Thomson Csf Dispositif magnetique de lecture a reseau matriciel de tetes de lecture.
US5894447A (en) 1996-09-26 1999-04-13 Kabushiki Kaisha Toshiba Semiconductor memory device including a particular memory cell block structure
US6256224B1 (en) * 2000-05-03 2001-07-03 Hewlett-Packard Co Write circuit for large MRAM arrays
TW411471B (en) 1997-09-17 2000-11-11 Siemens Ag Memory-cell device
DE19744095A1 (de) 1997-10-06 1999-04-15 Siemens Ag Speicherzellenanordnung
US6169686B1 (en) 1997-11-20 2001-01-02 Hewlett-Packard Company Solid-state memory with magnetic storage cells
US6259644B1 (en) 1997-11-20 2001-07-10 Hewlett-Packard Co Equipotential sense methods for resistive cross point memory cell arrays
TW440835B (en) 1998-09-30 2001-06-16 Siemens Ag Magnetoresistive memory with raised interference security
WO2000042614A1 (de) 1999-01-13 2000-07-20 Infineon Technologies Ag Schreib-/lesearchitektur für mram
DE19914489C1 (de) 1999-03-30 2000-06-08 Siemens Ag Vorrichtung zur Bewertung der Zellenwiderstände in einem magnetoresistiven Speicher
US6473336B2 (en) * 1999-12-16 2002-10-29 Kabushiki Kaisha Toshiba Magnetic memory device
DE10010457A1 (de) * 2000-03-03 2001-09-20 Infineon Technologies Ag Integrierter Speicher mit Speicherzellen mit magnetoresistivem Speichereffekt
JP3800925B2 (ja) * 2000-05-15 2006-07-26 日本電気株式会社 磁気ランダムアクセスメモリ回路
US6317376B1 (en) * 2000-06-20 2001-11-13 Hewlett-Packard Company Reference signal generation for magnetic random access memory devices
US6317375B1 (en) 2000-08-31 2001-11-13 Hewlett-Packard Company Method and apparatus for reading memory cells of a resistive cross point array
JP4149647B2 (ja) * 2000-09-28 2008-09-10 株式会社東芝 半導体記憶装置及びその製造方法
US6611453B2 (en) * 2001-01-24 2003-08-26 Infineon Technologies Ag Self-aligned cross-point MRAM device with aluminum metallization layers
JP2003016777A (ja) * 2001-06-28 2003-01-17 Mitsubishi Electric Corp 薄膜磁性体記憶装置
US6512689B1 (en) * 2002-01-18 2003-01-28 Motorola, Inc. MRAM without isolation devices

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101041715B1 (ko) * 2007-03-06 2011-06-14 콸콤 인코포레이티드 스핀 전달 토크 자기저항 랜덤 액세스 메모리에 대한 판독 장애 감소 회로
US8004880B2 (en) 2007-03-06 2011-08-23 Qualcomm Incorporated Read disturb reduction circuit for spin transfer torque magnetoresistive random access memory
KR101093889B1 (ko) * 2007-03-06 2011-12-13 콸콤 인코포레이티드 스핀 전달 토크 자기저항 랜덤 액세스 메모리에서의 판독 및 기록을 위한 워드 라인 트랜지스터 강도 제어
KR101936031B1 (ko) * 2017-07-12 2019-01-08 주식회사 센소니아 크로스토크 전류를 감소시키는 전압 소싱 저항형 센서

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