CN1469386A - 磁随机存取存储器 - Google Patents

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Abstract

提供一种磁随机存取存储器。读取功能块(BK11)由横向排列的多个MTJ元件(12)构成。读取功能块(BK11)内的MTJ元件(12)的一端共同连接，其连接点不经由选择开关，直接连接在读取字线(RWL1)上。MTJ元件(12)的另一端分别独立地连接在读取位线(RBL1、…RBL4)/写入字线(WW1、…WWL4)上。读取位线(RBL1、…RBL4)/写入字线(WWL1、…WWL4)经由行选择开关(RSW2)，连接在共用数据线(30)上。共用数据线(30)连接在读取电路(29B)上。

Description

磁随机存取存储器
(相关申请的交叉引用
本申请基于并要求以2002年2月22日提交的在先日本专利申请No.2002-46964为优先权，这里引入其全部内容作为参照。)
技术领域
本发明涉及一种利用磁致电阻效应来存储“1”、“0”数据的磁随机存取存储器(MRAM)。
背景技术
近年来，提出了多种基于新原理来存储数据的存储器，其中的一个是利用隧道磁致电阻(以下简称TMR)效应来存储“1”、“0”数据的磁随机存取存储器。
作为磁随机存取存储器的提议，已知例如Roy Scheuerlein等的ISSCC2000Technical Digest p.128“A 10ns Read and Write Non-Volatile Memory ArrayUsing a Magnetic Tunnel Junction and FET Switch in each Cell”。
磁随机存取存储器通过MTJ(磁隧道结)元件来存储“1”、“0”数据。MTJ元件的基本构造是由两个磁性层(强磁性层)夹持绝缘层(隧道势垒)的构造。其中，对于MTJ元件的构成，为了MR(磁致电阻)比的最佳化等，提议各种构造。
通过两个磁性层的磁化状态是平行还是反平行来判断MTJ元件中存储的数据。这时，所谓平行表示两个磁性层的磁化方向相同，所谓反平行表示两个磁性层的磁化方向相反。
通常，在两个磁性层之一(固定层)中附设反强磁性层。反强磁性层是固定固定层磁化方向用的部件。因此，实际上，通过两个磁性层中另一个(自由层)的磁化方向来决定MTJ元件中存储的数据(“1”或“0”)。
在MTJ元件的磁化状态平行的情况下，夹在构成MTJ元件的两个磁性层之间的绝缘层(隧道势垒)的隧道电阻最低。例如，设该状态为“1”状态。另外，在MTJ元件的磁化状态反平行的情况下，夹在构成MTJ元件的两个磁性层之间的绝缘层(隧道势垒)的隧道电阻最高。例如，设该状态为“0”状态。
对于磁随机存取存储器的单元阵列构成而言，目前从存储器容量的大容量化、写入/读取操作的稳定化等观点出发，研究了各种构造。
例如，目前已知由一个MOS晶体管和一个MTJ元件来构成一个存储器单元的单元阵列构造。另外，为了实现读取操作的稳定化，还知道如下的磁随机存取存储器：在具有这种单元阵列构造的同时，使用两个存储器单元阵列来存储1比特数据。
但是，在这些磁随机存取存储器中，难以实现存储器容量的增大。这是由于在这些单元阵列构造中，一个MOS晶体管对应于一个MTJ元件。
作为在存储器单元阵列中不必设置这种MOS晶体管的磁随机存取存储器，以前已知所谓交叉点型单元阵列构造的磁随机存取存储器。交叉点型单元阵列构造的特征在于：具有在字线与位线的交叉部配置MTJ元件的简单构造，在存储器单元阵列内没有选择晶体管。
根据交叉点型单元阵列构造，可将存储器单元尺寸缩小与不使用选择MOS晶体管的量相当的程度，结果，可增大存储器容量。
例如，在将“F”作为设计规则的最小尺寸的情况下，由选择MOS晶体管和MTJ元件构成的存储器单元的单元尺寸为8F2，相反，仅由MTJ元件构成的存储器单元的单元尺寸为4F2。即，仅由MTJ元件构成的存储器单元可实现约为由选择MOS晶体管和MTJ元件构成的存储器单元一半的单元尺寸。
但是，在采用交叉点型单元阵列构造来构成磁随机存取存储器的情况下，问题在于写入操作时破坏TMR(MTJ)元件的绝缘层(隧道势垒层)。
即，在交叉点型单元阵列构造的情况下，在字线与位线的交叉部，与之接触地配置MTJ元件。另外，通过在字线和位线中分别流过具有相同值的写入电流(字线或位线中流过的写入电流方向随数据值而变化)，产生磁场，来决定配置在其间的MTJ元件的磁化方向。
这里，在字线及位线中存在布线电阻。字线与位线越长，则字线与位线两端间的布线电阻值越大。即，当流过写入电流时，靠近字线和位线驱动器位置的电位比靠近字线和位线消能器(sinker)位置的电位高。
因此，在写入操作时，有时随着MTJ元件的位置而在MTJ元件的两端发生电位差。由于该电位差，在MTJ元件的隧道势垒层上受到电压应力，可能发生隧道势垒层的绝缘破坏。
下面具体说明该问题。
如图107所示，考虑配置距字线驱动器WD最近(距字线消能器WS最远)、距位线消能器BS最近(距字线驱动器BD最远)位置上的MTJ元件(最坏的情况)。
MTJ元件在字线侧的端部电位由于该端部在距字线驱动器WD最近位置上与字线接触，所以变为例如是Vp。另一方面，该MTJ元件位线侧的端部电位由于该端部在距位线驱动器WD最远位置上与位线接触，所以由于位线布线电阻r引起的电压下降，而变为例如是Vp-α。
即，MTJ元件位线侧的端部电位比其字线侧的端部电位低α。结果，在配置于距字线驱动器WD最近、距位线消能器BS最近位置上的MTJ元件的两端产生电位差α。
这时，假设由于超过10[WV/cm]的电场而发生隧道势垒层的绝缘破坏的可能性极大。
当字线及位线的表面电阻为100[mΩ]，存储器单元阵列的大小为1075(1.75K)个×1075(1.75K)个时，从字线及位线一端到另一端的布线电阻r如下。
在交叉点型单元阵列构造中，从字线及位线的一端到另一端，沿字线及位线配置存储器单元。假设，若设字线及位线延伸方向的存储器单元阵列尺寸为最小加工尺寸(设计规则)，则将该方向上存储器单元彼此的间隔也设定为最小加工尺寸(间隔)。
即，字线与位线的长度变为仅排列1750个×2存储器单元后的长度。由此，从字线及位线一端到另一端的布线电阻r变为350[Ω](若存储器单元阵列变大，则字线及位线变长，布线电阻r增大。)。
若设写入电流Ip为2[mA]，则因为布线电阻r为350[Ω]，所以对于字线及位线各自而言，在其两端产生0.7(＝0.002×350)[V]的电位差。
另外，在MTJ元件的隧道势垒层的厚度(在具有多个隧道势垒层的MTJ元件情况下，其合计厚度)为0.7[nm]，MTJ元件两端的电位差为0.7[V]的情况下，在MTJ元件中发生10[WV/cm]的电场。
即，在上述条件下，为了消除发生隧道势垒层绝缘破坏的可能性，必需将字线驱动器/消能器及位线驱动器/消能器中包围的一个存储器单元阵列的大小设定为小于1.75K×1.75K。
因此，在交叉点型单元阵列构造中，若考虑写入操作时MTJ元件的势垒层的绝缘破坏，则决定存储器单元阵列大小的上限，不能充分实现MTJ元件的高集成化。
另外，字线及位线中不总是流过写入电流Ip，仅在写入操作时，将写入电流Ip提供给字线及位线。即，距字线及位线驱动器最近位置的电位由于超出(overshoot)现象，有时超过Vp。
若考虑超出现象，则在上述条件下，MTJ元件中可能产生超过10[MV/cm]的电场。
因此，若字线及位线的消能器电阻、写入电流Ip及隧道势垒层的厚度为一定，则为了消除在MTJ元件中发生超过10[MV/cm]的电场的可能性，必须进一步减小存储器单元阵列的尺寸，并减小字线及位线的布线电阻r引起的电压下降量。
例如，在上述条件下，若考虑字线及位线电位的超出，则必须将一个存储器单元阵列的大小上限从3兆(1.75K个×1.75K个)缩小到1.5兆。
总之，作为存储器单元阵列的外围电路，也可新设置箝位字线及位线电位的箝位电路，防止超出/不足(undershoot)现象。
但是，这时，存储器单元阵列的外围电路大出箝位电路部分，由于芯片尺寸增大，所以制造成本增加。另外，因为箝位电路具有抑制字线和位线电位急剧上升/下降的功能，所以字线及位线电位变到Vp的时间变长，结果，写入速度降低。
发明内容
根据本发明第1例的磁随机存取存储器具备：存储器单元阵列，具有多个利用磁致电阻效应来存储数据的存储器单元；第一功能线，在上述存储器单元阵列内沿第1方向延伸，共同连接在上述多个存储器单元的一端上；多个第2功能线，对应于上述多个存储器单元设置，在上述存储器单元阵列内沿与上述第1方向交叉的第2方向延伸；和第3功能线，离开上述多个存储器单元，在上述多个存储器单元中共享。上述多个存储器单元每一个的另一端独立连接于上述多个第2功能线中的一个上，上述多个存储器单元一端直接连接在上述第1功能线上。
根据本发明第2例的磁随机存取存储器具备：存储器单元阵列，具有利用磁致电阻效应来存储数据的存储器单元；第一功能线，在上述存储器单元阵列内沿第1方向延伸，连接在上述存储器单元的一端上；第2功能线，在上述存储器单元阵列内沿与上述第1方向交叉的第2方向延伸，连接在上述存储器单元的另一端；和第3功能线，离开上述多个存储器单元，发生将数据写入上述存储器单元用的磁场。上述存储器单元的一端直接连接在上述第1功能线上，上述存储器单元的另一端直接连接在上述第2功能线上。
根据本发明第3例的磁随机存取存储器的读取方法中，将上述多个第2功能线全部固定在第1电位，将上述第1功能线设定为与上述第1电位不同的第2电位，在上述多个存储器单元中分别流过读取电流，根据上述读取电流的值，读取上述多个存储器单元的数据。
根据本发明第4例的磁随机存取存储器的写入方法中，在上述多个第2功能线之一中流过朝向一个方向的第1写入电流，在上述第3功能线中流过具有取决于写入数据方向的第2写入电流，使用由上述第1和第2写入电流生成的磁场，向上述多个存储器单元中的一个写入上述写入数据。
根据本发明第5例的磁随机存取存储器的写入方法中，在上述多个第2功能线之一中流过具有取决于写入数据方向的第1写入电流，在上述第3功能线中流过朝向一个方向的第2写入电流，使用由上述第1和第2写入电流生成的磁场，向上述多个存储器单元中的一个写入上述写入数据。
根据本发明第6例的磁随机存取存储器的制造方法包括：第1步骤，在外围电路区域内形成MOS晶体管的栅极，同时，在存储器单元阵列区域内，以一定间隔、规则地或作为整体形成具有一样布图的伪布线；第2步骤，形成覆盖上述MOS晶体管及上述伪布线的第1夹层绝缘层；第3步骤，在上述存储器单元阵列区域内的上述第1夹层绝缘层的表面区域中，形成实现磁致电阻效应的存储器单元；和第4步骤，形成覆盖上述存储器单元的第2夹层绝缘层。
附图说明
图1是关于本发明的磁随机存取存储器构造例1的电路图；
图2是表示关于构造例1的器件构造1的截面图；
图3是表示关于构造例1的器件构造1的平面图；
图4是表示关于构造例1的器件构造2的截面图；
图5是表示关于构造例1的器件构造2的平面图；
图6是表示关于构造例1的器件构造2的平面图；
图7是表示关于构造例1的器件构造2的平面图；
图8是表示关于构造例1的器件构造3的截面图；
图9是表示关于构造例1的器件构造3的平面图；
图10是表示关于构造例1的器件构造3的平面图；
图11是表示关于构造例1的器件构造3的平面图；
图12是表示关于构造例1的器件构造3的平面图；
图13是表示本发明的磁随机存取存储器构造例2的示意图；
图14是表示关于构造例2的器件构造1的截面图；
图15是表示关于构造例2的器件构造2的截面图；
图16是本发明的磁随机存取存储器构造例3的电路图；
图17是本发明的磁随机存取存储器构造例3的电路图；
图18是表示关于构造例3的器件构造的截面图；
图19是表示关于构造例3的器件构造的平面图；
图20是表示关于构造例3的器件构造的平面图；
图21是表示关于构造例3的器件构造的平面图；
图22是表示关于构造例3的器件构造的平面图；
图23是表示关于构造例3的器件构造的平面图；
图24是本发明的磁随机存取存储器构造例4的电路图；
图25是本发明的磁随机存取存储器构造例4的电路图；
图26是表示关于构造例4的器件构造的截面图；
图27是表示关于构造例4的器件构造的平面图；
图28是表示关于构造例4的器件构造的平面图；
图29是表示关于构造例4的器件构造的平面图；
图30是表示关于构造例4的器件构造的平面图；
图31是表示关于构造例4的器件构造的平面图；
图32是表示关于构造例4的器件构造的平面图；
图33是表示关于构造例4的器件构造的平面图；
图34是本发明的磁随机存取存储器构造例5的电路图；
图35是本发明的磁随机存取存储器构造例5的电路图；
图36是表示关于构造例5的器件构造的截面图；
图37是表示关于构造例5的器件构造的平面图；
图38是表示关于构造例5的器件构造的平面图；
图39是表示关于构造例5的器件构造的平面图；
图40是表示关于构造例5的器件构造的平面图；
图41是表示关于构造例5的器件构造的平面图；
图42是表示关于构造例5的器件构造的平面图；
图43是表示关于构造例5的器件构造的平面图；
图44是本发明的磁随机存取存储器构造例6的电路图；
图45是本发明的磁随机存取存储器构造例6的电路图；
图46是表示关于构造例6的器件构造的截面图；
图47是表示关于构造例6的器件构造的平面图；
图48是表示关于构造例6的器件构造的平面图；
图49是表示关于构造例6的器件构造的平面图；
图50是表示关于构造例6的器件构造的平面图；
图51是表示关于构造例6的器件构造的平面图；
图52是表示关于构造例6的器件构造的平面图；
图53是本发明的磁随机存取存储器构造例7的电路图；
图54是表示关于构造例7的器件构造的截面图；
图55是表示关于构造例7的器件构造的平面图；
图56是表示关于构造例7的器件构造的平面图；
图57是表示关于构造例7的器件构造的平面图；
图58是本发明的磁随机存取存储器构造例8的电路图；
图59是本发明的磁随机存取存储器构造例9的电路图；
图60是表示关于构造例10的器件构造的截面图；
图61是表示MTJ元件构造例的图；
图62是表示MTJ元件构造例的图；
图63是表示MTJ元件构造例的图；
图64是表示写入字线驱动器/消能器电路例的图；
图65是表示写入字线驱动器/消能器电路例的图；
图66是表示行解码器电路例的图；
图67是表示列解码器和读取列选择线驱动器的电路例的图；
图68是表示写入位线驱动器/消能器电路例的图；
图69是表示写入位线驱动器/消能器电路例的图；
图70是表示列解码器和写入字线驱动器/消能器的电路例的图；
图71是表示行解码器电路例的图；
图72是表示写入字线驱动器电路例的图；
图73是表示行解码器和读取线驱动器的电路例的图；
图74是关于本发明的磁随机存取存储器构造例11的电路图；
图75是表示写入位线驱动器/消能器电路例的图；
图76是表示写入位线驱动器/消能器电路例的图；
图77是表示读取电路的电路例的图；
图78是表示读取电路的电路例的图；
图79是表示读出放大器和位线偏置电路的电路例的图；
图80是表示读取放大器电路例的图；
图81是表示参考电位生成电路的电路例的图；
图82是表示运算放大器的电路例的图；
图83是表示读出放大器和位线偏置电路的电路例的图；
图84是表示对称于写入线配置的MTJ元件的图；
图85是表示对称于写入线配置的MTJ元件的图；
图86是表示对称于写入线配置的MTJ元件的图；
图87是表示对称于写入线配置的MTJ元件的图；
图88是表示对称于写入线配置的MTJ元件的图；
图89是表示对称于写入线配置的MTJ元件的图；
图90是表示写入位线驱动器/消能器电路例的图；
图91是表示适用关于本发明例的制造方法的器件构造的截面图；
图92是表示关于本发明例的制造方法1步骤的截面图；
图93是表示关于本发明例的制造方法1步骤的截面图；
图94是表示关于本发明例的制造方法1步骤的截面图；
图95是表示关于本发明例的制造方法1步骤的截面图；
图96是表示关于本发明例的制造方法1步骤的截面图；
图97是表示关于本发明例的制造方法1步骤的截面图；
图98是表示关于本发明例的制造方法1步骤的截面图；
图99是表示关于本发明例的制造方法1步骤的截面图；
图100是表示关于本发明例的制造方法1步骤的截面图；
图101是表示关于本发明例的制造方法1步骤的截面图；
图102是表示关于本发明例的制造方法1步骤的截面图；
图103是表示关于本发明例的制造方法1步骤的截面图；
图104是表示关于本发明例的制造方法1步骤的截面图；
图105是表示关于本发明例的制造方法1步骤的截面图；
图106是表示关于本发明例的制造方法1步骤的截面图；
图107是表示交叉点型单元阵列构造的问题的图；
图108是表示构造例8的变形例的电路图；
图109是表示构造例8的变形例的电路图；
图110是表示构造例8的变形例的电路图；
图111是关于本发明的磁随机存取存储器构造例12的电路图；
图112是关于本发明的磁随机存取存储器构造例12的电路图；
图113是关于本发明的磁随机存取存储器构造例12的电路图；
图114是关于本发明的磁随机存取存储器构造例12的电路图；
图115是关于本发明的磁随机存取存储器构造例12的电路图；
图116是关于本发明的磁随机存存储器构造例12的电路图；
图117是关于本发明的磁随机存取存储器构造例12的电路图；
图118是关于本发明的磁随机存取存储器构造例12的电路图；
图119是关于本发明的磁随机存取存储器构造例12的电路图；
图120是关于本发明的磁随机存取存储器构造例12的电路图；
图121是关于本发明的磁随机存取存储器构造例13的电路图；
图122是关于本发明的磁随机存取存储器构造例13的电路图；
图123是关于本发明的磁随机存取存储器构造例13的电路图；
图124是关于本发明的磁随机存取存储器构造例13的电路图；
图125是关于本发明的磁随机存取存储器构造例13的电路图；
图126是关于本发明的磁随机存取存储器构造例13的电路图；
图127是关于本发明的磁随机存取存储器构造例13的电路图；
图128是关于本发明的磁随机存取存储器构造例13的电路图；
图129是关于本发明的磁随机存取存储器构造例13的电路图；
图130是关于本发明的磁随机存取存储器构造例13的电路图；
图131是关于本发明的磁随机存取存储器构造例14的电路图；
图132是关于本发明的磁随机存取存储器构造例15的电路图。
具体实施方式
下面，参照附图来详细说明关于本发明例的磁随机存取存储器。
1、单元阵列构造
首先，说明关于本发明例的磁随机存取存储器的单元阵列构造。
关于本发明例的单元阵列构造的特征在于：就共同连接构成读取功能块的多个MTJ元件的一端，将另一端独立连接在读取位线上的单元阵列构造而言，多个MTJ元件的一端不经由读取选择开关，而直接连接于读取字线上。
即，因为在读取功能块内不配置读取选择开关(例如MOS晶体管)，结果，可仅由MTJ元件来构成存储器单元阵列。
根据这种单元阵列构造，因为存储器单元阵列内未配置开关元件，所以可实现MTJ元件的高密度化、MTJ元件底面的平坦化(磁致电阻值及MR比的均匀化)等。另外，两条写入线中的一条离开MTJ元件。从而，因为象交叉点型单元阵列构造那样，在写入操作时，在MTJ元件两端不发生电位差，所以不会破坏MTJ元件的隧道势垒层。
(1)构造例1
构造例1表示一个读取功能块由4个MTJ元件构成的情况例。
①电路构造
首先说明电路构造。
图1表示作为本发明构造例1的磁随机存取存储器的主要部分。
存储器单元阵列11具有沿X方向和Y方向配置成阵列状的多个MTJ元件12。例如，在X方向配置j个MTJ元件12，在Y方向上配置4×n个MTJ元件12。
配置在Y方向上的4个MTJ元件12构成一个读取功能块BKik(i＝1，…j、k＝1，…n)。配置在X方向上的j个读取功能块BKik构成一行。存储器单元阵列11具有n行。另外，配置在Y方向上的n个读取功能块BKik构成一列。存储器单元阵列11具有j列。
功能块BKik内的4个MTJ元件12的一端共同连接，其连接点连接在例如读取字线RWLi(i＝1，…j)上。读取字线RWLi沿Y方向延伸，例如在1列内仅设置一条。
配置在1列内的功能块BKik内的MTJ元件12不经由读取选择开关(MOS晶体管)，直接连接于读取字线RWLi(i＝1，…j)上。读取字线RWLi的一端例如经由由MOS晶体管构成的列选择开关CSW，连接于接地点VSS。
另外，因为列选择开关CSW配置在存储器单元阵列11的外部，所以不会将开关元件(MOS晶体管)配置在存储器单元阵列11内。
读取功能块BKik内的4个MTJ元件12的另一端分别独立地连接于读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4上。即，对应于一个读取功能块BKik内的4个MTJ元件12来配置4条读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(N-1)+4。
读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4沿X方向延伸，其一端经由行选择开关(MOS晶体管)RSW2连接于共用数据线30上。共用数据线30连接于读取电路(例如包含读出放大器、选择器及输出缓冲器)29B上。
例如，如图111及图121所示，读取位线连接于将位线设定为VC的偏置晶体管BT上。
向行选择开关RSW2输入行选择线信号RLi(i＝1，…n)。行解码器25-1，…25-n输出行选择线信号RLi。
如图111所示，当偏置晶体管BT由P沟道MOS晶体管构成时，将RLi输入该偏置晶体管BT，如图121所示，当偏置晶体管BT由N沟道MOS晶体管构成时，将RLi的反转信号输入该偏置晶体管BT。行解码器25-1，…25-n输出行选择线信号RLi及其反转信号。
读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4沿X方向(行方向)延伸，用作写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4。
写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4的一端经由行选择开关RSW2及共用数据线30，连接于写入字线驱动器23A上，另一端连接于写入字线消能器24-1，…24-n上。
在构成读取功能块BKik的4个MTJ元件12附近，配置这4个MTJ元件中共有的沿Y方向延伸的1条写入位线WBLi(i＝1，…j)。在一个列中仅配置一条写入位线WBLi。
写入位线WBLi的一端连接于包含列解码器及写入位线驱动器/消能器的电路功能块29A上，另一端连接于包含列解码器及写入位线驱动器/消能器的电路功能块31上。
在写入操作时，电路功能块29A、31变为工作状态。另外，在写入位线WBLi中，对应于写入数据，沿指向电路功能块29A的方向或指向电路功能块31的方向，流过写入电流。
行解码器25-n在写入操作时，根据行地址信号，选择多个行中的一个。写入字线驱动器23A向所选行内的写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4提供写入电流。写入电流被吸收进写入字线消能器24-n中。
行解码器25-n在读取操作时，根据行地址信号，选择多个行中的一个。列解码器32在读取操作时，根据列地址信号CSL1、…CSLj，选择多个列中的一个，将配置在选择列内的列选择开关CSW变为接通状态。
在关于构造例1的磁随机存取存储器中，共同连接读取功能块内的多个MTJ元件的一端，将其另一端分别连接在不同的读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4上。
因此，通过一次读取步骤，可同时读取读取功能块内的多个MTJ元件的数据。
另外，读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4还用作写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4。即，因为单元阵列内不必另外设置仅用作写入字线的布线，所以可简化单元阵列构造。
另外，如上所述，构造例1的特征在于：在读取功能块内不存在选择读取功能块用的读取选择开关。此时，非选择行内的读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4和非选择列内的读取字线WBLj都变为悬浮状态。
因此，选择行内的读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4经由存在于非选择列内的读取功能块内的MTJ元件，变为彼此短路的状态。
因而，在构造例1中，在读取操作时，例如将选择行内的读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4的电位固定为彼此相同的值。即，固定选择列内的读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4的电位，通过读取电路29B来检测流入MTJ元件中的读取电流的变化。
在读取电路的说明中详细描述固定选择列内的读取位线RBL4(n-1)+1、RBL4(n-1)2、RBL4(n-1)+3、RBL4(n-1)+4电位的电路(箝位电路)。
在读取操作时，若选择行内的读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4的电位总相同，则这些读取位线经由多个非选择MTJ元件被短路相当于判断选择的MTJ元件的数据值，不构成任何问题。
另外，在构造例1中，因为省略读取功能块内的读取选择晶体管，所以在读取操作时，发生经由非选择读取功能块内的MTJ元件的电流路径。但是，MTJ元件的电阻值足够大，由于读取电流与写入电流相比非常小，所以消耗电流的增大也不成为大问题。
在写入操作时，若选择行内的写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4中流过写入电流，则经由选择行内存在的读取功能块内的MTJ元件，充电读取字线RWLj。由于读取字线RWLj为悬浮状态，所以仅通过简单充电，在MTJ元件两端基本上不会产生电位差。
②器件构造1
下面，说明器件构造1。
[1]截面构造
图2表示作为本发明构造例1的磁随机存取存储器的一功能块的器件构造1。
另外，与图1的电路要素对应地向图2所示要素赋予与图1相同的符号。
在半导体衬底41的上部配置沿Y方向延伸的读取字线RWL1。在读取字线RWL1的正下方不配置开关元件。在读取字线RWL1的上部配置沿Y方向排列的4个MTJ元件(磁隧道结元件)MTJ1、MTJ2、MTJ3、MTJ4。
MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的一端(在本例中为上端)共同连接于上部电极44。接触插头(contact plug)42与上部电极44和读取字线RWL1电连接。
MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的另一端(在本例中为下端)电连接于读取位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)上。读取位线RBL1、RBL2、RBL3、RBL4沿X方向(行方向)延伸。
MTJ元件MTJ1、MTJ2、MTJ3、MTJ4分别独立地连接于读取位线RBL1、RBL2、RBL3、RBL4上。即，相对4个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，设置4条读取位线RBL1、RBL2、RBL3、RBL4。
写入位线WBL1是MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的上部，并且配置在其附近。写入位线WBL1沿Y方向(列方向)延伸。
在构造例1中，相对构成读取功能块的4个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4来设置1条写入位线WBL1。但是，也可代之以例如重叠4个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，对应于4个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4来设置4条写入位线。
另外，在构造例1中，对于MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，在其上部配置沿Y方向延伸的写入位线BL1，在其下部配置沿X方向延伸的读取位线RBL1、RBL2、RBL3、RBL4。
但是，针对MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的写入位线BL1与读取位线RBL1、RBL2、RBL3、RBL4的位置关系不限于此。
例如，对于MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，也可在其下部配置沿Y方向延伸的写入位线WBL1，在其上部配置沿X方向延伸的读取位线RBL1、RBL2、RBL3、RBL4。
根据这种器件构造，读取功能块内的多个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4分别电连接在不同的读取位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)上。因此，通过一次读取步骤，就可同时读取读取功能块内多个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的数据。
另外，读取功能块内的多个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的一端共同连接，其连接点不经由读取选择开关，而是直接连接在读取字线RWL1上。另外，读取功能块内的多个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4中共有沿Y方向延伸的写入位线WBL1。因此，可实现MTJ元件的高集成化及特性的提高。
[2]平面构造
图3表示图2的器件构造中，MTJ元件、读取位线(写入字线)及写入位线的位置关系。
MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的上部电极44例如具有方形图案，在其一部分中设置针对接触插头的接触区域。
沿Y方向配置MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，其易磁化轴(平行于MTJ元件长边的方向)为X方向。即，MTJ元件MTJ1、MTJ2、MTJ3、MTJ4具有X方向上长的长方形。
MTJ元件MTJ1、MTJ2、MTJ3、MTJ4被配置在写入字线WWL1与读取位线RBL1、RBL2、RBL3、RBL4((写入字线WWL1、WWL2、WWL3、WWL4)交叉的区域中。
③器件构造2
下面，说明器件构造2。
[1]截面构造
图4表示作为本发明构造例1的磁随机存取存储器的一功能块的器件构造2。
另外，与图1的电路要素对应地向图4所示的要素赋予与图1相同的符号。
在半导体衬底41的上部配置沿Y方向延伸的读取字线RWL1。在读取字线RWL1的正下方不配置开关元件。在读取字线RWL1的上部配置沿Y方向排列的4个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4。
MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的一端(在本例中为上端)共同连接于上部电极44。接触插头42及导电层43电连接上部电极44和读取字线RWL1。
器件构造2与器件构造1相比，不同之处在于设置接触插头42的位置。即，在器件构造1中，接触插头42设置在上部电极44的Y方向端部，而在器件构造2中，接触插头44配置在上部电极44的中央部。
因此，若相对接触插头42左右均等地配置MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，则可将由布线电阻等产生的读取操作时的噪声抑制到最小限度。
另外，导电层43也可与上部电极一体化。即，也可由同一材料同时形成导电层43和上部电极44。
MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的另一端(在本例中为下端)电连接于读取位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)上。读取位线RBL1、RBL2、RBL3、RBL4沿X方向(行方向)延伸。
MTJ元件MTJ1、MTJ2、MTJ3、MTJ4分别独立地连接于读取位线RBL1、RBL2、RBL3、RBL4上。即，相对4个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，设置4条读取位线RBL1、RBL2、RBL3、RBL4。
写入位线WBL1是MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的上部，并且配置在其附近。写入位线WBL1沿Y方向(列方向)延伸。
在构造例1中，相对构成读取功能块的4个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4来设置1条写入位线WBL1。但是，也可代之以例如重叠4个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，对应于4个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4来设置4条写入位线。
另外，在构造例1中，对于MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，在其上部配置沿Y方向延伸的写入位线WBL1，在其下部配置沿X方向延伸的读取位线RBL1、RBL2、RBL3、RBL4。
但是，针对MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的写入位线WBL1与读取位线RBL1、RBL2、RBL3、RBL4的位置关系不限于此。
例如，对于MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，也可在其下部配置沿Y方向延伸的写入位线WBL1，在其上部配置沿X方向延伸的读取位线RBL1、RBL2、RBL3、RBL4。
根据这种器件构造，读取功能块内的多个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4分别电连接在不同的读取位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)上。因此，通过一次读取步骤，就可同时读取读取功能块内多个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的数据。
另外，共同连接读取功能块内的多个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的一端，其连接点不经由读取选择开关，而是直接连接在读取字线RWL1上。另外，读取功能块内的多个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4中共有沿Y方向延伸的写入位线WBL1。因此，可实现MTJ元件的高集成化及特性的提高。
[2]平面构造
图5至图7表示图4的器件构造2中各布线层的布图。另外，图4的截面对应于沿图5至图7中IV-IV线的截面。
图5表示读取字线的布图。
读取字线RWL1沿Y方向延伸。在读取字线RWL1上配置接触插头42。
图6表示读取位线及MTJ元件的布图。
读取位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)沿X方向延伸。读取位线RBL1、RBL2、RBL3、RBL4的间隔可设定为例如可由光刻法加工的最小尺寸(或设计规则)。
在读取位线RBL1、RBL2、BL3、BLL4上配置MTJ元件MTJ1、MTJ2、MTJ3、MTJ4。MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的易磁化轴、即平行于MTJ元件MTJ1、MTJ2、MTJ3、MTJ4长边的方向为X方向。
读取位线RBL1共同连接于沿X方向配置的MTJ元件MTJ1上，读取位线RBL2共同连接于沿X方向配置的MTJ元件MTJ2上，读取位线RBL3共同连接于沿X方向配置的MTJ元件MTJ3上，读取位线RBL4共同连接于沿X方向配置的MTJ元件MTJ4上。
在接触插头42上配置导电层43。
图7表示写入位线的布图。
在MTJ元件MTJ1、MTJ2、MTJ3、MTJ4上及导电层43上配置具有方形图案的上部电极44。上部电极44接触MTJ元件MTJ1、MTJ2、MTJ3、MTJ4及导电层43。
在上部电极44的正上方配置写入位线WBL1。写入位线WBL1沿Y方向延伸。
④器件构造3
下面，说明器件构造3。
[1]截面构造
图8表示作为本发明构造例1的磁随机存取存储器的一功能块的器件构造3。
另外，与图1的电路要素对应地向图8所示的要素赋予与图1相同的符号。
在半导体衬底41的上部配置沿Y方向延伸的写入位线WBL1。在写入位线WBL1的正下方不配置开关元件。在写入位线WBL1的上部配置例如具有方形图案的下部电极44。
在下部电极44上配置沿Y方向排列的4个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4。
在MTJ元件MTJ1、MTJ2、MTJ3、MTJ4上配置读取位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)。读取位线RBL1、RBL2、RBL3、RBL4接触MTJ元件MTJ1、MTJ2、MTJ3、MTJ4。读取位线RBL1、RBL2、RBL3、RBL4沿X方向(行方向)延伸。
MTJ元件MTJ1、MTJ2、MTJ3、MTJ4分别独立连接于读取位线RBL1、RBL2、RBL3、RBL4上。即，相对4个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，设置4条读取位线RBL1、RBL2、RBL3、RBL4。
在下部电极44上配置接触插头42及导电层43。接触插头42和导电层43电连接下部电极44和读取字线RWL1。
接触插头42配置在下部电极44的中央部。若相对接触插头42左右均等地配置MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，则可将由布线电阻等产生的读取操作时的噪声抑制到最小限。
读取字线RWL1配置在MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的上部。读取字线RWL1沿Y方向(列方向)延伸。
在构造例1中，相对构成读取功能块的4个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4来设置1条写入位线WBL1。但是，也可代之以例如重叠4个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，对应于4个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4来设置4条写入位线。
另外，在构造例1中，对于MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，在其下部配置沿Y方向延伸的写入位线WBL1，在其上部配置沿X方向延伸的读取位线RBL1、RBL2、RBL3、RBL4。
但是，针对MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的写入位线WBL1与读取位线RBL1、RBL2、RBL3、RBL4的位置关系不限于此。
例如，对于MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，也可在其上部配置沿Y方向延伸的写入位线WBL1，在其下部配置沿X方向延伸的读取位线RBL1、RBL2、RBL3、RBL4。
根据这种器件构造，读取功能块内的多个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4分别电连接在不同的读取位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)上。因此，通过一次读取步骤，就可同时读取读取功能块内多个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的数据。
另外，读取功能块内的多个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的一端共同连接，其连接点不经由读取选择开关，而是直接连接在读取字线RWL1上。另外，读取功能块内的多个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4中共有沿Y方向延伸的写入位线WBL1。因此，可实现MTJ元件的高集成化及特性的提高。
另外，下部电极44与读取字线RWL1的接触部设置在MTJ元件MTJ1、MTJ2与MTJ元件MTJ3、MTJ4之间的区域。因此，若相对下部电极44的接触部左右均等地配置MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，则可将由布线电阻等产生的读取操作时的噪声抑制到最小限度。
[2]平面构造
图9至图12表示图8的器件构造3中各布线层的布图。另外，图8的截面对应于沿图9至图12中VIII-VIII线的截面。
图9表示写入位线的布图。
写入位线WBL1沿Y方向延伸。在写入位线WBL1的上部配置具有方形图案的下部电极44。
图10表示MTJ元件的布图。
在具有方形图案的下部电极44上配置MTJ元件MTJ1、MTJ2、MTJ3、MTJ4及导电层43。
沿Y方向并列配置下部电极44上的MTJ元件MTJ1、MTJ2、MTJ3、MTJ4。MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的易磁化轴、即平行于MTJ元件MTJ1、MTJ2、MTJ3、MTJ4长边的方向为X方向。
图11表示读取位线的布图。
在MTJ元件MTJ1、MTJ2、MTJ3、MTJ4上配置读取位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)。
读取位线RBL1、RBL2、RBL3、RBL4沿X方向延伸。读取位线RBL1、RBL2、RBL3、RBL4的间隔可设定为例如可由光刻法加工的最小尺寸(或设计规则)。
读取位线RBL1共同连接于沿X方向配置的MTJ元件MTJ1上，读取位线RBL2共同连接于沿X方向配置的MTJ元件MTJ2上，读取位线RBL3共同连接于沿X方向配置的MTJ元件MTJ3上，读取位线RBL4共同连接于沿X方向配置的MTJ元件MTJ4上。
在导电层43上配置接触插头42。
图12表示读取字线的布图。
读取字线RWL1沿Y方向延伸。读取字线RWL1接触接触插头42。
(2)构造例2
①概要
图13表示作为本发明构造例2的磁随机存储器的概要。
与图1的电路要素对应地向图13所示的要素赋予与图1相同的符号。
构造例2的特征在于：在半导体衬底(芯片)10上多级重叠关于构造例1的存储器单元阵列11-1、11-2、…11-m。存储器单元阵列11-1、11-2、…11-m分别相当于图1中的存储器单元阵列11。
②器件构造1
构造例2的器件构造1关于多级重叠构造例1的器件构造例2(图4)中的存储器单元阵列。
图14表示作为本发明构造例2的磁随机存取存储器的一功能块的器件构造1。
[1]第1级(存储器单元阵列11-1)
在半导体衬底41的上部配置沿Y方向延伸的读取字线RWL1-1。在读取字线RWL1-1的正下方不配置开关元件。在读取字线RWL1-1的上部配置沿Y方向排列的4个MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1。
MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1的一端(在本例中为上端)共同连接于上部电极44-1。接触插头42-1及导电层43-1电连接上部电极44-1和读取字线RWL1-1。
接触插头42-1配置在上部电极44-1的中央部。若相对接触插头42-1左右均等地配置MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1，则可将由布线电阻等产生的读取操作时的噪声抑制到最小限。
另外，导电层43-1也可与上部电极44-1一体化。即，也可由同一材料同时形成导电层43-1和上部电极44-1。
MTJ元件MTJ1-1、MTJ-1、MTJ3-1、MTJ4-1的另一端(在本例中为下端)电连接于读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1(写入字线WWL1-1、WWL2-1、WWL3-1、WWL4-1)上。读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1沿X方向(行方向)延伸。
MTJ元件MTJ1-1、MTJ2-1、MTLJ3-1、MTJ4-1分别独立连接于读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1上。即，相对4个MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1，设置4条读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1。
写入位线WBL1-1是MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1的上部，并且配置在其附近。写入位线WBL1-1沿Y方向(列方向)延伸。
[2]第2级(存储器单元阵列11-2)
在第1级存储器单元阵列11-1的写入位线WBL1-1上部配置沿Y方向延伸的读取字线RWL1-2。在读取字线RWL1-2的上部配置沿Y方向排列的4个MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2。
MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2的一端(在本例中为上端)共同连接于上部电极44-2。接触插头42-2及导电层43-2电连接上部电极44-2和读取字线RWL1-2。
接触插头42-2配置在上部电极44-2的中央部。若相对接触插头42-2左右均等地配置MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2，则可将由布线电阻等产生的读取操作时的噪声抑制到最小限。
另外，导电层43-2也可与上部电极44-2一体化。即，也可由同一材料同时形成导电层43-2和上部电极44-2。
MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2的另一端(在本例中为下端)电连接于读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2(写入字线WWL1-2、WWL2-2、WWL3-2、WWL4-2)上。读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2沿X方向(行方向)延伸。
MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2分别独立连接于读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2上。即，相对4个MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2，设置4条读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2。
写入位线WBL1-2是MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2的上部，并且配置在其附近。写入位线WBL1-2沿Y方向(列方向)延伸。
[3]其它
图14中，在半导体衬底41上重叠两级关于构造例1的器件构造2的存储器单元阵列11-1、11-2，但原理上可重叠3级以上(没有上限)。
根据构造例2的器件构造1，在半导体衬底上重叠多级关于构造例1的器件构造2的存储器单元阵列。因此，可实现MTJ元件的高密度化。
③器件构造2
构造例2的器件构造2关于多级重叠构造例1的器件构造例3(图8)中的存储器单元阵列。
图15表示作为本发明构造例2的磁随机存取存储器的一功能块的器件构造2。
[1]第1级(存储器单元阵列11-1)
在半导体衬底41的上部配置沿Y方向延伸的写入位线WBL1-1。在写入位线WBL1-1的正下方不配置开关元件。在写入位线WBL1-1的上部配置例如具有方形图案的下部电极44-1。
在下部电极44-1上配置沿Y方向排列的4个MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1。
在MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1上配置读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1(写入字线WWL1-1、WWL2-1、WWL3-1、WWL4-1)。读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1接触MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1。读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1沿X方向(行方向)延伸。
MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1分别独立连接于读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1上。即，相对4个MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1，设置4条读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1。
在下部电极44-1上配置接触插头42-1及导电层43-1。接触插头42-1及导电层43-1电连接下部电极44-1及读取字线RWL1-1。
接触插头42-1配置在上部电极44-1的中央部。若相对接触插头42-1左右均等地配置MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1，则可将由布线电阻等产生的读取操作时的噪声抑制到最小限度。
读取字线RWL1-1配置在MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1上部。读取字线RWL1-1沿Y方向(列方向)延伸。
[2]第2级(存储器单元阵列11-2)
在半导体衬底41的上部配置沿Y方向延伸的写入位线WBL1-2。在写入位线WBL1-2的正下方不配置开关元件。在写入位线WBL1-2的上部配置例如具有方形图案的下部电极44-2。
在下部电极44-2上配置沿Y方向排列的4个MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2。
在MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2上配置读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2(写入字线WWL1-2、WWL2-2、WWL3-2、WWL4-2)。读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2接触MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2。读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2沿X方向(行方向)延伸。
MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2分别独立连接于读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2上。即，相对4个MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2，设置4条读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2。
在下部电极44-2上配置接触插头42-2及导电层43-2。接触插头42-2及导电层43-2电连接下部电极44-2及读取字线RWL1-2。
接触插头42-2配置在上部电极44-2的中央部。若相对接触插头42-2左右均等地配置MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2，则可将由布线电阻等产生的读取操作时的噪声抑制到最小限度。
读取字线RWL1-2配置在MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2上部。读取字线RWL1-2沿Y方向(列方向)延伸。
[3]其它
图15中，在半导体衬底41上重叠两级关于构造例1的器件构造3的存储器单元阵列11-1、11-2，但原理上可重叠3级以上(没有上限)。
根据构造例2的器件构造2，在半导体衬底上重叠多级关于构造例1的器件构造3的存储器单元阵列。因此，可实现MTJ元件的高密度化。
(3)构造例3
①概要
构造例3是构造例2的改良例。在构造例2中，在半导体衬底(芯片)10上多级重叠关于构造例1的存储器单元阵列11-1、11-2、…11-m。
在构造例3中，在半导体衬底(芯片)上也多级重叠关于构造例1的存储器单元阵列。并且，在构造例3中，因为减少存储器单元阵列内的布线数量，实现MTJ元件底面的平坦化(提高MTJ元件的特性)，所以对不同级的存储器单元阵列实现了具有1条布线的布线共有化。
②电路构造
如图13所示，构造例3是关于如下构造：对于多级重叠的存储器单元阵列11-1、11-2、…11-m，一体化下级存储器单元阵列的写入位线和上级存储器单元阵列的读取字线，并作为一条写入位线/读取字线来共有化。
图16和图17表示作为本发明构造例3的磁随机存取存储器的主要部分。
[1]第1级(下级)
图16表示构造例3的第1级单元阵列构造。
存储器单元阵列11-1具有沿X方向和Y方向配置成阵列状的多个MTJ元件12。例如，在X方向配置j个MTJ元件12，在Y方向上配置4×n个MTJ元件12。
配置在Y方向上的4个MTJ元件12构成一个读取功能块BKik(i＝1，…j、k＝1，…n)。配置在X方向上的j个读取功能块BKik构成一行。存储器单元阵列11具有n行。另外，配置在Y方向上的n个读取功能块BKik构成一列。存储器单元阵列11-1具有j列。
功能块BKik内的4个MTJ元件12的一端共同连接，其连接点连接在例如读取字线RWi(i＝1，…j)-1上。读取字线RWLi-1沿Y方向延伸，例如在1列内仅设置一条。
配置在1列内的功能块BKik内的MTJ元件12不经由读取选择开关(MOS晶体管)，直接连接于读取字线RWLi(i＝1，…j)-1上。读取字线RWLi-1的一端例如经由由MOS晶体管构成的列选择开关CSW，连接于接地点VSS。
另外，因为列选择开关CSW配置在存储器单元阵列11-1的外部，所以不会将开关元件(MOS晶体管)配置在存储器单元阵列11-1内。
读取功能块BKik内的4个MTJ元件12的另一端分别独立地连接于读取位线RBL{4(n-1)+1}-1、RBL{4(n-1)+2}-1、RBL{4(n-1)+3}-1、RBL{4(n-1)+4}-1上。即，对应于一个读取功能块BKik内的4个MTJ元件12来配置4条读取位线RBL{4(n-1)+1}-1、RBL{4(n-1)+2}-1、RBL{4(n-1)+3}-1、RBL{4(n-1)+4-1。
读取位线RBL{4(n-1)+1}-1、RBL{4(n-1)+2}-1、RBL{4(n-1)+3}-1、RBL{4(n-1)+4}-1沿X方向延伸，其一端经由行选择开关(MOS晶体管)RSW2连接于共用数据线30(1)上。共用数据线30(1)连接于读取电路(例如包含读出放大器、选择器及输出缓冲器)29B(1)上。
例如，如图112及图122所示，读取位线连接于将位线设定为VC的偏置晶体管BT上。
向行选择开关RSW2输入行选择线信号RLi(i＝1，…n)。行解码器25(1)-1，…25(1)-n输出行选择线信号RLi。
如图112所示，当偏置晶体管BT由P沟道MOS晶体管构成时，将RLi输入该偏置晶体管BT，如图122所示，当偏置晶体管BT由N沟道MOS晶体管构成时，将RLi的反转信号输入该偏置晶体管BT。行解码器25(1)-1，…25(1)输出行选择线信号RLi及其反转信号。
读取位线RBL{4(n-1)+1}-1、RBL{4(n-1)+2}-1、RBL{4(n-1)+3}-1、RBL{4(n-1)+4}-1沿X方向(行方向)延伸，用作写入字线WWL{4(n-1)+1}-1、WWL{4(n-1)+2}-1、WWL{4(n-1)+3}-1、WWL{4(n-1)+4}-1。
写入字线WWL{4(n-1)+1}-1、WWL{4(n-1)+2}-1、WWL{4(n-1)+3}-1、WWL{4(n-1)+4}-1的一端经由行选择开关RSW2及共用数据线30(1)，连接于写入字线驱动器23A(1)上，另一端连接于写入字线消能器24(1)-1，…24(1)-n上。
在构成读取功能块BKik的4个MTJ元件12附近，配置这4个MTJ元件中共有的沿Y方向延伸的1条写入位线WBLi(i＝1，…j)-1。在一个列中仅配置一条写入位线WBLi-1。
写入位线WBLi-1的一端经由切换电路22，连接于包含列解码器及写入位线驱动器/消能器的电路功能块29A(1)上。另外，写入位线WBLi-1的另一端经由断开电路21，连接于包含列解码器及写入位线驱动器/消能器的电路功能块31(1)上。
由存储器单元阵列选择信号SEL来控制断开电路21及切换电路22。在写入操作时，若选择第1级(下级)存储器单元阵列11-1，则切换电路22将写入位线WBLi-1的一端电连接在电路功能块29A(1)上。另外，断开电路21将写入位线WBLi-1的另一端电连接在电路功能块31(1)上。
在写入操作时，电路功能块29A(1)、31(1)变为工作状态。另外，在写入位线WBLi-1中，对应于写入数据，沿指向电路功能块29A(1)的方向或指向电路功能块31(1)的方向，流过写入电流。
行解码器25(1)-n在写入操作时，根据行地址信号，选择多个行中的一个。写入字线驱动器23A(1)向选择行内的写入字线WWL{4(n-1)+1}-1、WWL{4(n-1)+2}-1、WWL{4(n-1)+3}-1、WWL{4(n-1)+4}-1提供写入电流。写入电流被吸收进写入字线消能器24(1)-n中。
行解码器25(1)-n在读取操作时，根据行地址信号，选择多个行中的一个。列解码器32(1)在读取操作时，根据列地址信号CSL1、…CSLj，选择多个列中的一个，将配置在选择列内的列选择开关CSW变为接通状态。
[2]第2级(上级)
图17表示构造例3的第2级单元阵列构造。
存储器单元阵列11-2具有沿X方向和Y方向配置成阵列状的多个MTJ元件12。例如，在X方向配置j个MTJ元件12，在Y方向上配置4×n个MTJ元件12。
配置在Y方向上的4个MTJ元件12构成一个读取功能块BKik(i＝1，…j、k＝1，…n)。配置在X方向上的j个读取功能块BKik构成一行。存储器单元阵列11具有n行。另外，配置在Y方向上的n个读取功能块BKik构成一列。存储器单元阵列11-2具有j列。
功能块BKik内的4个MTJ元件12的一端共同连接，其连接点连接在例如读取字线RWLi(i＝1，…j)-2上。读取字线RWLi-2沿Y方向延伸，例如在1列内仅设置一条。
配置在1列内的功能块BKik内的MTJ元件12不经由读取选择开关(MOS晶体管)，直接连接于读取字线RWLi(i＝1，…j)-2上。读取字线RWLi-2的一端经由切换电路22及由MOS晶体管构成的列选择开关CSW，连接于接地点VSS。
另外，读取字线RWLi-2的另一端经由断开电路21，连接在包含列解码器和写入位线驱动器/消能器的电路功能块31(1)上。
因为断开电路21、切换电路22和列选择开关CSW分别配置在存储器单元阵列11-2的外部，所以在存储器单元阵列11-2内不配置开关元件(MOS晶体管)。
断开电路21和切换电路22是图16所示第1级存储器单元阵列的单元阵列构造中的断开电路21和切换电路22。
通过存储器单元阵列选择信号SEL来控制断开电路21和切换电路22。
如上所述，在写入操作时，若选择第1级(下级)存储器单元阵列11-1，则切换电路22将写入位线WBLi-1的一端电连接到电路功能块29A(1)上。另外，断开电路21将写入位线WBLi-1的另一端电连接到电路功能块31(1)上。
另外，在读取操作时，若选择第2级(上级)存储器单元阵列11-2，则切换电路22将读取字线RWLi-2的一端电连接到列选择开关CSW上。另外，断开电路21从电路功能块31(1)上电切断读取字线RWLi-1的另一端。
读取功能块BKik内的4个MTJ元件12的另一端分别独立地连接于读取位线RBL{4(n-1)+1}-2、RBL{4(n-1)+2}-2、RBL{4(n-1)+3}-2、RBL{4(n-1)+4}-2上。即，对应于一个读取功能块BKik内的4个MTJ元件12来配置4条读取位线RBL{4(n-1)+1}-2、RBL{4(n-1)+2}-2、RBL{4(n-1)+3}-2、RBL{4(n-1)+4}-2。
读取位线RBL{4(n-1)+1}-2、RBL{4(n-1)+2}-2、RBL{4(n-1)+3}-2、RBL{4(n-1)+4}-2沿X方向延伸，其一端经由行选择开关(MOS晶体管)RSW2连接于共用数据线30(2)上。共用数据线30(2)连接于读取电路(例如包含读出放大器、选择器及输出缓冲器)29B(2)上。
例如图113及图123所示，读取位线连接于将位线设定为VC的偏置晶体管BT上。
向行选择开关RSW2输入行选择线信号RLi(i＝1，…n)。行解码器25(2)-1，…25(2)-n输出行选择线信号RLi。
如图113所示，当偏置晶体管BT由P沟道MOS晶体管构成时，将RLi输入该偏置晶体管BT，如图123所示，当偏置晶体管BT由N沟道MOS晶体管构成时，将RLi的反转信号输入该偏置晶体管BT。行解码器25(2)-1，…25(2)-n输出行选择线信号RLi及其反转信号。
读取位线RBL{4(n-1)+1}-2、RBL{4(n-1)+2}-2、RBL{4(n-1)+3}-2、RBL{4(n-1)+4}-2沿X方向(行方向)延伸，用作写入字线WWL{4(n-1)+1}-2、WWL{4(n-1)+2}-2、WWL{4(n-1)+3}-2、WWL{4(n-1)+4}-2。
写入字线WWL{4(n-1)+1}-2、WWL{4(n-1)+2}-2、WWL{4(n-1)+3}-2、WWL{4(n-1)+4}-2的一端经由行选择开关RSW2及共用数据线30(2)，连接于写入字线驱动器23A(2)上，另一端连接于写入字线消能器24(2)-1，…24(2)-n上。
在构成读取功能块BKik的4个MTJ元件12附近，配置这4个MTJ元件中共有的沿Y方向延伸的1条写入位线WBLi(i＝1，…j)-2。在一个列中仅配置一条写入位线WBLi-2。
写入位线WBLi-2的一端连接于包含列解码器及写入位线驱动器/消能器的电路功能块29A(2)上。另外，写入位线WBLi-2的另一端连接于包含列解码器及写入位线驱动器/消能器的电路功能块31(2)上。
在写入操作时，电路功能块29A(2)、31(2)变为工作状态。另外，在写入位线WBLi-2中，对应于写入数据，沿指向电路功能块29A(2)的方向或指向电路功能块31(2)的方向，流过写入电流。
行解码器25(2)-n在写入操作时，根据行地址信号，选择多个行中的一个。写入字线驱动器23A(2)向选择行内的写入字线WWL{4(n-1)+1}-2、WWL{4(n-1)+2}-2、WWL{4(n-1)+3}-2、WWL{4(n-1)+4}-2提供写入电流。写入电流被吸收进写入字线消能器24(2)-n中。
行解码器25(2)-n在读取操作时，根据行地址信号，选择多个行中的一个。列解码器32(2)在读取操作时，根据列地址信号CSL1、…CSLj，选择多个列中的一个，将配置在选择列内的列选择开关CSW变为接通状态。
③器件构造(截面构造)
构造例3的器件构造的特征在于：对于构造例2的器件构造1(图14)中的存储器单元阵列，把下级(第1级)的写入位线WBL1-1和上级(第2级)的读取字线RWL1-2一体化，共用化为一条写入位线/读取字线WBL1-1/RWL1-2。
图18表示作为本发明构造例3的磁随机存取存储器的一功能块的器件构造。
[1]第1级(存储器单元阵列11-1)
在半导体衬底41的上部配置沿Y方向延伸的读取字线RWL1-1。在读取字线RWL1-1的正下方不配置开关元件。在读取字线RWL1-1的上部配置沿Y方向排列的4个MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1。
MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1的一端(在本例中为上端)共同连接于上部电极44-1。接触插头42-1及导电层43-1电连接上部电极44-1和读取字线RWL1-1。
接触插头42-1配置在上部电极44-1的中央部。若相对接触插头42-1左右均等地配置MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1，则可将由布线电阻等产生的读取操作时的噪声抑制到最小限。
另外，导电层43-1也可与上部电极44-1一体化。即，也可由同一材料同时形成导电层43-1和上部电极44-1。
MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1的另一端(在本例中为下端)电连接于读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1(写入字线WWL1-1、WWL2-1、WWL3-1、WWL4-1)上。读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1沿X方向(行方向)延伸。
MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1分别独立连接于读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1上。即，相对4个MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1，设置4条读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1。
写入位线WBL1-1是MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1的上部，并且配置在其附近。写入位线WBL1-1沿Y方向(列方向)延伸。
[2]第2级(存储器单元阵列11-2)
第1级存储器单元阵列11-1的写入位线WBL1-1也用作第2级存储器单元阵列11-2的读取字线RWL1-2。
即，在写入操作时，在选择第1级存储器单元阵列11-1的情况下，写入位线/读取字线WBL1-1/RWL1-2用作写入位线WBL1-1。另外，在读取操作时，在选择第2级存储器单元阵列11-2的情况下，写入位线/读取字线WBL1-1/RWL1-2用作读取字线RWL1-2。
在读取字线RWL1-2的上部配置沿Y方向排列的4个MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2。
MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2的一端(在本例中为上端)共同连接于上部电极44-2。接触插头42-2及导电层43-2电连接上部电极44-2和读取字线RWL1-2。
接触插头42-2配置在上部电极44-2的中央部。若相对接触插头42-2左右均等地配置MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2，则可将由布线电阻等产生的读取操作时的噪声抑制到最小限。
另外，导电层43-2也可与上部电极44-2一体化。即，也可由同一材料同时形成导电层43-2和上部电极44-2。
MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2的另一端(在本例中为下端)电连接于读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2(写入字线WWL1-2、WWL2-2、WWL3-2、WWL4-2)上。读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2沿X方向(行方向)延伸。
MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2分别独立连接于读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2上。即，相对4个MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2，设置4条读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2。
写入位线WBL1-2是MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2的上部，并且配置在其附近。写入位线WBL1-2沿Y方向(列方向)延伸。
[3]其它
图18的例子中，在半导体衬底41上重叠两级存储器单元阵列11-1、11-2，但原理上可重叠3级以上(没有上限)。
根据构造例3的器件构造，关于构造例2的器件构造1的下级存储器单元阵列11-1和上级存储器单元阵列11-2共有一条布线。因此，在MTJ元件高密度化的同时，可实现MTJ元件底面的平坦化(提高MTJ元件的特性)。
④器件构造(平面构造)
图19至图23表示图18的器件构造1中各布线层的布图。另外，图18的截面对应于沿图19至图23中XVIII-XVIII线的截面。
图19表示第1级读取字线的布图。
读取字线RWL1-1沿Y方向延伸。在读取字线RWL1-1上配置接触插头42-1。
图20表示第1级读取位线及第1级MTJ元件的布图。
读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1(写入字线WWL1-1、WWL2-1、WWL3-1、WWL4-1)沿X方向延伸。读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1的间隔可设定为例如可由光刻法加工的最小尺寸(或设计规则)。
在读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1上配置MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1。MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1的易磁化轴、即平行于MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1长边的方向为X方向。
读取位线RBL1-1共同连接于沿X方向配置的MTJ元件MTJ1-1上，读取位线RBL2-1共同连接于沿X方向配置的MTJ元件MTJ2-1上，读取位线RBL3-1共同连接于沿X方向配置的MTJ元件MTJ3-1上，读取位线RBL4-1共同连接于沿X方向配置的MTJ元件MTJ4-1上。
在接触插头42-1上配置导电层43-1。
图21表示第1级写入位线/第2级读取字线的布图。
在MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1上及导电层43-1上配置具有方形图案的上部电极44-1。上部电极44-1接触MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1及导电层43-1。
在上部电极44-1的正上方配置写入位线/读取字线WBL1-1/RWL1-2。写入位线/读取字线WBL1-1/RWL1-2沿Y方向延伸。
在写入位线/读取字线WBL1-1/RWL1-2上配置接触插头42-2。
图22表示第2级读取位线及第2级MTJ元件的布图。
读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2(写入字线WWL1-2、WWL2-2、WWL3-2、WWL4-2)沿X方向延伸。读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2的间隔可设定为例如可由光刻法加工的最小尺寸(或设计规则)。
在读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2上配置MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2。MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2的易磁化轴、即平行于MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2长边的方向为X方向。
读取位线RBL1-2共同连接于沿X方向配置的MTJ元件MTJ1-2上，读取位线RBL2-2共同连接于沿X方向配置的MTJ元件MTJ2-2上，读取位线RBL3-2共同连接于沿X方向配置的MTJ元件MTJ3-2上，读取位线RBL4-2共同连接于沿X方向配置的MTJ元件MTJ4-2上。
在接触插头42-2上配置导电层43-2。
图23表示第2级写入位线的布图。
在MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2上及导电层43-2上配置具有方形图案的上部电极44-2。上部电极44-2接触MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2及导电层43-2。
在上部电极44-2的正上方配置写入位线WBL1-2。写入位线WBL1-2沿Y方向延伸。
(4)构造例4
①概要
构造例4也是构造例2的改良例。在构造例4中，与构造例3一样，在半导体衬底(芯片)上多级重叠存储器单元阵列，同时，就不同级的存储器单元阵列，共有化一条布线。由此，减少存储器单元阵列内的布线数量，实现MTJ元件底面的平坦化(MTJ元件特性的提高)。
构造例4与构造例3的不同之处在于共有化布线的位置关系。即，在构造例3中，共有化下级存储器单元阵列的写入位线和上级存储器单元阵列的读取字线，而在构造例4中，共有化下级存储器单元阵列的读取字线和上级存储器单元阵列的写入位线。
②电路构造
构造例4是关于如下构造：对于多级重叠的存储器单元阵列11-1、11-2、…11-m，一体化下级存储器单元阵列的读取字线和上级存储器单元阵列的写入位线，并作为一条读取字线/写入位线来共有化。
图24和图25表示作为本发明构造例4的磁随机存取存储器的主要部分。
[1]第1级(下级)
图24表示构造例4的第1级单元阵列构造。
存储器单元阵列11-1具有沿X方向和Y方向配置成阵列状的多个MTJ元件12。例如，在X方向配置j个MTJ元件12，在Y方向上配置4×n个MTJ元件12。
配置在Y方向上的4个MTJ元件12构成一个读取功能块BKik(i＝1，…j、k＝1，…n)。配置在X方向上的j个读取功能块BKik构成一行。存储器单元阵列11具有n行。另外，配置在Y方向上的n个读取功能块BKik构成一列。存储器单元阵列11-1具有j列。
功能块BKik内的4个MTJ元件12的一端共同连接，其连接点连接在例如读取字线RWLi(i＝1，…j)-1上。读取字线RWLi-1沿Y方向延伸，例如在1列内仅设置一条。
配置在1列内的功能块BKik内的MTJ元件12不经由读取选择开关(MOS晶体管)，直接连接于读取字线RWLi(i＝1，…j)-1上。读取字线RWLi-1的一端经由切换电路22和由MOS晶体管构成的列选择开关CSW，连接于接地点VSS。
另外，读取字线RWLi-1的另一端经由断开电路21，连接在包含列解码器和写入位线驱动器/消能器的电路功能块31(2)上。
另外，因为断开电路21、切换电路22和列选择开关CSW分别配置在存储器单元阵列11-1的外部，所以不会将开关元件(MOS晶体管)配置在存储器单元阵列11-1内。
由存储器单元阵列选择信号SEL来控制断开电路21和切换电路22。
例如，在读取操作时，若选择第1级(下级)存储器单元阵列11-1，则切换电路22将读取字线RWLi-1一端电连接到列选择开关CSW上。另外，断开电路21从电路功能块31(2)上电切断读取字线RWLi-1的另一端。
读取功能块BKik内的4个MTJ元件12的另一端分别独立地连接于读取位线RBL{4(n-1)+1}-1、RBL{4(n-1)+21-1、RBL{4(n-1)+3}-1、RBL{4(n-1)+4}-1上。即，对应于一个读取功能块BKik内的4个MTJ元件12来配置4条读取位线RBL{4(n-1)+1}-1、RBL{4(n-1)+2}-1、RBL{4(n-1)+3}-1、RBL{4(n-1)+4}-1。
读取位线RBL{4(n-1)+1}-1、RBL{4(n-1)+2}-1、RBL{4(n-1)+3}-1、RBL{4(n-1)+4}-1沿X方向延伸，其一端经由行选择开关(MOS晶体管)RSW2连接于共用数据线30(1)上。共用数据线30(1)连接于读取电路(例如包含读出放大器、选择器及输出缓冲器)29B(1)上。
例如图114及图124所示，读取位线连接于将位线设定为VC的偏置晶体管BT上。
向行选择开关RSW2输入行选择线信号RLi(i＝1，…n)。行解码器25(1)-1，…25(1)-n输出行选择线信号RLi。
如图114所示，当偏置晶体管BT由P沟道MOS晶体管构成时，将RLi输入该偏置晶体管BT，如图124所示，当偏置晶体管BT由N沟道MOS晶体管构成时，将RLi的反转信号输入该偏置晶体管BT。行解码器25(1)-1，…25(1)输出行选择线信号RLi及其反转信号。
读取位线RBL{4(n-1)+1}-1、RBL{4(n-1)+2}-1、RBL{4(n-1)+3}-1、RBL{4(n-1)+4}-1沿X方向(行方向)延伸，用作写入字线WWL4{4(n-1)+1}-1、WWL{4(n-1)+2}-1、WWL4{4(n-1)+3}-1、WWL{4(n-1)+4}-1。
写入字线WWL4{4(n-1)+1}-1、WWL{4(n-1)+2}-1、WWL4{4(n-1)+3}-1、WWL{4(n-1)+4}-1的一端经由行选择开关RSW2及共用数据线30(1)，连接于写入字线驱动器23A(1)上，另一端连接于写入字线消能器24(1)-1，…24(1)-n上。
在构成读取功能块BKik的4个MTJ元件12附近。配置这4个MTJ元件中共有的沿Y方向延伸的1条写入位线WBLi(i＝1，…j)-1。在一个列中仅配置一条写入位线WBLi-1。
写入位线WBLi-1的一端连接于包含列解码器及写入位线驱动器/消能器的电路功能块29A(1)上。另外，写入位线WBLi-1的另一端连接于包含列解码器及写入位线驱动器/消能器的电路功能块31(1)上。
在写入操作时，电路功能块29A(1)、31(1)变为工作状态。另外，在写入位线WBLi-2中，对应于写入数据，沿指向电路功能块29A(1)的方向或指向电路功能块31(1)的方向，流过写入电流。
行解码器25(1)-n在写入操作时，根据行地址信号，选择多个行中的一个。写入字线驱动器23A(1)向选择行内的写入字线WWL4{4(n-1)+1}-1、WWL{4(n-1)+2}-1、WWL4{4(n-1)+3}-1、WWL{4(n-1)+4}-1提供写入电流。写入电流被吸收进写入字线消能器24(1)-n中。
行解码器25(1)-n在读取操作时，根据行地址信号，选择多个行中的一个。列解码器32(1)在读取操作时，根据列地址信号CSL1、…CSLj，选择多个列中的一个，将配置在选择列内的列选择开关CSW变为接通状态。
[2]第2级(上级)
图25表示构造例4的第2级单元阵列构造。
存储器单元阵列11-2具有沿X方向和Y方向配置成阵列状的多个MTJ元件12。例如，在X方向配置j个MTJ元件12，在Y方向上配置4×n个MTJ元件12。
配置在Y方向上的4个MTJ元件12构成一个读取功能块BKik(i＝1，…j、k＝1，…n)。配置在X方向上的j个读取功能块BKik构成一行。存储器单元阵列11具有n行。另外，配置在Y方向上的n个读取功能块BKik构成一列。存储器单元阵列11-2具有j列。
共同连接功能块BKik内的4个MTJ元件12的一端，其连接点连接在例如读取字线RWLi(i＝1，…j)-2上。读取字线RWLi-2沿Y方向延伸，例如在1列内仅设置一条。
配置在1列内的功能块BKik内的MTJ元件12不经由读取选择开关(MOS晶体管)，直接连接于读取字线RWLi(i＝1，…j)-2上。读取字线RWLi-2的一端经由例如由MOS晶体管构成的列选择开关CSW，连接于接地点VSS。
另外，因为列选择开关CSW配置在存储器单元阵列11-2的外部，所以不会将开关元件(MOS晶体管)配置在存储器单元阵列11-2内。
读取功能块BKik内的4个MTJ元件12的另一端分别独立地连接于读取位线RBL{4(n-1)+1}-2、RBL{4(N-1)+2}-2、RBL{4(n-1)+3}-2、RBL{4(n-1)+4}-2上。即，对应于一个读取功能块BKik内的4个MTJ元件12来配置4条读取位线RBL{4(n-1)+1}-2、RBL{4(n-1)+2}-2、RBL{4(n-1)+3}-2、RBL{4(n-1)+4}-2。
读取位线RBL{4(n-1)+1}-2、RBL{4(n-1)+2}-2、RBL{4(n-1)+3}-2、RBL{4(n-1)+4}-2沿X方向延伸，其一端经由行选择开关(MOS晶体管)RSW2连接于共用数据线30(2)上。共用数据线30(2)连接于读取电路(例如包含读出放大器、选择器及输出缓冲器)29B(2)上。
例如图115及图125所示，读取位线连接于将位线设定为VC的偏置晶体管BT上。
向行选择开关RSW2输入行选择线信号RLi(i＝1，…n)。行解码器25(2)-1，…25(2)-n输出行选择线信号RLi。
如图115所示，当偏置晶体管BT由P沟道MOS晶体管构成时，将RLi输入该偏置晶体管BT，如图125所示，当偏置晶体管BT由N沟道MOS晶体管构成时，将RLi的反转信号输入该偏置晶体管BT。行解码器25(2)-1，…25(2)输出行选择线信号RLi及其反转信号。
读取位线RBL{4(n-1)+1}-2、RBL{4(n-1)+2}-2、RBL{4(n-1)+3}-2、RBL{4(n-1)+4}-2沿X方向(行方向)延伸，用作写入字线WWL{4(n-1)+1}-2、WWL{4(n-1)+2}-2、WWL{4(n-1)+3}-2、WWL{4(n-1)+4}-2。
写入字线WWL{4(n-1)+1}-2、WWL{4(n-1)+2}-2、WWL{4(n-1)+3}-2、WWL{4(n-1)+4}-2的一端经由行选择开关RSW2及共用数据线30(2)，连接于写入字线驱动器23A(2)上，另一端连接于写入字线消能器24(2)-1，…24(2)-n上。
在构成读取功能块BKik的4个MTJ元件12附近，配置这4个MTJ元件中共有的沿Y方向延伸的1条写入位线WBLi(i＝1，…j)-2。在一个列中仅配置一条写入位线WBLi-2。
写入位线WBLi-2的一端经由切换电路22，连接于包含列解码器及写入位线驱动器/消能器的电路功能块29A(2)上。另外，写入位线WBLi-2的另一端经由断开电路21，连接于包含列解码器及写入位线驱动器/消能器的电路功能块31(2)上。
断开电路21和切换电路22是图24所示第1级存储器单元阵列的单元阵列构造中的断开电路21和切换电路22。
通过存储器单元阵列选择信号SEL来控制断开电路21和切换电路22。
如上所述，例如在读取操作时，若选择第1级(下级)存储器单元阵列11-1，则切换电路22将读取字线RWLi-1的一端电连接到列选择开关CSW上。另外，断开电路21从电路功能块31(2)上电切断读取字线RWLi-1的另一端。
另外，在写入操作时，若选择第2级(上级)存储器单元阵列11-2，则切换电路22将写入位线WBLi-2的一端电连接到电路功能块29A(2)上。另外，断开电路21将写入位线WBLi-2的另一端电连接到电路功能块31(2)上。
在写入操作时，电路功能块29A(2)、31(2)变为工作状态。另外，在写入位线WBLi-2中，对应于写入数据，沿指向电路功能块29A(2)的方向或指向电路功能块31(2)的方向，流过写入电流。
行解码器25(2)-n在写入操作时，根据行地址信号，选择多个行中的一个。写入字线驱动器23A(2)向选择行内的写入字线WWL{4(n-1)+1}-2、WWL{4(n-1)+2}-2、WWL{4(n-1)+3}-2、WWL{4(n-1)+4}-2提供写入电流。写入电流被吸收进写入字线消能器24(2)-n中。
行解码器25(2)-n在读取操作时，根据行地址信号，选择多个行中的一个。列解码器32(2)在读取操作时，根据列地址信号CSL1、…CSLj，选择多个列中的一个，将配置在选择列内的列选择开关CSW变为接通状态。
③器件构造(截面构造)
构造例4的器件构造的特征在于：对于构造例2的器件构造21(图15)中的存储器单元阵列，把下级(第1级)读取字线RWL1-1和上级(第2级)写入位线WBL1-2一体化，共用化为一条读取字线/写入位线RWL1-1/WBL1-2。
图26表示作为本发明构造例4的磁随机存取存储器的一功能块的器件构造。
[1]第1级(存储器单元阵列11-1)
在半导体衬底41的上部配置沿Y方向延伸的写入位线WBL1-1。在写入位线WBL1-1的正下方不配置开关元件。在写入位线WBL1-1的上部配置具有例如方形图案的下部电极44-1。
在下部电极44-1上，配置沿Y方向排列的4个MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1。
在MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1上配置读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1(写入字线WWL1-1、WWL2-1、WWL3-1、WWL4-1)。读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1接触MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1。读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1沿X方向(行方向)延伸。
MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1分别独立连接于读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1上。即，相对4个MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1，设置4条读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1。
在下部电极44-1上配置接触插头42-1及导电层43-1。接触插头42-1及导电层43-1电连接下部电极44-1和读取字线RWL1-1。
接触插头42-1配置在下部电极44-1的中央部。若相对接触插头42-1左右均等地配置MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1，则可将由布线电阻等产生的读取操作时的噪声抑制到最小限度。
另外，导电层43-1也可与接触插头42-1一体化。即，也可省略导电层43-1，使接触插头42-1直接接触下部电极44-1。
读取字线RWL1-1配置在MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1的上部。读取字线RWL1-1沿Y方向(列方向)延伸。
[2]第2级(存储器单元阵列11-2)
第1级存储器单元阵列11-1的读取字线RWL1-1也用作第2级存储器单元阵列11-2的写入位线WBL1-2。
即，在写入操作时，在选择第1级存储器单元阵列11-1的情况下，读取字线/写入位线RWL1-1/WBL1-2用作读取字线RWL1-1。另外，在读取操作时，在选择第2级存储器单元阵列11-2的情况下，读取字线/写入位线RWL1-1/WBL1-2用作写入位线WBL1-2。
在写入位线WBL1-2的上部配置例如具有方形图案的下部电极44-2。在下部电极44-2上配置沿Y方向排列的4个MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2。
在MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2上配置读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2(写入字线WWL1-2、WWL2-2、WWL3-2、WWL4-2)。读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2接触MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2。读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2沿X方向(行方向)延伸。
MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2分别独立连接于读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2。即，相对4个MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2，设置4条读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2。
在下部电极44-2上配置接触插头42-2及导电层43-2。接触插头42-2及导电层43-2电连接下部电极44-2和读取字线RWL1-2。
接触插头42-2配置在下部电极44-2的中央部。若相对接触插头42-2左右均等地配置MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2，则可将由布线电阻等产生的读取操作时的噪声抑制到最小限。
另外，导电层43-2也可与上部电极44-2一体化。即，省略导电层43-2，使接触插头42-2直接接触下部电极44-2。
读取字线RWL1-2配置在MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2的上部。读取字线RWL1-2沿Y方向(列方向)延伸。
[3]其它
图26的例子中，在半导体衬底41上重叠两级存储器单元阵列11-1、11-2，但原理上可重叠3级以上(没有上限)。
根据构造例4的器件构造，关于构造例2的器件构造2的下级存储器单元阵列11-1和上级存储器单元阵列11-2共有一条布线。因此，在MTJ元件高密度化的同时，可实现MTJ元件底面的平坦化(提高MTJ元件的特性)。
④器件构造(平面构造)
图27至图33表示图26的器件构造中各布线层的布图。另外，图26的截面对应于沿图27至图33中XXVI-XXVI线的截面。
图27表示第1级写入位线的布图。
写入位线WBL1-1沿Y方向延伸。在写入位线WBL1-1的上部配置具有方形图案的下部电极44-1。
图28表示第1级MTJ元件的布图。
在具有方形图案的下部电极44-1上配置MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1及导电层43-1。
沿Y方向并列配置下部电极44-1上的MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1。MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1的易磁化轴、即平行于MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1长边的方向为X方向。
图29表示第1极读取位线的布图。
在MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1上配置读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1(写入字线WWL1-1、WWL2-1、WWL3-1、WWL4-1)。
读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1沿X方向延伸。读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1的间隔可设定为例如可由光刻法加工的最小尺寸(或设计规则)。
读取位线RBL1-1共同连接于沿X方向配置的MTJ元件MTJ1-1上，读取位线RBL2-1共同连接于沿X方向配置的MTJ元件MTJ2-1上，读取位线RBL3-1共同连接于沿X方向配置的MTJ元件MTJ3-1上，读取位线RBL4-1共同连接于沿X方向配置的MTJ元件MTJ4-1上。
在导电层43-1上配置接触插头42-1。
图30表示第1级读取字线/第2级写入位线的布图。
读取字线/写入位线RWL1-1/WBL1-2沿Y方向延伸。读取字线/写入位线RWL1-1/WBL1-2接触接触插头42-1。
图31表示第2级MTJ元件的布图。
在具有方形图案的下部电极44-2上配置MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2及导电层43-2。
沿Y方向并列配置下部电极44-2上的MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2。MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2的易磁化轴、即平行于MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2长边的方向为X方向。
图32表示第2级读取位线的布图。
在MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2上配置读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2(写入字线WWL1-2、WWL2-2、WWL3-2、WWL4-2)。
读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2沿X方向延伸。读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2的间隔可设定为例如可由光刻法加工的最小尺寸(或设计规则)。
读取位线RBL1-2共同连接于沿X方向配置的MTJ元件MTJ1-2上，读取位线RBL2-2共同连接于沿X方向配置的MTJ元件MTJ2-2上，读取位线RBL3-2共同连接于沿X方向配置的MTJ元件MTJ3-2上，读取位线RBL4-2共同连接于沿X方向配置的MTJ元件MTJ4-2上。
在导电层43-2上配置接触插头42-2。
图33表示第2级读取字线的布图。
读取字线RWL1-2沿Y方向延伸。读取字线RWL1-2接触接触插头42-2。
(5)构造例5
①概要
在构造例3、4中，把两个存储器单元阵列(下级及上级)的彼此具有不同功能的布线共有化，作为一个布线。
因此，在本例中，说明共有化两个存储器单元阵列的具有相同功能的布线来作为一个布线的情况。从而，若共有化具有相同功能的布线，则因为不需要构造例3、4中的切换电路和断开电路等，所以简化外围电路。
②电路构造
构造例5是关于如下构造：对于多级重叠的存储器单元阵列11-1、11-2、…11-m，一体化下级存储器单元阵列的写入位线和上级存储器单元阵列的写入位线，并作为一条写入位线来共有化。
图34和图35表示作为本发明构造例5的磁随机存取存储器的主要部分。
[1]第1级(下级)
图34表示构造例5的第1级单元阵列构造。
存储器单元阵列11-1具有沿X方向和Y方向配置成阵列状的多个MTJ元件12。例如，在X方向配置j个MTJ元件12，在Y方向上配置4×n个MTJ元件12。
配置在Y方向上的4个MTJ元件12构成一个读取功能块BKik(i＝1，…j、k＝1，…n)。配置在X方向上的j个读取功能块BKik构成一行。存储器单元阵列11具有n行。另外，配置在Y方向上的n个读取功能块BKik构成一列。存储器单元阵列11-1具有j列。
功能块BKik内的4个MTJ元件12的一端共同连接，其连接点连接在例如读取字线RWLi(i＝1，…j)-1上。读取字线RWLi-1沿Y方向延伸，例如在1列内仅设置一条。
配置在1列内的功能块BKik内的MTJ元件12不经由读取选择开关(MOS晶体管)，直接连接于读取字线RWLi(i＝1，…j)-1上。读取字线RWLi-1的一端例如经由由MOS晶体管构成的列选择开关CSW，连接于接地点VSS。
另外，因为列选择开关CSW配置在存储器单元阵列11-1的外部，所以不会将开关元件(MOS晶体管)配置在存储器单元阵列11-1内。
读取功能块BKik内的4个MTJ元件12的另一端分别独立地连接于读取位线RBL{4(n-1)+1}-1、RBL{4(n-1)+2}-1、RBL{4(n-1)+3}-1、RBL{4(n-1)+4}-1上。即，对应于一个读取功能块BKik内的4个MTJ元件12来配置4条读取位线RBL{4(n-1)+1}-1、RBL{4(n-1)+2}-1、RBL{4(n-1)+3}-1、RBL{4(n-1)+4}-1。
读取位线RBL{4(n-1)+1}-1、RBL{4(n-1)+2}-1、RBL{4(n-1)+3}-1、RBL{4(n-1)+4}-1沿X方向延伸，其一端经由行选择开关(MOS晶体管)RSW2连接于共用数据线30(1)上。共用数据线30(1)连接于读取电路(例如包含读出放大器、选择器及输出缓冲器)29B(1)上。
例如图116及图126所示，读取位线连接于将位线设定为VC的偏置晶体管BT上。
向行选择开关RSW2输入行选择线信号RLi(i＝1，…n)。行解码器25(1)-1，…25(1)-n输出行选择线信号RLi。
如图116所示，当偏置晶体管BT由P沟道MOS晶体管构成时，将RLi输入该偏置晶体管BT，如图126所示，当偏置晶体管BT由N沟道MOS晶体管构成时，将RLi的反转信号输入该偏置晶体管BT。行解码器25(1)-1，…25(1)输出行选择线信号RLi及其反转信号。
读取位线RBL{4(n-1)+1}-1、RBL{4(n-1)+2}-1、RBL{4(n-1)+3}-1、RBL{4(n-1)+4}-1沿X方向(行方向)延伸，用作写入字线WWL4{4(n-1)+1}-1、WWL{4(n-1)+2}-1、WWL4{4(n-1)+3}-1、WWL{4(n-1)+4}-1。
写入字线WWL4{4(n-1)+1}-1、WWL{4(n-1)+2}-1、WWL4{4(n-1}+3}-1、WWL{4(n-1)+4}-1的一端经由行选择开关RSW2及共用数据线30(1)，连接于写入字线驱动器23A(1)上，另一端连接于写入字线消能器24(1)-1，…24(1)-n上。
在构成读取功能块BKik的4个MTJ元件12附近，配置这4个MTJ元件中共有的沿Y方向延伸的1条写入位线WBLi(i＝1，…j)-1。在一个列中仅配置一条写入位线WBLi-1。
另外，写入位线WBLi-1也用作第2级存储器单元阵列中的写入位线WBLi(i＝1，…j)-2。
写入位线WBLi-1连接于包含列解码器及写入位线驱动器/消能器的电路功能块29A上。另外，写入位线WBLi-1的另一端连接于包含列解码器及写入位线驱动器/消能器的电路功能块31上。
在写入操作时，电路功能块29A、31变为工作状态。另外，在写入位线WBLi-1中，对应于写入数据，沿指向电路功能块29A的方向或指向电路功能块31的方向，流过写入电流。
行解码器25(1)-n在写入操作时，根据行地址信号，选择多个行中的一个。写入字线驱动器23A(1)向所选行内的写入字线WWL4{4(n-1)+1}-1、WWL{4(n-1)+2}-1、WWL4{4(n-1)+3}-1、WWL{4(n-1)+4}-1提供写入电流。写入电流被吸收进写入字线消能器24(1)-n中。
行解码器25(1)-n在读取操作时，根据行地址信号，选择多个行中的一个。列解码器32(1)在读取操作时，根据列地址信号CSL1、…CSLj，选择多个列中的一个，将配置在选择列内的列选择开关CSW变为接通状态。
[2]第2级(上级)
图35表示构造例5的第2级单元阵列构造。
存储器单元阵列11-2具有沿X方向和Y方向配置成阵列状的多个MTJ元件12。例如，在X方向配置j个MTJ元件12，在Y方向上配置4×n个MTJ元件12。
配置在Y方向上的4个MTJ元件12构成一个读取功能块BKik(i＝1，…j、k＝1，…n)。配置在X方向上的j个读取功能块BKik构成一行。存储器单元阵列11具有n行。另外，配置在Y方向上的n个读取功能块BKik构成一列。存储器单元阵列11-2具有j列。
功能块BKik内的4个MTJ元件12的一端共同连接，其连接点连接在例如读取字线RWLi(i＝1，…j)-2上。读取字线RWLi-2沿Y方向延伸，例如在1列内仅设置一条。
配置在1列内的功能块BKik内的MTJ元件12不经由读取选择开关(MOS晶体管)，直接连接于读取字线RWLi(i＝1，…j)-2上。读取字线RWLi-2的一端经由由MOS晶体管构成的列选择开关CSW，连接于接地点VSS。
因为列选择开关CSW配置在存储器单元阵列11-2的外部，所以在存储器单元阵列11-2内不配置开关元件(MOS晶体管)。
读取功能块BKik内的4个MTJ元件12的另一端分别独立地连接于读取位线RBL{4(n-1)+1}-2、RBL{4(n-1)+2}-2、RBL{4(n-1)+3}-2、RBL{4(n-1)+4}-2上。即，对应于一个读取功能块BKik内的4个MTJ元件12来配置4条读取位线RBL{4(n-1)+1}-2、RBL{4(n-1)+2}-2、RBL{4(n-1)+3}-2、RBL{4(n-1)+4}-2。
读取位线RBL{4(n-1)+1}-2、RBL{4(n-1)+2}-2、RBL{4(n-1)+3}-2、RBL{4(n-1)+4}-2沿X方向延伸，其一端经由行选择开关(MOS晶体管)RSW2连接于共用数据线30(2)上。共用数据线30(2)连接于读取电路(例如包含读出放大器、选择器及输出缓冲器)29B(2)上。
例如图117及图127所示，读取位线连接于将位线设定为VC的偏置晶体管BT上。
向行选择开关RSW2输入行选择线信号RLi(i＝1，…n)。行解码器25(2)-1，…25(2)-n输出行选择线信号RLi。
如图117所示，当偏置晶体管BT由P沟道MOS晶体管构成时，将RLi输入该偏置晶体管BT，如图127所示，当偏置晶体管BT由N沟道MOS晶体管构成时，将RLi的反转信号输入该偏置晶体管BT。行解码器25(2)-1，…25(2)输出行选择线信号RLi及其反转信号。
读取位线RBL{4(n-1)+1}-2、RBL{4(n-1)+2}-2、RBL{4(n-1)+3}-2、RBL{4(n-1)+4}-2沿X方向(行方向)延伸，用作写入字线WWL{4(n-1)+1}-2、WWL{4(n-1)+2}-2、WWL{4(n-1)+3}-2、WWL{4(n-1)+4}-2。
写入字线WWL{4(n-1)+1}-2、WWL{4(n-1)+2}-2、WWL{4(n-1)+3}-2、WWL{4(n-1)+4}-2的一端经由行选择开关RSW2及共用数据线30(2)，连接于写入字线驱动器23A(2)上，另一端连接于写入字线消能器24(2)-1，…24(2)-n上。
在构成读取功能块BKik的4个MTJ元件12附近，配置这4个MTJ元件中共有的沿Y方向延伸的1条写入位线WBLi(i＝1，…j)-2。在一个列中仅配置一条写入位线WBLi-2。
如上所述，写入位线WBLi-2也被用作第1级存储器单元阵列的写入位线WBL1-1。
写入位线WBLi-2的一端连接于包含列解码器及写入位线驱动器/消能器的电路功能块29A上。另外，写入位线WBLi-2的另一端连接于包含列解码器及写入位线驱动器/消能器的电路功能块31上。
在写入操作时，电路功能块29A、31变为工作状态。另外，在写入位线WBLi-2中，对应于写入数据，沿指向电路功能块29A的方向或指向电路功能块31的方向，流过写入电流。
行解码器25(2)-n在写入操作时，根据行地址信号，选择多个行中的一个。写入字线驱动器23A(1)向选择行内的写入字线WWL{4(n-1)+1}-2、WWL{4(n-1)+2}-2、WWL{4(n-1)+3}-2、WWL{4(n-1)+4}-2提供写入电流。写入电流被吸收进写入字线消能器24(2)-n中。
行解码器25(2)-n在读取操作时，根据行地址信号，选择多个行中的一个。列解码器32(2)在读取操作时，根据列地址信号CSL1、…CSLj，选择多个列中的一个，将配置在选择列内的列选择开关CSW变为接通状态。
③器件构造(截面构造)
构造例5的器件构造的特征在于：第1级存储器单元阵列中采用构造例1的器件构造2(图4)，第2级存储器单元阵列中采用构造例1的器件构造3(图8)，并且共用化写入位线。
图36表示作为本发明构造例5的磁随机存取存储器的一功能块的器件构造。
[1]第1级(存储器单元阵列11-1)
在半导体衬底41的上部配置沿Y方向延伸的读取字线RW1-1。在读取字线RWL1-1的正下方不配置开关元件。在读取字线RWL1-1的上部配置沿Y方向排列的4个MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1。
MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1的一端(在本例中为上端)共同连接于上部电极44-1。接触插头42-1及导电层43-1电连接上部电极44-1和读取字线RWL1-1。
接触插头42-1配置在上部电极44-1的中央部。若相对接触插头42-1左右均等地配置MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1，则可将由布线电阻等产生的读取操作时的噪声抑制到最小限。
另外，导电层43-1也可与上部电极44-1一体化。即，也可由同一材料同时形成导电层43-1和上部电极44-1。
MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1的另一端(在本例中为下端)电连接于读取位线RBL1-1、RB2-1、RBL3-1、RBL4-1(写入字线WWL1-1、WWL2-1、WWL3-1、WWL4-1)上。读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1沿X方向(行方向)延伸。
MTJ元件MTJ1-1、MTJ-1、MTJ3-1、MTJ4-1分别独立连接于读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1上。即，相对4个MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1，设置4条读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1。
写入位线WBL1-1是MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1的上部，并且配置在其附近。写入位线WBL1-1沿Y方向(列方向)延伸。
[2]第2级(存储器单元阵列11-2)
第1级存储器单元阵列11-1的写入位线WBL1-1也用作第2级存储器单元阵列11-2的读取字线RWL1-2。
即，在写入操作时，在选择第1级存储器单元阵列11-1的情况及选择第2级存储器单元阵列11-2的情况下，写入位线WBL1-1/WBL1-2中流过写入电流。
在写入位线WBL1-2的上部配置沿Y方向排列的4个MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2。
MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2的一端(在本例中为下端)共同连接于下部电极44-2。接触插头42-2及导电层43-2电连接下部电极44-2和读取字线RWL1-2。
接触插头42-2配置在下部电极44-2的中央部。若相对接触插头42-2左右均等地配置MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2，则可将由布线电阻等产生的读取操作时的噪声抑制到最小限度。
另外，导电层43-2也可与接触插头42-2一体化。即，也可省略导电层43-2，使接触插头42-2直接接触下部电极44-2。
MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2的另一端(在本例中为上端)电连接于读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2(写入字线WWL1-2、WWL2-2、WWL3-2、WWL4-2)上。读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2沿X方向(行方向)延伸。
MTJ元件MTJ1-2、MTJ-2、MTJ3-2、MTJ4-2分别独立连接于读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2上。即，相对4个MTJ元件MMT1-2、MTJ2-2、MTJ3-2、MTJ4-2，设置4条读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2。
写入位线WBL1-2是MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2的上部，并且配置在其附近。写入位线WBL1-2沿Y方向(列方向)延伸。
[3]其它
在图36的例中，在半导体衬底41上重叠两级存储器单元阵列11-1、11-2，但原理上可重叠2×a(a为自然数)级以上。另外，组合构造例5和后述的构造例6，也可重叠3级以上(没有上限)。
根据构造例5的器件构造，下级存储器单元阵列11-1和上级存储器单元阵列11-2共有一条布线。因此，在MTJ元件高密度化的同时，可实现MTJ元件底面的平坦化(提高MTJ元件的特性)。
④器件构造(平面构造)
图37至图43表示图36的器件构造中各布线层的布图。另外，图36的截面对应于沿图37至图43中XXXVI-XXXVI线的截面。
图37表示第1级读取字线的布图。
读取字线RWL1-1沿Y方向延伸。在读取字线RWL1-1上配置接触插头42-1。
图38表示第1级读取位线及第1级MTJ元件的布图。
读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1(写入字线WWL1-1、WWL2-1、WWL3-1、WWL4-1)沿X方向延伸。读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1的间隔可设定为例如可由光刻法加工的最小尺寸(或设计规则)。
在读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1上配置MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1。 MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1的易磁化轴、即平行于MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1长边的方向为X方向。
读取位线RBL1-1共同连接于沿X方向配置的MTJ元件MTJ1-1上，读取位线RBL2-1共同连接于沿X方向配置的MTJ元件MTJ2-1上，读取位线RBL3-1共同连接于沿X方向配置的MTJ元件MTJ3-1上，读取位线RBL4-1共同连接于沿X方向配置的MTJ元件MTJ4-1上。
在接触插头42-1上配置导电层43-1。
图39表示第1级写入位线/第2级写入位线的布图。
在MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1上及导电层43-1上配置具有方形图案的上部电极44-1。上部电极44-1接触MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1及导电层43-1。
在上部电极44-1的正上方配置写入位线WBL1-1/WBL1-2。写入位线WBL1-1/WBL1-2沿Y方向延伸。
图40表示第2级下部电极的布图。
在写入位线WBL1-1/WBL1-2的上部配置具有方形图案的下部电极44-2。上部电极4-1与下部电极44-2既可例如如本例所示相对写入位线WBL1-1/WBL1-2对称配置，也可非对称配置。
图41表示第2级MTJ元件的布图。
在具有方形图案的下部电极44-2上配置MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2及导电层43-2。
沿Y方向并列配置下部电极42上的MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2。MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2的易磁化轴、即平行于MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2长边的方向为X方向。
图42表示第2级读取位线的布图。
在MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2上配置读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2(写入字线WWL1-2、WWL2-2、WWL3-2、WWL4-2)。
读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2沿X方向延伸。读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2的间隔可设定为例如可由光刻法加工的最小尺寸(或设计规则)。
读取位线RBL1-2共同连接于沿X方向配置的MTJ元件MTJ1-2上，读取位线RBL2-2共同连接于沿X方向配置的MTJ元件MTJ2-2上，读取位线RBL3-2共同连接于沿X方向配置的MTJ元件MTJ3-2上，读取位线RBL4-2共同连接于沿X方向配置的MTJ元件MTJ4-2上。
在导电层43-2上配置接触插头42-2。
图43表示第2级读取字线的布图。
读取字线RWL1-2沿Y方向延伸。读取字线RWL1-2接触接触插头42-2。
(6)构造例6
①概要
在构造例6中，与构造例5一样，说明把两个存储器单元阵列的具有相同功能的布线共有化，作为一个布线的情况。但是，在构造例5中共有化写入位线，相反，在构造例6中，共有化读取字线。
从而，若共有化具有相同功能的布线，则因为不需要构造例3、4中的切换电路和断开电路等，所以简化外围电路。
②电路构造
构造例6是关于如下构造：对于多级重叠的存储器单元阵列11-1、11-2、…11-m，把下级存储器单元阵列的读取字线和上级存储器单元阵列的读取字线一体化，并作为一条读取字线来共有化。
图44和图45表示作为本发明构造例6的磁随机存储器器的主要部分。
[1]第1级(下级)
图44表示构造例6的第1级单元阵列构造。
存储器单元阵列11-1具有沿X方向和Y方向配置成阵列状的多个MTJ元件12。例如，在X方向配置j个MTJ元件12，在Y方向上配置4×n个MTJ元件12。
配置在Y方向上的4个MTJ元件12构成一个读取功能块BKik(i＝1，…j、k＝1，…n)。配置在X方向上的j个读取功能块BKik构成一行。存储器单元阵列11具有n行。另外，配置在Y方向上的n个读取功能块BKik构成一列。存储器单元阵列11-1具有j列。
共同连接功能块BKik内的4个MTJ元件12的一端，其连接点连接在例如读取字线RWLi(i＝1，…j)-1上。读取字线RWLi-1也及作后述第2行的存储器单元阵列的读取字线RWLi-2。读取字线RWLi-1沿Y方向延伸，例如在1列内仅设置一条。
配置在1列内的功能块BKik内的MTJ元件12不经由读取选择开关(MOS晶体管)，直接连接于读取字线RWLi(i＝1，…j)-1上。读取字线RWLi-1的一端经由由MOS晶体管构成的列选择开关CSW，连接于接地点VSS。
另外，因为列选择开关CSW配置在存储器单元阵列11-1的外部，所以不会将开关元件(MOS晶体管)配置在存储器单元阵列11-1内。
读取功能块BKik内的4个MTJ元件12的另一端分别独立地连接于读取位线RBL{4(n-1)+1}-1、RBL{4(n-1)+2}-1、RBL{4(n-1)+3}-1、RBL{4(n-1)+4}-1上。即，对应于一个读取功能块BKik内的4个MTJ元件12来配置4条读取位线RBL{4(n-1)+1}-1、RBL{4(n-1)+2}-1、RBL{4(n-1)+3}-1、RBL{4(n-1)+4}-1。
读取位线RBL{4(n-1)+1}-1、RBL{4(n-1)+2}-1、RBL{4(n-1)+3}-1、RBL{4(n-1)+4}-1沿X方向延伸，其一端经由行选择开关(MOS晶体管)RSW2连接于共用数据线30(1)上。共用数据线30(1)连接于读取电路(例如包含读出放大器、选择器及输出缓冲器)29B(1)上。
例如图118及图128所示，读取位线连接于将位线设定为VC的偏置晶体管BT上。
向行选择开关RSW2输入行选择线信号RLi(i＝1，…n)。行解码器25(1)-1，…25(1)-n输出行选择线信号RLi。
如图118所示，当偏置晶体管BT由P沟道MOS晶体管构成时，将RLi输入该偏置晶体管BT，如图128所示，当偏置晶体管BT由N沟道MOS晶体管构成时，将RLi的反转信号输入该偏置晶体管BT。行解码器25(1)-1，…25(1)输出行选择线信号RLi及其反转信号。
读取位线RBL{4(n-1)+1}-1、RBL{4(n-1)+2}-1、RBL{4(n-1)+3}-1、RBL{4(n-1)+4}-1沿X方向(行方向)延伸，用作写入字线WWL4{4(n-1)+1}-1、WWL{4(n-1)+2}-1、WWL4{4(n-1)+3}-1、WWL{4(n-1)+4}-1。
写入字线WWL4{4(n-1)+1}-1、WWL{4(n-1)+2}-1、WWL4{4(n-1)+3}-1、WWL{4(n-1)+4}-1的一端经由行选择开关RSW2及共用数据线30(1)，连接于写入字线驱动器23A(1)上，另一端连接于写入字线消能器24(1)-1，…24(1)-n上。
在构成读取功能块BKik的4个MTJ元件12附近，配置这4个MTJ元件中共有的沿Y方向延伸的1条写入位线WBLi(i＝1，…j)-1。在一个列中仅配置一条写入位线WBLi-1。
写入位线WBLi-1的一端连接于包含列解码器及写入位线驱动器/消能器的电路功能块29A(1)上。另外，写入位线WBLi-1的另一端连接于包含列解码器及写入位线驱动器/消能器的电路功能块31(1)上。
在写入操作时，电路功能块29A(1)、31(1)变为工作状态。另外，在写入位线WBLi-2中，对应于写入数据，沿指向电路功能块29A(1)的方向或指向电路功能块31(1)的方向，流过写入电流。
行解码器25(1)-n在写入操作时，根据行地址信号，选择多个行中的一个。写入字线驱动器23A(1)向选择行内的写入字线WWL4{4(n-1)+1}-1、WWL{4(n-1)+2}-1、WWL4{4(n-1)+3}-1、WWL{4(n-1)+4}-1提供写入电流。写入电流被吸收进写入字线消能器24(1)-n中。
行解码器25(1)-n在读取操作时，根据行地址信号，选择多个行中的一个。列解码器32在读取操作时，根据列地址信号CSL1、…CSLj，选择多个列中的一个，将配置在选择列内的列选择开关CSW变为接通状态。
[2]第2级(上级)
图45表示构造例6的第2级单元阵列构造。
存储器单元阵列11-2具有沿X方向和Y方向配置成阵列状的多个MTJ元件12。例如，在X方向配置j个MTJ元件12，在Y方向上配置4×n个MTJ元件12。
配置在Y方向上的4个MTJ元件12构成一个读取功能块BKik(i＝1，…j、k＝1，…n)。配置在X方向上的j个读取功能块BKik构成一行。存储器单元阵列11具有n行。另外，配置在Y方向上的n个读取功能块BKik构成一列。存储器单元阵列11-2具有j列。
功能块BKik内的4个MTJ元件12的一端共同连接，其连接点连接在例如读取字线RWLi(i＝1，…j)-2上。读取字线RWLi-2沿Y方向延伸，例如在1列内仅设置一条。
配置在1列内的功能块BKik内的MTJ元件12不经由读取选择开关(MOS晶体管)，直接连接于读取字线RWLi(i＝1，…j)-2上。读取字线RWLi-2也用作第1级存储器单元阵列的读取字线RWLi-1。读取字线RWLi-2的一端例如经由由MOS晶体管构成的列选择开关CSW，连接于接地点VSS。
读取功能块BKik内的4个MTJ元件12的另一端分别独立地连接于读取位线RBL{4(n-1)+1}-2、RBL{4(n-1)+2}-2、RBL{4(n-1)+3}-2、RBL{4(n-1)+4}-2上。即，对应于一个读取功能块BKik内的4个MTJ元件12来配置4条读取位线RBL{4(n-1)+1}-2、RBL{4(n-1)+2}-2、RBL{4(n-1)+3}-2、RBL{4(n-1)+4}-2。
读取位线RBL{4(n-1)+1}-2、RBL{4(n-1)+2}-2、RBL{4(n-1)+3}-2、RBL{4(n-1)+4}-2沿X方向延伸，其一端经由行选择开关(MOS晶体管)RSW2连接于共用数据线30(2)上。共用数据线30(2)连接于读取电路(例如包含读出放大器、选择器及输出缓冲器)29B(2)上。
例如图119及图129所示，读取位线连接于将位线设定为VC的偏置晶体管BT上。
向行选择开关RSW2输入行选择线信号RLi(i＝1，…n)。行解码器25(2)-1，…25(2)-n输出行选择线信号RLi。
如图119所示，当偏置晶体管BT由P沟道MOS晶体管构成时，将RLi输入该偏置晶体管BT，如图129所示，当偏置晶体管BT由N沟道MOS晶体管构成时，将RLi的反转信号输入该偏置晶体管BT。行解码器25(2)-1，…25(2)输出行选择线信号RLi及其反转信号。
读取位线RBL{4(n-1)+1}-2、RBL{4(n-1)+2}-2、RBL{4(n-1)+3}-2、RBL{4(n-1)+4}-2沿X方向(行方向)延伸，用作写入字线WWL{4(n-1)+1}-2、WWL{4(n-1)+2}-2、WWL{4(n-1)+3}-2、WWL{4(n-1)+4}-2。
写入字线WWL{4(n-1)+1}-2、WWL{4(n-1)+2}-2、WWL{4(n-1)+3}-2、WWL{4(n-1)+4}-2的一端经由行选择开关RSW2及共用数据线30(2)，连接于写入字线驱动器23A(2)上，另一端连接于写入字线消能器24(2)-1，…24(2)-n上。
在构成读取功能块BKik的4个MTJ元件12附近，配置这4个MTJ元件中共有的沿Y方向延伸的1条写入位线WBLi(i＝1，…j)-2。在一个列中仅配置一条写入位线WBLi-2。
写入位线WBLi-2的一端连接于包含列解码器及写入位线驱动器/消能器的电路功能块29A(2)上。另外，写入位线WBLi-2的另一端连接于包含列解码器及写入位线驱动器/消能器的电路功能块31(2)上。
在写入操作时，电路功能块29A(2)、31(2)变为工作状态。另外，在写入位线WBLi-2中，对应于写入数据，沿指向电路功能块29A(2)的方向或指向电路功能块31(2)的方向，流过写入电流。
行解码器25(2)-n在写入操作时，根据行地址信号，选择多个行中的一个。写入字线驱动器23A(2)向选择行内的写入字线WWL{4(n-1)+1}-2、WWL{4(n-1)+2}-2、WWL{4(n-1)+3}-2、WWL{4(n-)+4}-2提供写入电流。写入电流被吸收进写入字线消能器24(2)-n中。
行解码器25(2)-n在读取操作时，根据行地址信号，选择多个行中的一个。列解码器32在读取操作时，根据列地址信号CSL1、…CSLj，选择多个列中的一个，将配置在选择列内的列选择开关CSW变为接通状态。
③器件构造(截面构造)
构造例6的器件构造的特征在于：第1级存储器单元阵列中采用构造例1的器件构造3(图8)，第2级存储器单元阵列中采用构造例1的器件构造2(图4)，并且共有化读取字线。
图46表示作为本发明构造例6的磁随机存取存储器的一功能块的器件构造。
[1]第1级(存储器单元阵列11-1)
在半导体衬底41的上部配置沿Y方向延伸的写入位线WBL1-1。在写入位线WBL1-1的正下方不配置开关元件。在写入位线WBL1-1的上部配置例如具有方形图案的下部电极44-1。
在下部电极44-1上配置沿Y方向排列的4个MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1。
在MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1上配置读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1(写入字线WWL1-1、WWL2-1、WWL3-1、WWL4-1)。读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1接触MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1。读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1延X方向(行方向)延伸。
MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1分别独立连接于读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1上。即，相对4个MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1，设置4条读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1。
在下部电极44-1上配置接触插头42-1及导电层43-1。接触插头42-1及导电层43-1电连接下部电极44-1和读取字线RWL1-1。
接触插头42-1配置在下部电极44-1的中央部。若相对接触插头42-1左右均等地配置MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1，则可将由布线电阻等产生的读取操作时的噪声抑制到最小限度。
读取字线RWL1-1配置在MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1的上部。读取字线RWL1-1沿Y方向(列方向)延伸。
[2]第2级(存储器单元阵列11-2)
第1级存储器单元阵列11-1的读取字线RWL1-1也用作第2级存储器单元阵列11-2的读取字线RWL1-2。
即，在读取操作时，在选择第1级存储器单元阵列11-1的情况及选择第2级存储器单元阵列11-2的情况下，读取字线RWL1-1/RWL1-2在接地点短路。
在读取字线RWL1-2的上部配置例如具有方形图案的上部电极44-2。在上部电极44-2的正下方配置沿Y方向排列的4个MTJ元件(MTJ(Magnetic TunnelJunction)元件)MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2。
在MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2的正下方配置读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2(写入字线WWL1-2、WWL2-2、WWL3-2、WWL4-2)。读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2接触MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2。读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2沿X方向(行方向)延伸。
MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2分别独立连接于读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2上。即，相对4个MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2，设置4条读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2。
在上部电极44-2与读取位线RWL1-2之间，配置接触插头42-2及导电层43-2。接触插头42-2及导电层43-2电连接上部电极44-2和读取字线RWL1-2。
接触插头42-2配置在下部电极44-2的中央部。若相对接触插头42-2左右均等地配置MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2，则可将由布线电阻等产生的读取操作时的噪声抑制到最小限度。
写入位线WBL1-2配置在MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2的上部。写入位线WBL1-2沿Y方向(列方向)延伸。
[3]其它
在图36的例中，在半导体衬底41上重叠两级存储器单元阵列11-1、11-2，但原理上可重叠2×a(a为自然数)级以上。另外，组合构造例5和后述的构造例6，也可重叠3级以上(没有上限)。
根据构造例6的器件构造，下级存储器单元阵列11-1和上级存储器单元阵列11-2共有一条布线。因此，在MTJ元件高密度化的同时，可实现MTJ元件底面的平坦化(提高MTJ元件的特性)。
④器件构造(平面构造)
图47至图52表示图46的器件构造中各布线层的布图。另外，图46的截面对应于沿图47至图52中XLVI-XLVI线的截面。
图47表示第1级写入位线的布图。
写入位线WBL1-1沿Y方向延伸。在写入位线WBL1-1的上部配置具有方形图案的下部电极44-1。
图48表示第1级MTJ元件的布图。
在具有方形图案的下部电极44-1上配置MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1及导电层43-1。
沿Y方向并列配置下部电极44-1上的MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1。MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1的易磁化轴、即平行于MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1长边的方向为X方向。
图49表示第1极读取位线的布图。
在MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1上配置读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1(写入字线WWL1-1、WWL2-1、WWL3-1、WWL4-1)。
读取位线RBL1-1、RBL2-1、RBL3-1、RBL4-1沿X方向延伸。读取位线RBL1-1、RBL2-1、RB3-1、RBL4-1的间隔可设定为例如可由光刻法加工的最小尺寸(或设计规则)。
读取位线RBL1-1共同连接于沿X方向配置的MTJ元件MTJ1-1上，读取位线RBL2-1共同连接于沿X方向配置的MTJ元件MTJ2-1上，读取位线RBL3-1共同连接于沿X方向配置的MTJ元件MTJ3-1上，读取位线RBL4-1共同连接于沿X方向配置的MTJ元件MTJ4-1上。
在导电层43-1上配置接触插头42-1。
图50表示第1级读取字线/第2级读取字线的布图。
读取字线RWL1-1/RWL1-2沿Y方向延伸。读取字线RWL1-1/RWL1-2接触接触插头42-1。另外，在读取字线RWL1-1/RWL1-2上形成接触插头42-2。
图51表示第2级读取位线及第2级MTJ元件的布图。
读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2(写入字线WWL1-2、WWL2-2、WWL3-2、WWL4-2)沿X方向延伸。读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2的间隔可设定为例如可由光刻法加工的最小尺寸(或设计规则)。
在读取位线RBL1-2、RBL2-2、RBL3-2、RBL4-2上配置MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2及导电层43-2。MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2的易磁化轴、即平行于MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2长边的方向为X方向。
读取位线RBL1-2共同连接于沿X方向配置的MTJ元件MTJ1-2上，读取位线RBL2-2共同连接于沿X方向配置的MTJ元件MTJ2-2上，读取位线RBL3-2共同连接于沿X方向配置的MTJ元件MTJ3-2上，读取位线RBL4-2共同连接于沿X方向配置的MTJ元件MTJ4-2上。
在接触插头42-2上配置导电层43-2。
图52表示第2级写入位线的布图。
在MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2及导电层43-2上配置具有方形图案的上部电极44-2。上部电极44-2接触MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2及导电层43-2。
在上部电极44-2的正上方配置写入位线WBL1-2。写入位线WBL1-2延Y方向延伸。
(7)构造例7
构造例7是构造例1的变形例，其区别在于使构造例1的MTJ元件的易磁化轴旋转90度。
在构造例1中，MTJ元件的易磁化轴朝向X方向(行方向)，难磁化轴朝向Y方向(列方向)。即，MTJ元件具有X方向长的长方形。相反，在构造例7中，MTJ元件的易磁化轴朝向Y方向，难磁化轴朝向X方向。即，MTJ元件具有Y方向长的长方形。
在磁随机存取存储器的情况下，基本上改变了沿平行于难磁化轴方向延伸的写入线中流过的写入电流的方向，将数据写入存储器单元(决定钉扎层的磁化方向)。
因此，在本例中，在写入操作时，通过控制沿X方向延伸的写入位线(读取位线)中流过的写入电流的方向，决定写入存储器单元中的数据。
另外，一般将沿难磁化轴(平行于MTJ短轴的方向)延伸的写入线称为写入位线。
①电路构造
图53表示作为本发明构造例7的磁随机存取存储器的主要部分。
存储器单元阵列11具有沿X方向和Y方向配置成阵列状的多个MTJ元件12。在X方向配置j个MTJ元件12，在Y方向上配置4×n个MTJ元件12。
配置在Y方向上的4个MTJ元件12构成一个读取功能块BKik(i＝1，…j、k＝1，…n)。配置在X方向上的j个读取功能块BKik构成一行。存储器单元阵列11具有n行。另外，配置在Y方向上的n个读取功能块BKik构成一列。存储器单元阵列11具有j列。
功能块BKik内的4个MTJ元件12的一端共同连接，其连接点不经由读取选择开关，直接连接于读取字线RWLi(i＝1，…j)上。读取字线RWLi沿Y方向延伸，例如在1列内仅设置一条。
读取字线RWLi例如经由由MOS晶体管构成的列选择开关CSW，连接于接地点VSS。
读取操作时，在选择的行中，行选择开关RSW2变为接通状态，在选择的列中，列选择开关CSW变为接通状态。因此，读取字线RWLi的电位变为接地电位VSS，在位于选择的行及选择列交点上的功能块BKik内的MTJ元件12中流过读取电流。
读取功能块BKik内的4个MTJ元件12的另一端分别独立地连接于读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4上。即，对应于一个读取功能块BKik内的4个MTJ元件12来配置4条读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4。
读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4沿X方向延伸，其一端经由行选择开关(MOS晶体管)RSW2连接于共用数据线30A上。共用数据线30A连接于读取电路(例如包含读出放大器、选择器及输出缓冲器)29B上。
例如图120及图130所示，读取位线连接于将位线设定为VC的偏置晶体管BT上。
向行选择开关RSW2输入行选择线信号RLi(i＝1，…n)。行解码器25-1，…25-n输出行选择线信号RLi。
如图120所示，当偏置晶体管BT由P沟道MOS晶体管构成时，将RLi输入该偏置晶体管BT，如图130所示，当偏置晶体管BT由N沟道MOS晶体管构成时，将RLi的反转信号输入该偏置晶体管BT。行解码器25-1，…25-n输出行选择线信号RLi及其反转信号。
在本例中，读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4沿X方向(行方向)延伸，用作写入位线WBL4(n-1)+1、WBL4(n-1)+2、WBL4(n-1)+3、WBL4(n-1)+4。
写入位线WBL4(n-1)+1、WBL4(n-1)+2、WBL4(n-1)+3、WBL4(n-1)+4的一端经由行选择开关RSW2及共用数据线30A，连接于写入位线驱动器/消能器23AR上，另一端经由行选择开关RSW2及共用数据线30B，连接于写入位线驱动器/消能器23AS上。
在构成读取功能块BKik的4个MTJ元件12附近，配置这4个MTJ元件中共有的沿Y方向延伸的1条写入字线WWLi(i＝1，…j)。在一个列中仅配置一条写入字线WWLi。
写入字线WWLi的一端连接于包含列解码器及写入字线驱动器的电路功能块29AR上，另一端连接于包含列解码器及写入字线消能器的电路功能块31R上。
在写入操作时，电路功能块29AR、31R变为工作状态。另外，在写入字线WWLi中，沿从电路功能块29AR指向电路功能块31R的方向，流过写入电流。
行解码器25-n在写入操作时，根据行地址信号，选择多个行中的一个。写入位线驱动器/消能器23AR、23AS向选择行内的写入位线WBL4(n-1)+1、WBL4(n-1)+2、WBL4(n-1)+3、WBL4(n-1)+4中的一个提供对应于写入数据方向的写入电流。
行解码器25-n在读取操作时，根据行地址信号，选择多个行中的一个。
列解码器32在读取操作时，根据列地址信号，选择多个列中的一个，并输出列选择线信号CSL1、…CSLj。将配置在选择列内的列选择开关CSW变为接通状态。
②器件构造
下面，说明器件构造。
[1]截面构造
图54表示作为本发明构造例7的磁随机存取存储器的一功能块的器件构造。
另外，与图53的电路要素对应地向图54所示的要素赋予与图53相同的符号。
在半导体衬底41的上部配置沿Y方向延伸的读取字线RWL1。在读取字线RWL1的正下方不配置开关元件。在读取字线RWL1的上部配置沿Y方向排列的4个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4。
MTJ元件MT1、MTJ2、MTJ3、MTJ4的一端(在本例中为上端)共同连接于上部电极44。接触插头42及导电层43电连接上部电极44和读取字线RWL1。
上部电极44与读取字线RWL1的接触部被设置在MTJ元件MTJ1、MTJ2与MTJ3、MTJ4之间的区域中。因此，若相对接触部左右均等地配置MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，则可将由布线电阻等产生的读取操作时的噪声抑制到最小限度。
另外，导电层43也可与上部电极44一体化。即，也可由同一材料同时形成导电层43和上部电极44。
MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的另一端(在本例中为下端)电连接于读取位线RBL1、RBL2、RBL3、RB4(写入位线WBL1、WBL2、WBL3、WBL4)上。读取位线RBL1、RBL2、RBL3、RBL4沿X方向(行方向)延伸。
MTJ元件MTJ1、MTJ2、MTJ3、MTJ4分别独立连接于读取位线RBL1、RBL2、RBL3、RBL4上。即，相对4个MTJ元件MT1、MTJ2、MTJ3、MTJ4，设置4条读取位线RBL1、RBL2、RBL3、RBL4。
写入字线WWL1是MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的正上方，并且配置在其附近。写入字线WWL1沿Y方向(列方向)延伸。
在本例中，相对构成读取功能块的4个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4来设置1条写入字线WWL1。但是，也可代之以例如重叠4个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，对应于4个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4来设置4条写入字线。
另外，在本例中，对于MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，在其上部配置沿Y方向延伸的写入字线WWL1，在其下部配置沿X方向延伸的读取位线RBL1、RBL2、RB3、RBL4。
也可代之以例如对于MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，也可在其下部配置沿Y方向延伸的写入字线WWL1，在其上部配置沿X方向延伸的读取位线RBL1、RBL2、RBL3、RBL4。
根据这种器件构造，读取功能块内的多个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4分别电连接在不同的读取位线RBL1、RBL2、RBL3、RBL4(写入位线WBL1、WBL2、WBL3、WBL4)上。因此，通过一次读取步骤，就可同时读取读取功能块内多个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的数据。
另外，读取功能块内的多个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的一端共同连接，其连接点不经由读取选择开关，而是直接连接在读取字线RWL1上。另外，读取功能块内的多个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4中共有沿Y方向延伸的写入字线WWL1。因此，可实现MTJ元件的高集成化及特性的提高。
[平面构造]
图55至图57表示图54的器件构造中各布线层的布图。另外，图54的截面对应于沿图55至图57中LIV-LIV线的截面。
图55表示读取字线的布图。
读取字线RWL1沿Y方向延伸。在读取字线RWL1上配置接触插头42。
图56表示读取位线及MTJ元件的布图。
读取位线RBL1、RBL2、RBL3、RBL4(写入位线WBL1、WB2、WBL3、WBL4)沿X方向延伸。读取位线RBL1、RBL2、RBL3、RBL4的间隔可设定为例如可由光刻法加工的最小尺寸(或设计规则)。
在读取位线RBL1、RBL、RBL3、RBL4上配置MTJ元件MTJ1、MTJ2、MTJ3、MTJ4。MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的易磁化轴、即平行于MTJ元件MTJ1、MTJ2、MTJ3、MTJ4长边的方向为Y方向。
读取位线RBL1共同连接于沿X方向配置的MTJ元件MTJ1上，读取位线RBL2共同连接于沿X方向配置的MTJ元件MTJ2上，读取位线RBL3共同连接于沿X方向配置的MTJ元件MTJ3上，读取位线RBL4共同连接于沿X方向配置的MTJ元件MTJ4上。
在接触插头42上配置导电层43。
图57表示写入位线的布图。
在MTJ元件MTJ1、MTJ2、MTJ3、MTJ4上及导电层43上配置具有方形图案的上部电极44。上部电极44接触MTJ元件MTJ1、MTJ、MTJ3、MTJ4及导电层43。
在上部电极44的正上方配置写入字线WWL1。写入字线WWL1沿Y方向延伸。
(8)构造例8、9、10
下面，说明改良构造例1后的构造例8、9、10。
①构造例8
图58表示作为本发明构造例8的磁随机存取存储器的主要部分。
构造例8的特征在于：在读取时，向构成读取功能块BKik的4个MTJ元件12的一端施加偏置电位VC。
即，在构造例1(图1)中，读取字线RWLi的一端经由列选择开关CSW，连接于接地点VSS，由读取电路29B生成偏置电位VC，相反，在构造例8中，读取字线RWLi的一端经由列选择开关CSW，连接于偏置线34，向偏置线34提供偏置电位VC。
因此，在读取操作时，可向偏置线34施加偏置电位，从偏置线34向MTJ元件12施加读取电流。另外，在读取操作以外的时间(例如写入操作时等)，向偏置线34施加接地电位VSS。
因此，在构造例8中，构成为可改变读取字线RWLi的电位。因此，例如在读取操作时，可向读取字线RWLi施加偏置电位VC，在读取功能块BKik的MTJ元件12中流过读取电流。
例如图131所示，读取位线连接于将位线设定为VC的偏置晶体管BT上。如图131所示，当偏置晶体管BT由N沟道MOS晶体管构成时，将RLi的反转信号输入该偏置晶体管BT。行解码器25-1，…25-n输出行选择线信号RLi及其反转信号。
②构造例9
图59表示作为本发明构造例9的磁随机存取存储器的主要部分。
构造例9的特征在于：在存储器单元阵列的一个行中设置一个写入字线驱动器。
在构造例1(图1)中，在存储器单元阵列11的全部行中仅共通设置一个写入位线驱动器23A，连接于共用数据线(共用驱动线)30上。但是，此时，因为在写入字线驱动器与写入字线之间连接具有电阻的元件、即共用数据线和行选择开关，所以由此产生的电压下降变大，写入电流变小。
因此，在构造例9中，在存储器单元阵列11的一个行中设置一个写入字线驱动器33-1、…33-n。
即，在存储器单元阵列11的各行中，在行选择开关RSW2与写入字线WWL4(n-1)+1、WWL4(n-1)+2、WW4(n-1)+3、WWL4(n-1)+4之间，连接写入字线驱动器33-1、…33-n。
此时，写入字线驱动器33-1、…33-n仅驱动写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4即可。
因此，在可减小写入字线驱动器33-1、…33-n的驱动力的同时，还可贡献于低消耗功率及高速动作化。
另外，读取电流因为比写入电流小得多，所以也不必增大行选择开关RSW2的驱动力。
由行解码器25-1、…25n的输出信号(字线使能信号)WLEN1、…WLEN4来控制写入字线驱动器33-1、…33-n。即，在写入操作时，激活行解码器25-1、…25n，选择一个行。在选择的行中，将输出信号(字线使能信号)WLEN1、…WLEN4中的一个变为“H”。
另外，在构造例1中，虽由仅在写入操作时激活的行解码器25-1、…25n的输出信号来控制行选择开关RSW2，但在构造例9中，由包含行解码器及读取线驱动器的电路功能块23B-1、…23B-n的输出信号来控制行选择开关RSW2。
即，行选择开关(MOS晶体管)RSW2的栅极连接于读取线RW1、…RWn。
如此构造的理由在于：在构造例9中，由于在每行中设置写入字线驱动器33-1、…33-n，所以在写入操作时，必需从共用数据线30上断开全部的写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4。
即，因为包含行解码器及读取线驱动器的电路功能块23B-1、…23B-n仅在读取操作时被激活，所以在写入操作时，全部行的行选择开关RSW2变为断开状态，从共用数据线30上断开全部写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4。
例如图132所示，读取位线连接于将位线设定为VC的偏置晶体管BT上。如图132所示，当偏置晶体管BT由N沟道MOS晶体管构成时，将RLi的反转信号输入该偏置晶体管BT。行解码器25-1，…25-n输出行选择线信号RLi及其反转信号。
③构造例10
图60表示作为本发明构造例10的磁随机存取存储器的主要部分。
构造例10的特征在于：把一列(Y方向)内多个或全部读取功能块BK1x、BK1(x+1)内的MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的上部电极44共有化。
即，在构造例1中，在每个读取功能块中设置MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的上部电极44。但是，由读取字线RW1来彼此短路1列内的读取功能块内的MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的上部电极44。
因此，即使一列内的读取功能块内的MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的上部电极44彼此短路也无妨。但，一行(X方向)内的读取功能块内的MTJ元件MTJ1、MTJ2、MTJ3、JMT4的上部电极44必需彼此分离。
因此，在构造例10中，共有化一列内多个或全部读取功能块BK1x、BK1(x+1)内的MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的上部电极44。
根据构造例10，因为不必在每个读取功能块中设置接触插头42，所以可贡献于MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的高密度化。即，在理论上，只要在读取字线RWL1与共有化的上部电极44之间最低设置一个接触插头42即可，但实际上，考虑布线电阻等，最好在1列内等间隔地配置多个接触插头42。
另外，虽然构造例10说明为构造例1的变形例，但不用说，可适用于全部构造例2-9。
(9)其它
如此所述，本发明适用于具有构成读取功能块的多个MTJ元件(或MTJ元件)一端共同连接、且另一端分别独立地连接于读取位线上的单元阵列构造的磁随机存取存储器。其中，若在一个读取功能块内配置一个选择开关(例如MOS晶体管)，则难以实现MTJ元件的高集成化。
通常，选择开关形成于半导体衬底的表面区域中，MTJ元件形成于该选择开关的上部。此时，为了电连接选择开关与MTJ元件，必需形成接触孔。即，因为在形成接触孔的区域中不能配置MTJ元件，所以存储器单元阵列的面积增大该部分。
另一方面，构成磁随机存取存储器中存储器单元的MTJ元件的电阻值足够大，读取电流与写入电流相比，非常小。即，假设即使省略读取功能块内的选择晶体管，由非选择功能块内的MTJ元件中流过读取电流引起的消耗电流增大也不成为大问题。
因此，本发明中，第1，对构成读取功能块的多个MTJ元件一端分别独立连接于读取位线上的单元阵列构成而言，省略用于选择读取功能块的选择开关。即，不在存储器单元阵列内(MTJ元件的正下方)配置选择开关(MOS晶体管)。
根据本发明的特征，因为存储器单元阵列内不存在选择开关，所以可高密度配置MTJ元件。另外，因为在MTJ元件正下方不存在选择开关(半导体元件)，所以可提高MTJ元件的底面平坦度，可提高MTJ元件的特性(MR比的均匀性等)。
另外，为了进一步提高MTJ元件底面的平坦度，在MTJ元件的正下方配置伪图案、例如实际上不用作布线的伪布线图案。
通常，为了降低制造成本(与PEP的次数成正比)，尽可能同时执行存储器单元阵列部件(MTJ元件等)的加工和外围电路部的部件(布线等)的加工。但是，若MTJ元件正下方不存在选择开关，则在存储器单元阵列部与外围电路部之间产生阶梯。该阶梯使光刻的加工精度降低。
因此，在MTJ元件的正下方配置伪图案，使MTJ元件的底面平坦度提高。具体而言，在存储器单元阵列部与外围电路部之间不形成阶梯。另外，设伪图案是规则的(例如规定图案的反复)或整体一样的图案。
另外，在读取功能块内的多个MTJ元件沿平行于半导体衬底表面的方向、即横向并列成一排的情况下，多级重叠存储器单元阵列。若读取功能块内不存在选择开关，则可能多级重叠存储器单元阵列。
沿垂直于半导体衬底表面的方向、即纵向配置MTJ元件。即，因为三维配置MTJ元件，所以与二维单元阵列构造相比，还可贡献于MTJ元件的高密度化。另外，若在上级存储器单元阵列与下级存储器单元阵列之间共有化规定布线，则还可实现制造成本的降低。各级绝缘层的平坦化(MTJ元件特性提高)等。
在具有这些特征的单元阵列构造中，在构成读取功能块的多个MTJ元件(或MTJ元件)的一端上连接仅用作读取位线的布线。即，写入用的两条写入线中的一条不电连接于这多个MTJ元件上。
因此，在写入操作时，即使由于两条写入线的布线电阻在其间产生电位差，MTJ元件的两端也不产生电位差。即，根据本发明的器件构造，在交叉点型单元阵列构造中产生的写入操作时的绝缘破坏(MTJ元件的势垒层破坏)不成为问题。
另外，作为用于磁随机存取存储器中的开关，例如可使用MIS(金属绝缘体半导体)晶体管(包含MOSFET)、MES(金属半导体)晶体管、结(Junction)型晶体管、双极晶体管、二极管等。
2、MTJ元件的构造例
图61至图63表示MTJ元件的构造例。
图61例中示出的MTJ元件是最基本的构造，具有两个强磁性层和夹在其中的隧道势垒层。
向两个强磁性层中磁化方向固定的固定层(钉扎层)附加固定磁化方向用的反强磁性层。两个强磁性层中磁化方向可自由改变的自由层(存储层)通过由写入字线与写入位线形成的合成磁场，来确定磁化方向。
图62例中示出的MTJ元件与图61例的MTJ元件相比，为了增大偏置电压，在MTJ元件内设置两个隧道势垒层。
也可认为图62的MTJ元件具有串联连接两个图61的MTJ元件的构造(双结型构造)。
在本例中，MTJ元件具有3个强磁性层，在它们中间配置隧道势垒层。在两端的两个强磁性层(钉扎层)中分别附加反强磁性层。3个强磁性层中磁化方向可自由变化的自由层(存储层)变为正中的强磁性层。
图63例中示出的MTJ元件与图61例的MTJ元件相比，作为存储层的强磁性层中的磁力线容易闭合。
本例的MTJ元件可认为将图61的MTJ元件存储层代替为由两个强磁性层和夹在其中的非强磁性金属层(例如铝)构成的存储层。
MTJ元件的存储层通过具有由两个强磁性层和夹在其中的非磁性金属层构成的3层构造，磁力线在构成存储层的两个强磁性层内容易闭合。即，因为可防止在构成存储层的两个强磁性层内发生反磁场分量，所以可实现MR比的提高。
以上说明了MTJ元件的构造例，但就本发明(电路构造、器件构造、读取操作原理、读取电路及制造方法)而言，MTJ元件的构造不特别限定。上述3个构造例不过仅作为MTJ元件构造的代表例来展示。
3、外围电路的电路例
下面，依次说明写入字线驱动器/消能器的电路例、写入位线驱动器/消能器的电路例、读取字线驱动器的电路例、行解码器的电路例、列解码器的电路例及读取电路(包含读出放大器)的电路例。
(1)写入字线驱动器/消能器
图64表示写入字线驱动器/消能器的电路例。
读取功能块由4个MTJ元件构成，这4个MTJ元件假设由列地址信号的下位2比特CA0、CA1选择。在同图中，对写入字线消能器，仅示出一行。
写入字线驱动器23A包含P沟道MOS晶体管QP1、QP2、QP3、QP4及NAND选通电路ND1、ND2、ND3、ND4。写入字线消能器24-n由N沟道MOS晶体管QN1、QN2、QN3、QN4来构成。
P沟道MOS晶体管QP1的源极连接于电源端子VDD，漏极经由共用数据线(共用驱动线)30及行选择开关RSW2，连接于写入字线WWL4(n-1)+1的一端上。NAND选通电路ND1的输出端子连接于P沟道MOS晶体管QP1的栅极。N沟道MOS晶体管QN1的源极连接于接地端子VSS，漏极连接于写入字线WWL4(n-1)+1的另一端上。
当NAND选通电路ND1的输出信号为0时，在选择行(行选择开关RSW2变为导通状态的行)内的写入字线WWL4(n-1)+1中流过写入电流。
P沟道MOS晶体管QP2的源极连接于电源端子VDD，漏极经由共用数据线(共用驱动线)30及行选择开关RSW2，连接于写入字线WWL4(n-1)+2的一端上。NAND选通电路ND2的输出端子连接于P沟道MOS晶体管QP2的栅极度。N沟道MOS晶体管QN2的源极连接于接地端子VSS，漏极连接于写入字线WWL4(n-1)+2的另一端上。
当NAND选通电路ND2的输出信号为0时，在选择行(行选择开关RSW2变为导通状态的行)内的写入字线WWL4(n-1)+2中流过写入电流。
P沟道MOS晶体管QP3的源极连接于电源端子VDD，漏极经由共用数据线(共用驱动线)30及行选择开关RSW2，连接于写入字线WWL4(n-1)+3的一端上。NAND选通电路ND3的输出端子连接于P沟道MOS晶体管QP3的栅极。N沟道MOS晶体管QN3的源极连接于接地端子VSS，漏极连接于写入字线WWL4(n-1)+3的另一端上。
当NAND选通电路ND3的输出信号为0时，在选择行(行选择开关RSW2变为导通状态的行)内的写入字线WWL4(n-1)+3中流过写入电流。
P沟道MOS晶体管QP4的源极连接于电源端子VDD，漏极经由共用数据线(共用驱动线)30及行选择开关RSW2，连接于写入字线WWL4(n-1)+4的一端上。NAND选通电路ND4的输出端子连接于P沟道MOS晶体管QP4的栅极。N沟道MOS晶体管QN4的源极连接于接地端子VSS，漏极连接于写入字线WWL4(n-1)+4的另一端上。
当NAND选通电路ND4的输出信号为0时，在选择行(行选择开关RSW2变为导通状态的行)内的写入字线WWL4(n-1)+4中流过写入电流。
向NAND选通电路NA1、NA2、NA3、NA4中输入写入信号WRITE。写入信号WRITE在写入操作时变为H。并且，向NAND选通电路NA1、NA2、NA3、NA4中分别输入不同的下位列地址信号CA0、/CA0、CA1、/CA1。
即，在本例中，列地址信号bCA0、bCA1用于选择选择行内4条写入字线(读取位线)中的1条写入字线WWL4(n-1)+1，输入NAND电路ND1。
列地址信号CA0、bCA1用于选择选择行内4条写入字线(读取位线)中的1条写入字线WWL4(n-1)+2，输入NAND电路ND2。
列地址信号bCA0、CA1用于选择选择行内4条写入字线(读取位线)中的1条写入字线WWL4(n-1)+3，输入NAND电路ND3。
列地址信号CA0、CA1用于选择选择行内4条写入字线(读取位线)中的1条写入字线WWL4(n-1)+4，输入NAND电路ND4。
另外，bCA0及bCA1是CA0及具有反转CA1电平的电平的反转信号。
对于这种写入字线驱动器/消能器，在写入操作时，写入信号WRITE变为H，例如，4个NAND选通电路ND1、ND2、ND3、ND4中的一个输出信号变为L。
例如，在CA0及CA1都为0的情况下，NAND选通电路ND1的输入信号全部为1，NAND选通电路ND1的输出信号全部为0。结果，P沟道MOS晶体管QP1变为导通状态，在写入字线WWL4(n-1)+1中流过写入电流。
另外，在CA0为1、CA1为0的情况下，NAND选通电路ND2的输入信号全部为1，NAND选通电路ND2的输出信号为0。结果，P沟道MOS晶体管QP2变为导通状态，在写入字线WWL4(n-1)+2中流过写入电流。
另外，在CA0为0、CA1为1的情况下，NAND选通电路ND3的输入信号全部为1，NAND选通电路ND3的输出信号为0。结果，P沟道MOS晶体管QP3变为导通状态，在写入字线WWL4(n-1)+3中流过写入电流。
另外，在CA0及CA1都为1的情况下，NAND选通电路ND4的输入信号全部为1，NAND选通电路ND4的输出信号全部为0。结果，P沟道MOS晶体管QP4变为导通状态，在写入字线WWL4(n-1)+4中流过写入电流。
(2)写入位线驱动器/消能器
图65表示写入位线驱动器/消能器的电路例。
写入位线驱动器/消能器29A由P沟道MOS晶体管QP5、QP6、N沟道MOS晶体管QN5、QN6、NAND选通电路ND5、ND6、AND选通电路AD1、AD2及反相器INV1、INV2构成。
P沟道MOS晶体管QP5连接在电源端子VDD与写入位线WBL1的一端之间。NAND选通电路ND5的输出信号提供给P沟道MOS晶体管QP5的栅极。N沟道MOS晶体管QN5连接在写入位线WBL1的一端与接地端子VSS之间。选通电路AD1的输出信号提供给N沟道MOS晶体管QN5的栅极。
P沟道MOS晶体管QP6连接在电源端子VDD与写入位线WBLj的一端之间。NAND选通电路ND6的输出信号提供给P沟道MOS晶体管QP6的栅极。N沟道MOS晶体管QN6连接在写入位线WBLj的一端与接地端子VSS之间。选通电路AD2的输出信号提供给N沟道MOS晶体管QN6的栅极。
写入位线驱动器/消能器31由P沟道MOS晶体管QP7、QP8、N沟道MOS晶体管QN7、QN8、NAND选通电路ND7、ND8、AND选通电路AD3、AD4及反相器INV3、INV4构成。
P沟道MOS晶体管QP7连接在电源端子VDD与写入位线WBL1的另一端之间。NAND选通电路ND7的输出信号提供给P沟道MOS晶体管QP7的栅极。N沟道MOS晶体管QN7连接在写入位线WBL1的另一端与接地端子VSS之间。选通电路AD3的输出信号提供给N沟道MOS晶体管QN7的栅极。
P沟道MOS晶体管QP8连接在电源端子VDD与写入位线WBLj的另一端之间。NAND选通电路ND8的输出信号提供给P沟道MOS晶体管QP8的栅极。N沟道MOS晶体管QN8连接在写入位线WBLj的另一端与接地端子VSS之间。选通电路AD4的输出信号提供给N沟道MOS晶体管QN8的栅极。
对于具有这种构成的写入位线驱动器/消能器29A、31，当NAND选通电路ND5的输出信号为0，AND选通电路AD3的输出信号为1时，在写入位线WBL1中流过从写入位线驱动器/消能器29A朝向写入位线驱动器/消能器31的写入电流。
另外，当NAND选通电路ND7的输出信号为0，AND选通电路AD1的输出信号为1时，在写入位线WBL1中流过从写入位线驱动器/消能器31朝向写入位线驱动器/消能器29A的写入电流。
对于写入位线驱动器/消能器29A、31，在写入操作时，写入信号WRITE变为1。另外，在选择的列中，上位列地址信号全部比特变为1。因此，在选择列内的写入位线WBLi(i＝1，…j)中，流过具有对应于写入数据DATA值方向的写入电流。
对应于写入数据DATA的值来决定选择列内的写入位线WBLi中流过的写入电流的方向。
例如，当选择写入位线WBL1时，若写入数据DATA为1，则NAND选通电路ND5的输出信号变为0，AND选通电路AD3的输出信号变为1。结果，在写入位线WBL1中流过从写入位线驱动器/消能器29A朝向写入位线驱动器/消能器31的写入电流。
相反，若写入数据DATA为0，则NAND选通电路ND7的输出信号变为0，AND选通电路AD1的输出信号变为1。结果，在写入位线WBL1中流过从写入位线驱动器/消能器31朝向写入位线驱动器/消能器29A的写入电流。
(3)行解码器
图66表示行解码器的电路例。
行解码器25-1可以是例如如下构造。另外，在该图中，仅示出一行的行解码器。
行解码器25-1由AND选通电路AD11构成。向AND选通电路AD11输入行地址信号。在选择的行中，因为行地址信号全部比特为H，所以行解码器25-1的输出信号RL1为H。
(4)列解码器和读取列选择线驱动器
图67表示列解码器和读取列选择线驱动器的电路例。
在图中，仅示出存储器单元阵列中一列的列解码器和读取列选择线驱动器。
列解码器和读取列选择线驱动器32由AND选通电路AD10构成。向AND选通电路AD10输入读取信号READ及上位列地址信号。
读取信号在读取操作时，为变为H的信号。即，在读取操作以外的模式下，列解码器和读取列选择线驱动器32的输出信号(列选择信号)CSL1的电位不变为H。读取操作时，在选择的列中，列地址信号的全部比特变为H，所以列解码器和读取列选择线驱动器32的输出信号CSL1的电位变为H。
(5)写入位线驱动器/消能器
说明构造例7(图53)中使用的写入位线驱动器/消能器的电路例。
图68和图69表示写入位线驱动器/消能器的电路例。
写入位线驱动器/消能器23AR由P沟道MOS晶体管QP5、QP6、QP7、QP8、N沟道MOS晶体管QN5、QN6、QN7、QN8、NAND选通电路ND5、ND6、ND7、ND8、AND选通电路AD1、AD2、AD3、AD4及反相器INV1、INV2、INV3、INV4构成。
P沟道MOS晶体管QP5连接在电源端子VDD与共用数据线30A之间。NAND选通电路ND5的输出信号被提供给P沟道MOS晶体管QP5的栅极。N沟道MOS晶体管QN5连接在共用数据线30A与接地端子VSS之间。AND选通电路AD1的输出信号被提供给N沟道MOS晶体管QN5的栅极。
P沟道MOS晶体管QP6连接在电源端子VDD与共用数据线30A之间。NAND选通电路ND6的输出信号被提供给P沟道MOS晶体管QP6的栅极。N沟道MOS晶体管QN6连接在共用数据线30A与接地端子VSS之间。AND选通电路AD2的输出信号被提供给N沟道MOS晶体管QN6的栅极。
P沟道MOS晶体管QP7连接在电源端子VDD与共用数据线30A之间。NAND选通电路ND7的输出信号被提供给P沟道MOS晶体管QP7的栅极。N沟道MOS晶体管QN7连接在共用数据线30A与接地端子VSS之间。AND选通电路AD3的输出信号被提供给N沟道MOS晶体管QN的栅极。
P沟道MOS晶体管QP8连接在电源端子VDD与共用数据线30A之间。NAND选通电路ND8的输出信号被提供给P沟道MOS晶体管QP8的栅极。N沟道MOS晶体管QN8连接在共用数据线30A与接地端子VSS之间。AND选通电路AD4的输出信号被提供给N沟道MOS晶体管QN8的栅极。
写入位线驱动器/消能器23AS由P沟道MOS晶体管QP9、QP10、QP11、QP12、N沟道MOS晶体管QN9、QN10、QN11、QN12、NAND选通电路ND9、ND10、ND11、ND12、AND选通电路AD5、AD6、AD7、AD8及反相器INV5、INV6、INV7、INV8构成。
P沟道MOS晶体管QP9连接在电源端子VDD与共用数据线30B之间。NAND选通电路ND9的输出信号被提供给P沟道MOS晶体管QP9的栅极。N沟道MOS晶体管QN9连接在共用数据线30B与接地端子VSS之间。AND选通电路AD5的输出信号被提供给N沟道MOS晶体管QN9的栅极。
P沟道MOS晶体管QP10连接在电源端子VDD与共用数据线30B之间。NAND选通电路ND10的输出信号被提供给P沟道MOS晶体管QP10的栅极。N沟道MOS晶体管QN10连接在共用数据线30B与接地端子VSS之间。AND选通电路AD6的输出信号被提供给N沟道MOS晶体管QN10的栅极。
P沟道MOS晶体管QP11连接在电源端子VDD与共用数据线30B之间。NAND选通电路ND11的输出信号被提供给P沟道MOS晶体管QP11的栅极。N沟道MOS晶体管QN11连接在共用数据线30B与接地端子VSS之间。AND选通电路AD7的输出信号被提供给N沟道MOS晶体管QN11的栅极。
P沟道MOS晶体管QP12连接在电源端子VDD与共用数据线30B之间。NAND选通电路ND12的输出信号被提供给P沟道MOS晶体管QP12的栅极。N沟道MOS晶体管QN12连接在共用数据线30B与接地端子VSS之间。AND选通电路AD8的输出信号被提供给N沟道MOS晶体管QN12的栅极。
对于具有这种构成的写入位线驱动器/消能器23AR、23AS，例如当NAND选通电路ND5的输出信号为0，AND选通电路AD5的输出信号为1时，在由行选择开关RSW2选择行内的写入位线WBL4(n-1)+1中流过从写入位线驱动器/消能器23AR朝向写入位线驱动器/消能器23AS的写入电流。
另外，例如当NAND选通电路ND9的输出信号为0，AND选通电路AD1的输出信号为1时，在由行选择开关RSW2选择行内的写入位线WBL4(n-1)+1中流过从写入位线驱动器/消能器23AS朝向写入位线驱动器/消能器23AR的写入电流。
对于写入位线驱动器/消能器23AR、23AS，在写入操作时，写入信号WRITE变为1。另外，在本例中，由行地址信号及上位列地址信号(除去列地址信号的下位2比特的信号)来选择一个读取功能块BKik。
因为在选择的读取功能块BKik内存在4个MTJ元件，所以为了选择4个MTJ元件中的一个，而使用列地址信号的下位比特CA0、CA1。
对应于写入数据DATA的值来决定在对选择读取功能块BKik内选择的MTJ元件写入数据中使用的写入位线WBL4(n-1)+1中流过的写入电流的方向。
例如，当选择WBL4(n-1)+1时，若写入数据DATA为1，则NAND选通电路ND5的输出信号变为0，AND选通电路AD5的输出信号变为1。结果，在写入位线WBL4(n-1)+1中流过从写入位线驱动器/消能器23AR朝向写入位线驱动器/消能器23AS的写入电流。
相反，若写入数据DATA为0，则NAND选通电路ND9的输出信号变为0，AND选通电路AD1的输出信号变为1。结果，在写入位线WBL4(n-1)+1中流过从写入位线驱动器/消能器AS23朝向写入位线驱动器/消能器23AR的写入电流。
(6)列解码器和写入字线驱动器/消能器
说明构造例7(图53)中使用的列解码器和写入字线驱动器/消能器的电路例。
图70表示列解码器和写入字线驱动器/消能器的电路例。
列解码器和写入字线驱动器/消能器29AR由NAND选通电路ND1、…NDj及P沟道MOS晶体管QP1、…QPj构成。
P沟道MOS晶体管QP1、…QPj连接于电源端子VDD与写入字线WWL1、…WWLj一端之间。NAND选通电路ND1、…NDj的输出信号被提供给P沟道MOS晶体管QP1、…QPj的栅极。
写入操作时，写入信号WRITE变为1。另外，在选择的列中，因为上位列地址信号1、…j的全部比特变为1，所以NAND选通电路ND1、…NDj的输出信号变为0，P沟道MOS晶体管QP1、…QPj变为导通状态。
写入字线消能器31R由N沟道MOS晶体管QN1、…QNj构成。
N沟道MOS晶体管QN1、…QNj连接在接地端子VSS与写入字线WWL1、…WWLj另一端之间。N沟道MOS晶体管QN1、…QNj由于其栅极被提供电源电位VDD，所以总是导通状态。
(7)行解码器
说明构造例9(图59)中使用的行解码器的电路例。
图71表示行解码器的电路例。
该图中，仅示出1行的行解码器25-1。
行解码器25-1由4个AND选通电路AD13-AD16构成。向AND选通电路AD13-AD16输入写入信号WRITE、行地址信号及列地址信号的下位2比特CA0、CA1。
写入操作时，写入信号WRITE变为H，在选择的行中，行地址信号全部比特变为H。另外，在选择的行中，根据列地址信号的下位2比特CA0、CA1，选择被选择读取功能块内的4个MTJ元件之一、即4条写入字线之一。
(8)写入字线驱动器
说明构造例9(图59)中使用的写入字线驱动器的电路例。
图72表示写入字线驱动器的电路例。
该图中，仅示出1行的写入字线驱动器。
写入字线驱动器3-1由连接在写入字线WWL1、WWL2、WWL3、WWL4上的P沟道MOS晶体管P1、P2、P3、P4构成。
P沟道MOS晶体管P1、P2、P3、P4连接在电源端子VDD与写入字线WWL1、WWL2、WWL3、WWL4之间，由字线使能信号WLEN1-4进行控制。字线使能信号WLEN1-4是由图71的行解码器解码和地址信号及列地址信号的下位2比特所得到的信号。
(9)行解码器和读取线驱动器
说明构造例9(图59)中使用的行解码器和读取线驱动器的电路例。
图73表示行解码器和读取线驱动器的电路例。该图中，仅示出1行的行解码器和读取线驱动器。
行解码器和读取线驱动器23B-1由AND选通电路AD9构成。向AND选通电路AD9输入读取信号READ及行地址信号。
读取信号READ在读取操作时为变为H的信号。即，在读取操作以外的模式下，读取字线RWL1的电位不变为H。读取操作时，在选择行中，行地址信号的全部比特变为H，所以读取线RW1的电位变为H。
(10)列解码器和写入位线驱动器/消能器
说明构造例10(图60)中使用的列解码器和写入位线驱动器/消能器的电路例。
图74表示关于本发明磁随机存取存储器构造例11的电路图。
构造例11的特征在于：写入字线WWLj沿列方向延伸，写入位线WBL4(n-1)+1、…4(n-1)+3沿行方向延伸。
说明构造例11中使用的列解码器和写入位线驱动器/消能器的电路例。
图75及图76表示列解码器和写入位线驱动器/消能器的电路例。
在图中，仅示出1列的列解码器和写入位线驱动器/消能器。
在本例中，假设读取功能块由4个MTJ元件构成，读取功能块内的4个MTJ元件由列地址信号的下位2比特CA0、CA1来进行选择。另外，存储器单元阵列的列由上位列地址信号、即除去列地址信号中下位2比特CA0、CA1后的列地址信号来进行选择。
写入位线驱动器/消能器29A由P沟道MOS晶体管QP5、QP6、QP7、QP8、N沟道MOS晶体管QN5、QN6、QN7、QN8、NAND选通电路ND5、ND6、ND7、ND8、AND选通电路AD1、AD2、AD3、AD4及反相器INV1、INV2、INV3、INV4构成。
P沟道MOS晶体管QP5连接在电源端子VDD与写入位线BL1一端之间。NAND选通电路ND5的输出信号被提供给P沟道MOS晶体管QP5的栅极。N沟道MOS晶体管QN5连接在写入位线BL1的一端与接地端子VSS之间。AND选通电路AD1的输出信号被提供给N沟道MOS晶体管QN5的栅极。
P沟道MOS晶体管QP6连接在电源端子VDD与写入位线BL2一端之间。NAND选通电路ND6的输出信号被提供给P沟道MOS晶体管QP6的栅极。N沟道MOS晶体管QN6连接在写入位线BL2的一端与接地端子VSS之间。AND选通电路AD2的输出信号被提供给N沟道MOS晶体管QN6的栅极。
P沟道MOS晶体管QP7连接在电源端子VDD与写入位线BL3一端之间。NAND选通电路ND7的输出信号被提供给P沟道MOS晶体管QP7的栅极。N沟道MOS晶体管QN7连接在写入位线BL2的一端与接地端子VSS之间。AND选通电路AD3的输出信号被提供给N沟道MOS晶体管QN7的栅极。
P沟道MOS晶体管QP8连接在电源端子VDD与写入位线BL4一端之间。NAND选通电路ND8的输出信号被提供给P沟道MOS晶体管QP8的栅极。N沟道MOS晶体管QN8连接在写入位线BL4的一端与接地端子VSS之间。AND选通电路AD4的输出信号被提供给N沟道MOS晶体管QN8的栅极。
写入位线驱动器/消能器31由P沟道MOS晶体管QP9、QP10、QP11、QP12、N沟道MOS晶体管QN9、QN10、QN11、QN12、NAND选通电路ND9、ND10、ND11、ND12、AND选通电路AD5、AD6、AD7、AD8及反相器INV5、INV6、INV7、INV8构成。
P沟道MOS晶体管QP9连接在电源端子VDD与写入位线BL1一端之间。NAND选通电路ND9的输出信号被提供给P沟道MOS晶体管QP9的栅极。N沟道MOS晶体管QN9连接在写入位线BL1的另一端与接地端子VSS之间。AND选通电路AD5的输出信号被提供给N沟道MOS晶体管QN9的栅极。
P沟道MOS晶体管QP10连接在电源端子VDD与写入位线BL2另一端之间。NAND选通电路ND10的输出信号被提供给P沟道MOS晶体管QP10的栅极。N沟道MOS晶体管QN10连接在写入位线BL2的另一端与接地端子VSS之间。AND选通电路AD6的输出信号被提供给N沟道MOS晶体管QN10的栅极。
P沟道MOS晶体管QP11连接在电源端子VDD与写入位线BL3另一端之间。NAND选通电路ND11的输出信号被提供给P沟道MOS晶体管QP11的栅极。N沟道MOS晶体管QN11连接在写入位线BL3的另一端与接地端子VSS之间。AND选通电路AD7的输出信号被提供给N沟道MOS晶体管QN11的栅极。
P沟道MOS晶体管QP12连接在电源端子VDD与写入位线BL4一端之间。NAND选通电路ND12的输出信号被提供给P沟道MOS晶体管QP12的栅极。N沟道MOS晶体管QN12连接在写入位线BL4的另一端与接地端子VSS之间。AND选通电路AD8的输出信号被提供给N沟道MOS晶体管QN12的栅极。
对于具有这种构成的写入位线驱动器/消能器29A、31，当NAND选通电路ND5的输出信号为0，AND选通电路AD5的输出信号为1时，在写入位线BL1中流过从写入位线驱动器/消能器29A朝向写入位线驱动器/消能器31的写入电流。
另外，当NAND选通电路ND9的输出信号为0，AND选通电路AD1的输出信号为1时，在写入位线BL1中流过从写入位线驱动器/消能器31朝向写入位线驱动器/消能器29A的写入电流。
另外，当NAND选通电路ND6的输出信号为0，AND选通电路AD6的输出信号为1时，在写入位线BL2中流过从写入位线驱动器/消能器29A朝向写入位线驱动器/消能器31的写入电流。
另外，当NAND选通电路ND10的输出信号为0，AND选通电路AD2的输出信号为1时，在写入位线BL2中流过从写入位线驱动器/消能器31朝向写入位线驱动器/消能器29A的写入电流。
另外，当NAND选通电路ND7的输出信号为0，AND选通电路AD7的输出信号为1时，在写入位线BL3中流过从写入位线驱动器/消能器29A朝向写入位线驱动器/消能器31的写入电流。
另外，当NAND选通电路ND11的输出信号为0，AND选通电路AD3的输出信号为1时，在写入位线BL3中流过从写入位线驱动器/消能器31朝向写入位线驱动器/消能器29A的写入电流。
另外，当NAND选通电路ND8的输出信号为0，AND选通电路AD8的输出信号为1时，在写入位线BL4中流过从写入位线驱动器/消能器29A朝向写入位线驱动器/消能器31的写入电流。
另外，当NAND选通电路ND12的输出信号为0，AND选通电路AD4的输出信号为1时，在写入位线BL4中流过从写入位线驱动器/消能器31朝向写入位线驱动器/消能器29A的写入电流。
对于写入位线驱动器/消能器29A、31，在写入操作时，写入信号WRITE变为1。另外，在选择列中，上位列地址信号的全部比特、即除去列地址信号中下位2比特CA0、CA1后的列地址信号的全部比特为1。
下位列地址信号CA0、CA1是选择被选择列内4条写入位线BL1、BL2、BL3、BL4中的一个用的信号。在选择的位线中流过具有对应于写入数据DATA值的方向的写入电流。
对应于写入数据DATA的值来决定选择列内的被选择写入位线中流过的写入电流的方向。
例如，当选择写入位线BL1时(CA0＝0，CA1＝0时)，若写入数据DATA为1，则NAND选通电路ND5的输出信号变为0，AND选通电路AD5的输出信号变为1。结果，在写入位线BL1中流过从写入位线驱动器/消能器29A朝向写入位线驱动器/消能器31的写入电流。
相反，若写入数据DATA为0，则NAND选通电路ND9的输出信号变为0，AND选通电路AD1的输出信号变为1。结果，在写入位线BL1中流过从写入位线驱动器/消能器31朝向写入位线驱动器/消能器29A的写入电流。
另外，当选择写入位线BL2时(CA0＝1，CA1＝0时)，若写入数据DATA为1，则NAND选通电路ND6的输出信号变为0，AND选通电路AD6的输出信号变为1。结果，在写入位线BL2中流过从写入位线驱动器/消能器29A朝向写入位线驱动器/消能器31的写入电流。
相反，若写入数据DATA为0，则NAND选通电路ND10的输出信号变为0，AND选通电路AD2的输出信号变为1。结果，在写入位线BL2中流过从写入位线驱动器/消能器31朝向写入位线驱动器/消能器29A的写入电流。
另外，当选择写入位线BL3时(CA0＝0，CA1＝1时)，若写入数据DATA为1，则NAND选通电路ND7的输出信号变为0，AND选通电路AD7的输出信号变为1。结果，在写入位线BL3中流过从写入位线驱动器/消能器29A朝向写入位线驱动器/消能器31的写入电流。
相反，若写入数据DATA为0，则NAND选通电路ND11的输出信号变为0，AND选通电路AD3的输出信号变为1。结果，在写入位线BL3中流过从写入位线驱动器/消能器31朝向写入位线驱动器/消能器29A的写入电流。
另外，当选择写入位线BL4时(CA0＝1，CA1＝1时)，若写入数据DATA为1，则NAND选通电路ND8的输出信号变为0，AND选通电路AD8的输出信号变为1。结果，在写入位线BL4中流过从写入位线驱动器/消能器29A朝向写入位线驱动器/消能器31的写入电流。
相反，若写入数据DATA为0，则NAND选通电路ND12的输出信号变为0，AND选通电路AD4的输出信号变为1。结果，在写入位线BL4中流过从写入位线驱动器/消能器31朝向写入位线驱动器/消能器29A的写入电流。
(11)读取电路
图77示出读取电路的电路例。
在本例中，前提在于：在1列内，在读取功能块内配置4个MTJ元件，且MTJ元件分别独立地连接在读取位线上。即，在1列内，配置4条读取位线，这些读取位线经由列选择开关，连接于读取电路29B上。
本例的读取电路29B适用于每1比特来输出读取数据的1比特型磁随机存取存储器。
因此，读取电路29B具有4个读出放大器和偏置电路29B11、29B12、29B13、29B14、选择器29B2和输出缓冲器29B3。
读取操作时，从选择的读取功能块的4个MTJ元件中同时读取读取数据。这4个读取数据被输入读出放大器和偏置电路29B11、29B12、29B13、29B14，被读出。
选择器29B2根据列地址信号的下位2比特CA0、CA1，选择从读出放大器和偏置电路29B11、29B12、29B13、29B14中输出的4个读除数据中的一个。选择的读取数据经由输出缓冲器29B3，作为输出数据，从磁随机存取存储器输出。
总之，本例中，以将读取电路29B适用于1比特型磁随机存取存储器中为前提。
但是，例如在将读取电路29B适用于每4比特来输出读取数据的4比特型磁随机存取存储器的情况下，不需要选择器29B2。相反，对于输出缓冲器29B3而言，对应于读出放大器和偏置电路29B11、29B12、29B13、29B14，必需有4个。
图78表示适用于4比特型磁随机存取存储器中的读取电路的电路例。
读取电路29B具有4个读出放大器和偏置电路29B11、29B12、29B13、29B14和4个输出缓冲器29B31、29B32、29B33、29B34。
读取操作时，从选择的读取功能块的4个MTJ元件中同时读取读取数据。这4个读取数据被输入读出放大器和偏置电路29B11、29B12、29B13、29B14，被读出。
另外，读出放大器和偏置电路29B11、29B12、29B13、29B14的输出数据经由输出缓冲器29B31、29B32、29B33、29B34，从磁随机存取存储器输出。
图79表示读出放大器和偏置电路的电路例。
该读出放大器和偏置电路对应于图77及图78的4个读出放大器和偏置电路中的一个。
读取放大器S/A例如由差动放大器构成。
在电源端子VDD与列选择开关29C之间串联连接P沟道MOS晶体管QP14和N沟道MOS晶体管QN13。运算放大器OP的负输入端子连接于节点n2，其输出端子连接于N沟道MOS晶体管13的栅极，向其正输入端子输入箝位电位VC。
运算放大器OP实现使节点n2的电位等于箝位电位VC的作用。将箝位电位VC的值设定为规定的正值。
恒定电流源Is生成读取电流Iread。读取电流Iread经由P沟道MOS晶体管QP13、QP14构成的电流镜电路，流入位线BLi。例如由差动放大器构成的读取放大器根据流过读取电流Iread时的节点n1的电位来读取存储器单元(MTJ元件)的数据。
图80表示读出放大器的电路例。图81表示读取放大器的参考电位生成电路的电路例。
读取放大器S/A例如由差动放大器构成。读取放大器S/A比较节点n1的电位与参考电位Vref。
从存储1数据的MTJ元件和存储0数据的MTJ元件中生成参考电位Vref。
在电源端子VDD与存储1数据的MTJ元件之间，串联连接P沟道MOS晶体管QP16及N沟道MOS晶体管QN14、QN15。另外，在电源端子VDD与存储0数据的MTJ元件之间，串联连接P沟道MOS晶体管QP17及N沟道MOS晶体管QN16、QN17。
P沟道MOS晶体管QP16、QP17的漏极彼此连接，另外，N沟道MOS晶体管QN15、QN17的漏极也彼此连接。
运算放大器OP实现使节点n4的电位等于箝位电位VC的作用。恒定电流源Is2生成读取电流Iread。读取电流Iread经由P沟道MOS晶体管QP15、QP16构成的电流镜电路，流入存储1数据的MTJ元件及存储0数据的MTJ元件。
从节点n3输出参考电位Vref。
图82表示图79及图81的运算放大器OP的电路例。
运算放大器OP由P沟道MOS晶体管QP18、QP19及N沟道MOS晶体管QN18、QN19、QN20构成。若使能信号Enable变为H，则运算放大器OP变为工作状态。
图83表示读出放大器和偏置电路的电路例。
读出放大器和偏置电路对应于图77及图78中4个读出放大器和偏置电路中的一个。
本例的读出放大器和偏置电路适用于构造例8(图58)。
适用于构造例8(图58)的情况下，设图83的QN24和QN25与图58的CSW同一尺寸，图83的QN20和QN21与图58的RSW2同一尺寸。
另外，设图83的QN17、QN18、QN19为同一尺寸，以具有相同的驱动能力。
由此，运算放大器OP的正端输入电位在图58中变为读取1数据时的运算放大器的负端输入电位与读取0数据时的运算放大器的负端输入电位的基本中间电位，实现作为数据读取时的参考电位的作用。
输入N沟道MOS晶体管QN18、QN19的栅极中的信号VtA等于读出放大器S/A的数据识别电压。向N沟道MOS晶体管QN20、QN21、QN24、QN25的栅极输入读取操作时变为H的读取信号READ。
同图中，1表示MT元件存储1数据，0表示MTJ元件存储0数据。VC与施加到构造例8(图58)的偏置线34上的偏置电位VC相同。
4、写入/读取操作原理
说明本发明的磁随机存取存储器的写入/读取操作原理。
(1)写入操作原理
随机进行对MTJ元件的写入。例如，行解码器25-1、…25-n根据行地址信号，选择一个行。在选择的行中，因为行解码器25-k的输出信号RLk为H，所以行选择开关RSW2变为导通状态。
另外，列解码器和读取列选择线驱动器32因为仅在读取操作时激活，所以全部读取字线RWL1、…RWLj变为悬浮状态。
写入字线驱动器23A例如根据列地址信号中的下位2比特CA0、CA1，选择被选择的读取功能块BKik内的4个MTJ元件之一，具体而言，是4条写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4中的一条。
写入字线驱动器23A经由共用数据线(共用驱动线)30和行选择开关RSW2，向选择的写入字线施加写入电流。
列解码器和写入位线驱动器/消能器29A、31例如根据上位列地址信号(去除列地址信号中下位比特CA0、CA1的列地址信号)，选择列，并且，在选择列内的写入位线WBLi中流过写入电流。
列解码器和写入位线驱动器/消能器29A、31对应于写入数据值，决定在选择列内的写入位线WBLi中流过的写入电流方向。
另外，通过写入字线中流过的写入电流和写入位线中流过的写入电流产生的合成磁场，决定选择的MTJ元件的自由层(存储层)的磁化方向，在MTJ元件中存储1/0信息。
在这种写入操作原理下，写入操作时，因为MTJ元件的一端连接于悬浮状态的读取字线RWLi上，所以即使从写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4向读取字线RWLi注入电荷，在MTJ元件两端也不会产生电位差。
因此，即使由于写入字线及写入位线的布线电阻而在写入操作时，在规定部位上写入字线的电位与写入位线的电位不同，在MTJ元件两端不会产生电位差，隧道势垒层也不会被破坏。
(2)读取操作原理。
以读取功能块单位来进行对MTJ元件的读取。例如，行解码器25-1、…25-n根据行地址信号，选择一个行。在选择的行中，因为行解码器25-k的输出信号RLk为H，所以行选择开关RSW2变为导通状态。
列解码器和读取列选择线驱动器32根据上位列地址信号，选择列。在选择的列中，因为列解码器和读取列选择线驱动器32的输出信号、即列选择信号CSLi变为H，所以列选择开关CSW变为导通状态。
即，选择列内的读取字线RWLi的电位变为接地电位VSS，其它非选择列内的读取字线RWLi的电位变为悬浮状态。
另外，在读取操作时，写入字线驱动器23A及列解码器和写入位线驱动器/消能器29A、31变为非工作状态。
读取电路29B例如生成读取电流。该读取电流仅在选择行及选择列中存在的读取功能块内的多个MTJ元件12中流动。
即，读取电流经由选择行内的行选择开关RSW2、读取功能块内的MTJ元件12及选择列内的列选择开关CSW，在接地点VSS被吸收。
其中，读取操作时，存在于选择行、非选择列中的读取功能块内的MTJ元件一端变为短路状态，选择行内的读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4经MTJ元件变为短路状态。
为了解决该问题，只需在读取操作时，由箝位电路固定读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4的电位，通过读取电流的电流量变化来检测数据即可。
另外，就读取电流的方向而言，不特别限定。读取电流即可流向被吸收进读取电路29B的方向。
由读取电路29B内的读出放大器来检测读取位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4中流过的读取电流的电流量变化。
在由读取电路29B内的读出放大器来读出MTJ元件的数据后，输出到磁随机存取存储器的外部。其中，读取功能块内的多个MTJ元件12的数据既可每1比特来输出，也可同时输出。
在每1比特顺序输出多个MTJ元件数据的情况下，例如，使用下位列地址信号CA0、CA1，选择多个MTJ元件12数据中的一个。
(3)构造例9(图59的情况)
①写入操作原理
行解码器25-1、…25-n根据行地址信号，选择一个行。在选择的行中，因为行解码器25-k的输出信号WLEN1-WLEN4为H，所以写入位线驱动器33-k被激活，向写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4提供写入电流。
这里，相当于随机进行对MTJ元件的写入，例如图71所示，只需向行解码器25-1、…25-n输入用于选择写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4中的一条的列地址信号的下位2比特CA0、CA1即可。
即，在构造例9的情况下，如图71所示，在一个行内配置4个行解码器，分别向其中输入不同列地址信号的下位2比特CA0、CA1。另外，在一行内配置4个字线使能线WLEN1-WLEN4，以能分别独立驱动4条写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4。
另外，行解码器和读取线驱动器23B-1、…23B-n及列解码器和读取列选择线驱动器32仅在读取操作时被激活。
因此，全部读取字线RWL1、…RWLj为悬浮状态，并且，从共用数据线30上电切断写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4。
列解码器和写入位线驱动器/消能器29A、31例如根据上位列地址信号(去除列地址信号中下位比特CA0、CA1的列地址信号)，选择列，并且，在选择列内的写入位线WBLi中流过写入电流。
列解码器和写入位线驱动器/消能器29A、31对应于写入数据值，决定在选择列内的写入位线WBLi中流过的写入电流方向。
另外，通过写入字线中流过的写入电流和写入位线中流过的写入电流产生的合成磁场，决定选择的MTJ元件的自由层(存储层)的磁化方向，在MTJ元件中存储1/0信息。
②读取操作原理。
以读取功能块单位来进行对MTJ元件的读取。在构造例9的情况下，在读取操作时，行解码器25-1、…25-n为非工作状态。即，行解码器25-1、…25-n的输出信号WLEN1-WLEN4全部为L。
行解码器和读取线驱动器23B-1、…23B-n根据行地址信号来选择一个行。在选择的行中，因为行解码器和读取线驱动器23B-k的输出信号、即读取线RWk的电位变为H，所以行选择开关RSW2变为导通状态。
列解码器和读取列选择线驱动器32根据上位列地址信号，选择一个列。在选择的列中，因为列解码器和读取列选择线驱动器32的输出信号、即列选择信号CSLi变为H，所以列选择开关CSW变为导通状态。
另外，在读取操作时，写入字线驱动器33-k及列解码器和写入位线驱动器/消能器29A、31变为非工作状态。
读取电路29B例如生成读取电流。该读取电流仅在选择行及选择列中存在的读取功能块内的多个MTJ元件12中流动。
即，读取电流经由选择行内的行选择开关RSW2、读取功能块内的MTJ元件12及选择列内的列选择开关CSW，在接地点VSS被吸收。
另外，就读取电流的方向而言，不特别限定。读取电流即可流向被吸收进读取电路29B的方向。
5、各MTJ元件的钉扎层与存储层的位置关系
如构造例5(例如参照图36的截面图)那样，对于写入线(写入字线或写入位线)，在其上部和下部分别配置MTJ元件，并且，使用由在该写入线中流过的写入电流发生的磁场，向位于上部或下部的MTJ元件中写入数据的情况下，必需研究各MTJ元件的钉扎层(固定层)与存储层(自由层)的位置关系或钉扎层的磁化方向等。
这是因为写入操作原理或写入电路的构成由于各MTJ元件的钉扎层与存储层的位置关系或流入写入线中的电流方向等而发生改变。
(1)各MTJ元件的钉扎层与存储层的位置关系
如图84所示，期望各MTJ元件(MTJ元件)的钉扎层与存储层的位置关系(相对关系)相对使用的写入线对称。
例如，设定成相对写入线(写入字线或写入位线)，在其上部和下部分别配置MTJ元件，并且，使用由在该写入线中流过的写入电流发生的磁场，向位于上部或下部的MTJ元件中写入数据的情况下，各MTJ元件的钉扎层与存储层的位置关系相对该写入线对称。
具体而言，写入线下部的MTJ元件构造为在接近写入布线侧存在存储层，在远离侧存在钉扎层的构造情况下，写入线的上部MTJ元件构造也为在接近写入布线侧存在存储层，在远离侧存在钉扎层的构造。
同样，写入线下部的MTJ元件构造为在接近写入布线侧存在钉扎层，在远离侧存在存储层的构造情况下，写入线的上部MTJ元件构造也为在接近写入布线侧存在钉扎层，在远离侧存在存储层的构造。
另外，这种位置关系对存储器单元阵列内全部MTJ元件都成立。另外，对于存储器单元阵列内的全部写入线，配置在其上部的MTJ元件和配置在其下部的MTJ元件彼此对称配置。
根据这种位置关系，从写入线到存储层的距离在全部MTJ元件中实质相等。即，因为写入线中流过的写入电流产生的磁场影响在全部MTJ元件中相同，所以全部MTJ元件的写入特性相同。
总之，此时，相对写入线配置在下部(或上部)的MTJ元件的方向与相对写入线配置在上部(或下部)的MTJ元件的方向彼此反向。
但是，这种存储器单元阵列内的MTJ元件不都朝向同一方向，例如，就多级重叠的MTJ元件来说，通过本发明，各级中MTJ元件的方向不同无论如何不成为优点。(这里，所谓方向仅是上向和下向两种。另外，作为上及下的定义，将半导体衬底侧定义为下。)
这是因为当形成MTJ元件时，仅通过改变形成构成MTJ元件的各层顺序就可容易地改变MTJ元件的方向。
(2)MTJ元件的钉扎层的磁化方向
对于写入线(写入字线或写入位线)，在其上部和下部分别配置MTJ元件，并且，使用由在该写入线中流过的写入电流发生的磁场，向位于上部或下部的MTJ元件中写入数据的情况下，必需根据MTJ元件的钉扎层磁化方向来改变写入操作原理或读取操作原理。
这是因为即使写入线中流过的电流方向一定，但施加在配置在上部的MTJ元件的磁场方向施加在配置在下部的MTJ元件的磁场方向相反。
①分别设定钉扎层的磁化方向的情况
在分别设定钉扎层的磁化方向的情况下，通过使存在于写入线(写入字线、写入位线)下部的MTJ元件的钉扎层的磁化方向与存在于写入线上部的MTJ元件的钉扎层的磁化方向彼此相反，通常可适用读取操作原理及写入操作原理。
即，可设钉扎层的磁化方向与存储层的磁化方向相同的情况为1，设钉扎层的磁化方向与存储层的磁化方向不同的情况为0。
下面描述具体例。
作为前提条件，如图85及图86所示，设MTJ元件MTJ1-1、MTJ1-2的易磁化方向朝向X方向(写入字线延伸的方向)，并且，配置在写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1的钉扎层的磁化方向为左侧，配置在写入位线WBL1-1/WBL1-2上部的MTJ元件MTJ1-2的钉扎层的磁化方向为右侧。
另外，由写入位线WBL1-1/WBL1-2中流过的写入电流方向来决定写入数据，在写入字线WWL1-1、WWL1-2中仅流过朝向一个方向的写入电流。
·向写入位线下部的MTJ元件写入数据的情况
[1-写入]
如图85所示，在写入字线WWL1-1中流过朝向一个方向的写入电流，在写入位线WBL1-1/WBL1-2中，沿吸入纸面的方向流过写入电流。由流过写入位线WBL1-1/WBL1-2的写入电流产生的磁场以写入位线WBL1-1/WBL1-2为中心，描绘右转的圆。
此时，向写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1施加左向磁场。因此，写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1的磁化方向变为左向。
因此，写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1的磁化状态变为平行，写入数据1。
[0-写入]
在写入字线WWL1-1中流过朝向一个方向的写入电流，在写入位线WBL1-1/WBL1-2中，沿从纸面喷出的方向流过写入电流。由流过写入位线WBL1-1/WBL1-2的写入电流产生的磁场以写入位线WBL1-1/WBL1-2为中心，描绘左转的圆。
此时，向写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1施加右向磁场。因此，写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1的磁化方向变为右向。
因此，写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1的磁化状态变为反平行，写入数据0。
·向写入位线上部的MTJ元件写入数据的情况
对于写入位线WBL1-1/WBL1-2上部的MTJ元件MTJ1-2，在与对其下部的MTJ元件MTJ1-1的写入条件相同的条件下，若可写入相同数据，则可对两个MTJ元件MTJ1-1、MTJ1-2使用同一写入电路(写入位线驱动器/消能器)及同一读取电路，执行写入/读取操作。
[1-写入]
如图86所示，在写入字线WWL1-2中流过朝向一个方向的写入电流，在写入位线WBL1-1/WBL1-2中，沿吸入纸面的方向流过写入电流。
该写入条件与对写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1的1-写入条件相同。此时，由流过写入位线WBL1-1/WBL1-2的写入电流产生的磁场以写入位线WBL1-1/WBL1-2为中心，描绘右转的圆。
此时，向写入位线WBL1-1/WBL1-2上部的MTJ元件MTJ1-2施加右向磁场。因此，写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-2的磁化方向变为右向。
因此，写入位线WBL1-1/WBL1-2上部的MTJ元件MTJ1-1的磁化状态变为平行，写入数据1。
从而，通过设MTJ元件MTJ1-1、MTJ1-2的钉扎层磁化方向不同，可在相同的写入条件下，向MTJ元件MTJ1-1、MTJ1-2写入相同的数据。
[0-写入]
在写入字线WWL1-2中流过朝向一个方向的写入电流，在写入位线WBL1-1/WBL1-2中，沿从纸面喷出的方向流过写入电流。
该写入条件与对写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1的0-写入条件相同。此时，由流过写入位线WBL1-1/WBL1-2的写入电流产生的磁场以写入位线WBL1-1/WBL1-2为中心，描绘左转的圆。
此时，向写入位线WBL1-1/WBL1-2上部的MTJ元件MTJ1-2施加左向磁场。因此，写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-2的磁化方向变为左向。
因此，写入位线WBL1-1/WBL1-2上部的MTJ元件MTJ1-2的磁化状态变为反平行，写入数据0。
从而，通过设MTJ元件MTJ1-1、MTJ1-2的钉扎层磁化方向不同，可在相同的写入条件下，向MTJ元件MTJ1-1、MTJ1-2写入相同的数据。
②全部MTJ元件的钉扎层的磁化方向相同的情况
在全部MTJ元件的钉扎层的磁化方向相同的情况下，例如，在结束晶片加工后，向全部的MTJ元件的钉扎层共同施加相同方向的磁场，瞬时决定全部MTJ元件的钉扎层的磁化方向。
尤其是在施加磁场的情况下，通过使晶片温度上升，可容易决定全部MTJ元件的钉扎层的磁化方向。
但是，此时，就配置在写入线下部的MTJ元件与配置在上部的MTJ元件来说，在相同写入条件下不能写入相同数据。
因此，作为对策，有如下两个对策，A、不改变写入电路(写入位线驱动器/消能器)的构成、即写入条件，改变读取电路的构成，B、改变写入电路(写入位线驱动器/消能器)的构成、即写入条件，不改变读取电路的构成。
下面，描述具体例。
作为前提条件，如图87及图88所示，设MTJ元件MTJ1-1、MTJ1-2的易磁化方向朝向X方向(写入字线延伸的方向)，并且，配置在写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1的钉扎层的磁化方向及配置在写入位线WBL1-1/WBL1-2上部的MTJ元件MTJ1-2的钉扎层的磁化方向都为左侧。
另外，由写入位线WBL1-1/WBL1-2中流过的写入电流方向来决定写入数据，在写入字线WWL1-1、WWL1-2中仅流过朝向一个方向的写入电流。
A、不改变写入条件的情况
·向写入位线下部的MTJ元件写入数据的情况
[1-写入]
如图87所示，在写入字线WWL1-1中流过朝向一个方向的写入电流，在写入位线WBL1-1/WBL1-2中，沿吸入纸面的方向流过写入电流。由流过写入位线WBL1-1/WBL1-2的写入电流产生的磁场以写入位线WBL1-1/WBL1-2为中心，描绘右转的圆。
此时，向写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1施加左向磁场。因此，写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1的磁化方向变为左向。
因此，写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1的磁化状态变为平行，写入数据1。
[0-写入]
在写入字线WWL1-1中流过朝向一个方向的写入电流，在写入位线WBL1-1/WBL1-2中，沿从纸面喷出的方向流过写入电流。由流过写入位线WBL1-1/WBL1-2的写入电流产生的磁场以写入位线WBL1-1/WBL1-2为中心，描绘左转的圆。
此时，向写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1施加右向磁场。因此，写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1的磁化方向变为右向。
因此，写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1的磁化状态变为反平行，写入数据0。
·向写入位线上部的MTJ元件写入数据的情况
对于写入位线WBL1-1/WBL1-2上部的MTJ元件MTJ1-2，使用与对其下部的MTJ元件MTJ1-1的写入条件相同的条件、即同一写入电路(写入位线驱动器/消能器)，执行写入操作。
[1-写入]
如图88所示，在写入字线WWL1-2中流过朝向一个方向的写入电流，在写入位线WBL1-1/WBL1-2中，沿吸入纸面的方向流过写入电流。
该写入条件与对写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1的1-写入条件相同。此时，由流过写入位线WBL1-1/WBL1-2的写入电流产生的磁场以写入位线WBL1-1/WBL1-2为中心，描绘右转的圆。
此时，向写入位线WBL1-1/WBL1-2上部的MTJ元件MTJ1-2施加右向磁场。因此，写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-2的磁化方向变为右向。
因此，写入位线WBL1-1/WBL1-2上部的MTJ元件MTJ1-1的磁化状态变为反平行，即，变为存储数据0的状态。
这里，因为对MTJ元件MTJ1-2的写入数据是1，所以在读取时，MTJ元件MTJ1-2中存储的0数据必需不是0，而是作为1来读取。
因此，多少变更读取电路的构成。
基本上，对于存在于写入位线上部的MTJ元件，因为以反转的状态来存储写入数据，所以只要向读取存在于写入位线上部的MTJ元件数据用的读取电路输出部(最终级)追加一个反相器即可。
例如，在构造例5(参照图36)中，将写入位线WBL1-1/WBL1-2配置在第1级MTJ元件MTJ1-1与第2级MTJ元件MTJ1-2之间。因此，例如在适用所谓概括读取操作原理的情况下，只要向判断数据用的逻辑电路输出部追加一个反相器即可。
从而，在MTJ元件MTJ1-1、MTJ-22的钉扎层磁化方向相同的情况下，在配置在写入线上部的MTJ元件与配置在其下部的MTJ元件之一中存储与写入数据相反的数据。
因此，若向读取存储相反数据的MTJ元件的数据的读取电路输出部(最终级)追加一个反相器，则不改变写入电路(写入位线驱动器/消能器)构成就可进行写入操作。
[0-写入]
在写入字线WWL1-2中流过朝向一个方向的写入电流，在写入位线WBL1-1/WBL1-2中，沿从纸面喷出的方向流过写入电流。
该写入条件与对写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1的0-写入条件相同。此时，由流过写入位线WBL1-1/WBL1-2的写入电流产生的磁场以写入位线WBL1-1/WBL1-2为中心，描绘左转的圆。
此时，向写入位线WBL1-1/WBL1-2上部的MTJ元件MTJ1-2施加左向磁场。因此，写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1的磁化方向变为左向。
因此，写入位线WBL1-1/WBL1-2上部的MTJ元件MTJ1-2的磁化状态变为平行，即存储数据1的状态。
这里，因为对MTJ元件MTJ1-2的写入数据是0，所以在读取时，MTJ元件MTJ1-2中存储的0数据必需不是1，而是作为0来读取。
因此，如上所述，若向用于读取存在于写入位线WBL1-1/WBL1-2上部的MTJ元件MTJ1-2数据的读取电路输出部(最终级)追加一个反相器，则可毫无问题地读取数据。、
B、改变写入条件的情况
若改变写入条件，例如写入数据为1时，MTJ元件MTJ1-1、MTJ1-2的状态可同时为平行，当写入数据为0时，MTJ元件MTJ1-1、MTJ1-2的状态可同时为反平行。
即，不必变更读取电路。
·向写入位线下部的MTJ元件写入数据的情况
[1-写入]
如图87所示，在写入字线WWL1-1中流过朝向一个方向的写入电流，在写入位线WBL1-1/WBL1-2中，沿吸入纸面的方向流过写入电流。由流过写入位线WBL1-1/WBL1-2的写入电流产生的磁场以写入位线WBL1-1/WBL1-2为中心，描绘右转的圆。
此时，向写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1施加左向磁场。因此，写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1的磁化方向变为左向。
因此，写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1的磁化状态变为平行，写入数据1。
[0-写入]
在写入字线WWL1-1中流过朝向一个方向的写入电流，在写入位线WBL1-1/WBL1-2中，沿从纸面喷出的方向流过写入电流。由流过写入位线WBL1-1/WBL1-2的写入电流产生的磁场以写入位线WBL1-1/WBL1-2为中心，描绘左转的圆。
此时，向写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1施加右向磁场。因此，写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1的磁化方向变为右向。
因此，写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1的磁化状态变为反平行，写入数据0。
·向写入位线上部的MTJ元件写入数据的情况
[1-写入]
如图88所示，在写入字线WWL1-2中流过朝向一个方向的写入电流，在写入位线WBL1-1/WBL1-2中，沿吸入纸面的方向流过写入电流。
该写入条件与对写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1的1-写入条件不同。即，在假设写入数据相同的情况下，根据MTJ元件存在于写入线上部还是存在于下部来改变写入线中流过的写入电流方向。
另外，后面描述实现这种动作的写入电路(写入位线驱动器/消能器)。
此时，由流过写入位线WBL1-1/WBL1-2的写入电流产生的磁场以写入位线WBL1-1/WBL1-2为中心，描绘左转的圆。
此时，向写入位线WBL1-1/WBL1-2上部的MTJ元件MTJ1-2施加左向磁场。因此，写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-2的磁化方向变为左向。
因此，写入位线WBL1-1/WBL1-2上部的MTJ元件MTJ1-1的磁化状态变为平行，即，变为存储数据1的状态。
[0-写入]
在写入字线WWL1-2中流过朝向一个方向的写入电流，在写入位线WBL1-1/WBL1-2中，沿吸入纸面的方向流过写入电流。
该写入条件与对写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1的0-写入条件不同。即，在假设写入数据相同的情况下，根据MTJ元件存在于写入线上部还是存在于下部来改变写入线中流过的写入电流方向。
此时，由流过写入位线WBL1-1/WBL1-2的写入电流产生的磁场以写入位线WBL1-1/WBL1-2为中心，描绘右转的圆。
此时，向写入位线WBL1-1/WBL1-2上部的MTJ元件MTJ1-2施加右向磁场。因此，写入位线WBL1-1/WBL1-2下部的MTJ元件MTJ1-1的磁化方向变为右向。
因此，写入位线WBL1-1/WBL1-2上部的MTJ元件MTJ1-2的磁化状态变为反平行，即存储数据0的状态。
③全部MTJ元件的钉扎层的磁化方向相同情况下的写入电路(写入位线驱动器/消能器)的构成
图90表示写入位线驱动器/消能器的电路例。
图90的电路适用于构造例5(图34及图35)中的磁随机存取存储器。该电路的特征在于：根据MTJ元件的位置信息(下级或上级)来改变写入电流的方向。
另外，在同图中，仅示出写入位线驱动器/消能器的1列。
写入位线驱动器/消能器29A由P沟道MOS晶体管QP1、N沟道MOS晶体管QN1、NAND选通电路ND1、AND选通电路AD1、异或门电路Ex-OR1及同门电路Ex-NOR1构成。
写入位线驱动器/消能器31由P沟道MOS晶体管QP2、N沟道MOS晶体管QN2、NAND选通电路ND2、AND选通电路AD2、异或门电路Ex-OR2及同门电路Ex-NOR2构成。
P沟道MOS晶体管QP1连接在电源端子VDD与写入位线WBL1-1/WBL1-2之间，N沟道MOS晶体管QN1连接在写入位线WBL1-1/WBL1-2与接地端子VSS之间。P沟道MOS晶体管QP2连接在电源端子VDD与写入位线WBL1-1/WBL1-2之间，N沟道MOS晶体管QN2连接在写入位线WBL1-1/WBL1-2与接地端子VSS之间。
NAND选通电路ND1的输出信号为0、AND选通电路AD2的输出电路为1时，在写入位线WBL1-1/WBL1-2中流过从写入位线驱动器/消能器29A朝向写入位线驱动器/消能器31的写入电流。
NAND选通电路ND2的输出信号为0、AND选通电路AD1的输出电路为1时，在写入位线WBL1-1/WBL1-2中流过从写入位线驱动器/消能器31朝向写入位线驱动器/消能器29A的写入电流。
对于这种写入位线驱动器/消能器29A、31，在写入操作时，写入信号WRITE变为1。另外，在选择列中，上位列地址信号全部比特变为1。
另外，在本例中，使用选择存储器单元阵列(下级或上级)用的选择信号ZA0，决定流过写入位线WBL1-1/WBL1-2的写入电流方向。
·写入数据为1时
当写入数据为1(DATA＝1)时，流过写入位线WBL1-1/WBL1-2的电流方向如下。
若选择第1级的存储器单元阵列(MTJ元件)，则ZA0＝0。另外，异或门电路Ex-OR1、Ex-OR2的输出信号变为1，同门电路Ex-NOR1、Ex-NOR2的输出信号变为0。
因此，NAND选通电路ND1的输出信号变为0、AND选通电路AD2的输出电路变为1。结果，在写入位线WBL1-1/WBL1-2中流过从写入位线驱动器/消能器29A朝向写入位线驱动器/消能器31的写入电流。
若选择第2级的存储器单元阵列(MTJ元件)，则ZA0＝1。另外，异或门电路Ex-OR1、Ex-OR2的输出信号变为0，异或非电路Ex-NOR1、Ex-NOR2的输出信号变为1。
因此，NAND选通电路ND2的输出信号变为0、AND选通电路AD1的输出电路变为1。结果，在写入位线WBL1-1/WBL1-2中流过从写入位线驱动器/消能器31朝向写入位线驱动器/消能器29A的写入电流。
·写入数据为0时
当写入数据为0(DATA＝0)时，流过写入位线WBL1-1/WBL1-2的电流方向如下。
若选择第1级的存储器单元阵列(MTJ元件)，则ZA0＝0。另外，异或门电路Ex-OR1、Ex-OR2的输出信号变为0，异或非电路Ex-NOR1、Ex-NOR2的输出信号变为1。
因此，NAND选通电路ND2的输出信号变为0、AND选通电路AD1的输出电路变为1。结果，在写入位线WBL1-1/WBL1-2中流过从写入位线驱动器/消能器31朝向写入位线驱动器/消能器29A的写入电流。
若选择第2级的存储器单元阵列(MTJ元件)，则ZA0＝1。另外，异或门电路Ex-OR1、Ex-OR2的输出信号变为1，同门电路Ex-NOR1、Ex-NOR2的输出信号变为0。
因此，NAND选通电路ND1的输出信号变为0、AND选通电路AD2的输出电路变为1。结果，在写入位线WBL1-1/WBL1-2中流过从写入位线驱动器/消能器29A朝向写入位线驱动器/消能器31的写入电流。
6、制造方法
本发明的磁随机存取存储器的单元阵列构造、MTJ元件构造、读取电路及读取操作原理如上所述。最后，说明实现本发明磁随机存取存储器的制造方法的一例。
下面说明的制造方法涉及构造例1的器件构造2。但是，对于构造例1的器件构造1、3及构造例2-10，也可通过应用以下的制造方法来简单形成。
(1)作为对象的单元阵列构造
首先，简单说明通过本发明制造方法完成的单元阵列构造。之后，说明该单元阵列构造的制造方法。
图91表示包含构造例1的器件构造2的特征的单元阵列构造。
在半导体衬底41内形成具有STI(浅沟隔离)构造的元件分离绝缘层45。在元件分离绝缘层45上形成伪布线46。通过规则的(例如规定图案的反复)或整体一样的图案来形成伪布线46。在本例中，伪布线46的间隔彼此相等。
伪布线46由与构成配置在存储器单元阵列外围的外围电路的布线、例如MOS晶体管的栅极布线相同的材料构成。
在伪布线46上形成沿Y方向延伸的读取字线RWL1。在读取字线RWL1上配置沿Y方向排列的4个MTJ元件MTJ1、MTJ2、MTJ3、MTJ4。
MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的一端(在本例中为上端)共同连接于上部电极44。接触插头42及导电层43电连接上部电极44与读取字线RWL1。
上部电极44与读取字线RWL1的接触部设置在MTJ元件MTJ1、MTJ2与MTJ元件MTJ3、MTJ4之间的区域中。从而，若相对接触插头左右均等地配置MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，则可将由布线电阻等产生的读取操作时的噪声抑制到最小限度。
另外，导电层43也可与上部电极一体化。即，也可由同一材料同时形成导电层43和上部电极44。
MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的另一端(在本例中为下端)电连接于读取位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)上。读取位线RBL1、RBL2、RBL3、RBL4沿X方向(行方向)延伸。
MT元件MTJ1、MTJ2、MTJ3、MTJ4分别独立连接于读取位线RBL1、RBL2、RBL3、RBL4上。即，相对4个MT元件MTJ1、MTJ2、MTJ3、MTJ4，设置4条读取位线RBL1、RBL2、RBL3、RBL4。
写入位线WBL1是MTJ元件MTJ1、MTJ2、MTJ3、MTJ4的上部，并且配置在其附近。写入位线WBL1沿Y方向(列方向)延伸。
(2)制造方法的各步骤
下面，说明实现图91的单元阵列构造用的制造方法。
这里，因为说明具体化的制造方法(例如双镶嵌加工的采用等)，所以也留意说明图91的单元阵列构造中没有的元件。但是，最终完成的单元阵列构造的大概与图91的单元阵列构造基本相同。
[1]元件分离步骤
首先，如图92所示，在半导体衬底51内形成STI构造的元件分离绝缘层52。
元件分离绝缘层52例如通过以下的加工来形成。
通过PEP(光刻工艺)，在半导体衬底51上形成掩模图案(氮化硅等)。将掩模图案作为掩模，使用RIE(反应离子蚀刻)来蚀刻半导体衬底51，在半导体衬底51上形成沟槽。例如使用CVD(化学汽相淀积法)及CMP(化学机械抛光)法，在该沟槽内充满绝缘层(氧化硅等)。
之后，必要时，例如通过离子注入法，向半导体衬底内注入P型杂质(B、BF2等)或N型杂质(P、As等)，形成P型井区域或N型阱区域。
[2]MOSFET的形成步骤
下面，如图93所示，在半导体衬底51的表面区域中形成用作存储器单元阵列的外围电路的MOS晶体管。
另外，与形成MOS晶体管同时在存储器单元阵列中形成伪布线(参照图95)。
例如通过以下加工来形成MOS晶体管。
向元件分离绝缘层52中包围的元件区域内的隧道部中离子注入用于控制MOS晶体管阈值的杂质。通过热氧化法，在元件区域内形成栅极绝缘膜(氧化硅等)53。通过CVD法，在栅极绝缘膜53上形成栅极材料(包含杂技多晶硅等)及间隙绝缘膜(氮化硅等)55。
通过PEP对间隙绝缘膜55构图后，将间隙绝缘膜55作为掩模，通过RIE，加工(蚀刻)栅极材料及栅极绝缘膜53。结果，在半导体衬底51上形成沿X方向延伸的栅极54。
将间隙绝缘膜55及栅极54作为掩模，使用离子注入法，向半导体衬底51内注入P型杂质或N型杂质。另外，在半导体衬底内形成低浓度的杂质区域(LDD区域或延伸区域)。
通过CVD法在半导体衬底51上的整体中形成绝缘膜(氮化硅等)后，通过RIE来蚀刻绝缘膜，在栅极54及间隙绝缘膜55的侧壁中形成侧壁绝缘层57。将间隙绝缘膜55、栅极54及侧壁绝缘层57作为掩模，使用离子注入法，在半导体衬底51内注入P型杂质或N型杂质。结果，在半导体衬底51内形成源极区域56A和漏极区域56B。
之后，通过CVD法，在半导体衬底51上的整体中形成完全覆盖MOS晶体管的夹层绝缘膜(例如氧化硅等)58。另外，通过利用CMP技术来平坦化夹层绝缘膜58的表面。
[3]接触孔的形成步骤
下面，如图94所示，在半导体衬底51上的夹层绝缘膜58中形成到达MOS晶体管的源极区域56A及漏极区域56B的接触孔59。
例如通过PEP在夹层绝缘膜58上形成抗蚀剂图案，将该抗蚀剂图案用作掩模，通过RIE，蚀刻夹层绝缘膜58，可容易地形成接触孔59。在蚀刻后，去除抗蚀剂图案。
[4]布线沟及第1布线层的形成步骤
下面，如图95及图96所示，在半导体衬底51上的夹层绝缘膜58中形成布线沟60。在存储器单元阵列区域中，布线沟60是形成读取字线用的沟，例如，沿Y方向延伸。同图中，布线沟60由虚线表示。
例如，通过PEP，在夹层绝缘膜58上形成抗蚀剂图案，将该抗蚀剂图案用作掩模，通过RIE，蚀刻夹层绝缘膜58，可容易地形成布线沟60。在蚀刻后，去除抗蚀剂图案。
接着，如图96及图97所示，例如使用溅射法，在夹层绝缘膜58上、接触孔59的内面上及布线沟60的内面上分别形成势垒金属层(Ti与TiN的叠层等)61。接着，例如通过溅射法，在势垒金属层61上，形成完全充满接触孔59及布线沟60的金属层(W等)62。
之后，例如使用CMP法，研磨金属层62，仅在接触孔59内及布线沟60内剩余金属层62。接触孔59内剩余的金属层62成为接触插头。
另外，如图98所示，剩余在布线沟60内的金属层62成为第1布线层(读取字线)。
另外，如图99所示，通过CVD法，在夹层绝缘膜58上形成夹层绝缘膜(氧化硅等)63。
另外，将接触孔的形成步骤、布线沟的形成步骤及第1布线层的形成步骤所构成的步骤称为双镶嵌加工。
[5]布线沟的形成步骤
接着，如图100所示，在夹层绝缘膜63中形成布线沟64。在本例中，布线沟64为形成写入字线(读取位线)用的沟，沿X方向延伸。也可在布线沟64的侧面中形成用于提高绝缘功能的侧壁绝缘层(氮化硅等)。
例如，通过PEP，在夹层绝缘膜63上形成抗蚀剂图案，将该抗蚀剂图案用作掩模，通过RIE，蚀刻夹层绝缘膜63，可容易地形成布线沟64。在蚀刻后，去除抗蚀剂图案。
通过CVD法，在夹层绝缘膜63上的整体中形成绝缘膜(氮化硅等)后，通过RIE来蚀刻该绝缘膜，可容易地形成侧壁绝缘层。
[6]第2布线层的形成步骤
下面，如图101所示，在布线沟64内形成到达作为读取字线的金属层62的接触孔65。
例如，通过PEP，在夹层绝缘膜63上形成抗蚀剂图案，将该抗蚀剂图案用作掩模，通过RIE，蚀刻夹层绝缘膜63，可容易地形成接触孔65。在蚀刻后，去除抗蚀剂图案。
之后，例如使用溅射法，在夹层绝缘膜63上、布线沟64的内面上及接触孔65的内面上分别形成势垒金属层(Ta与TaN的叠层等)66。接着，例如通过溅射法，在势垒金属层66上，形成完全充满布线沟64及接触孔65的金属层(Cu等)67。
之后，例如使用CMP法，研磨金属层67，仅在布线沟64及接触孔65内剩余金属层67。布线沟64内剩余的金属层67成为用作写入字线(读取位线)的第2布线层，接触孔65内剩余的金属层67变为接触插头。
[7]MTJ元件及其下部电极的形成步骤
下面，如图102所示，通过溅射法，在夹层绝缘膜63上形成下部电极(Ta等)68。接着，在下部电极68上形成MT元件用的多个层69。多个层69例如包含隧道势垒层、夹着它的两个强磁性层、及反强磁性层。
之后，如图102所示，布图MTJ元件用的多个层69，在下部电极68上形成多个MTJ元件69A。多个MTJ元件69A最终变为例如图61、图62或图63所示构造。
另外，通过PEP，在多个层69上形成抗蚀剂图案后，将该抗蚀剂图案用作掩模，通过RIE，蚀刻多个层69，可容易进行MTJ元件用的多个层69的布图。之后，去除抗蚀剂图案。
接着，进行MTJ元件的下部电极68的布图。
通过PEP，在下部电极68上形成抗蚀剂图案后，将该抗蚀剂图案用作掩模，通过RIE，蚀刻下部电极68，可容易进行下部电极68的布图。之后，去除抗蚀剂图案。
之后，使用CVD法，形成完全覆盖MTJ元件69A的夹层绝缘膜70。另外，通过CMP法，研磨并平坦化夹层绝缘膜70，仅在MTJ元件69A中剩余夹层绝缘膜70。
[8]MTJ元件的上部电极形成步骤
下面，如图104所示，在夹层绝缘膜70中形成达到作为接触插头的金属层67的接触孔。
例如，通过PEP，在夹层绝缘膜70上形成抗蚀剂图案，将该抗蚀剂图案用作掩模，通过RIE，蚀刻夹层绝缘膜70，可容易形成接触孔。蚀刻后，去除抗蚀剂图案。
之后，使用溅射法，在MTJ元件69A上及夹层绝缘膜70上形成构成MTJ元件69A的上部电极的金属层(Ta等)71，以完全埋入接触孔。另外，通过CMP法，研磨金属层71，并使金属层71的表面平坦化。
另外，进行MTJ元件69A的上部电极71的布图。
例如，通过PEP，在上部电极71上形成抗蚀剂图案，将该抗蚀剂图案用作掩模，通过RIE，蚀刻上部电极71，可容易形成MTJ元件69A的上部电极71的布图。蚀刻后，去除抗蚀剂图案。
在该布图中，既可象构造例1那样，在每个读取功能块中设置上部电极71，也可象构造例10那样，在1列内的读取功能块中连通上部电极71。
[9]第3布线层的形成步骤
下面，如图105所示，使用CVD法，在夹层绝缘膜70上形成完全覆盖MTJ元件69A的上部电极71的夹层绝缘膜72。另外，通过CMP法，研磨夹层绝缘膜72，并平坦化夹层绝缘膜72的表面。
另外，在夹层绝缘膜72中形成布线沟。该布线沟是形成写入位线用的沟，沿Y方向延伸。在布线沟的侧面，也可形成用于提高绝缘功能的侧壁绝缘层(氮化硅等)。
例如，通过PEP，在夹层绝缘膜72上形成抗蚀剂图案，将该抗蚀剂图案用作掩模，通过RIE，蚀刻夹层绝缘膜72，可容易地形成布线沟。在蚀刻后，去除抗蚀剂图案。
通过CVD法，在夹层绝缘膜72上的整体中形成绝缘膜(氮化硅等)后，通过RIE来蚀刻该绝缘膜，可容易地形成侧壁绝缘层。
之后，例如使用溅射法，在夹层绝缘膜63上及布线沟64的内面上分别形成势垒金属层(Ta与TaN的叠层等)73。接着，例如通过溅射法，在势垒金属层73上，形成完全充满布线沟的金属层(Cu等)74。
另外，例如使用CMP法，研磨金属层74，仅在布线沟内剩余金属层74。布线沟内剩余的金属层74成为用作写入位线的第3布线层。
另外，图106是在1列内的读取功能块内连通上部电极71时的最终构造。
(3)汇总
根据该制造方法，可实现在读取功能块内的MR元件的一端与读取字线之间不连接读取选择开关，并且，两条写入线中的一条不接触MTJ元件的单元阵列构造。
另外，在MTJ元件的正下方不形成选择开关(MOS晶体管)，代之以例如形成彼此距离相等地设定的多个伪布线。因此，可实现夹层绝缘膜的平坦化，可实现MTJ元件特性的提高。
另外，在本例中，相当于形成布线层，采用镶嵌加工及双镶嵌加工，但也可代之以采用例如通过蚀刻来加工布线层的加工。
7、其它
简单说明图58中示出的构造例8的应用例。
图58所示例的特征在于：在读取时，向选择的读取字线RWLi施加偏置电位VC。就具有该特征的MRAM而言，并可进行如下变形。
图108的例具有如下特征：读取电路29B连接于读取字线RWL1、…RWLj上。在读取电路29B与读取字线RWL1、…RWLj之间连接列选择开关CSW。对一条读取字线RWL1、…RWLj仅设置一个发生偏置电位VC的偏置电路BIAS。读取时，行解码器25-1、…25-n选择一条读取位线RBLi。选择的一条读取位线RBLi经由读取位线消能器23A，连接于接地点。成为非选择的剩余的全部读取位线变为悬浮状态。
图109的MRAM包含图108的MRAM的特征。图109的例与图108的例相比，具有如下特征：存在多个读取电路29B，在共同的读取操作中，从多个存储器单元(MTJ元件)中同时读取多个比特数据。
图110的MRAM包含图108的MRAM的特征。图110的例与图108的例相比，具有如下特征：存在多个读取电路29B，在共同的读取操作中，从多个存储器单元(MTJ元件)中同时读取多个比特数据。
在上述说明中，虽以使用MTJ元件来作为磁随机存取存储器的存储器单元来作为前提，但存储器单元即使是GMR(巨磁致电阻)元件或CMR(超巨磁致电阻)元件等，也可适用本发明、即各种单元阵列构造、读取操作原理、读取电路的具体例等。
另外，MTJ元件、GMR元件及CMR元件的构造或构成它们的材料等在本发明中的适用，也不特别限定。在本例中，说明了读取功能块内的MTJ元件为4个的情况，但读取功能块内的MTJ元件数量不限于4个，可自由设定。
作为磁随机存取存储器的行/列选择开关等开关元件，可使用双极晶体管、二极管、MIS晶体管(包含MOSFET)、MES晶体管、结型晶体管等。
如上所述，根据本发明，可提供即使读取功能块内不具有选择开关、但也可实现存储器容量的增大、并且在写入时不发生MTJ元件破坏的磁随机存取存储器的单元阵列构造。
对于本领域的技术人员而言，其它优点和变更是显而易见的。因此，本发明在其宽的范围内不限于这里示出和描述的特定细节和代表性的实施例。因此，在不脱离下述权利要求及其等效描述所定义的一般发明范围的前提下可进行不同的变更。

Claims (58)

1、一种磁随机存取存储器，具备：
存储器单元阵列，具有多个利用磁致电阻效应来存储数据的存储器单元；
第1功能线，在上述存储器单元阵列内沿第1方向延伸，共同连接在上述多个存储器单元的一端上；
多个第2功能线，对应于上述多个存储器单元设置，在上述存储器单元阵列内沿与上述第1方向交叉的第2方向延伸；和
第3功能线，离开上述多个存储器单元，在上述多个存储器单元中共用。
2、根据权利要求1所述的磁随机存取存储器，其特征在于：
上述存储器单元阵列配置在半导体衬底的上部，在上述存储器单元阵列正下方不存在开关元件。
3、根据权利要求2所述的磁随机存取存储器，其特征在于：
在上述存储器单元阵列的正下方配置实际上不用作布线的多个伪布线。
4、根据权利要求3所述的磁随机存取存储器，其特征在于：
上述多个伪布线具有与配置在上述存储器单元阵列外围部的MOS晶体管栅极相同的构造。
5、根据权利要求3所述的磁随机存取存储器，其特征在于：
上述多个伪布线等间隔、规则地或作为整体一样地配置。
6、根据权利要求1所述的磁随机存取存储器，其特征在于：
上述多个存储器单元配置在半导体衬底的上部，并且在平行于上述半导体衬底表面的方向上并列。
7、根据权利要求6所述的磁随机存取存储器，其特征在于：
上述多个存储器单元沿上述第1方向并列配置，上述第1和第3功能线在上述存储器单元阵列内沿上述第1方向延伸。
8、根据权利要求6所述的磁随机存取存储器，其特征在于：
在将上述存储器单元阵列与上述第1、第2和第3功能线作为一个存储器单元装置的情况下，在上述半导体衬底上部多级重叠多个存储器单元装置。
9、根据权利要求8所述的磁随机存取存储器，其特征在于：
对于上述多个存储器单元装置中彼此相邻的第1及第2存储器单元装置，使上述第1存储器单元装置的上述第1功能线和上述第2存储器单元装置的上述第3功能线一体化，作为第4功能线。
10、根据权利要求9所述的磁随机存取存储器，其特征在于：
上述第1存储器单元装置配置在上述第2存储器单元装置的上部。
11、根据权利要求9所述的磁随机存取存储器，其特征在于：还包括
开关电路，决定将上述第4功能线用作上述第1存储器单元阵列装置的上述第1功能线、还是用作上述第2存储器单元阵列装置的上述第3功能线。
12、根据权利要求8所述的磁随机存取存储器，其特征在于：
对于上述多个存储器单元装置中彼此相邻的第1及第2存储器单元装置，使上述第1和第2存储器单元装置的上述第1功能线一体化，作为第5功能线。
13、根据权利要求8所述的磁随机存取存储器，其特征在于：
对于上述多个存储器单元装置中彼此相邻的第1及第2存储器单元装置，上述第1和第2存储器单元装置的上述第3功能线一体化，作为第6功能线。
14、根据权利要求13所述的磁随机存取存储器，其特征在于：
上述第1及第2存储器单元装置的上述多个存储器单元分别由具有磁化方向被固定的钉扎层的磁存储元件构成，上述第1存储器单元装置的上述多个存储器单元的上述钉扎层的磁化方向与上述第2存储器单元装置的上述多个存储器单元的上述钉扎层的磁化方向不同。
15、根据权利要求13所述的磁随机存取存储器，其特征在于：
上述第1及第2存储器单元装置的上述多个存储器单元分别由具有磁化方向被固定的钉扎层的磁存储元件构成，上述第1和第2存储器单元装置的上述多个存储器单元的上述钉扎层的磁化方向相同。
16、根据权利要求1所述的磁随机存取存储器，其特征在于：
上述第1功能线和上述多个第2功能线配置在上述多个存储器单元的正下方，上述第3功能线配置在上述多个存储器单元的正上方。
17、根据权利要求16所述的磁随机存取存储器，其特征在于：
上述多个存储器单元的一端是上述多个存储器单元的上面，上述多个存储器单元的另一端是上述多个存储器单元的下面，上述多个存储器单元的一端上连接电极，上述多个存储器单元的一端和上述第1功能线经接触插头连接。
18、根据权利要求1所述的磁随机存取存储器，其特征在于：
上述第1功能线和上述多个第2功能线配置在上述多个存储器单元的正上方，上述第3功能线配置在上述多个存储器单元的正下方。
19、根据权利要求18所述的磁随机存取存储器，其特征在于：
上述多个存储器单元的一端是上述多个存储器单元的下面，上述多个存储器单元的另一端是上述多个存储器单元的上面，上述多个存储器单元的一端上连接电极，上述多个存储器单元的一端和上述第1功能线经接触插头连接。
20、根据权利要求17所述的磁随机存取存储器，其特征在于：
上述多个存储器单元以上述接触插头为中心对称配置。
21、根据权利要求19所述的磁随机存取存储器，其特征在于：
上述多个存储器单元以上述接触插头为中心对称配置。
22、根据权利要求1所述的磁随机存取存储器，其特征在于：
上述第1功能线用作在上述多个存储器单元中流过读取电流用的读取线。
23、根据权利要求22所述的磁随机存取存储器，其特征在于：
上述第1功能线的一端经列选择开关连接于接地点。
24、根据权利要求22所述的磁随机存取存储器，其特征在于：
上述第1功能线的一端经列选择开关连接于设定为偏置电位的偏置线上。
25、根据权利要求1所述的磁随机存取存储器，其特征在于：
上述多个第2功能线用作在上述多个存储器单元中流过读取电流用的读取线，并用作产生在上述多个存储器单元中写入数据用磁场的写入线。
26、根据权利要求25所述的磁随机存取存储器，其特征在于：
上述多个第2功能线的一端经多个行选择开关，连接于配置在上述存储器单元阵列外的多个共用线上。
27、根据权利要求26所述的磁随机存取存储器，其特征在于：
上述多个共用线沿上述第1方向延伸。
28、根据权利要求26所述的磁随机存取存储器，其特征在于：
上述多个共用线的一端连接于读取电路。
29、根据权利要求26所述的磁随机存取存储器，其特征在于：
上述多个共用线的一端连接于驱动器，上述多个第2功能线的另一端连接于消能器。
30、根据权利要求26所述的磁随机存取存储器，其特征在于：
在上述多个第2功能线与上述多个行选择开关之间连接驱动器，在上述多个第2功能线的另一端上连接消能器。
31、根据权利要求29或30所述的磁随机存取存储器，其特征在于：
上述多个MTJ元件的易磁化轴朝向上述第2方向。
32、根据权利要求25所述的磁随机存取存储器，其特征在于：
上述多个第2功能线的一端经多个第1行选择开关，连接于配置在上述存储器单元阵列外的多个第1共用线上，上述多个第2功能线的另一端经多个第2行选择开关，连接于配置在上述存储器单元阵列外的多个第2共用线上。
33、根据权利要求32所述的磁随机存取存储器，其特征在于：
上述多个第1及第2共用线沿上述第1方向延伸。
34、根据权利要求32所述的磁随机存取存储器，其特征在于：
上述多个第1共用线的一端连接在读取电路上。
35、根据权利要求32所述的磁随机存取存储器，其特征在于：
上述多个第1共用线的一端连接在第1驱动器/消能器上，上述多个第2共用线的一端连接在第2驱动器/消能器上。
36、根据权利要求35所述的磁随机存取存储器，其特征在于：
上述多个MTJ元件的易磁化轴朝向上述第1方向。
37、根据权利要求1所述的磁随机存取存储器，其特征在于：
上述第3功能线用作产生在上述多个存储器单元中写入数据用磁场的写入线。
38、根据权利要求37所述的磁随机存取存储器，其特征在于：
上述第3功能线的两端上分别连接驱动器/消能器。
39、根据权利要求37所述的磁随机存取存储器，其特征在于：
上述第3功能线的一端上连接驱动器，另一端上连接消能器。
40、根据权利要求28或34所述的磁随机存取存储器，其特征在于：
上述读取电路由对应于上述多个第2功能线设置的多个读出放大器、和对应于上述多个读出放大器设置的多个输出缓冲器构成。
41、根据权利要求28或34所述的磁随机存取存储器，其特征在于：
上述读取电路由对应于上述多个第2功能线设置的多个读出放大器、输出上述多个读出放大器中的一个数据用的输出缓冲器、和连接在上述多个读出放大器和上述输出缓冲器之间的选择器构成。
42、根据权利要求40所述的磁随机存取存储器，其特征在于：
上述多个读出放大器固定上述多个第2功能线的电位，检测流过上述多个第2功能线的读取电流变化。
43、根据权利要求41所述的磁随机存取存储器，其特征在于：
上述多个读出放大器固定上述多个第2功能线的电位，检测流过上述多个第2功能线的读取电流变化。
44、根据权利要求1所述的磁随机存取存储器，其特征在于：
上述多个存储器单元构成读取功能块，同时读取上述多个存储器单元的数据。
45、根据权利要求1所述的磁随机存取存储器，其特征在于：
上述多个存储器单元的每一个都由磁存储元件构成，该磁存储元件包含：磁化方向固定的钉扎层、磁化方向对应于写入数据变化的存储层、和配置在上述钉扎层和上述存储层之间的隧道势垒层。
46、根据权利要求1所述的磁随机存取存储器，其特征在于：
上述多个存储器单元仅存在2n个，n为自然数。
47、根据权利要求1所述的磁随机存取存储器，其特征在于：
上述多个存储器单元由利用隧道磁致电阻效应来存储数据的元件构成。
48、一种磁随机存取存储器的读取方法，包括：
适用于权利要求1的磁随机存取存储器，将权利要求1的多个第2功能线全部固定在第1电位，将权利要求1的第1功能线设定为与第1电位不同的第2电位，在权利要求1的多个存储器单元中分别流过读取电流，根据读取电流的值，读取多个存储器单元的数据。
49、一种磁随机存取存储器的写入方法，包括：
适用于权利要求1的磁随机存取存储器，在权利要求1的多个第2功能线之一中流过朝向一个方向的第1写入电流，在权利要求1的第3功能线中流过具有取决于写入数据方向的第2写入电流，使用由第1和第2写入电流生成的磁场，向多个存储器单元中的一个写入写入数据。
50、一种磁随机存取存储器的写入方法，包括：
适用于权利要求1的磁随机存取存储器，在权利要求1的多个第2功能线之一中流过具有取决于写入数据方向的第1写入电流，在权利要求1的第3功能线中流过朝向一个方向的第2写入电流，使用由第1和第2写入电流生成的磁场，向多个存储器单元中的一个写入写入数据。
51、一种磁随机存取存储器的制造方法，包括：
a、在外围电路区域内形成MOS晶体管的栅极，同时，在存储器单元阵列区域内，以一定间隔、规则地或作为整体地形成具有一样布图的伪布线；
b、形成覆盖上述MOS晶体管及上述伪布线的第1夹层绝缘层；
c、在上述存储器单元阵列区域内的上述第1夹层绝缘层的表面区域中，形成具有磁致电阻效应的存储器单元；和
d、形成覆盖上述存储器单元的第2夹层绝缘层。
52、根据权利要求51所述的制造方法，其特征在于：
在d步骤后，重复进行与c、d步骤相同的步骤。
53、根据权利要求51所述的制造方法，其特征在于：还包括
e、形成连接于上述存储器单元一端、沿第1方向延伸的第1功能线；
f、形成连接于上述存储器单元另一端、沿与上述第1方向交叉的第2方向延伸的第2功能线；和
g、形成仅离开上述存储器单元规定距离、产生向上述存储器单元中写入数据用磁场的第3功能线。
54、根据权利要求51所述的制造方法，其特征在于：
上述第1、第2及第3功能线都通过镶嵌加工来形成。
55、根据权利要求51所述的制造方法，其特征在于：
上述第1、第2和第3功能线都通过形成布线沟的步骤、形成完全充满上述布线沟的金属层的步骤、和去除上述布线沟内之外的上述金属层的步骤形成。
56、根据权利要求55所述的制造方法，其特征在于：
在形成上述金属层之前，具备形成势垒金属层的步骤。
57、根据权利要求56所述的制造方法，其特征在于：还包括
在形成上述势垒金属层之前，在上述布线沟的侧壁中形成侧壁绝缘层；和
在去除上述布线沟内之外的上述金属层后，仅在上述金属层上形成由与上述侧壁绝缘层相同材料构成的间隙绝缘层。
58、根据权利要求57所述的制造方法，其特征在于：
上述侧壁绝缘层及上述间隙绝缘层由氮化硅构成。
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