JP2006344281A - 磁気ランダムアクセスメモリ - Google Patents
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Abstract
【課題】 面積が小さい磁気ランダムアクセスメモリを提供する。
【解決手段】 磁気ランダムアクセスメモリは、内部の磁化方向に応じて情報を記憶する複数のメモリセル1を含む。第1書き込み線2は、第1延在部2a、第2延在部2b、第1接続部2bを含む。第1延在部は、第1方向に沿い、第1端および第2端を有する。第2延在部は、第1方向に沿い、第1端および第2端とそれぞれ同じ側の第3端および第4端を有する。第1接続部は、第1端と第3端とを接続する。第2書き込み線3は、第1書き込み線と共に複数のメモリセルの1つを挟む。第1書き込み線に電流を流す複数の第1周辺回路4は、第2端および第4端の一方または両方と、第1接続部と、に接続される。
【選択図】 図1
【解決手段】 磁気ランダムアクセスメモリは、内部の磁化方向に応じて情報を記憶する複数のメモリセル1を含む。第1書き込み線2は、第1延在部2a、第2延在部2b、第1接続部2bを含む。第1延在部は、第1方向に沿い、第1端および第2端を有する。第2延在部は、第1方向に沿い、第1端および第2端とそれぞれ同じ側の第3端および第4端を有する。第1接続部は、第1端と第3端とを接続する。第2書き込み線3は、第1書き込み線と共に複数のメモリセルの1つを挟む。第1書き込み線に電流を流す複数の第1周辺回路4は、第2端および第4端の一方または両方と、第1接続部と、に接続される。
【選択図】 図1
Description
本発明は、磁気ランダムアクセスメモリに関し、例えば、磁気ランダムアクセスメモリの書き込み線の形状に関する。
磁気ランダムアクセスメモリ(Magnetic Random Access Memory(MRAM))等のメモリの開発において、その集積度を上げていくことは、必須項目の一つである。
磁気ランダムアクセスメモリのメモリセルアレイ内の配線(書き込み線等)には、書き込み電流供給回路、セレクタ、デコーダ等の周辺回路が接続される。近時、技術の進展に伴いメモリセルの集積度が上昇しているが、これら周辺回路の集積度が、メモリセルの集積度と同じ速度で上昇するとは限らない。このため、周辺回路の配置ピッチがメモリセルの配置ピッチに比べて大きいと、メモリセルのピッチが、本来はより小さくできるにも関わらず、周辺回路のピッチによって制限される。
周辺回路のピッチをメモリセルのピッチに合わせるために、周辺回路の一方の長さ(例えば、ロウデコーダの左右方向の長さ)を大きくすることにより、もう一方の長さ(例えば、ロウデコーダの上下方向の長さ)を小さくすることが考えられる。しかしながら、この手法によると、周辺回路を構成する素子の配置によっては、周辺回路の面積が増大することがある。
例えば、デコーダが、2入力もしくは3入力NAND回路を利用する場合、NAND回路を構成するn型トランジスタを直列に配置することが、面積を小さくする観点から理想的である。しかしながら、デコーダの平面形状を変更する場合、メタル配線等を利用して、トランジスタを並列に配置する必要がある。その場合、直列に配置した場合より面積が大きい。
また、セレクタ、書き込み電流供給回路等の周辺回路に関しても同様の問題が生じる。すなわち、現状、書き込み電流が大きいことが必要なため、これらに用いられるトランジスタのゲート幅は大きいことが求められる。この要求を満たすために、並列接続された複数のトランジスタで、大きなゲート幅の1つのトランジスタと同等の機能が実現される。この場合も、周辺回路の面積を小さくするために、各素子のレイアウトを変更すると、周辺回路の面積が大きくなる。
デコーダ、書き込み電流供給回路といった周辺回路はメモリセルアレイにおける行・列の数の分だけ繰り返されるため、周辺回路の面積を小さくすることはチップ全体の面積を小さくする上で大きな意味を持つ。よって、上記の手法は、この要請に反するため、現実的ではない。
特開2004-206788号公報(特許文献1)には、複数のサブアレイ間で共有されるグローバルなアドレス選択線をアクセストランジスタのソース領域と電気的に結合することにより、必要な金属配線数を削減することが開示されている。
特開2004-206788号公報
本発明は、面積が小さい磁気ランダムアクセスメモリを提供しようとするものである。
本発明の第1の視点による磁気ランダムアクセスメモリは、内部の磁化方向に応じて情報を記憶する複数のメモリセルと、第1方向に沿い且つ第1端および第2端を有する第1延在部と、前記第1方向に沿い且つ前記第1端および前記第2端とそれぞれ同じ側の第3端および第4端を有する第2延在部と、前記第1端と前記第3端とを接続する第1接続部と、を含む第1書き込み線と、前記第1書き込み線と共に複数の前記メモリセルの1つを挟む、第2書き込み線と、前記第2端および前記第4端の一方または両方と、前記第1接続部と、に接続された、前記第1書き込み線に電流を流す複数の第1周辺回路と、を具備することを特徴とする。
本発明によれば、面積が小さい磁気ランダムアクセスメモリを提供できる。
以下に本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
(第1実施形態)
図1は、本発明の第1実施形態に係る磁気ランダムアクセスメモリの主要部を概略的に示す平面図である。図1に示すように、メモリセル1が行列状に配置されている。メモリセル1は、例えばMTJ(Magnetic Tunnel Junction) 素子から構成される。MTJ素子については後述する。
図1は、本発明の第1実施形態に係る磁気ランダムアクセスメモリの主要部を概略的に示す平面図である。図1に示すように、メモリセル1が行列状に配置されている。メモリセル1は、例えばMTJ(Magnetic Tunnel Junction) 素子から構成される。MTJ素子については後述する。
磁気ランダムアクセスメモリでは、2つの書き込み線が設けられる。そして、後述のように、一方の書き込み線はメモリセルと電気的に接続され、他方は絶縁される。また、一方の書き込み線がメモリセルの上方を通り、他方がメモリセルの下方を通る。また、一方の書き込み線が行方向に沿って延び、他方が列方向に沿って延びる。これらの組み合わせによって本実施形態および後述の各実施形態は限定されない。したがって、以下の説明は、考えられる組み合わせの一例である。
メモリセル1の上方および下方の一方(以下、上方を通るものとして説明する)を通る書き込み線2が設けられる。もう一方の書き込み線3は、メモリセル1の上方および下方の他方(以下、下方を通るものとして説明する)を通る。
書き込み線2は、延在部2aと接続部2bとからなる。延在部2aは、同じ行に属するメモリセル1の上方を通る。
第n行目の延在部2aは、一端(例えば、右側の端)において、第n−1行目の延在部2aの、第n行目の延在部2aの一端と同じ側の端(右側の端)と、接続部2bによって接続される。また、第n行目の延在部2aは、他端(例えば、左側の端)において、第n+1行目の延在部2aの、第n行目の延在部2aの他端と同じ側の端(左側の端)と、接続部2bによって接続される。この法則に則って、上下に隣接する延在部2aが接続される。そして、全ての延在部2aが、このように接続されることにより、書き込み線2は一続きとなっている。
書き込み線3は、相互に独立しており、同じ列に属するメモリセル1の下方を通る。
各接続部2aは、デコーダ/電流供給回路(周辺回路)4と接続される。よって、2つの延在部2aに対して(2行に対して)1つのデコーダ/電流供給回路4が設けられることになる。各デコーダ/電流供給回路4は、メモリセル1の行が並ぶ方向と同じ方向(図面において上下方向)に沿って、並んで配置される。
デコーダ/電流供給回路4には、外部からアドレス信号、電源電位、接地電位(共通電位)が供給される。アドレス信号によって特定されるデコーダ/電流供給回路4が活性化されることにより、書き込み線2の所定の位置に書き込み電流が供給される。
書き込み線3の各接続部は、デコーダ/電流供給回路5と接続される。デコーダ/電流供給回路5は、例えば、デコーダ/電流供給回路4と同じ構成を有する。
図2は、第1実施形態に係る磁気ランダムアクセスメモリの主要部のレイアウトを示している。図2に示すように、延在部2aのピッチはPLである。そして、デコーダ/電流供給回路のピッチはPDである。上記のように、2つの延在部2aに対して1つのデコーダ/電流供給回路4が設けられるので、ピッチPDは、ピッチPLより大きい。
これに対して、各書き込み線(本実施形態の各延在部2aに相当)に対して、1つのデコーダ/電流供給回路4が設けられている場合、デコーダ/電流供給回路のピッチは、書き込み線のピッチと少なくとも同じか、それより大きい。これは、デコーダ/電流供給回路の集積がメモリセルのそれより高いので、メモリセルのピッチの縮小率に、デコーダ/電流供給回路のピッチの縮小率が追いつかないからである。
次に、MTJ素子について説明する。MTJ素子に印加される磁界に応じて少なくとも2値の情報を記憶可能な構成とされていれば、あらゆる構造を用いることができる。図3は、第1実施形態に採用可能なMTJ素子の一例およびその周囲の構成を示す斜視図である。図3に示すように、複数のMTJ素子MTJが行列状に設けられる。
典型的には、MTJ素子MTJは、1つの絶縁膜201と、これを挟む2つの強磁性体膜202、203から構成される。強磁性体膜の一方は、隣接して設けられた反強磁性層(図示せぬ)により、その磁化方向(スピンの方向)が固定されており、例えばピン層、固着層、基準層等と称される。
強磁性体膜の他方は、その磁化方向が磁化容易軸方向に沿って反転可能に構成されており、例えばフリー層、自由層、記憶層等と称される。フリー層とピン層とのスピンの方向が反平行の場合および平行の場合に応じて2値のデータが記録される。
同じ行に属するMTJ素子MTJの各一端(図では上端)は書き込み線2(書き込み線の延在部2a)と接続される。各MTJ素子MTJの他端(図では下端)は、選択トランジスタTを介して接地電位端と接続される。
同じ列に属するMTJ素子MTJの各他端の下方を書き込み線3が通る。
MTJ素子への情報の書き込みは、書き込み線2および書き込み線3に電流を流すことにより行われる。この電流によって書き込み線2および書き込み線3の周りにそれぞれ発生する磁界の合成磁界がMTJ素子MTJに印加され、この合成磁界により、フリー層のスピンの方向が反転し、情報が書き込まれる。
書き込まれるべき情報に応じて、書き込み線2および書き込み線3の一方または両方を流れる電流の方向が決定される。より具体的には、以下のように決定される。図4は、MTJ素子の書き込み特性を示している。
典型的には、書き込み線2および書き込み線3は直交する。そして、MTJ素子MTJに印加される合成磁界Hが、書き込み線2および書き込み線3からの磁界の大きさに沿った軸からなる平面上のアステロイド曲線の外側に位置する場合、フリー層の磁化方向が反転する。図4の例の場合、磁界Hxの方向に磁界を印加するための書き込み線では、電流が2方向に流れる必要があり、磁界Hyの方に関しては、1方向に流れれば十分である。
次に、図5を用いて、デコーダ/電流供給回路4の一例について説明する。図5は、第1実施形態のデコーダ/電流供給回路4に適用可能な構成を例示している。このデコーダ/電流供給回路4は、接続された書き込み線2の2方向に選択的に電流を流すように構成されている。
図5に示すように、1つのデコーダ/電流供給回路4は、典型的には、ナンド回路ND、インバータIV、p型のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)TP1、n型のMOSFET(以下、単にトランジスタと記載する)TN1から構成される。
直列接続されたトランジスタTP1、TN1は、電位供給端VDDLおよび接地電位端GNDの間に設けられ、電流供給回路として機能する。トランジスタTP1、TN1の接続ノードからデコーダ/電流供給回路4の出力OUTが取り出される。ナンド回路NDおよびインバータIVは、デコーダとして機能する。
電源電位供給端VDDLおよびトランジスタTP1は、電流を流し込む電流ドライバとして機能する。接地電位端GNDおよびトランジスタTN1は、電流を引抜く電流シンカとして機能する。
ナンド回路NDは、例えば3つの入力端INA、INB、INCを有する。トランジスタTP1のゲートは、ナンド回路NDの出力により制御される。トランジスタTN1のゲートは、インバータIVの出力により制御される。入力端INA、INB、INC、およびインバータIVの入力端INDには、外部からアドレス信号が供給される。
図4を用いて説明したように、書き込み線2および書き込み線3のうち一方に1方向に書き込み電流が供給されれば、メモリセル1にデータを書き込むことができる。このため、1方向にのみ電流が流れる書き込み線と接続されたデコーダ/電流供給回路4は、電流ドライバまたは電流シンカと、それに対するデコーダを有していれば十分である。
図6は、第1実施形態の、1方向にのみ電流が流れる書き込み線とそれに関する部分を示す図である。図6は、図の左から右に電流が場合を例示している。なお、図6において、書き込み線3、およびこれに関するデコーダ、電流供給回路は、説明の簡略化のために省略されている。
図6に示すように、各延在部2aの左側の端と接続された接続部2bは、それぞれ、トランジスタTP1を介して、電位供給端VDDLと接続される。トランジスタTP1のゲートには、デコーダ6が接続される。
各延在部2aの右側の端と接続された接続部2bは、それぞれ、トランジスタTN1を介して、接地電位端GNDと接続される。トランジスタTN1のゲートには、デコーダ6が接続される。デコーダ6は、外部からのアドレス信号に応じたトランジスタTP1、TN1をオンする。
例えば、書き込み線2には2方向に書き込み電流が流れ、書き込み線3には1方向に書き込み電流が流れる場合、デコーダ/電流供給回路4が図5の構成を有し、書き込み線2用のデコーダ/電流供給回路が、図6の構成を有する。
次に、書き込み方法について、図7を参照して説明する。図7は、第1実施形態に係る磁気ランダムアクセスメモリの書き込み時の状態の1つを例示している。図7は、上から第3行目(ハッチングにより図示)のメモリセル1にデータを書き込む場合を示している。なお、図7において、書き込み線3、およびこれに関するデコーダ、電流供給回路は、説明の簡略化のために省略されている。
図7に示すように、第3行目の延在部2a(以下、選択延在部)と接続された2つのデコーダ/電流供給回路4(以下、選択電流供給回路)が活性化される。すなわち、適当なアドレス信号が供給されることにより、書き込み電流が流れるべき方向に応じて、一方のデコーダ/電流供給回路4のトランジスタTP1がオンとされ、他方のデコーダ/電流供給回路4のトランジスタTN1がオンとされる。
一方、その他のデコーダ/電流供給回路4は、非活性を保つ。この結果、選択延在部2aのみに書き込み電流が流れ、第3行目のメモリセル1が半選択状態とされる。
さらに、書き込み対象のメモリセル1を通る書き込み線3(図示せぬ)に書き込み電流が供給されることにより、このメモリセル1が選択状態になってデータが書き込まれる。
図6の場合も同様に、選択延在部2aの両端に接続された1対のトランジスタTP1、TN1がともにオンとされる。この結果、選択延在部2aが通るメモリセル1が半選択状態とされる。
なお、第1実施形態において、行方向に延びる書き込み線が、複数の延在部と接続部とからなる構成を有する例について説明した。しかしながら、列方向に延びる書き込み線に、本実施形態が適用されても良い。後述の実施形態についても同様である。
第1実施形態に係る磁気ランダムアクセスメモリによれば、相互に隣接する複数の延在部2a同士が接続部2bによって端部で接続される。すなわち、1本の書き込み線2が複数の行(列)を通る。そして、各接続部2bに対してデコーダ/電流供給回路4が設けられる。この結果、2行ごとに1つのデコーダ/電流供給回路4が設けられることになるので、1行ごとに設けられる場合より、デコーダ/電流供給回路4のピッチPDは大きい。このため、デコーダ/電流供給回路4のピッチを、延在部2aのピッチの減少に伴って小さくする余裕が生まれる。すなわち、延在部2aのピッチが、デコーダ/電流供給回路4のピッチによって課される制限から解放される。
また、第1実施形態によれば、デコーダ/電流供給回路4のピッチを延在部2aのピッチに合わせることを目的としてデコーダ/電流供給回路4のレイアウトを変更する必要は生じない。このため、デコーダ/電流供給回路4の面積を最小に抑えることができる。
このように、延在部2aのピッチを小さくすることができるとともに、デコーダ/電流供給回路4の面積も最小に抑えることができるので、磁気ランダムアクセスメモリの面積を小さくすることができる。
(第2実施形態)
第2実施形態では、電流供給回路が複数の延在部によって共用される。
第2実施形態では、電流供給回路が複数の延在部によって共用される。
図8は、本発明の第2実施形態に係る磁気ランダムアクセルメモリの主要部を概略的に示す平面図である。図8に示すように、各接続部2bは、セレクタトランジスタTSを介して、電流供給回路11と接続されている。
各セレクタトランジスタTSのゲートは、デコーダ6により制御される。よって、2つの延在部2aに対して(2行に対して)1つのデコーダ6が設けられることになる。各デコーダ6は、メモリセル1の行が並ぶ方向と同じ方向(図面において上下方向)に沿って、並んで配置される。
デコーダ6は、外部から供給されるアドレス信号に応じて、所定の行の延在部2bの両端に接続されたセレクタトランジスタTSがオンするように、制御信号を供給する。デコーダ6は、例えば、図5と同様に、適当数の入力端を有するアドレス信号NAND素子から構成することができる。
もう一方の書き込み線3に関しては、第1実施形態と同様であってもよいし、第2実施形態の書き込み線2用の構成と同様であってもよい。すなわち、第1実施形態と同様に、各列にデコーダ/電流供給回路5が設けられていてもよい。また、第2実施形態の書き込み線2用のものと同様に、電流供給回路7が複数の列によって共用され、各列と電流供給回路12との接続がセレクタトランジスタおよびデコーダ7によって制御されていてもよい。
図9は、第2実施形態に適用可能な電流供給回路11を例示している。図9に示すように、電流供給回路11は、電源供給端VDDLと接地電位端との間に直列接続されたトランジスタTP1、TN1を有する。
書き込み電流を供給するにあたり、書き込み電流が流れるべき方向に応じて、一方の電流供給回路11のトランジスタTP1と、他方の電流供給回路11のトランジスタTN1がオンとされる。
次に、書き込み方法について、図10を参照して説明する。図10は、第2実施形態に係る磁気ランダムアクセスメモリの書き込み時の状態の1つを例示している。図10は、上から第3行目(ハッチングにより図示)のメモリセル1にデータを書き込む場合を示している。なお、図10において、書き込み線3、デコーダ7、電流供給回路12は、説明の簡略化のために省略されている。
まず、書き込み電流の方向に応じて、一方の電流供給回路11のトランジスタTP1と、他方の電流供給回路11のトランジスタTN1とがオンとされる。次に、選択延在部2aを特定するためのアドレス信号がデコーダ6に供給されることにより、選択延在部2aの両端の1対のセレクタトランジスタTSがオンとされる。
一方、その他のセレクタトランジスタTSは、オフを維持する。この結果、選択延在部2aのみに書き込み電流が流れ、第3行目のメモリセル1が半選択状態とされる。
さらに、書き込み対象のメモリセル1を通る書き込み線3(図示せぬ)に書き込み電流が供給されることにより、このメモリセル1が選択状態になってデータが書き込まれる。
次に、読み出し込み方法について、図11、図12を参照して説明する。上記のように、磁気ランダムアクセスメモリでは、一般に2つの書き込み線のうち、一方はメモリセルと電気的に接続され、他方は電気的に非接続とされている。読み出しの際、メモリセルと接続された書き込み線上の電位(電流)を用いて、読み出しが行われる。このため、メモリセルと接続された書き込み線が、本実施形態の書き込み線2に当たるか否か(1本の書き込み線が複数の行(列)を通る構成か否か)に応じて、読み出し系の回路の構成が以下のように選択される。
図11は、第2実施形態の読み出し系を含む構成を示す回路図である。図11は、メモリセル1と接続されない書き込み線が、複数の行(列)を通る場合である。すなわち、図11において横方向に延びる書き込み線WL1が、図8の書き込み線3に該当し、縦方向に延びる書き込み線WL2が図8の書き込み線2(延在部2a)に該当する場合である。
まず、書き込み系の回路について説明する。図11に示すように、書き込み線WL1、WL2のそれぞれの端部は、セレクタトランジスタTSを介して、トランジスタTP1、TN1の接続ノードと接続される。トランジスタTP1、TN1は電流供給回路11、12を構成し、電源供給端VDDLと接地電位端との間に接続される。
書き込み線WL1と接続された1対の電流供給回路11の一方(左側)のトランジスタTP1のゲートと他方(右側)のトランジスタTN1のゲートには、相補の制御信号/LR1(/は否定論理を表す)およびLR1がそれぞれ供給される。
同様に、書き込み線WL1と接続された1対の電流供給回路の一方(左側)のトランジスタTN1のゲートと他方(右側)のトランジスタTP1のゲートには、相補の制御信号RL1および/RL1がそれぞれ供給される。
書き込み線WL2と接続された1対の電流供給回路12の一方(上側)のトランジスタTP1のゲートと他方(下側)のトランジスタTN1のゲートには、相補の制御信号/TB1およびTB1がそれぞれ供給される。
同様に、書き込み線WL2と接続された1対の電流供給回路12の一方(上側)のトランジスタTN1のゲートと他方(下側)のトランジスタTP1のゲートには、相補の制御信号BT1および/BT1がそれぞれ供給される。
制御信号LR1、/LR1、RL1、/RL1、TB1、/TB1、BT1、/BT1は、デコーダ(例えば図8のデコーダ6等)から供給される。
次に、読み出し系の回路について説明する。書き込み線WL1は、例えばメモリセル1の一端に接続される。メモリセル1の他端は、選択トランジスタTを介して接地される。選択トランジスタTのゲートには、読み出し系のデコーダから、読み出し対象のアドレスによって特定される制御信号が供給される。
書き込み線WL1は、また、p型のトランジスタTSCを介して、読み出し電位の供給端と接続される。トランジスタTSCのゲートには、読み出し時にローレベルとされる信号CLが供給される。
書き込み線WL1は、さらに、n型のトランジスタTSAを介してセンスアンプSAの一方入力端と接続される。トランジスタTSAのゲートには、読み出し時にハイレベルとされる信号CSLが供給される。
センスアンプSAの他方入力端には、参照電位REFが供給される。センスアンプSAは、読み出し信号RDを出力する。
読み出し時に、トランジスタTSCがオンとされることにより、書き込み線WL2に電流が供給される(電位が上昇する)。次いで、読み出し対象のメモリセル1と接続された選択トランジスタTがオンとされる。この結果、メモリセル1を介する電流経路が形成され、メモリセル1のフリー層の磁化方向に応じた電流(電位)が、書き込み線WL1に重畳される。この変化の程度が、センスアンプSAおよび参照電圧REFを用いて検出されることにより、読み出し信号RDが生成される。
一方、メモリセル1と接続される書き込み線が、複数の行(列)を通る場合、図11の読み出し系回路では、読み出し信号を読み出せない。この場合、図12の構成が必要となる。
図12は、第2実施形態の読み出し系を含む構成を示す回路図である。図12は、メモリセル1と接続される書き込み線が、延在部2aと接続部2bとにより構成されている場合である。すなわち、図12において横方向に延びる書き込み線WL1が、図8の書き込み線2(延在部2a)に該当し、縦方向に延びる書き込み線WL2が図8の書き込み線3に該当する場合である。
書き込み系の回路は、図11と同じである。一方、読み出し系の回路は、以下のように構成されている。図12に示すように、トランジスタTSCは、読み出し電位の供給端と選択トランジスタTの他端との間に接続される。また、トランジスタTの他端は、トランジスタTSAを介してセンスアンプSAの一方入力端と接続される。その他は、図11と同じである。
読み出しの際、トランジスタTSCがオンとされる。次に、書き込み線WL1の一端に接続されたトランジスタTSおよびTN1からなる組または他端に接続されたトランジスタTSおよびTN1からなる組のいずれかがオンとされる。また、読み出し対象のメモリセル1の選択トランジスタがオンとされる。この結果、メモリセル1のフリー層の磁化方向に応じた電流(電位)が、書き込み線WL1に重畳される。この変化の程度が読み取られる。このように、図12の場合、書き込み線WL1を接地電位線として利用して、読み出しが行われる。
第2実施形態に係る磁気ランダムアクセスメモリによれば、第1実施形態と同じく、1本の書き込み線2が複数の行(列)を通り、各接続部2bに対してデコーダ6が設けられる。このため、第1実施形態と同じ効果を得られる。
また、第2実施形態では、電流供給回路11が、複数の行(列)により共用されている。このため、電流供給回路11全体の面積を小さくすることができる。
(第3実施形態)
第3実施形態では、第2実施形態の構成に加えて、書き込み線3も各列を通る1本の形状を有する。
第3実施形態では、第2実施形態の構成に加えて、書き込み線3も各列を通る1本の形状を有する。
図13は、本発明の第3実施形態に係る磁気ランダムアクセルメモリの主要部を概略的に示す平面図である。図13に示すように、図8の構成に加えて、書き込み線3も書き込み線2と同様の構成を有する。すなわち、書き込み線3は、延在部3aと接続部3bとからなる。延在部3aは、同じ列に属するメモリセル1の下方を通る。
第n列目の延在部3aは、一端(例えば、上側の端)において、第n−1列目の延在部3aの、第n列目の延在部3aの一端と同じ側の端(上側の端)と、接続部3bによって接続される。また、第n列目の延在部3aは、他端(例えば、下側の端)において、第n+1列目の延在部3aの、第n列目の延在部3aの他端と同じ側の端(下側の端)と、接続部3bによって接続される。この法則に則って、左右に隣接する延在部3aが接続される。そして、全ての延在部3aが、このように接続されることにより、書き込み線3は、一続きとなっている。
書き込み線3用の電流供給回路およびデコーダに関しても、書き込み線2用のものと同じである。すなわち、各接続部3aは、セレクタトランジスタTSを介して、電流供給回路12と接続されている。
各セレクタトランジスタTSのゲートは、デコーダ7により制御される。よって、1つのデコーダ7が、2つの延在部3aに対して(2列に対して)設けられることになる。各デコーダ7は、メモリセルの列が並ぶ方向(図面において左右方向)に沿って、並んで配置される。
電流供給回路12の構成は電流供給回路11と同じであり、デコーダ7の構成はデコーダ6と同じである。ただし、上記のように、書き込み線2、3のいずれか一方は、書き込み電流が一方向に流れればよい。このため、電流供給回路11または電流供給回路12の一方は、ドライバまたはシンカの一方を有していればよい。
読み出し系の回路に関しては、図12と同じである。すなわち、メモリセル1と接続される方の書き込み線2または書き込み線3に、図12に示す読み出し系の回路が設けられる。
なお、図13では、第2実施形態と同様に、電流供給回路が複数の行(列)によって共用される例を示している。しかしながら、これに限らず、図14に示すように、第1実施形態(図1)と同様、各行(列)に電流供給回路/デコーダ4(5)が設けられていても良い。さらに、行、列のいずれか一方に関してのみ、第1実施形態の構成を適用しても良い。
第3実施形態に係る磁気ランダムアクセスメモリによれば、第1実施形態と同じく書き込み線2が複数の行を通る一続きの形状によって実現され、第2実施形態と同じく2行ごとに1つのデコーダ6が設けられる。このため、第1、第2実施形態と同じ効果を得られる。
さらに、第3実施形態では、もう一方の書き込み線3も各列を通る一続きの形状によって実現され、2列ごとに1つのデコーダ7が設けられる。このため、書き込み線3用のデコーダ7に関しても、第2実施形態(第1実施形態)と同じ効果を得られる。
このように、行に沿った書き込み線および列に沿った書き込み線の両方に、一続きの形状を適用される。この結果、片方だけの場合よりも、磁気ランダムアクセスメモリの面積をより小さくすることができる。
(第4実施形態)
第4実施形態では、第1実施形態に示す形状の書き込み線が、メモリセルアレイにおいて複数設けられることにより、各メモリセルアレイを網羅する。
第4実施形態では、第1実施形態に示す形状の書き込み線が、メモリセルアレイにおいて複数設けられることにより、各メモリセルアレイを網羅する。
図15は、本発明の第4実施形態に係る磁気ランダムアクセスメモリの主要部を概略的に示す平面図である。図15に示すように、1つのメモリセルアレイに対して1つの書き込み線2ではなく、複数(図では2本を例示)の書き込み線2A、2Bが設けられる。
書き込み線2Aおよび書き込み線2Bは、相互に分断されている。また、書き込み線2Aおよび書き込み線2Bは、それぞれ、書き込み線2と同じ構成を有する。すなわち、書き込み線2Aは、各行を通る延在部2Aaと、隣接する2つの延在部2Aaを端部において接続する接続部2Abとからなる。同様に、書き込み線2Bは、各行を通る延在部2Baと、隣接する2つの延在部2Baを端部において接続する接続部2Bbとからなる。
デコーダ/電流供給回路4は、第1実施形態と同じく、接続部2Abおよび接続部2Bbごとに1つ設けられる。また、図16に示すように、第2実施形態と同様、電流供給回路11が複数の延在部2Aa、2Baによって共用され、各接続部2Ab、2Bbと電流供給回路11との間に接続されたセレクタトランジスタTSがデコーダ6によって制御される構成とすることもできる。
書き込み線3用のデコーダ7および電流供給回路12に関しては、第2実施形態に記載したように、第1実施形態、第2実施形態のいずれの構成を適用することが可能である。
さらに、第3実施形態と同様に、もう一方の書き込み線3に対しても、本実施形態の書き込み線2の構成を適用することも可能である。この場合、第3実施形態に記載したように、一方の場合よりも、磁気ランダムアクセスメモリの面積をさらに小さくすることができる。
本発明の第4実施形態に係る磁気ランダムアクセスメモリによれば、第1実施形態と同じく、書き込み線2が複数の行を通る一続きの形状によって実現され、2行ごとに1つのデコーダ/電流供給回路4が設けられる。このため、第1実施形態と同じ効果を得られる。
また、第4実施形態によれば、一続きの複数の書き込み線2A、2Bによって、複数のメモリセル1が網羅される。よって、各書き込み線2A、2Bの長さは、1本の書き込み線によって全メモリセルを網羅する場合より短い。このため、プロセス上の不具合により書き込み線2が他の配線等とショートした場合等に、使用不能となる領域を小さい範囲に抑えることができる。また、書き込み線2A、2Bに接続される素子の総量が減少する分、書き込み線2A、2Bの寄生容量が減少する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
1…メモリセル、2、3、2A、2B…書き込み線、2a、2Aa、2Ba…延在部、2b、2Ba、2Bb…接続部、4、5…デコーダ/電流供給回路、6、7…デコーダ、11、12…電流供給回路、201…絶縁膜、202、203…強磁性膜、MTJ…MTJ素子、T、TP1、TN1、TS、TSC、TSA…トランジスタ、ND…NAND回路、IV…インバータ回路、SA…センスアンプ。
Claims (5)
- 内部の磁化方向に応じて情報を記憶する複数のメモリセルと、
第1方向に沿い且つ第1端および第2端を有する第1延在部と、前記第1方向に沿い且つ前記第1端および前記第2端とそれぞれ同じ側の第3端および第4端を有する第2延在部と、前記第1端と前記第3端とを接続する第1接続部と、を含む第1書き込み線と、
前記第1書き込み線と共に複数の前記メモリセルの1つを挟む、第2書き込み線と、
前記第2端および前記第4端の一方または両方と、前記第1接続部と、に接続された、前記第1書き込み線に電流を流す複数の第1周辺回路と、
を具備することを特徴とする磁気ランダムアクセスメモリ。 - 前記第2端および前記第4端に前記第1周辺回路がそれぞれ接続され、
前記第1延在部に電流を流す場合、前記第2端に接続された前記第1周辺回路および前記第1接続部に接続された前記第1周辺回路が活性とされ、前記第4端に接続された前記第1周辺回路が非活性とされる、
ことを特徴とする請求項1に記載の磁気ランダムアクセスメモリ。 - 前記第1周辺回路が、
前記第1延在部および前記第2延在部の少なくとも一方に電流を供給する電流ドライバ、および前記第1延在部および前記第2延在部の少なくとも一方から電流を引抜く電流シンカの一方または両方を含む電流供給回路と、
前記電流ドライバおよび前記電流シンカの動作および非動作を制御するデコーダと、
を含むことを特徴とする請求項1に記載の磁気ランダムアクセスメモリ。 - 前記第1延在部および前記第2延在部の少なくとも一方に電流を供給する電流ドライバ、および前記第1延在部および前記第2延在部の少なくとも一方から電流を引抜く電流シンカの一方または両方を含む第1電流供給回路と、
前記第1延在部および前記第2延在部の少なくとも一方に電流を供給する電流ドライバ、および前記第1延在部および前記第2延在部の少なくとも一方から電流を引抜く電流シンカの一方または両方を含む第2電流供給回路と、
前記第1電流供給回路と前記第2端とを選択的に電気的に接続する第1スイッチと、
前記第1電流供給回路と前記第4端とを選択的に電気的に接続する第2スイッチと、
前記第2電流供給回路と前記第1接続部とを選択的に電気的に接続する第3スイッチと、
をさらに具備し、前記第1周辺回路が、前記第1スイッチ、前記第2スイッチ、前記第3スイッチを制御するデコーダを含むことを特徴とする請求項1に記載の磁気ランダムアクセスメモリ。 - 前記第2書き込み線が、前記第1方向と異なる第2方向に沿い且つ第5端および第6端を有する第3延在部と、前記第2方向に沿い且つ前記第5端および前記第6端とそれぞれ同じ側の第7端および第8端を有する第4延在部と、前記第5端と前記第7端とを接続する第2接続部と、を含み、
前記第6端および前記第8端の一方または両方と、前記第2接続部と、に接続された、前記第2書き込み線に電流を流す複数の第2周辺回路と、をさらに具備する、
ことを特徴とする請求項1に記載のランダムアクセスメモリ。
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