KR100610718B1 - 데이터 판독 동작을 고속으로 또한 안정적으로 실행하는박막 자성체 기억 장치 - Google Patents

데이터 판독 동작을 고속으로 또한 안정적으로 실행하는박막 자성체 기억 장치 Download PDF

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Abstract

MTJ 메모리 셀에 대해서는 데이터 기입 및 데이터 판독에 각각 이용되는 라이트 워드선(WWL) 및 리드 워드선(RWL)이 독립적으로 설치된다. 메모리 어레이(10)를 열 방향으로 배열하여 형성하는 영역(AR1, AR2)마다 리드 워드선(RWL)을 분할 배치함으로써, 리드 워드선(RWL)에 있어서의 신호 전달 지연을 저감하여 데이터 판독 동작을 고속화할 수 있다. 각 리드 워드선(RWL)의 활성화는 행 선택 결과에 따라서 라이트 워드선(WWL)과 계층적으로 제어된다. 워드선 전류 제어 회로(40)는 데이터 기입 시 및 데이터 판독 시 각각에 대응하여 라이트 워드선(WWL)에 있어서의 전류 경로를 형성 및 차단한다.
메모리 어레이, 행 디코더, 열 디코더, 워드선 드라이버

Description

데이터 판독 동작을 고속으로 또한 안정적으로 실행하는 박막 자성체 기억 장치{MAGNETIC THIN-FILM MEMORY DEVICE FOR QUICK AND STABLE READING}
도 1은 본 발명의 실시예 1에 따른 MRAM 디바이스(1)의 전체 구성을 나타내는 개략 블록도.
도 2는 실시예 1에 따른 메모리 어레이(10)의 구성을 상세하게 설명하기 위한 도면.
도 3은 실시예 1에 따른 메모리 어레이(10)에 대한 데이터 판독 및 데이터 기입 동작을 설명하는 타이밍차트.
도 4는 데이터 기입 시에 있어서의 데이터 기입 전류와 MTJ 메모리 셀에 생기는 자계의 방향을 설명하는 개념도.
도 5는 워드선 드라이버(30)의 구성예를 나타내는 회로도.
도 6은 워드선 드라이버(30)의 다른 구성예를 나타내는 회로도.
도 7은 반도체 기판 상에 형성된 MTJ 메모리 셀의 구조도.
도 8은 실시예 1의 변형예 1에 따른 메모리 어레이(10)의 구성을 설명하기 위한 도면.
도 9는 실시예 1의 변형예 2에 따른 메모리 어레이(10)의 구성을 설명하기 위한 도면.
도 10은 실시예 2에 따른 메모리 어레이(10)의 구성을 설명하기 위한 도면.
도 11은 메인 리드 워드선 MRWL의 배치의 제1 예를 설명하는 구조도.
도 12는 메인 리드 워드선 MRWL의 배치의 제2 예를 설명하는 구조도.
도 13은 메인 리드 워드 MRWL의 배치의 제3 예를 설명하는 구조도.
도 14는 실시예 3에 따른 메모리 어레이(10)의 구성을 설명하는 도면.
도 15는 실시예 3에 따른 워드선의 배치를 나타내는 구조도.
도 16은 실시예 3에 따른 메모리 어레이(10)에 대한 데이터 판독 및 데이터 기입 동작을 설명하는 타이밍차트.
도 17은 실시예 3의 변형예 1에 따른 메모리 어레이(10)의 구성을 설명하기 위한 도면.
도 18은 실시예 3의 변형예 1에 따른 메모리 어레이(10)에 대한 데이터 판독 및 데이터 기입 동작을 설명하는 타이밍차트.
도 19는 실시예 3의 변형예 2에 따른 메모리 어레이(10)의 구성을 설명하기 위한 도면.
도 20은 실시예 3의 변형예 2에 따른 메모리 어레이(10)에 대한 데이터 판독 및 데이터 기입 동작을 설명하는 타이밍차트.
도 21은 반도체 기판 상에 배치된 실시예 3의 변형예 1 및 변형예 2에 따른 MTJ 메모리 셀의 구조도.
도 22는 실시예 3의 변형예 3에 따른 메모리 어레이(10)의 구성을 설명하기 위한 도면.
도 23은 본 발명의 실시예 4에 따른 메모리 어레이(10) 및 그 주변 회로의 데이터 판독에 관련되는 구성을 설명하기 위한 도면.
도 24는 실시예 4에 따른 메모리 어레이(10)에 대한 데이터 판독 및 데이터 기입 동작을 설명하는 타이밍차트.
도 25는 실시예 4에 따른 소스선 SL의 배치예를 나타내는 구조도.
도 26은 본 발명의 실시예 4의 변형예 1에 따른 메모리 어레이(10) 및 그 주변 회로의 데이터 판독에 관련되는 구성을 설명하기 위한 도면.
도 27은 본 발명의 실시예 4의 변형예 2에 따른 메모리 어레이(10) 및 그 주변 회로의 데이터 판독에 관련되는 구성을 설명하기 위한 도면.
도 28은 실시예 5에 따른 라이트 워드선 WWL의 배치를 설명하는 개념도.
도 29는 실시예 5의 변형예 1에 따른 메모리 어레이(10) 및 그 주변 회로의 구성을 설명하기 위한 도면.
도 30은 실시예 5의 변형예 2에 따른 메모리 어레이(10) 및 그 주변 회로의 구성을 설명하기 위한 도면.
도 31은 실시예 5의 변형예 2에 따른 메모리 어레이에 있어서의 행 선택 동작을 설명하기 위한 타이밍차트.
도 32는 실시예 5의 변형예 3에 따른 메모리 어레이(10) 및 그 주변 회로의 구성을 설명하기 위한 도면.
도 33은 실시예 5의 변형예 4에 따른 메모리 어레이(10) 및 그 주변 회로의 구성을 설명하기 위한 도면.
도 34는 실시예 5의 변형예 4에 따른 메모리 어레이에 있어서의 행 선택 동작을 설명하기 위한 타이밍차트.
도 35는 실시예 6에 따른 MTJ 메모리 셀의 구성을 나타내는 도면.
도 36은 MTJ 메모리 셀 MCD를 반도체 기판 상에 배치한 경우의 구조도.
도 37은 MTJ 메모리 셀 MCD에 대한 판독 동작 및 기입 동작을 설명하는 타이밍차트.
도 38은 실시예 6에 따른 메모리 어레이(10) 및 그 주변 회로의 구성을 설명하기 위한 도면.
도 39는 실시예 6의 변형예 1에 따른 메모리 어레이(10) 및 그 주변 회로의 구성을 설명하기 위한 도면.
도 40은 실시예 6의 변형예 2에 따른 메모리 어레이(10) 및 그 주변 회로의 구성을 설명하기 위한 도면.
도 41은 실시예 6의 변형예 3에 따른 메모리 어레이(10) 및 그 주변 회로의 구성을 설명하기 위한 도면.
도 42는 자기 터널 접합부를 갖는 메모리 셀의 구성을 나타내는 개략도.
도 43은 MTJ 메모리 셀에서의 데이터 판독 동작을 설명하는 개념도.
도 44는 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도.
도 45는 데이터 기입 시에 있어서의 데이터 기입 전류의 방향과 자계 방향과의 관계를 설명하는 개념도
도 46은 행렬형으로 집적 배치된 MTJ 메모리 셀을 나타내는 개념도.
도 47은 반도체 기판 상에 배치된 MTJ 메모리 셀의 구조도.
도 48은 다이오드를 이용한 MTJ 메모리 셀의 구성을 나타내는 개략도.
도 49는 도 48에 도시된 MTJ 메모리 셀을 반도체 기판 상에 배치한 경우의 구조도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 메모리 어레이
20 : 행 디코더
25 : 열 디코더
30 :워드선 드라이버
40 : 워드선 전류 제어 회로
42 : 단락 트랜지스터
50, 60 : 판독/기입 제어 회로
51 : 데이터 판독 회로
70 : 누설 전류 차단 회로
ATR : 액세스 트랜지스터
BL : 비트선
CSG : 컬럼 선택 게이트
DMBL : 더미 비트선
FL : 자유 자기층
MRWL : 메인 리드 워드선
MTJ : 자기 터널 접합부
RWL : 리드 워드선
RWWL : 워드선
SL : 소스선
TB :터널 배리어
VL : 고정 자기층
WWL : 라이트 워드선
본 발명은 박막 자성체 기억 장치에 관한 것으로, 보다 특정적으로는 자기 터널 접합(MTJ : Magnetic Tunneling Junction)을 갖는 메모리 셀을 구비한 랜덤 액세스 메모리에 관한 것이다.
저소비 전력으로 불휘발적인 데이터의 기억이 가능한 기억 장치로서, MRAM(Magnetic Random Access Memory) 디바이스가 주목받고 있다. MRAM 디바이스는 반도체 집적 회로에 형성된 복수의 박막 자성체를 이용하여 불휘발적인 데이터 기억을 행하고, 박막 자성체 각각에 대하여 랜덤 액세스가 가능한 기억 장치이다.
특히, 최근에는 자기 터널 접합(MTJ : Magnetic Tunnel Junction)을 이용한 박막 자성체를 메모리 셀로서 이용함으로써, MRAM 장치의 성능이 비약적으로 진보되는 것이 발표되었다. 자기 터널 접합을 갖는 메모리 셀을 구비한 MRAM 디바이스 에 대해서는, "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb.2000. 및 "Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000. 등의 기술 문헌에 개시되어 있다.
도 42는 자기 터널 접합부를 갖는 메모리 셀(이하 간단하게 MTJ 메모리 셀로 칭함)의 구성을 나타내는 개략도이다.
도 42를 참조하여, MTJ 메모리 셀은 기억 데이터의 데이터 레벨에 따라서 저항치가 변화되는 자기 터널 접합부 MTJ와, 액세스 트랜지스터 ATR을 구비한다. 액세스 트랜지스터 ATR은 전계 효과 트랜지스터로 형성되며, 자기 터널 접합부 MTJ와 접지 전압 Vss 간에 결합된다.
MTJ 메모리 셀에 대해서는 데이터 기입을 지시하기 위한 라이트 워드선 WWL과, 데이터 판독을 지시하기 위한 리드 워드선 RWL과, 데이터 판독 시 및 데이터 기입 시에 있어서 기억 데이터의 레벨에 대응한 전기 신호를 전달하기 위한 데이터선인 비트선 BL이 배치된다.
도 43은 MTJ 메모리 셀로부터의 데이터 판독 동작을 설명하는 개념도이다. 도 43을 참조하여, 자기 터널 접합부 MTJ는 일정 방향의 고정 자계를 갖는 자성체층(이하, 간단하게 고정 자기층으로 칭함) FL과, 자유 자계를 갖는 자성체층(이하, 간단하게 자유 자기층으로도 칭함) VL을 갖는다. 고정 자기층 FL 및 자유 자기층 VL 간에는 절연체막으로 형성되는 터널 배리어 TB가 배치된다. 자유 자기층 VL 에 서는, 기억 데이터의 레벨에 따라서 고정 자기층 FL과 동일 방향의 자계 및 고정 자기층 FL과 다른 방향의 자계 중 어느 한쪽이 불휘발적으로 기입되고 있다.
데이터 판독 시에 있어서는, 액세스 트랜지스터 ATR이 리드 워드선 RWL의 활성화에 따라서 턴 온된다. 이에 따라, 비트선 BL∼자기 터널 접합부 MTJ∼액세스 트랜지스터 ATR∼접지 전압 Vss의 전류 경로로, 도시하지 않은 제어 회로로부터 일정 전류로서 공급되는 감지 전류 Is가 흐른다.
자기 터널 접합부 MTJ의 저항치는 고정 자기층 FL과 자유 자기층 VL 간의 자계 방향의 상대 관계에 따라서 변화된다. 구체적으로는, 고정 자기층 FL의 자계 방향과 자유 자기층 VL에 기입된 자계 방향이 동일한 경우에는 양자의 자계 방향이 다른 경우에 비해 자기 터널 접합부 MTJ의 저항치는 작아진다.
따라서, 데이터 판독 시에 있어서는, 감지 전류 Is에 의해 자기 터널 접합부 MTJ에서 발생하는 전압 강하는 자유 자기층 VL에 기억된 자계 방향에 따라서 다르다. 이에 따라, 비트선 BL을 일단 고전압으로 프리차지(precharge)한 상태로 한 후 감지 전류 Is의 공급을 개시하면, 비트선 BL의 전압 레벨 변화의 감시에 의해 MTJ 메모리 셀의 기억 데이터의 레벨을 판독할 수 있다.
도 44는 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도이다.
도 44를 참조하여, 데이터 기입 시에 있어서는, 리드 워드선 RWL은 비활성화되고, 액세스 트랜지스터 ATR는 턴 오프된다. 이 상태에서, 자유 자기층 VL에 자계를 기입하기 위한 데이터 기입 전류가 라이트 워드선 WWL 및 비트선 BL에 각각 흐른다. 자유 자기층 VL의 자계 방향은 라이트 워드선 WWL 및 비트선 BL을 각각 흐르는 데이터 기입 전류의 방향의 조합에 의해 결정된다.
도 45는 데이터 기입 시에 있어서의 데이터 기입 전류의 방향과 자계 방향과의 관계를 설명하는 개념도이다.
도 45를 참조하여, 횡축에 도시되는 자계 Hx는 라이트 워드선 WWL을 흐르는 데이터 기입 전류에 의해 생기는 자계 H(WWL)의 방향을 나타낸다. 한편, 종축에 도시되는 자계 Hy는 비트선 BL을 흐르는 데이터 기입 전류에 의해 생기는 자계 H(BL)의 방향을 나타낸다.
자유 자기층 VL에 기억되는 자계 방향은 자계 H(WWL)와 H(BL)와의 합이 도면 중에 도시되는 별 모양의 특성선의 외측 영역에 도달하는 경우에 있어서만 새롭게 기입된다. 즉, 별 모양의 특성선의 내측 영역에 상당하는 자계가 인가된 경우에 있어서는 자유 자기층 VL에 기억되는 자계 방향은 갱신되지 않는다.
따라서, 자기 터널 접합부 MTJ의 기억 데이터를 기입 동작에 의해 갱신하기 위해서는 라이트 워드선 WWL과 비트선 BL의 양방에 전류를 흘릴 필요가 있다. 자기 터널 접합부 MTJ에 일단 기억된 자계 방향 즉 기억 데이터는 새로운 데이터 기입이 실행되기까지의 동안에 불휘발적으로 보유된다.
데이터 판독 동작 시에 있어서도, 비트선 BL에는 감지 전류 Is가 흐른다. 그러나, 감지 전류 Is는 일반적으로 상술한 데이터 기입 전류보다는 1∼2자릿수 정도 작아지도록 설정되기 때문에, 감지 전류 Is의 영향에 의해 데이터 판독 시에 있어서 MTJ 메모리 셀의 기억 데이터가 잘못 재기입될 가능성은 작다.
상술한 기술 문헌에 있어서는, 이러한 MTJ 메모리 셀을 반도체 기판 상에 집적하여 랜덤 액세스 메모리인 MRAM 디바이스를 구성하는 기술이 개시되어 있다.
도 46은 행렬형으로 집적 배치된 MTJ 메모리 셀을 나타내는 개념도이다.
도 46을 참조하여, 반도체 기판 상에 MTJ 메모리 셀을 행렬형으로 배치함으로써, 고집적화된 MRAM 디바이스를 실현할 수 있다. 도 46에 있어서는 MTJ 메모리 셀을 n행×m열(n, m : 자연수)로 배치하는 경우가 도시된다.
이미 설명한 바와 같이, 각 MTJ 메모리 셀에 대하여 비트선 BL, 라이트 워드선 WWL 및 리드 워드선 RWL을 배치할 필요가 있다. 따라서, 행렬형으로 배치된 n×m개의 MTJ 메모리 셀에 대하여 n개의 라이트 워드선 WWL1∼WWLn 및 리드 워드선 RWL1∼RWLn과, m개의 비트선 BL1∼BLn을 배치할 필요가 있다.
이와 같이, MTJ 메모리 셀에 대해서는 판독 동작과 기입 동작 각각에 대응하여 독립된 워드선을 설치하는 구성이 일반적이다.
도 47은 반도체 기판 상에 배치된 MTJ 메모리 셀의 구조도이다.
도 47을 참조하여, 반도체 주기판 SUB 상의 p형 영역 PAR에 액세스 트랜지스터 ATR이 형성된다. 액세스 트랜지스터 ATR은 n형 영역인 소스/드레인 영역(110, 120)과 게이트(130)를 갖는다. 소스/드레인 영역(110)은 제1 금속 배선층 M1에 형성된 금속 배선을 통해 접지 전압 Vss와 결합된다. 라이트 워드선 WWL에는 제2 금속 배선층 M2에 형성된 금속 배선이 이용된다. 또한, 비트선 BL은 제3 금속 배선층 M3에 설치된다.
자기 터널 접합부 MTJ는 라이트 워드선 WWL이 설치되는 제2 금속 배선층 M2 와 비트선 BL이 설치되는 제3 금속 배선층 M3 간에 배치된다. 액세스 트랜지스터 ATR의 소스/드레인 영역(120)은 컨택트홀에 형성된 금속막(150)과, 제1 및 제2 금속 배선층 M1 및 M2와, 배리어 메탈(140)을 통해 자기 터널 접합부 MTJ와 전기적으로 결합된다. 배리어 메탈(140)은 자기 터널 접합부 MTJ와 금속 배선 간을 전기적으로 결합하기 위해 설치되는 완충재이다.
이미 설명한 바와 같이, MTJ 메모리 셀에서는 리드 워드선 RWL은 라이트 워드선 WWL과는 독립의 배선으로서 설치된다. 또한, 라이트 워드선 WWL 및 비트선 BL은 데이터 기입 시에 있어서 소정치 이상의 크기의 자계를 발생시키기 위한 데이터 기입 전류를 흘릴 필요가 있다. 따라서, 비트선 BL 및 라이트 워드선 WWL은 금속 배선을 이용하여 형성된다.
한편, 리드 워드선 RWL은 액세스 트랜지스터 ATR의 게이트 전압을 제어하기 위해 설치되는 것으로, 전류를 적극적으로 흘릴 필요는 없다. 따라서, 집적도를 높이는 관점에서, 리드 워드선 RWL은 독립한 금속 배선층을 새롭게 설치하지 않고, 게이트(130)와 동일한 배선층에서 폴리실리콘층이나 폴리사이드 구조 등을 이용하여 형성되어 있었다.
이러한 구성으로 함으로써, 금속 배선층의 수를 억제하여 MTJ 메모리 셀을 반도체 기판 상에 집적 배치할 수 있다. 그러나, 리드 워드선 RWL은 폴리실리콘층 등으로 형성되기 때문에 저항치가 비교적 커지게 된다. 이에 따라, 데이터 판독 시에 있어서 리드 워드선 RWL에서의 신호 전파 지연이 커져 데이터 판독 동작의 고속화가 방해되는 문제점이 발생하였다.
또한, 도 42에 도시한 MTJ 메모리 셀과 비교하여 고집적화가 가능한 MTJ 메모리 셀의 구조로서, 액세스 트랜지스터 대신에 PN 접합 다이오드 액세스 소자로서 이용한 구성이 알려져 있다.
도 48은 다이오드를 이용한 MTJ 메모리 셀의 구성을 나타내는 개략도이다.
도 48을 참조하여, 다이오드를 이용한 MTJ 메모리 셀 MCDD는 자계 터널 접합부 MTJ와, 액세스 다이오드 DM을 구비한다. 액세스 다이오드 DM은 자기 터널 접합부 MTJ로부터 워드선 WL을 향하는 방향을 순방향으로 하여 양자간에 결합된다. 비트선 BL은 워드선 WL과 교차하는 방향에 설치되어 자기 터널 접합부 MTJ와 결합된다.
MTJ 메모리 셀 MCDD에 대한 데이터 기입은 워드선 WL 및 비트선 BL에 데이터 기입 전류를 흘림으로써 행해진다. 데이터 기입 전류의 방향은 액세스 트랜지스터를 이용한 메모리 셀의 경우와 마찬가지로, 기입 데이터의 데이터 레벨에 따라서 설정된다.
한편, 데이터 판독 시에 있어서는, 선택된 메모리 셀에 대응하는 워드선 WL은 저전압(예를 들면 접지 전압 Vss) 상태로 설정된다. 이 때, 비트선 BL을 고전압(예를 들면 전원 전압 Vcc) 상태로 프리차지해 둠으로써, 액세스 다이오드 DM이 도통하여 감지 전류 Is를 자기 터널 접합부 MTJ로 흘릴 수 있다. 한편, 비선택 메모리 셀에 대응하는 워드선 WL은 고전압 상태로 설정되기 때문에, 대응하는 액세스 다이오드 DM은 오프 상태를 유지하여 감지 전류 Is는 흐르지 않는다.
이와 같이 하여, 액세스 다이오드를 이용한 MTJ 메모리 셀에서도 데이터 판 독 및 데이터 기입을 실행할 수 있다.
도 49는 도 48에 도시된 MTJ 메모리 셀을 반도체 기판 상에 배치한 경우의 구조도이다.
도 49를 참조하여, 반도체 주기판 SUB 상의 N형 영역 NWL과, N형 영역 NWL 상에 설치된 P형 영역 PAR에 의해 액세스 다이오드 DM이 형성된다. 도 49에는 N형 영역의 형성예로서 N형 웰이 도시된다.
액세스 다이오드 DM의 캐소드에 상당하는 N형 영역 NWL은 금속 배선층 M1에 배치된 워드선 WL과 결합된다. 액세스 다이오드 DM의 애노드에 상당하는 P형 영역 PAR은 배리어 메탈(140) 및 금속막(150)을 통해, 자기 터널 접합부 MTJ와 전기적으로 결합된다. 비트선 BL은 금속 배선층 M2에 배치되어 자기 터널 접합부 MTJ와 결합된다. 이와 같이, 액세스 트랜지스터 대신에 액세스 다이오드를 이용함으로써, 고집적화에 유리한 MTJ 메모리 셀을 구성할 수 있다.
그러나, 데이터 기입 시에 있어서, 워드선 WL 및 비트선 BL에는 데이터 기입 전류가 흐르기 때문에, 이들 배선에 있어서 데이터 기입 전류에 의한 전압 강하가 각각 발생한다. 이러한 전압 강하가 발생한 결과, 워드선 WL 및 비트선 BL 상에 있어서의 전압 분포에 의해서는 데이터 기입의 대상이 되지 않은 MTJ 메모리 셀의 일부에서 액세스 다이오드 DM의 PN 접합이 온될 우려가 있다. 이 결과, 예기하지 않은 전류가 MTJ 메모리 셀을 흐름으로써, 잘못된 데이터 기입이 실행되게 될 우려가 있다.
이와 같이, 액세스 다이오드를 이용한 종래의 MTJ 메모리 셀 MCDD는 고집적 화에 유리한 반면, 데이터 기입 동작이 불안정화되는 문제점을 갖고 있었다.
본 발명은 이러한 문제점을 해결하기 위해 이루어진 것으로, 본 발명의 목적은 MTJ 메모리 셀을 갖는 MRAM 디바이스에 있어서 데이터 판독 동작의 고속화 및 안정화를 도모하는 것이다.
본 발명의 목적은 MTJ 메모리 셀을 갖는 MRAM 디바이스에 있어서 데이터 판독 동작을 고속화하는 것이다.
본 발명은 요약하면, 박막 자성체 기억 장치에 있어서, 메모리 어레이와, 복수의 기입 워드선과, 복수의 판독 워드선과, 워드선 전류 제어 회로와, 복수의 데이터선과, 판독 기입 제어 회로를 구비한다. 메모리 어레이는 행렬형으로 배치된 복수의 자성체 메모리 셀을 갖는다. 복수의 자성체 메모리 셀 각각은 제1 및 제2 데이터 기입 전류에 의해 인가되는 데이터 기입 자계가 소정 자계보다도 큰 경우에 기입되는 기억 데이터의 레벨에 따라서 저항치가 변화되는 기억부와, 기억부와 직렬로 결합되는 메모리 셀 선택 게이트를 포함한다. 복수의 기입 워드선은 자성체 메모리 셀의 행에 대응하여 각각 설치되며, 제1 저항율을 갖는 배선으로 형성된다. 복수의 기입 워드선 각각은 데이터 기입 시 및 데이터 판독 시 양방에 있어서, 행 선택 결과에 따라서 선택적으로 활성화된다. 워드선 전류 제어 회로는 복수의 기입 워드선 중 활성화된 적어도 하나에 대하여, 데이터 기입 시 및 데이터 판독 시의 각각에 있어서 제1 데이터 기입 전류의 전류 경로를 형성 및 차단한다. 복수의 데이터선은 자성체 메모리 셀의 열에 대응하여 각각 설치된다. 판독 기입 제어 회 로는, 데이터 기입 시 및 데이터 판독 시에 있어서, 제2 데이터 기입 전류 및 데이터 판독 전류의 각각을 복수의 데이터선 중 선택된 열에 대응하는 하나에 흘린다. 복수의 판독 워드선은 자성체 메모리 셀의 행에 대응하여 각각 설치되고, 제1 저항율보다도 높은 제2 저항율을 갖는 배선으로 형성된다. 각 판독 워드선은, 데이터 판독 시에 있어서 복수의 기입 워드선 중 대응하는 하나와 동시에 선택적으로 활성화되며, 복수의 판독 워드선 중 활성화된 적어도 하나는 대응하는 메모리 셀 선택 게이트를 턴 온시킨다.
따라서, 본 발명의 주된 이점은 저항치가 큰 판독 워드선을 저항치가 작은 기입 워드선와 함께 제어함으로써, 판독 워드선의 신호 전파 지연을 저감하여 데이터 판독 동작을 고속화할 수 있는 점에 있다.
또, 데이터 판독 시에 있어서의 행 선택을 저항치가 작은 메인 판독 워드선과 영역마다 분할된 판독 워드선과의 계층적인 제어에 의해 실행하기 때문에, 판독 워드선과 기입 워드선을 독립적으로 제어하여 데이터 판독 동작을 고속화할 수 있다.
본 발명의 다른 국면에 따르면, 박막 자성체 기억 장치에 있어서, 메모리 어레이와, 복수의 기입 워드선과, 복수의 데이터선과, 판독 기입 제어 회로와, 복수의 메인 판독 워드선과, 복수의 판독 워드선과, 복수의 판독 워드선 드라이버를 구비한다. 메모리 어레이는 행렬형으로 배치된 복수의 자성체 메모리 셀을 갖는다. 메모리 어레이는 열 방향을 따라서 복수의 영역으로 분할된다. 복수의 자성체 메모리 셀 각각은 제1 및 제2 데이터 기입 전류에 의해 생기는 데이터 기입 자계에 의해 기입되는 기억 데이터의 레벨에 따라서 저항치가 변화되는 기억부와, 기억부와 직렬로 결합되는 메로리 셀 선택 게이트를 포함한다. 복수의 기입 워드선은 복수의 영역에 대하여 공통으로 자성체 메모리 셀의 행에 대응하여 각각 설치되며, 제1 저항율을 갖는 배선으로 형성된다. 복수의 기입 워드선은 데이터 기입 시에 있어서 제1 데이터 기입 전류를 흘리기 위해 행 선택 결과에 따라서 선택적으로 활성화된다. 복수의 데이터선은 자성체 메모리 셀의 열에 대응하여 각각 설치된다. 판독 기입 제어 회로는, 데이터 기입 시 및 데이터 판독 시 각각에 있어서, 제2 데이터 기입 전류 및 데이터 판독 전류 각각을 복수의 데이터선 중 선택된 열에 대응하는 하나에 흘린다. 복수의 메인 판독 워드선은 복수의 영역에 대하여 공통으로 설치되고, 제2 저항율을 갖는 배선으로 형성된다. 복수의 판독 워드선은 복수의 영역마다 자성체 메모리 셀의 행에 대응하여 각각 설치되며, 제 l 및 제2 저항율보다도 높은 제3 저항율을 갖는 배선으로 형성된다. 복수의 판독 워드선의 각각은 복수의 메인 판독 워드선 중 어느 하나와 대응한다. 복수의 판독 워드선 드라이버는 복수의 판독 워드선에 대응하여 각각 설치된다. 복수의 판독 워드선 드라이버 각각은, 데이터 판독 시에 있어서, 복수의 메인 판독 워드선 중 대응하는 하나의 활성화에 따라서, 복수의 판독 워드선 중 대응하는 하나를 활성화한다. 복수의 판독 워드선 중 활성화된 적어도 하나는 대응하는 메모리 셀 선택 게이트를 턴 온시킨다.
따라서, 저항치가 작은 워드선을 데이터 판독 시 및 데이터 기입 시의 양방에 있어서 공용할 수 있기 때문에, 배선 수의 삭감과 데이터 판독 동작의 고속화를 도모할 수 있다.
본 발명의 또 다른 국면에 따르면, 박막 자성체 기억 장치에 있어서, 메모리 어레이와, 복수의 데이터선과, 판독 기입 제어 회로와, 복수의 워드선과, 워드선 전류 제어 회로를 구비한다. 메모리 어레이는 행렬형으로 배치된 복수의 자성체 메모리 셀을 갖는다. 복수의 자성체 메모리 셀 각각은 제1 및 제2 데이터 기입 전류에 의한 데이터 기입 자계에 의해 기입되는 기억 데이터의 레벨에 따라서 저항치가 변화되는 기억부와, 기억부와 직렬로 결합되는 액세스 트랜지스터를 포함한다. 복수의 데이터선은 자성체 메모리 셀의 열에 대응하여 각각 설치된다. 판독 기입 제어 회로는 데이터 기입 시 및 데이터 판독 시의 각각에 있어서, 제1 데이터 기입 전류 및 데이터 판독 전류 각각을 복수의 데이터선 중 선택된 열에 대응하는 하나에 흘린다. 복수의 워드선은 자성체 메모리 셀의 행에 대응하여 각각 설치되고, 각각이 행 선택 결과에 따라서 활성화된다. 복수의 워드선 중 활성화된 적어도 하나는 대응하는 액세스 트랜지스터를 턴 온시킨다. 워드선 전류 제어 회로는, 데이터 기입 시에 있어서 복수의 워드선 중 활성화된 적어도 하나에 제2 데이터 기입 전류의 전류 경로를 형성한다. 워드선 전류 제어 회로는, 데이터 판독시에는 복수의 워드선 각각에 있어서 전류 경로를 차단한다.
따라서, 워드선을 데이터 판독 시 및 데이터 기입 시의 양방에 있어서 공용할 수 있기 때문에, 배선 수의 삭감과 데이터 판독 동작의 고속화를 도모할 수 있다.
본 발명의 또 하나의 국면에 따르면, 박막 자성체 기억 장치에 있어서, 메모 리 어레이와, 복수의 기입 워드선과, 워드선 드라이브 회로와, 복수의 데이터선과 판독 기입 제어 회로와, 복수의 판독 워드선을 구비한다. 메모리 어레이는 행렬형으로 배치된 복수의 자성체 메모리 셀을 갖는다. 복수의 자성체 메모리 셀 각각은 제1 및 제2 데이터 기입 전류에 의해 인가되는 데이터 기입 자계가 소정 자계보다도 큰 경우에 기입되는 기억 데이터의 레벨에 따라서 저항치가 변화하는 기억부와, 데이터 판독 시에 있어서, 기억부에 데이터 판독 전류를 통과시키기 위한 메모리 셀 선택 게이트를 포함한다. 복수의 기입 워드선은 자성체 메모리 셀의 행에 대응하여 각각 설치되며, 2개마다 워드선쌍을 구성한다. 각 기입 워드선쌍을 구성하는 2개의 기입 워드선은, 적어도 데이터 기입 시에 있어서, 메모리 어레이의 일단측에서 전기적으로 결합된다. 워드선 드라이브 회로는 메모리 어레이의 타단측에 배치되며, 데이터 기입 시에 있어서 제1 데이터 기입 전류를 흘리기 위해, 선택된 행에 대응하는 기입 워드선쌍을 구성하는 2개의 기입 워드선 각각을 제1 및 제2 전압의 한쪽씩에 설정한다. 복수의 데이터선은 자성체 메모리 셀의 열에 대응하여 각각 설치된다. 판독 기입 제어 회로는, 데이터 기입 시 및 데이터 판독 시 각각에 있어서, 선택된 열에 대응하는 데이터선에 대하여 제2 데이터 기입 전류 및 데이터 판독 전류를 각각 공급한다. 복수의 판독 워드선은 자성체 메모리 셀의 행에 대응하여 각각 설치되며, 각각이, 데이터 판독 시에 있어서, 행 선택 결과에 따라서 대응하는 메모리 셀 선택 게이트를 도통시킨다.
따라서, 선택된 메모리 셀의 행에 대응하는 라이트 워드선쌍에 의해 왕복 전류 패스를 형성하여 데이터 기입 전류를 흘린다. 이 결과, 라이트 워드선의 절반 의 수의 라이트 워드선쌍의 선택에 의해 행 선택을 실행하면 좋기 때문에 워드선 드라이브 회로의 구성을 간소화할 수 있다. 또한, 선택된 메모리 셀의 행에 대응하는 라이트 워드선쌍을 구성하는 2개의 라이트 워드선을 각각 흐르는 데이터 기입 전류에 의해, 자성체 메모리 셀 주변에 생기는 자계는 상호 상쇄하는 방향으로 작용하기 때문에, 메모리 셀 주변부에 대한 자계 노이즈를 저감할 수 있다.
본 발명의 또 하나의 국면에 따르면, 박막 자성체 기억 장치에 있어서, 메모리 어레이와, 복수의 기입 워드선과, 워드선 전류 제어 회로와, 워드선 드라이브 회로와, 복수의 데이터선과, 판독 기입 제어 회로와, 복수의 판독 워드선을 구비한다. 메모리 어레이는 행렬형으로 배치된 복수의 자성체 메모리 셀을 갖는다. 복수의 자성체 메모리 셀 각각은, 제1 및 제2 데이터 기입 전류에 의해 인가되는 데이터 기입 자계가 소정 자계보다도 큰 경우에 기입되는 기억 데이터의 레벨에 따라서 저항치가 변화되는 기억부와, 데이터 판독 시에 있어서, 기억부에 데이터 판독 전류를 통과시키기 위한 메모리 셀 선택 게이트를 포함한다. 복수의 기입 워드선 자성체 메모리 셀의 행에 대응하여 설치되며, 각각이 두개의 행마다 공유된다. 워드선 전류 제어 회로는 복수의 기입 워드선 중 활성화된 적어도 하나에 대하여, 데이터 기입 시 및 데이터 판독 시 각각에 있어서, 제1 데이터 기입 전류의 전류 경로를 각각 형성 및 차단한다. 워드선 드라이브 회로는 데이터 판독 시 및 데이터 기입 시 각각에 있어서, 선택된 행에 대응하는 기입 워드선을 활성화한다. 복수의 데이터선은 자성체 메모리 셀의 열에 대응하여 각각 설치된다. 판독 기입 제어 회로는, 데이터 기입 시 및 데이터 판독 시 각각에 있어서, 선택된 열에 대응하는 데 이터선에 대하여 제2 데이터 기입 전류 및 데이터 판독 전류를 각각 공급한다. 복수의 판독 워드선은 자성체 메모리 셀의 행에 대응하여 각각 설치되고, 각각이, 데이터 판독 시에 있어서, 행 선택 결과에 따라서 대응하는 메모리 셀 선택 게이트를 도통시킨다. 각 판독 워드선은, 데이터 판독 시에 있어서, 행 선택 결과에 따라서 대응하는 기입 워드선과 함께 선택적으로 활성화된다.
따라서, 판독 워드선의 신호 전파 지연을 저감하여 데이터 판독 동작을 고속화함과 함께, 라이트 워드선 WWL을 공유함으로써, 그 배선 피치를 확보하여 단면적을 용이하게 확보할 수 있다. 이 때문에, 라이트 워드선의 전류 밀도를 저감함으로써 일렉트로마이그레이션의 발생을 억제하여 동작의 신뢰성 향상을 도모할 수 있다.
본 발명의 기타 목적 및 특징은, 첨부 도면을 참조한 이하의 실시예를 통해 명백해질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
본 발명의 추가적인 목적 및 장점은 아래의 상세한 설명에 의해 명백해질 것이다.
<실시예>
이하에 있어서, 본 발명의 실시예에 대하여 도면을 참조하여 상세하게 설명한다.
[실시예 1]
도 1은 본 발명의 실시예 1에 따른 MRAM 디바이스(1)의 전체 구성을 나타내 는 개략 블록도이다.
도 1을 참조하여, MRAM 디바이스(1)는 외부로부터의 제어 신호 CMD 및 어드레스 신호 ADD에 응답하여 랜덤 액세스를 행하고, 기입 데이터 DIN의 입력 및 판독 데이터 DOUT의 출력을 실행한다.
MRAM 디바이스(1)는 제어 신호 CMD에 응답하여 MRAM 디바이스(1)의 전체 동작을 제어하는 컨트롤 회로(5)와, n행×m열로 행렬형으로 배치된 복수의 MTJ 메모리 셀을 갖는 메모리 어레이(10)를 구비한다. 메모리 어레이(10)의 구성은 후에 상세하게 설명하지만, MTJ 메모리 셀의 행에 각각 대응하여 복수의 라이트 워드선 WWL 및 리드 워드선 RWL이 배치되고, MTJ 메모리 셀의 열에 각각 대응하여 복수의 비트선 BL이 배치된다.
MRAM 디바이스(1)는, 또한, 어드레스 신호 ADD에 의해 나타내는 로우 어드레스 RA에 따라서 메모리 어레이(10)에 있어서의 행 선택을 실행하는 행 디코더(20)와, 어드레스 신호 ADD에 의해 나타내는 컬럼 어드레스 CA에 따라서 메모리 어레이(10)에 있어서의 열 선택을 실행하는 열 디코더(25)와, 행 디코더(20)의 행 선택 결과에 기초하여 리드 워드선 RWL 및 라이트 워드선 WWL을 선택적으로 활성화하기 위한 워드선 드라이버(30)와, 데이터 기입 시에 있어서 라이트 워드선 WWL에 데이터 기입 전류를 흘리기 위한 워드선 전류 제어 회로(40)와, 데이터 판독 및 데이터 기입 시에 있어서, 데이터 기입 전류 및 감지 전류를 흘리기 위한 판독/기입 제어 회로(50, 60)를 구비한다.
판독/기입 제어 회로(50, 60)는 메모리 어레이(10)의 양단부에서의 비트선 BL의 전압 레벨을 제어하여, 데이터 기입 및 데이터 판독을 각각 실행하기 위한 데이터 기입 전류 및 감지 전류를 비트선 BL에 흘린다.
도 2는 메모리 어레이(10)의 구성을 상세하게 설명하기 위한 도면이다.
도 2를 참조하여, 메모리 어레이(10)는 n행×m열로 배열되는 도 22에 도시한 구성을 갖는 MTJ 메모리 셀 MC에 의해 구성된다. 메모리 어레이(10)는 열 방향을 따라서 영역 AR1 및 AR2로 2분할된다.
리드 워드선 RWL은 영역 AR1 및 AR2의 각각에 있어서 독립적으로 설치된다. 예를 들면, 메모리 셀의 제1 행에 대응하여 설치되는 리드 워드선은 영역 AR1에 대응하는 리드 워드선 RWL11과, 영역 AR2에 대응하여 설치되는 리드 워드선 RWL21로 분할 배치된다. 그 밖의 각 행에 대응하여 배치되는 리드 워드선도 마찬가지로 영역 AR1 및 AR2 각각으로 분할 배치된다.
또, 메모리 어레이(10)를 2분할하는 것은 예시에 지나지 않고, 본원 발명의 적용은 이러한 경우에 한정되는 것은 아니다. 이하에 설명하는 본원 발명의 실시예 중 분할된 메모리 어레이(10)를 대상으로 하는 것은 메모리 어레이를 임의의 여러개로 분할하는 경우에 있어서, 마찬가지로 적용하는 것이 가능하다.
한편, 라이트 워드선 WWL은, 영역 AR1 및 AR2에 공통으로, 메모리 셀의 각 행에 대응하여 설치된다. 따라서, 메모리 어레이(10) 전체에서는 라이트 워드선 WWL1∼WWLn이 배치된다. 리드 워드선 RWL1∼RWLn 및 라이트 워드선 WWL1∼WWLn은 행 방향을 따라서 배치된다.
비트선 BL은 메모리 셀의 각 열에 대응하여 열 방향을 따라서 배치된다. 따 라서, 메모리 어레이(10) 전체에서는 비트선 BL1∼BLm이 배치된다.
또, 이하에 있어서는, 라이트 워드선, 리드 워드선 및 비트선을 총괄적으로 표현하는 경우에는 부호 WWL, RWL 및 BL을 각각 이용하여 표기하고, 특정한 라이트 워드선, 리드 워드선 및 비트선을 나타내는 경우에는 이들 부호에 첨자를 붙여 RWL11, RWL21과 같이 표기하는 것으로 한다.
워드선 전류 제어 회로(40)는 라이트 워드선 WWL1∼WWLn에 각각 대응하여 설치되는 전류 제어 트랜지스터(41-1∼41-n)를 갖는다. 전류 제어 트랜지스터(41-1∼41-n)는 데이터 기입 시에 활성화되는 제어 신호 WE에 응답하여 턴 온하고, 대응하는 라이트 워드선 WWL과 접지 전압 Vss와 전기적으로 결합한다. 이에 따라, 선택 상태(고전압 상태 : H 레벨)로 활성화된 라이트 워드선에 데이터 기입 전류를 흘릴 수 있다.
한편, 데이터 기입 시 이외에는, 제어 신호 WE가 비활성화되어 있기 때문에 전류 제어 트랜지스터(41-1∼41-n)는 턴 오프된다. 따라서, 활성화된 라이트 워드선 WWL에서도 전류는 흐르지 않는다.
리드 워드선 RWL11∼RWL1n, RWL21∼RWL2n 각각에 대응하여 서브 드라이버 RSD11∼RSD1n, RSD21∼RSD2n이 설치된다. 이들 서브 드라이버에 대하여, 공통의 제어 신호 SD가 주어진다. 각 서브 드라이버는 제어 신호 SD의 신호 레벨 및 대응하는 라이트 워드선 WWL의 전압에 따라서, 대응하는 리드 워드선 RWL을 선택 상태(고전압 상태 : H 레벨)로 활성화한다.
이미 설명한 바와 같이, 라이트 워드선 WWL1∼WWLn은 데이터 기입에 필요한 자계를 발생시키기 위해 비교적 큰 데이터 기입 전류(라이트 워드선 1개당 수 ㎃ 정도)를 흘릴 필요가 있기 때문에, 금속 배선층에 형성된다. 이 금속 배선층은 저항치가 작고, 또한 일렉트로마이그레이션 내성이 높은 배선 구조인 것이 바람직하다. 따라서, 라이트 워드선 WWL이 배치되는 배선층은 다른 금속 배선층보다 배선두께를 두껍게 형성하거나, 다른 금속 배선층보다 저저항의 금속 재료로 형성하는 것이 바람직하다. 예를 들면, 다른 금속 배선층이 알루미늄 합금으로 형성되는 경우에, 라이트 워드선 WWL이 형성되는 금속 배선층을 Cu(구리) 배선으로 형성하면 좋다.
한편, 리드 워드선 RWL은 메모리 셀의 고집적화를 실현하기 위해, 액세스 트랜지스터 ATR의 게이트와 동일한 배선층에서 폴리실리콘이나 폴리사이드 구조에 의해 형성된다. 실시예 1에 있어서는, 이와 같이 전기 저항이 높은 리드 워드선 RWL을 분할 배치하여 배선 길이를 짧게 하고, 라이트 워드선 WWL과의 계층화에 의해 행 선택 결과에 따른 리드 워드선 RWL의 활성화를 행함으로써, 특히 배선층 수나 배선 수를 늘리지 않고 리드 워드선 RWL에서의 신호 전파 지연을 저감한다. 이에 따라, 메모리 셀의 고집적화를 실현한 후에, 또한 데이터 판독 동작의 고속화를 도모하는 것이 가능해진다.
도 3은 메모리 어레이(10)에 대한 데이터 판독 및 데이터 기입 동작을 설명하는 타이밍차트이다.
우선, 데이터 기입 시의 동작에 대하여 설명한다.
워드선 드라이버(30)는, 행 디코더(20)의 행 선택 결과에 따라서, 선택 행에 대응하는 라이트 워드선 WWL의 전압을 선택 상태(H 레벨)로 구동한다. 비선택 행에 있어서는 라이트 워드선 WWL의 전압 레벨은 비선택 상태(L 레벨 : 접지 전압 Vss) 그대로이다.
데이터 기입 시에 있어서는, 제어 신호 WE가 H 레벨로 활성화되기 때문에, 전류 제어 트랜지스터(41-1∼41-n)의 턴 온에 따라서, 선택 행에 대응하는 라이트 워드선 WWL에서 데이터 기입 전류 Ip가 흐른다. 한편, 제어 신호 SD는 L 레벨로 비활성화된 상태 그대로이기 때문에, 라이트 워드선 WWL이 선택적으로 H 레벨로 구동되어도 각 리드 워드선 RWL은 활성화되지 않는다.
판독/기입 제어 회로(50, 60)는 메모리 어레이(10)의 양단에서의 비트선 BL의 전압을 제어함으로써, 기입 데이터의 데이터 레벨에 따른 방향의 데이터 기입 전류를 발생시킨다. 예를 들면, "1"의 기억 데이터를 기입하는 경우에는, 판독/기입 제어 회로(60)측의 비트선 전압을 고전압 상태(전원 전압 Vcc)로 설정하고, 반대측의 판독/기입 제어 회로(50)측의 비트선 전압을 저전압 상태(접지 전압 Vss)로 설정한다. 이것에 의해, 판독/기입 제어 회로(60)로부터 판독/기입 제어 회로(50)로 향하는 방향에 데이터 기입 전류 +Iw가 비트선 BL을 흐른다. 한편, "0"의 기억 데이터를 기입하는 경우에는, 판독/기입 제어 회로(50, 60)측의 비트선 전압을 고전압 상태(전원 전압 Vcc) 및 저전압 상태(접지 전압 Vss)로 각각 설정하고, 판독/기입 제어 회로(50)로부터 판독/기입 제어 회로(60)로 향하는 방향에 데이터 기입 전류 -Iw가 비트선 BL을 흐른다.
이 때, 데이터 기입 전류 ±Iw를 각 비트선에 흘릴 필요는 없고, 판독/기입 제어 회로(50, 60)는 열 디코더(25)의 열 선택 결과에 따라서, 선택 열에 대응하는 일부의 비트선에 대하여 데이터 기입 전류 ±Iw를 선택적으로 흘리도록, 상술한 비트선 BL의 전압을 제어하면 좋다.
도 4는 데이터 기입 시에 있어서의 데이터 기입 전류와 MTJ 메모리 셀에 생기는 자계의 방향을 설명하는 개념도이다.
도 4를 참조하여, 데이터 기입 시에 있어서, 라이트 워드선 WWL에는 자계 H(WWL)를 +Hx 방향으로 발생시키기 위한 데이터 기입 전류 Ip가 흐른다. 한편, 비트선 BL에는 기입되는 데이터 레벨에 대응하여 자계 H(BL)를 +Hy 방향 혹은 -Hy 방향으로 발생시키기 위한 데이터 기입 전류 +Iw 혹은 -Iw의 전류가 흐른다.
이에 따라, 자계 H(WWL)와 자계 H(BL)와의 조합에 의해, 별 모양의 특성선의 외측 영역에 상당하는 자계를 발생시켜 데이터 레벨에 따른 자계의 방향을 MTJ 메모리 셀 중 자유 자기층 VL에 기입할 수 있다.
이와 같이, 데이터 기입 시에 있어서, 데이터 레벨 "1", "0"에 따라서 역방향의 데이터 기입 전류 +Iw 및 -Iw 중 어느 한쪽을 선택하고, 라이트 워드선 WWL의 데이터 기입 전류 Ip를 데이터 레벨에 관계없이 일정 방향으로 고정함으로써, 워드선 전류 제어 회로(40)를 도 2에 도시한 바와 같은 전류 제어 트랜지스터(41-1∼41-n)만으로 간이하게 구성할 수 있다. 또한, 상세는 도시하지 않지만, 선택 행에 대응한 라이트 워드선의 전압 설정도 데이터 레벨에 관계없이 일정하게 할 수 있기 때문에, 워드선 드라이버(30)도 간이하게 구성할 수 있다.
다음에, 데이터 판독 시의 동작에 대하여 설명한다.
다시 도 3을 참조하여, 데이터 판독 시에 있어서도, 워드선 드라이버(30)는 행·디코더(20)의 행 선택 결과에 따라서, 선택 행에 대응하는 라이드 워드선 WWL을 선택 상태(H 레벨)로 구동한다. 비선택 행에 있어서는 라이트 워드선 WWL의 전압 레벨은 비선택 상태(L 레벨 : 접지 전압 Vss) 그대로이다.
데이터 판독 시에 있어서는, 제어 신호 WE는 L 레벨로 비활성된 상태 그대로이기 때문에, 전류 제어 트랜지스터(41-1∼41-n)는 오프 상태를 유지한다. 따라서, 선택 행에 있어서도 라이트 워드선 WWL에는 전류가 흐르지 않는다. 한편, 제어 신호 SD가 H 레벨로 활성화되기 때문에, 서브 드라이버 RSD11∼RSD2n은 선택 행에 있어서 대응하는 리드 워드선 RWL을 선택 상태(H 레벨)로 활성화한다.
데이터 판독 동작 전에 있어서, 비트선 BL은, 예를 들면 고전압 상태(전원 전압 Vcc)로 프리차지된다. 선택 행에 있어서 리드 워드선 RWL이 H 레벨로 활성화되면, 대응하는 액세스 트랜지스터 ATR가 턴 온된다. 이에 따라서, MTJ 메모리 셀에서는 액세스 트랜지스터 ATR을 경유하여, 비트선 BL로부터 접지 전압 Vss 간에 감지 전류 Is의 전류 경로가 형성된다.
판독/기입 제어 회로(50)는, 데이터 판독 동작 시에 있어서, 비트선 BL에 일정한 감지 전류 Is를 공급한다. 일반적으로 감지 전류 Is는 데이터 기입 시의 비트선 전류 ±Iw보다는 2자릿수 정도 작은 전류가 된다. 예를 들면, 데이터 기입 시에 있어서의 데이터 기입 전류 ±Iw가 10㎃ 오더의 전류인 데 반하여, 감지 전류 Is는 0.1㎃ 오더의 전류가 된다. 따라서, 실시예 1의 구성에서는, 데이터 판독 시에 있어서도 선택 행에 대응하는 라이트 워드선 WWL이 H 레벨로 활성화되지만, 리 드 워드선 RWL에 전류는 흐르지 않고, 또한 비트선에 흐르는 감지 전류 Is도 작다. 따라서, 데이터 판독 시에 있어서 잘못된 데이터 기입이 실행되어 MTJ 메모리 셀의 기억 데이터가 파괴될 가능성은 낮다.
이러한 감지 전류 Is에 의해, MTJ 메모리 셀의 기억 데이터의 데이터 레벨에 따라서 상이한 전압 강하가 비트선 BL에 생긴다. 도 3에 있어서는, 일례로서, 기억되는 데이터 레벨이 "1"인 경우에, 고정 자기층 FL과 자유 자기층 VL에 있어서의 자계 방향이 나누어지는 것으로 하면, 기억 데이터가 "1"인 경우에 비트선 BL의 전압 강하ΔV1은 작고, 기억 데이터가 "0"인 경우의 비트선 BL의 전압 강하 ΔV2는 ΔV1보다도 커진다. 이들 전압 강하 ΔV1 및 ΔV2의 차를 검지함으로써, MTJ 메모리 셀로부터 데이터를 고속으로 판독할 수 있다.
도 5는 워드선 드라이버(30)의 구성예를 나타내는 회로도이다.
워드선 드라이버(30)는 라이트 워드선 WWL1∼WWLn 각각에 대응하여 설치되는 인버터(31) 및 인버터(32)를 갖는다. 각 인버터(31)는 제어 신호 WE에 응답하여 동작한다. 한편, 인버터(32)는 제어 신호 WE의 반전 신호인 /WE에 응답하여 동작한다. 즉, 인버터(31)는 데이터 기입 시에 있어서 동작하고, 각 인버터(32)는 데이터 판독 시에 있어서 동작한다.
행 디코더(20)는, 로우 어드레스 RA에 따라서, 로우 디코드 신호 RD1∼RDn 중 선택 행에 대응하는 하나를 L 레벨로 활성화한다. 행 디코더(20)는, 또한, 서브 드라이버에 전달되는 제어 신호 SD를 생성한다.
로우 디코드 신호 RD1∼RDn은 워드선 드라이버(30)에 전달된다. 워드선 드 라이버(30)에 있어서, 인버터(31) 및 인버터(32) 각각은 대응하는 메모리 셀의 행에 대한 로우 디코드 신호를 받는다. 예를 들면, 라이트 워드선 WWL1에 대응하여 설치되는 인버터(31) 및 인버터(32) 각각은 로우 디코드 신호 RD1을 받는다. 인버터(31) 및 인버터(32)는 전달되는 로우 디코드 신호가 L 레벨로 활성화된 경우에, 대응하는 라이트 워드선 WWL을 선택 상태(H 레벨)로 활성화한다.
데이터 판독 시 및 데이터 기입 시의 양방에 있어서, 선택 행에 대응하는 라이트 워드선 WWL은 선택 상태(H 레벨)로 활성화된다. 따라서, 데이터 판독 시에 있어서도, 라이트 워드선 WWL을 비선택 상태(L 레벨)로부터 선택 상태(H 레벨)로 활성화하는 과정에서, 라이트 워드선 WWL에 과도적인 충전 전류가 흐른다. 혹시, 이 과도적인 충전 전류에 의해, 도 4에 도시한 별 모양의 특성 곡선을 넘는 영역의 자계를 발생시키면, 잘못된 데이터 기입 동작이 실행되어 MTJ 메모리 셀의 기억 데이터가 파괴된다. 한편, 데이터 기입 시에 있어서는, 라이트 워드선 WWL에 비교적 큰 데이터 기입 전류 Ip를 흘리는 것이 필요하다.
따라서, 워드선 드라이버(30)에 있어서는, 데이터 기입 시에 있어서 대응하는 라이트 워드선 WWL에 전류를 공급하기 위한 인버터(31)와, 데이터 판독 시에 있어서 대응하는 라이트 워드선 WWL을 충전하기 위한 인버터(32)를 독립적으로 설치한다. 인버터(31)의 전류 구동 능력은, 데이터 기입 전류 Ip의 전류량에 따라서, 인버터(32)의 전류 구동 능력보다도 크게 설정된다. 한편, 인버터(32)의 전류 구동 능력은 발생하는 자계가 도 4의 별 모양의 특성선의 내측 영역이 되도록 억제된다.
전류 구동 능력의 조정은, 예를 들면 인버터(31, 32)를 구성하는 MOS 트랜지스터의 트랜지스터 사이즈의 설계에 의해 행할 수 있다. 이에 따라, 데이터 판독 시에 있어서의 MTJ 메모리 셀의 기억 데이터의 파괴를 또한 방지할 수 있다.
도 6은 워드선 드라이버(30)의 다른 구성예를 나타내는 회로도이다.
도 6을 참조하여, 워드선 드라이버(30)는 라이트 워드선 WWL1∼WWLn 각각에 대응하여 설치되는 인버터(31)와, 인버터(31)의 동작 전류를 공급하기 위한 P형 MOS 트랜지스터(33, 34)를 갖는다. 트랜지스터(33, 34)는 인버터(33)와 전원 전압 Vcc 간에 병렬로 배치된다. 트랜지스터(33)의 게이트에는 제어 신호 WE가 입력되고, 트랜지스터(34)의 게이트에는 제어 신호 WE의 반전 신호 /WE가 입력된다. 따라서, 트랜지스터(33)는 데이터 기입 시에 온하고, 트랜지스터(34)는 데이터 판독 시에 대응하여 온한다.
트랜지스터(33)의 전류 구동 능력은, 도 5에 있어서의 인버터(31)와 마찬가지로 설정된다. 한편, 트랜지스터(34)의 전류 구동 능력은, 도 5에 있어서의 인버터(32)와 마찬가지로 설정된다. 이러한 구성으로 함으로써, 도 5에 도시한 워드선 드라이버(30)의 경우와 마찬가지로, 데이터 판독 시에 있어서의 MTJ 메모리 셀의 기억 데이터의 파괴를 보다 확실하게 방지할 수 있다. 또한, 도 6에 도시한 워드선 드라이버(30)는 도 5에 도시한 워드선 드라이버(30)보다도 적은 트랜지스터 소자 수로 구성할 수 있다.
다음으로, MTJ 메모리 셀의 실시예 1에 따른 구조에 대하여 설명한다.
메모리 어레이(10)에 있어서의 MTJ 메모리 셀은 종래의 기술로 설명한 도 47 과 동일한 구조에 기초하여 반도체 기판 상에 형성할 수 있다. 그러나, 이하에 있어서는, 데이터 판독 시에 있어서도 라이트 워드선 WWL의 활성화를 행하여 데이터 판독의 고속화를 도모하는 실시예 1의 구성에 적합한 MTJ 메모리 셀의 구조에 대하여 설명한다.
도 7은 반도체 기판 상에 형성된 MTJ 메모리 셀의 실시예 1에 따른 구조를 설명하는 도면이다.
도 7을 참조하여, 도 47과 마찬가지의 구조에 기초하여, 반도체 주기판 SUB 상에 액세스 트랜지스터 ATR이 형성되어 접지 전압 Vss와 결합된다. 또한, 리드 워드선 RWL도 도 47과 마찬가지의 구조에 기초하여, 액세스 트랜지스터 ATR의 게이트(130)와 동일한 배선층에 폴리실리콘이나 폴리사이드 구조에 의해 구성된다.
한편, 도 47에 도시한 구조와는 달리, 자기 터널 접합부 MTJ는 금속 배선층 M1 및 M2 간에 형성된다. 또한, 금속 배선층 M2에는 비트선 BL이 형성되고, 금속 배선층 M3에는 라이트 워드선 WWL이 형성된다. 이러한 구조로 함으로써, 자기 터널 접합부 MTJ는 높이 방향에 있어서 리드 워드선 RWL과 라이트 워드선 WWL 사이에 삽입되도록 배치된다.
이에 따라, 데이터 판독 시에 있어서, 라이트 워드선 WWL 및 리드 워드선 RWL을 선택 상태(H 레벨)로 구동하기 위해서 과도적으로 생기는 충전 전류 I(WWL) 및 I(RWL)에 의해, 자기 터널 접합부 MTJ에 각각 생기는 자계 H(WWL) 및 H(RWL)의 방향을 상호 상쇄하는 방향으로 설정할 수 있다. 이 결과, MTJ 메모리 셀의 구성상에서도 데이터 판독 시의 과도 상태에서의 기억 데이터의 파괴를 또한 확실하게 방지할 수 있다.
[실시예 1의 변형예 1]
도 8은 실시예 1의 변형예 1에 따른 메모리 어레이(10)의 구성을 설명하기 위한 도면이다.
도 8을 참조하여, 실시예 1의 변형예 1에 있어서는 리드 워드선 RWL이 독립하여 배치되는 영역 AR1 및 AR2 각각에 대응하여 독립 제어 신호 SD1 및 SD2가 생성된다.
영역 AR1 중 서브 드라이버 RSD11∼RSD1n은 제어 신호 SD1에 응답하여 동작하고, 라이트 워드선 WWL1∼WWn의 활성화에 따라서 대응하는 리드 워드선 RWL11∼RWL1n을 활성화한다. 마찬가지로, 영역 AR2 중 서브 드라이버 RSD21∼RSD2n은 제어 신호 SD2에 응답하여 동작하고, 라이트 워드선 WWL1∼WWn의 활성화에 따라서 대응하는 리드 워드선 RWL21∼RWL2n을 활성화한다. 그 밖의 부분의 구성 및 동작은 실시예 1과 마찬가지이기 때문에 설명은 반복하지 않는다.
이에 따라, 리드 워드선 RWL이 분할 배치되는 영역마다 메모리 셀 액세스를 독립하여 행할 수 있다. 이 결과, 데이터 판독 시에 있어서 불필요한 메모리 셀에 대한 액세스를 행하지 않기 때문에, 데이터 판독 동작 시에 있어서의 소비 전류를 저감하여 저소비 전력화를 도모하는 것이 가능해진다. 또, 실시예 1의 변형예 1에 있어서는, 제어 신호 SD1 및 SD2의 생성에 열 디코더(25)의 열 선택 결과를 반영할 필요가 있다. 따라서, 열 선택 결과를 행 디코더(20)에 전달하거나, 혹은 제어 신호 SD1 및 SD2를 열 디코더(25)에 의해 직접 생성하면 좋다.
[실시예 1의 변형예 2]
도 9는 실시예 1의 변형예 2에 따른 메모리 어레이(10)의 구성을 설명하기 위한 도면이다.
도 9를 참조하여, 실시예 1의 변형예 2에 있어서는, 판독/기입 제어 회로(50, 60)가 영역 AR1 및 AR2마다 분할 배치된다. 구체적으로는, 영역 AR1에 대응하여 판독/기입 제어 회로(50a, 60a)가 배치되고, 영역 AR2에 대응하여 판독/기입 제어 회로(50b, 60b)가 배치된다. 그 밖의 부분의 구성 및 동작은 실시예 1의 변형예 1과 마찬가지이기 때문에 설명은 반복하지 않는다.
이와 같이, 독립된 리드 워드선 RWL이 설치되는 영역마다 판독/기입 제어 회로를 배치함으로써, 이들 영역의 각각에 있어서, 데이터 판독 및 데이터 기입 동작을 독립하여 실행할 수 있다. 예를 들면, 영역 AR1에 있어서 데이터 판독 동작을 실행하고, 이것과 병행하여 영역 AR2에 있어서 데이터 기입 동작을 실행할 수 있다. 이 결과, 연속적으로 메모리 액세스를 실행하는 경우에 있어서, 총 메모리 액세스 타임을 또한 저감하는 것이 가능해진다.
[실시예 2]
도 10은 본 발명의 실시예 2에 따른 메모리 어레이(10)의 구성을 설명하는 도면이다.
도 10을 참조하여, 실시예 2에 있어서는, 리드 워드선 RWL은 메인 리드 워드선 MRWL과 계층적으로 배치된다. 리드 워드선 RWL은, 실시예 1과 마찬가지로, 영역 AR1 및 AR2에 독립적으로 각 메모리 셀의 행마다 배치된다. 따라서, 메모리 어 레이(10) 전체에서는 리드 워드선 RWL11∼RWL1n, RWL21∼RWL2n이 배치된다. 각각의 리드 워드선에 대응하여, 서브 드라이버 RSD11∼RSD1n, RSD21∼RSD2n이 설치된다.
메인 리드 워드선 MRWL은, 영역 AR1 및 AR2에 공통으로, 열 방향을 따라서 설치된다. 메인 리드 워드선 MRWL은 L개(L : 자연수)의 메모리 셀의 행마다 배치된다. 이에 따라, 각 리드 워드선 RWL은 메인 리드 워드선 MRWL1∼MRWLj (j=n/L로 나타내는 자연수) 중 어느 1개씩과 대응된다.
도 9에는, 일례로서 L=4인 경우, 즉 4개의 메모리 셀의 행마다 1개의 메인 리드 워드선 MRWL이 배치되는 구성을 나타내고 있다. 이와 같이, 복수의 메모리 셀의 행마다 메인 리드 워드선 MRWL을 배치함으로써, 메인 리드 워드선 MRWL의 개수를 각 메모리 셀의 행마다 배치되는 라이트 워드선 WWL의 1/L로 삭감할 수 있다. 이 결과, 메인 리드 워드선 MRWL을 새로운 금속 배선층을 설치하지 않고 기존의 금속 배선층을 공유하여 저저항 배선으로서 반도체 기판 상에 형성하는 것이 가능해진다.
1개의 메인 리드 워드선 MRWL과 대응되는 4개의 메모리 셀의 행 중에서 1개를 선택하는 동작은 4비트의 제어 신호 SD1∼SD4에 의해 실행된다. 제어 신호 SD1∼SD4는, 로우 어드레스 RA에 기초하여, 예를 들면 행 디코더(20)에 의해 생성된다. 제어 신호 SD1∼SD4는 서브 드라이버 RSD11∼RSD1n, RSD21∼RSD2n의 각각에 전달된다. 각 서브 드라이버는 대응하는 메인 리드 워드선 MRWL이 선택 상태로 활성화되면, 제어 신호 SD1∼SD4에 따라서 대응하는 4개(L개)의 리드 워드선 RWL 중 의 1개를 선택적으로 활성화한다.
이와 같이, 리드 워드선 RWL을 분할하여 단배선화하고, 금속 배선으로 형성되는 저항치가 작은 메인 리드 워드선 MRWL과 계층화함으로써, 실시예 1과 마찬가지로, 리드 워드선 RWL에서의 신호 전파 지연을 저감하여 데이터 판독을 고속화할 수 있다.
또한, 실시예 2의 구성에 있어서는, 데이터 판독 시와 데이터 기입 시에 있어서의 리드 워드선 RWL 및 라이트 워드선 WWL의 활성화의 제어를 상호 독립적으로 행할 수 있다. 이 결과, 워드선 전류 제어 회로(40)에 있어서는, 라이트 워드선 WWL1∼WWLn 각각을 접지 전압 Vss와 결합하면 좋고, 실시예 1에서 나타낸 바와 같은 전류 제어 트랜지스터(41-1∼41-n)를 설치할 필요가 없다. 실시예 2에 따른 구성에 있어서는, 라이트 워드선 WWL은 데이터 판독 시에는 활성화되지 않고, 데이터 기입 시에만 활성화된다. 따라서, 라이트 워드선 WWL의 활성화 시에 있어서는 항상 데이터 기입 전류 Ip를 흘릴 수 있고, 데이터 기입 전류 Ip가 흐르는 전류 경로의 형성/차단을 제어할 필요가 없어지기 때문이다. 이와 같이, 워드선 전류 제어 회로(40)의 구성을 간략화하는 것도 가능해진다.
도 11, 도 12 및 도 13은 메인 리드 워드선 MRWL의 배치의 제1, 제2 및 제3 예를 각각 설명하는 구조도이다.
도 11을 참조하여, 액세스 트랜지스터 ATR, 비트선 BL, 라이트 워드선 WWL 및 리드 워드선 RWL은 도 47과 마찬가지의 구조로 배치된다. 메인 리드 워드선 MRWL은 라이트 워드선 WWL과 동일한 금속 배선층 M2에 배치된다.
도 12를 참조하여, 액세스 트랜지스터 ATR, 비트선 BL, 라이트 워드선 WWL 및 리드 워드선 RWL은 도 7과 마찬가지의 구조로 배치된다. 메인 리드 워드선 MRWL은 라이트 워드선 WWL과 동일한 금속 배선층 M3에 배치된다.
도 11 및 도 12에 도시한 바와 같이, 복수의 메모리 셀의 행마다 배치되는 메인 리드 워드선 MRWL은 개수가 적기 때문에, 라이트 워드선 WWL과 동일한 금속 배선층에 배치할 수 있다. 이에 따라, 메인 리드 워드선 MRWL을 새로운 금속 배선층을 설치하지 않고 기존의 금속 배선층을 공유하여 반도체 기판 상에 형성할 수 있다.
도 13을 참조하여, 메인 리드 워드선 MRWL은 개수가 적기 때문에, MTJ 메모리 셀 내에서 층간 결합에 사용되는 금속 배선층 M1에 배치하는 것도 가능하다. 이러한 구조로서도, 새로운 금속 배선층을 설치하지 않고 메인 리드 워드선 MRWL을 배치하는 것이 가능하다.
[실시예 3]
도 14를 참조하여, 실시예 3에 있어서는, 메모리 어레이(10)에 있어서 리드 워드선이 공통의 워드선 RWWL에 의해 형성된다. 즉, 실시예 3에 따른 메모리 어레이(10)에 있어서는 각 메모리 셀의 행마다 워드선 RWWL1∼RWWLn이 배치되고, 워드선 RWWL은 데이터 판독 및 데이터 기입에 공용된다. 워드선 전류 제어 회로(40)는 워드선 RWWL1∼RWWLn 각각에 대응하여 전류 제어 트랜지스터(41-1∼41-n)를 갖는다.
도 15는 실시예 3에 따른 워드선의 배치를 나타내는 구조도이다.
도 15를 참조하여, 워드선 RWWL은 저저항 재료로 형성된 액세스 트랜지스터 ATR의 게이트(130)와 동일층에 금속 배선으로서 배치된다. 액세스 트랜지스터 ATR의 게이트를 형성하는 저저항 재료로서는, 예를 들면 텅스텐 등의 메탈 재료를 이용할 수 있다. 이에 따라, 종래의 MTJ 메모리 셀의 구조와 비교하여, 라이트 워드선 WWL이 종래 배치되어 있던 금속 배선층(도 47에 있어서의 금속 배선층 M2)을 생략할 수 있다. 이에 따라, 금속 배선층 수를 삭감하는 것이 가능해진다.
도 16은 실시예 3에 따른 메모리 어레이(10)에 대한 데이터 판독 및 데이터 기입 동작을 설명하는 타이밍차트이다.
도 16을 참조하여, 데이터 기입 동작 시와 데이터 판독 동작 시의 양방에 있어서, 선택 행에 대응하는 워드선 RWWL의 전압은 선택 상태(H 레벨)로 활성화된다. 그러나, 전류 제어 트랜지스터(41-1∼41-n)를 제어 신호 WE에 응답하여 동작시키기 때문에, 워드선 RWWL에 대해서는 데이터 기입 시만 전류를 흘릴 수 있다.
이와 같이, 도 16에 있어서의 워드선 RWWL의 데이터 기입 시에 있어서의 전압 파형은 도 3에 도시한 데이터 기입 시의 라이트 워드선 WWL의 전압 파형과 동일하고, 데이터 판독 시에 있어서의 전압 파형은 도 3에 도시한 리드 워드선 RWL의 전압 파형과 동일하다. 또한, 워드선 RWWL의 전류 파형은 도 3에 도시한 라이트 워드선 WWL의 전류 파형과 같다. 이에 따라, 워드선 RWWL을 이용하여, 실시예 1과 마찬가지의 데이터 판독 및 데이터 기입을 MTJ 메모리 셀로 구성되는 메모리 어레이(10)에 대하여 실행할 수 있다.
워드선 RWWL은 금속 배선이기 때문에 저항치가 작다. 이 때문에, 데이터 기 입 시에 있어서 데이터 기입 전류 Ip를 확보할 수 있다. 또한, 데이터 판독 시에 있어서도 고속으로 충전되어 선택 상태(H 레벨)로 변화되기 때문에, 신호 전파 지연도 작다.
이와 같이, 액세스 트랜지스터 ATR의 게이트를 저저항 재료로 형성하고, 동일층에 리드 워드선 RWL 및 라이트 워드선 WWL로서 공용되는 워드선을 저저항의 금속 배선으로서 설치함으로써, 데이터 판독 동작의 고속화와 함께, 금속 배선층 수의 삭감에 의한 집적도의 향상이 가능해진다.
[실시예 3의 변형예 1]
도 17은 실시예 3의 변형예 1에 따른 메모리 어레이(10)의 구성을 설명하기 위한 도면이다.
도 17을 참조하여, 실시예 3의 변형예 1에 따른 메모리 어레이(10)에 있어서는, 액세스 트랜지스터 ATR의 게이트를 저저항 재료를 이용하지 않고서 형성한 경우에 있어서도 리드 워드선을 계층화하지 않고 데이터 판독 동작의 고속화가 가능한 구성을 나타내고 있다.
도 17을 참조하여, 각 메모리 셀의 행에 대응하여 리드 워드선 RWL 및 라이트 워드선 WWL이 행 방향을 따라서 배치된다. 메모리 어레이(10) 전체로서는 리드 워드선 RWL1∼RWLn 및 라이트 워드선 WWL1∼WWLn이 배치된다.
실시예 3의 변형예 1에 있어서는, 액세스 트랜지스터 ATR의 게이트는 실시예 1 및 실시예 2와 마찬가지로 폴리실리콘 등으로 형성되는 것으로 한다. 이에 따라서, 리드 워드선 RWL은 액세스 트랜지스터 ATR의 게이트와 동일 배선층에 폴리실리 콘 등으로 형성된다. 한편, 라이트 워드선 WWL은 데이터 기입 시에 필요한 자계를 발생시키기 위해 충분한 데이터 기입 전류 Ip를 흘리기 때문에 예를 들면 구리나 알루미늄 합금 등의 저저항 재료에 의해 금속 배선층에 형성된다.
각 메모리 셀의 행에 대응하는 1조의 리드 워드선 RWL과 라이트 워드선 WWL과는 적어도 하나의 접속 노드에 있어서 전기적으로 결합된다. 예를 들면, 리드 워드선 RWL1은 접속 노드 Nc를 포함하는 적어도 하나의 노드에 있어서, 라이트 워드선 WWL1과 결합된다.
이에 따라, 리드 워드선 RWL을 활성화하는 경우에 있어서도, 저저항 재료로 형성되는 라이트 워드선 WWL에 의해 분로(shunt)함으로써, 리드 워드선 RWL의 실효적인 배선 저항을 저감시킬 수 있다. 즉, 리드 워드선 RWL을 비선택 상태(L 레벨)로부터 선택 상태(H 레벨)로 활성화하는 경우에 있어서, 리드 워드선 RWL과 라이트 워드선 WWL이 병렬 접속된 전체의 워드선을 충전하면 좋기 때문에, 리드 워드선 RWL의 실효적인 배선 저항을 저감시킬 수 있다. 이에 따라, 리드 워드선 RWL에서의 신호 전파 지연을 억제하여 데이터 판독을 고속화할 수 있다.
도 18은 실시예 3의 변형예 1에 있어서의 데이터 판독 동작 및 데이터 기입 동작을 설명하는 타이밍차트이다.
도 18을 참조하여, 데이터 기입 동작 시 및 데이터 판독 동작 시의 양방에 있어서, 전기적으로 결합된 리드 워드선 RWL과, 라이트 워드선 WWL과의 전압 파형은 동일해진다. 이들 워드선의 전압 파형은 도 16에서 설명한 워드선 RWWL의 전압 파형과 동일하기 때문에 설명은 반복하지 않는다.
또한, 리드 워드선 RWL의 저항치는 라이트 워드선 WWL의 저항치와 비교하여 꽤 크기 때문에, 라이트 워드선 WWL의 전류에 대해서도, 도 16의 경우와 거의 마찬가지로 설정할 수 있고, 데이터 기입 시의 데이터 기입 전류 Ip를 확보할 수 있다. 마찬가지로, 데이터 기입 시 리드 워드선 RWL에 생기는 전류 Ip'는 데이터 기입 전류 Ip와 비교하여 꽤 작은 값이 되기 때문에, 이 전류 Ip'가 데이터 기입에 악영향을 끼치지 않는다.
한편, 데이터 판독 시에 있어서는, 제어 신호 WE에 응답하여 전류 제어 트랜지스터(41-1∼41-n)가 오프하기 때문에, 라이트 워드선 WWL 및 리드 워드선 RWL의 양방에 대하여, 도 16의 워드선 RWWL과 마찬가지로 전류는 흐르지 않는다.
이에 따라, 실시예 1, 실시예 2 및 실시예 3에서 설명한 것과 마찬가지인 데이터 판독 동작 및 데이터 기입 동작을 MTJ 메모리 셀로 구성되는 메모리 어레이(10)에 대하여 실행할 수 있다.
[실시예 3의 변형예 2]
도 19는 실시예 3의 변형예 2에 따른 메모리 어레이(10)의 구성을 설명하기 위한 도면이다.
도 19를 참조하여, 실시예 3의 변형예 2에 있어서는, 도 17의 구성과 비교하여 누설 전류 차단 회로(70)가 배치된다. 누설 전류 차단 회로(70)는 m개의 메모리 셀의 열에 대응하여, 각각 설치되는 전류 차단 트랜지스터(71-1∼71-m)를 또한 구비하는 점에서 다르다. 전류 차단 트랜지스터(71-1∼71-m) 각각은 대응하는 메모리 셀의 열에 속하는 MTJ 메모리 셀 중의 액세스 트랜지스터 ATR의 소스와 접지 전위 Vss 간에 결합된다. 전류 차단 트랜지스터(71-1∼71-m)의 게이트에는 제어 신호 WC1∼WCm이 각각 입력된다. 또, 이하에 있어서, 이들 전류 차단 트랜지스터를 총칭하는 경우에는 단순히 부호 71을 이용하여 표기하는 것으로 한다.
다시 도 17을 참조하여, 실시예 3의 변형예 1에 따른 구성 하에서는 리드 워드선 RWL과 라이트 워드선 WWL이 전기적으로 결합되기 때문에, 데이터 기입 시에 있어서도 MTJ 메모리 셀 MC 중의 액세스 트랜지스터 ATR이 턴 온한다. 액세스 트랜지스터 ATR의 소스 단자는 접지 전압 Vss에 결합되어 있기 때문에, 데이터 기입 시에 있어서, 비트선 BL(데이터 기입 전류 ±Iw)∼자기 터널 접합부 MTJ∼액세스 트랜지스터 ATR∼접지 전압 Vss의 누설 전류 경로가 형성된다. 누설 전류에 의해 필요 없는 소비 전력이 생기게 된다.
다시 도 19를 참조하여, 누설 전류 차단 회로(70)는 각각의 비트선에 대응하여 설치된 전류 차단 트랜지스터(71-1∼71-n) 중 데이터 기입 대상이 되는 메모리 셀의 열에 대응하는 부분을 턴 오프한다. 이에 따라, 도 17을 이용하여 설명한 데이터 기입 시에 있어서의 누설 전류 경로를 차단하고, 필요 없는 전력 소비의 발생을 회피할 수 있다. 또, 전류 차단 트랜지스터(71-1∼71-n)를 오프해도 비트선 BL 및 라이트 워드선 WWL을 흐르는 전류에는 영향이 없기 때문에, 데이터 기입 동작은 정상적으로 행할 수 있다.
도 20은 실시예 3의 변형예 2에 따른 메모리 어레이(10)에 대한 데이터 판독 및 데이터 기입 동작을 설명하는 타이밍차트이다.
도 20을 참조하여, 제어 신호 WC1∼WCm을 총칭적으로 WC로 나타내면, 제어 신호 WC는 데이터 기입 동작 시에 있어서 데이터 기입 대상이 되는 메모리 셀의 열에 대응하여 L 레벨로 설정된다. 이것에 응답하여, 대응하는 전류 차단 트랜지스터가 턴 오프하여 액세스 트랜지스터 ATR의 소스와 접지 전압 Vss를 분리한다. 이 결과, 데이터 기입의 대상이 되는 MTJ 메모리 셀에서 필요 없는 누설 전류가 생기는 것을 회피할 수 있다.
한편, 상기한 데이터 기입 시 이외에 있어서는, 제어 신호 WC를 각 전류 차단 트랜지스터에 대응하여 H 레벨로 설정한다. 이에 따라, 데이터 판독 시에 있어서, 각 MTJ 메모리 셀 중의 액세스 트랜지스터 ATR의 소스 전압은 접지 전압 Vss로 설정된다. 이에 따라, MTJ 메모리 셀로 구성되는 메모리 어레이(10)에 대한 데이터 판독은 실시예 1 내지 실시예 3에 있어서 설명한 것과 마찬가지로 정상적으로 실행할 수 있다.
다음으로, 라이트 워드선 WWL에 의해 분로된 리드 워드선 RWL을 갖는 MTJ 메모리 셀의 구조에 대하여 설명한다.
도 21은 반도체 기판 상에 배치된 실시예 3의 변형예 1 및 실시예 2에 따른 MTJ 메모리 셀의 구조도이다.
도 21을 참조하여, 반도체 주기판 SUB 상에 형성된 액세스 트랜지스터 ATR의 소스/드레인 영역(110)에 상당하는 n형 영역은 직접적으로 접지 전압 Vss와 결합된다. 예를 들면, 동일한 메모리 셀의 행 혹은 메모리 셀의 열에 속하는 MTJ 메모리 셀에 대하여, 소스/드레인 영역(110)에 상당하는 n형 영역끼리 전기적으로 결합하고, 일괄하여 접지 전압 Vss와 결합함으로써, 효율적인 배치가 실현된다.
라이트 워드선 WWL 및 비트선 BL은 제1 및 제2 금속 배선층 M1 및 M2에 각각 배치된다. 비트선 BL은 자기 터널 접합부 MTJ와 전기적으로 결합된다. 자기 터널 접합부 MTJ는 배리어 메탈(140) 및 금속막(150)을 통해, 액세스 트랜지스터 ATR의 소스/드레인 영역(120)과 전기적으로 결합된다.
라이트 워드선 WWL은 액세스 트랜지스터 ATR의 게이트(130)와 동일층에 설치된 리드 워드선 RWL과, 적어도 하나의 접속 노드에 있어서, 컨택트홀에 형성된 금속막(155)에 의해 전기적으로 결합된다.
이와 같이, 고저항의 리드 워드선 RWL을 저저항 재료로 형성되는 라이트 워드선 WWL로 분로함으로써 고속으로 데이터 판독 가능한 MTJ 메모리 셀을 2층의 금속 배선층을 이용한 간단한 세로 구조를 이용하여, 반도체 기판 상에 형성할 수 있다.
[실시예 3의 변형예 3]
도 19에 있어서는, 실시예 3의 변형예 1에 따른 메모리 어레이(10)에서, 데이터 기입 시에 있어서 필요 없는 누설 전류의 발생을 회피하는 구성을 나타냈지만, 마찬가지의 누설 전류는 공통의 워드선 RWWL을 갖는 실시예 3에 따른 메모리 어레이(10)에 있어서도 발생한다.
도 22는 실시예 3의 변형예 3에 따른 메모리 어레이(10)의 구성을 설명하기 위한 도면이다.
도 22를 참조하여, 도 15에 도시된 실시예 3에 따른 워드선 RWWL이 메모리 셀의 각 행에 대응하여 배치되는 메모리 어레이(10)의 구성 외에, 도 19와 마찬가 지의 누설 전류 차단 회로(70)가 또한 배치된다. 누설 전류 차단 회로(70)는 m개의 메모리 셀의 열에 각각 대응하여 설치되는 전류 차단 트랜지스터(71-1∼71-m)를 포함한다. 전류 차단 트랜지스터(71-1∼71-m)의 게이트에는 제어 신호 WC1∼WCm이 각각 입력된다. 제어 신호 WC1∼WCm의 설정은 이미 도 20에서 설명한 바와 같기 때문에 설명은 반복하지 않는다.
워드선 RWWL을 배치하는 구성에 있어서도, 데이터 기입 시에 있어서 액세스 트랜지스터 ATR이 턴 온하기 때문에, 비트선 BL∼자기 터널 접합부 MTJ∼액세스 트랜지스터 ATR∼접지 전압 Vss의 누설 전류 경로가 형성되면, 필요 없는 전류가 소비된다.
따라서, 실시예 3의 변형예 2에서 설명한 것과 마찬가지로, 데이터 기입 시에서 전류 차단 트랜지스터(71-1∼71-m) 중 데이터 기입 대상이 되는 메모리 셀의 열에 대응하는 부분을 턴 오프한다. 이에 따라, 마찬가지로, 데이터 기입 시에 있어서의 누설 전류 경로를 차단하여 필요 없는 전력 소비의 발생을 회피할 수 있다.
[실시예 4]
도 23을 참조하여, 실시예 4에 따른 구성에 있어서는, 도 19에 도시한 실시예 3의 변형예 2에 따른 메모리 어레이(10)의 구성 외에, 비트선 BL1∼BLm이 공통으로 설치되는 데이터 버스 DB 및 데이터 판독 회로(51)가 또한 배치된다. 데이터 판독 회로(51)는, 데이터 판독 시에 있어서, 감지 전류 Is를 데이터 버스 DB에 대하여 공급한다.
또한, 비트선 BL1∼BLm의 일단과 데이터 버스 DB 간에는 컬럼 선택 게이트가 각각 배치된다. 컬럼 선택 게이트 CSG1, CSG2, …은 열 디코더(25)에 의한 열 선택 결과에 응답하여 온/오프한다. 이하에 있어서는, 컬럼 선택 게이트 CSG1, CSG2, …을 총칭하여 간단하게 컬럼 선택 게이트 CSG로도 칭한다.
따라서, 열 선택 결과에 대응하는 메모리 셀의 열에 있어서, 대응하는 비트선 BL과 데이터 버스 DB가 컬럼 선택 게이트 CSG를 통해 전기적으로 결합된다.
그 밖의 부분의 구성은, 도 19에 도시한 실시예 3의 변형예 2에 따른 메모리 어레이(10)와 마찬가지이기 때문에, 상세한 설명은 반복하지 않는다.
또한, 각 메모리 셀의 열에 있어서, 액세스 트랜지스터 ATR의 소스와 전기적으로 결합되는 배선을 소스선 SL로 총칭하는 것으로 한다. 즉, 메모리 어레이(10) 전체에 있어서는, 메모리 셀의 열의 각각에 대응하여 전류 차단 트랜지스터(71-1∼71-m)를 각각 통해 접지 전압 Vss이 전기적으로 결합되는 소스선 SL1∼SLm이 설치된다.
도 24를 참조하여, 실시예 4에 따른 메모리 어레이(10)에 대한 데이터 기입 시에 있어서의 비트선 BL, 라이트 워드선 WWL 및 리드 워드선의 전압 및 전류의 설정은 데이터 기입 시 이외에 있어서의 비트선 BL의 전압 레벨이 전원 전압 Vcc가 아니라 접지 전압 Vss로 설정되는 점 이외에는, 도 20과 마찬가지이기 때문에 상세한 설명은 반복하지 않는다.
도 23에 있어서는, 데이터 판독에 관련되는 회로, 즉 데이터 버스 DB 및 데이터 판독 회로(51)에 의한 감지 전류 Is의 공급만을 나타냈지만, 비트선 BL1∼BLm의 타단의 각각을 데이터 버스 DB와 쌍을 이루는 데이터 버스 /DB와 결합하고, 데 이터 버스 DB 및 /DB의 전압 레벨을 고전압 상태(Vcc), 저전압 상태(Vss)의 한쪽 씩에 설정함으로써, 실시예 1 내지 실시예 3에 있어서 설명한 데이터 기입 전류 ±Iw를 마찬가지로 흘려, 마찬가지의 데이터 기입 동작을 실행할 수 있다.
또한, 데이터 기입 시 및 데이터 판독 시에 있어서의 제어 신호 WE 및 WC의 신호 레벨의 설정은 도 20과 마찬가지이기 때문에 도시는 생략한다.
다음에, 데이터 판독 시의 동작에 대하여 설명한다.
데이터 판독에 앞서서, 각 비트선 BL은 접지 전압 Vss로 프리차지된다.
데이터 판독 시에 있어서, 선택된 메모리 셀의 열에 대응하는 비트선 BL은 대응하는 컬럼 선택 게이트 CSG를 통해 데이터 버스 DB와 결합된다. 데이터 판독 회로(51)는 데이터 버스 DB를 접지 전압 Vss와 상이한 전압과 결합하는, 예를 들면 전원 전압 Vcc에 의해 풀 업함과 함께, 데이터를 판독하기 위한 감지 전류 Is를 공급한다.
이 결과, 선택된 메모리 셀에 대하여, 데이터 판독 회로(51)∼데이터 버스 DB∼컬럼 선택 게이트 CSG∼비트선 BL∼자기 터널 접합부 MTJ∼액세스 트랜지스터 ATR∼소스선 SL∼전류 차단 트랜지스터(71)∼접지 전압 Vss의 전류 경로가 형성되어 감지 전류 Is가 흐른다.
이에 따라, 기억 데이터의 레벨에 의해 변화되는 자기 터널 접합부 MTJ의 저항치에 따른 전압 변화가 비트선 BL 및 데이터 버스 DB에 생긴다.
데이터 판독 회로(51)는 데이터 버스 DB의 전압 레벨에 따라서, 판독 데이터 DOUT의 레벨을 설정한다. 이와 같이, 기억된 데이터 레벨에 따른 자기 터널 접합 부 MTJ의 저항치의 차이를 전압 차로 변환하여 판독할 수 있다.
데이터 판독 시에 있어서는, 행 선택 결과에 응답하여 대응하는 라이트 워드선 WWL이 선택적으로 H 레벨로 활성화되고, 상기 라이트 워드선 WWL과 전기적으로 결합된 리드 워드선 RWL도 마찬가지로 H 레벨로 활성화된다. 이와 같이, 저저항 재료로 형성되는 라이트 워드선 WWL에 의해 분로된 리드 워드선 RWL을 활성화하기 때문에, 리드 워드선 RWL의 실효적인 배선 저항을 저감시켜 리드 워드선 RWL의 신호 전파 지연을 억제할 수 있다.
상술한 바와 같이, 비트선 BL의 프리차지 전압을 접지 전압 Vss로 함으로써, 선택된 메모리 셀의 열에 대응하는 비트선만을 전원 전압 Vcc로 충전하면 좋다. 즉, 다른 메모리 셀의 열에 있어서는 비트선 BL을 데이터 판독 때마다, 전원 전압 Vcc로 프리차지하기 위한 충전 전류를 공급할 필요가 없어진다. 이 결과, 메모리 어레이(10)에 있어서의 소비 전력의 저감이 가능해진다.
또한, 데이터 기입 종료 후에 있어서의 비트선 BL의 전압 레벨을 프리차지 레벨(접지 전압 Vss)과 동일하게 하였기 때문에, 데이터 판독 시에 있어서 새로운 프리차지 동작을 실행할 필요가 없어 데이터 판독을 고속화할 수 있다.
다시 도 23을 참조하여, 이미 설명한 바와 같이, 감지 전류 Is는 데이터 버스 DB∼비트선 BL∼메모리 셀 MC∼소스선 SL∼접지 전압 Vss의 경로를 흐르기 때문에, 선택된 메모리 셀의 행의 위치에 의해 감지 전류 경로의 저항치가 변화되어 감지 전류의 값이 변동될 우려가 있다.
이와 같이, 선택 메모리 셀의 위치에 의존하여 감지 전류가 변동되면, 메모 리 어레이 내에서 데이터 판독 시의 동작 마진을 똑같이 유지할 수 없고, MRAM 디바이스 전체의 동작 마진을 충분히 확보하는 것이 곤란해진다. 이 결과, 심한 경우에는 오동작이 되어 수율이 저하되는 문제점이 생길 우려가 있다.
도 25를 참조하여, 실시예 4에 따른 구성 하에서는, 소스선 SL은 비트선 BL과 동일 배선층(M2)에 있어서, 동일 형상 또한 동일 재질로 배치된다. 이에 따라, 소스선 SL 및 비트선 BL의 단위 길이당 저항치는 동일한 값으로 설계된다.
소스선 SL 및 비트선 BL을 이와 같이 배치함과 함께, 도 24에 도시된 바와 같이, 메모리 어레이의 일단측과 그 반대측과의 각각에, 각 소스선 SL과 접지 전압 Vss와의 결합 장소[즉 전류 차단 트랜지스터(71)] 및, 감지 전류 Is가 공급되는 데이터 버스 DB와 각 비트선 BL과의 결합 장소(즉 컬럼 선택 게이트 CSG)를 설치함으로써, 선택된 메모리 셀의 행의 위치에 관계없이 감지 전류 Is의 전류 경로에 포함되는 비트선 BL 및 소스선 SL의 저항치의 합을 거의 일정하게 유지할 수 있다.
이에 따라, 선택된 메모리 셀의 행에 의존하여 감지 전류 Is의 전류치가 변동되는 것을 방지할 수 있다. 이 결과, 메모리 어레이 내에서 데이터 판독 시의 동작 마진을 똑같이 유지하여 MRAM 디바이스 전체의 동작 마진을 충분히 확보할 수 있다.
또, 소스선 SL은 비트선 BL과 단위 길이당 저항치가 동일해지도록 설계되는 것이 필요하고, 이 조건이 만족되는 한 각각의 배선을 다른 금속 배선층에 설치하는 것도 가능하다.
[실시예 4의 변형예 1]
도 26을 참조하여, 실시예 4의 변형예 1에 따른 구성에 있어서는, 소스선 SL은 리드 워드선 RWL 및 라이트 워드선 WWL과 평행하게 배치된다. 메모리 어레이(10) 전체에 있어서는, 메모리 셀의 행의 각각에 대응하여 소스선 SL1∼SLn이 설치된다.
전류 차단 트랜지스터(71)는 소스선 SL1∼SLn과 접지 전압 Vss 간에 각각 배치된다. 도 25에 있어서는, 제1∼제3, 제(n-1) 및 제n 행에 대응하는 전류 차단 트랜지스터[71-1∼71-3, 71-(n-1), 71-n]가 도시된다.
이러한 구성으로 함으로써, 데이터 기입 시에 있어서의 누설 전류 경로를 차단하여 필요 없는 전력 소비의 발생을 회피하기 위해서, 소스선 SL과 접지 전압 Vss 간의 결합/비결합을 제어하는 전류 차단 트랜지스터(71)의 제어 신호에 라이트 워드선 전압 혹은 로우 디코드 신호를 공용할 수 있다. 이 결과, 도 19에 있어서의 제어 신호 WE1∼WEm을 특별히 생성할 필요가 없기 때문에, 주변 회로의 구성을 간소화하는 것이 가능해진다.
그 밖의 부분의 구성은 도 23에 도시한 실시예 4에 따른 메모리 어레이(10)와 마찬가지이기 때문에, 상세한 설명은 반복하지 않는다. 또한, 메모리 어레이(10)에 배치된 각 메모리 셀 MC에 대한 데이터 판독 및 데이터 기입에 대해서도 실시예 4의 경우와 마찬가지로 실행할 수 있기 때문에, 상세한 설명은 반복하지 않는다.
또한, 실시예 4에 있어서의 비트선 BL 및 소스선 SL과 마찬가지로, 각 소스선 SL 및 데이터 버스 DB의 단위 길이당 배선 저항이 동일한 값이 되도록 설계함과 함께, 도 26에 도시된 바와 같이, 메모리 어레이의 일단측과 그 반대측과의 각각에 각 소스선 SL과 접지 전압 Vss와의 결합 장소(즉 전류 차단 트랜지스터(71)) 및, 데이터 버스 DB와 데이터 판독 회로(51)와의 결합 장소를 설치함으로써, 선택된 메모리 셀의 열의 위치에 관계없이, 감지 전류 Is의 전류 경로에 포함되는 비트선 BL 및 소스선 SL의 저항치의 합을 거의 일정하게 유지할 수 있다.
이 결과, 선택된 메모리 셀의 열에 의존하여, 감지 전류 Is의 전류치가 변동되는 것을 방지할 수 있다. 따라서, 메모리 어레이 내에서 데이터 판독 시의 동작 마진을 똑같이 유지하여 MRAM 디바이스 전체의 동작 마진을 충분히 확보할 수 있다.
또, 실시예 4에서 설명한 것과 마찬가지로, 각 소스선 SL 및 데이터 버스 DB는 단위 길이당 저항이 동일한 값이 되도록 설계되는 것이 필요하고, 이 조건이 만족되는 한 각각의 배선을 다른 금속 배선층에 설치하는 것도 가능하다.
[실시예 4의 변형예 2]
도 27을 참조하여, 실시예 4의 변형예 2에 따른 구성에 있어서는 열 방향을 따라서 배치되고, 접지 전압 Vss와 결합되는 더미 비트선 DMBL이 새롭게 설치된다. 소스선 SL1∼SLn 각각은 전류 차단 트랜지스터(71-1∼71-n)를 통해, 더미 비트선 DMBL과 전기적으로 결합된다.
그 밖의 부분의 구성은 도 26에 도시한 실시예 4의 변형예 1에 따른 메모리 어레이(10)와 마찬가지이기 때문에, 상세한 설명은 반복하지 않는다. 또한, 메모리 어레이(10)에 배치된 각 메모리 셀 MC에 대한 데이터 판독 및 데이터 기입에 대 해서도 실시예 4의 경우와 마찬가지로 실행할 수 있기 때문에, 상세한 설명은 반복하지 않는다.
도 26에 도시한 실시예 4의 변형예 1에 따른 구성에 있어서는 소스선 SL과 데이터 버스 DB를 적절하게 배치함으로써, 선택된 메모리 셀의 열에 의존한 감지 전류의 변동을 억제하여 데이터 판독 시의 동작 마진을 메모리 어레이 내에서 동일하게 할 수 있다.
그러나, 도 26의 구성에 있어서는, 선택된 메모리 셀의 행의 위치에 의존하여 감지 전류 경로에 포함되는 비트선 BL의 배선 길이가 변화되기 때문에, 전류 경로의 저항치가 변동되어 감지 전류의 값도 변동될 우려가 있다.
따라서, 실시예 4의 변형예 2에 따른 구성에 있어서는, 데이터 버스 DB 및 소스선 SL을 실시예 4의 변형예 1과 마찬가지로 배치함과 함께, 더미 비트선 DMBL 및 각 비트선 BL 간에서도 단위 길이당 배선 저항치가 동일해지도록 설계한다. 또한, 도 27에 도시된 바와 같이, 메모리 어레이의 일단측과 그 반대측과의 각각에 더미 워드선 DMBL과 접지 전압 Vss와의 결합 장소 및, 감지 전류 Is가 공급되는 데이터 버스 DB와 각 비트선 BL과의 결합 장소(즉 컬럼 선택 게이트 CSG)를 설치한다. 그 결과 선택된 메모리 셀의 열의 위치에 관계없이, 감지 전류 Is의 전류 경로에 포함되는 비트선 BL 및 더미 비트선 DMBL의 배선 저항의 합을 거의 일정치로 유지할 수 있다. 이에 따라, 선택된 메모리 셀의 행에 의존하여 감지 전류 Is가 변동되는 것을 방지할 수 있다.
비트선 BL, 더미 비트선 DMBL, 소스선 SL 및 데이터 버스 DB를 상술한 바와 같이 배치함으로써, 선택된 메모리 셀의 행 및 메모리 셀의 열, 즉 선택 메모리 셀의 위치에 의존하지 않고, 감지 전류 경로의 배선 저항의 총합을 거의 일정치로 할 수 있다. 이 결과, MRAM 디바이스의 데이터 판독 시에 있어서의 동작 마진을 또한 안정적으로 확보할 수 있다.
[실시예 5]
도 28을 참조하여, 실시예 5에 따른 구성에 있어서는 메모리 셀의 행의 각각에 대응하여 배치되는 라이트 워드선 WWL은 2개씩의 조마다 라이트 워드선쌍을 구성한다.
예를 들면, 인접하는 라이트 워드선 WWL1 및 WWL2는 라이트 워드선쌍 WWLP1을 구성한다. 라이트 워드선 WWL2는, 데이터 기입 시에 있어서는, 라이트 워드선 WWL1과 역방향의 데이터 기입 전류를 흘리는 상보의 라이트 워드선 /WWL1로서 기능한다. 라이트 워드선 WWL1은 트랜지스터 QD1을 통해, 전원 전압 Vcc와 전기적으로 결합된다. 한편, 라이트 워드선 WWL2(/WWL1)는 접지 전압 Vss와 전기적으로 결합된다.
이후의 메모리 셀의 행에 있어서도 라이트 워드선 WWL은 마찬가지로 배치된다. 트랜지스터 QD2를 통해 전원 전압 Vcc와 전기적으로 결합되는 라이트 워드선 WWL3과 라이트 워드선 WWL4(/WWL3)에 따라서 라이트 워드선쌍 WWLP2가 구성되는 것을 비롯하여, 2개의 메모리 셀의 행마다 홀수 행에 대응하는 라이트 워드선 WWL은 드라이버 트랜지스터를 통해 전원 전압 Vcc와 전기적으로 결합된다. 한편, 짝수 행에 대응하는 라이트 워드선 WWL은 접지 전압 Vss와 전기적으로 결합된다.
각 드라이버 트랜지스터는 행 선택 결과에 대응하여 활성화된다. 예를 들면, 제1번째 혹은 제2번째의 메모리 셀의 행이 선택된 경우에는 드라이버 트랜지스터 QD1이 온된다. 이에 따라서, 라이트 워드선쌍 WWLP1을 구성하는 라이트 워드선 WWL1 및 WWL2(/WWL1)에 데이터 기입 전류가 상호 역방향으로 흐른다. 이와 같이, 실시예 5에 따른 구성에 있어서는, 메모리 셀의 행의 선택은 두개의 메모리 셀의 행마다 형성되는 라이트 워드선쌍마다 실행된다.
이하에 있어서는, 라이트 워드선쌍 및 드라이버 트랜지스터를 총칭하는 경우에는 간단하게 부호 WWLP 및 QD를 각각 이용하여 표기함과 함께, 특정한 라이트 워드선쌍 및 드라이버 트랜지스터를 나타내는 경우에는, 첨자를 붙여 WWLP1 및 QD1과 같이 표기한다. 또한, 라이트 워드선쌍 WWLP을 구성하는 라이트 워드선의 한쪽, 즉 홀수번째의 메모리 셀의 행에 대응하는 라이트 워드선을 총괄적으로 WWL로 표기하고, 라이트 워드선쌍을 구성하는 라이트 워드선의 한쪽, 즉 짝수번째의 메모리 셀의 행에 대응하는 라이트 워드선을 총칭적으로 /WWL로도 표기하는 것으로 한다.
메모리 어레이(10)를 사이에 두고, 드라이버 트랜지스터 QD가 설치되는 영역과 반대측의 영역에서 동일한 라이트 워드선쌍을 형성하는 라이트 워드선 WWL 및 /WWL은 전기적으로 결합된다. 이에 따라, 선택된 메모리 셀의 행에 대응하는 라이트 워드선쌍을 형성하는 WWL 및 /WWL에 대하여, 데이터 기입 전류 Ip가 왕복 전류로서 흐른다.
MTJ 메모리 셀은 열 선택 결과에 따라서 흐르는 데이터 기입 전류 Ip 및 ±Iw의 양방으로부터 데이터 기입 자계가 인가된 경우에, 단일한 자성체 메모리 셀 이 데이터 기입 대상이 되도록, 즉 동시에 복수의 메모리 셀이 데이터 기입 대상이 되지 않도록, 각 메모리 셀의 행에 있어서 1열 걸러서 배치된다.
이와 같이, 라이트 워드선쌍에 의해 왕복 전류 패스를 형성함으로써, 드라이버 트랜지스터 QD를 2행마다 설치하면 좋기 때문에, 워드선 드라이버(30)의 구성을 간소화할 수 있다.
또한, 선택된 메모리 셀의 행에 대응하는 라이트 워드선 WWL을 흐르는 데이터 기입 전류 +Ip에 의한 주변 자계와, 라이트 워드선 /WWL을 흐르는 데이터 기입 전류 -Ip에 의한 주변 자계와는 상호 상쇄하는 방향으로 작용하기 때문에, 메모리 셀 주변부에 대한 자계 노이즈를 저감할 수 있다.
[실시예 5의 변형예 1]
도 29를 참조하여, 실시예 5의 변형예 1에 따른 구성에 있어서는, 라이트 워드선 WWL은 인접하는 메모리 셀의 행 간에서 공유된다. 예를 들면, 제1번째 및 제2번째의 메모리 셀의 행에 의해 1개의 라이트 워드선 WWL1이 공유된다. 이후의 메모리 셀의 행에 대해서도 마찬가지로 라이트 워드선 WWL이 배치된다. 라이트 워드선 WWL1∼WWLN(N : n/2로 나타내는 자연수)은 전류 제어 트랜지스터(41-1∼41-N)를 각각 통해 접지 전압 Vss와 결합된다.
또한, 각 라이트 워드선 WWL은 대응하는 2행분의 리드 워드선 RWL과 전기적으로 결합된다. 예를 들면, 제1번째 및 제2번째의 메모리 셀의 행에 각각 대응하는 리드 워드선 RWL1 및 RWL2는 라이트 워드선 WWL과 전기적으로 결합된다. 이에 따라, 데이터 판독 시에 있어서의 리드 워드선 RWL의 실질적인 저항치는 분로에 의 해 저감되어 리드 워드선 RWL에서의 전파 지연을 저감하여 데이터 판독의 고속화를 도모할 수 있다.
또한, 라이트 워드선 WWL을 공유함으로써, 메모리 어레이(10) 전체에 있어서의 라이트 워드선 WWL의 배치 개수를 감소시킬 수 있다. 이 결과, 라이트 워드선 WWL은 2행분의 레이아웃 영역을 이용하여 배치할 수 있기 때문에, 예를 들면 그 배선 폭을 충분히 확보함으로써, 단면적을 충분히 확보할 수 있다.
이에 따라, 비교적 큰 데이터 기입 전류를 흘릴 필요가 있는 라이트 워드선 WWL에서, 전류 밀도를 저감시켜 일렉트로마이그레이션에 기인하는 배선간 단락이나 배선 단선 등의 위험성을 회피하여 동작의 안정화를 도모하는 것이 가능해진다.
[실시예 5의 변형예 2]
도 30을 참조하여, 실시예 5의 변형예 2에 따른 구성에 있어서는 각 리드 워드선 RWL은 라이트 워드선 WWL과 전기적으로 결합된다. 이에 따라, 각 리드 워드선 RWL을 라이트 워드선 WWL에 의해 분로하여 데이터 판독 시에 있어서의 전파 지연을 저감시킬 수 있다.
이미 설명한 바와 같이, 이러한 구성에 있어서는 라이트 워드선 WWL이 워드선 드라이버(30)에 의해 선택적으로 구동된다.
도 30의 구성에 있어서는, 두개의 메모리 셀의 행마다 하나의 조가 형성되며, 2개의 라이트 워드선 WWL에 의해 한쌍의 라이트 워드선쌍 WWLP이 형성된다. 예를 들면, 제1행째 및 제2행째에 각각 대응하는 라이트 워드선 WWL1 및 WWL2 (/WWL1)에 의해 라이트 워드선쌍 WWLP1이 형성된다.
동일한 라이트 워드선쌍 WWLP를 형성하는 2개의 라이트 워드선 WWL 및 /WWL은 단락 트랜지스터(42)를 통해 전기적으로 결합된다. 즉, 각 라이트 워드선쌍 WWLP에 대응하여 단락 트랜지스터(42)가 배치된다. 각 단락 트랜지스터(42)는 데이터 기입 시 H 레벨로 활성화되는 제어 신호 WE에 응답하여 온된다. 또, 단락 트랜지스터에 대해서도, 총칭하는 경우에는 단순히 부호 42를 이용하여 표기하고, 특정한 단락 트랜지스터를 나타내는 경우에는, 첨자를 붙여 부호 42-1과 같이 표기하는 것으로 한다.
도 30에 있어서는, 대표적으로 제1번째 및 제2번째의 메모리 셀의 행에 대응하여 배치되는 단락 트랜지스터(42-1)와, 제3번째 및 제4번째의 메모리 셀의 행에 대응하여 배치되는 단락 트랜지스터(42-2)가 도시된다.
도 31은 도 30에 도시한 구성을 갖는 메모리 어레이에 있어서의 데이터 판독 시 및 데이터 기입 시의 각각에 있어서의 행 선택 동작을 설명하는 타이밍차트이다.
제i번째(i : 1∼n의 홀수의 자연수)의 메모리 셀의 행에 대응하는 리드 로우 디코드 신호 RRDi는 제i번째의 메모리 셀의 행이 데이터 판독의 대상으로서 선택된 경우에 H 레벨로 활성화된다. 마찬가지로, 라이트 로우 디코드 신호 WRDi는 데이터 기입 시에 있어서, 제i번째의 메모리 셀의 행이 데이터 기입 대상으로서 선택된 경우에 H 레벨로 활성화된다. 리드 로우 디코드 신호 /RRDi는 리드 로우 디코드 신호 RRDi의 반전 신호이고, 라이트 로우 디코드 신호 /WRDi는 라이트 로우 디코드 신호 WRDi의 반전 신호이다.
라이트 워드선 WWLi는 데이터 기입 시에 있어서는, 동일한 라이트 워드선쌍 WWLP에 대응하는 제i번째 및 제(i+1)번째의 메모리 셀의 행 중 어느 하나가 선택된 경우에 H 레벨로 활성화된다. 동일 라이트 워드선쌍을 구성하는 다른쪽의 라이트 워드선 /WWLi 및 비선택 메모리 셀의 행에 대응하는 라이트 워드선 WWL의 각각은 L 레벨(접지 전압 Vss)로 설정된다.
또한, 데이터 기입 시에 있어서는, 각 단락 트랜지스터(42)는 온하기 때문에, 선택된 메모리 셀의 행에 대응하는 라이트 워드선쌍 WWLP를 형성하는 라이트 워드선 WWL 및 /WWL에 의해 데이터 기입 전류 Ip를 왕복 전류로서 흘릴 수 있다.
즉, 데이터 기입 시에 있어서는, 선택된 메모리 셀의 행에 대응하는 라이트 워드선쌍을 형성하는 라이트 워드선 WWL 및 /WWL의 각각을 전원 전압 Vcc 및 접지 전압 Vss로 설정할 필요가 있다.
한편, 리드 워드선 RWLi는 라이트 워드선 WWLi와 전기적으로 결합되어 있기 때문에, 그 전압 레벨은 라이트 워드선 WWLi와 마찬가지로 설정된다.
따라서, 데이터 판독 시에 있어서는 각 라이트 워드선 WWL의 활성화(H 레벨)를 독립적으로 실행할 필요가 있다. 따라서, 각 단락 트랜지스터(42)를 오프함과 함께, 선택된 메모리 셀의 행에 대응하는 라이트 워드선 WWL만을 선택적으로 전원 전압 Vcc(H 레벨 전압)로 설정할 필요가 있다.
이와 같이, 홀수 행 및 짝수 행에 각각 대응하는 라이트 워드선 WWL에 대하여, 다른 구성의 워드 드라이버를 설치할 필요가 있다.
도 30에 있어서는, 라이트 워드선 WWL1에 대응하여 설치되는 라이트 워드 드 라이버 WDa1의 구성과, 라이트 워드선 WWL2(/WWL1)에 대응하여 설치되는 라이트 워드 드라이버 /WDa1의 구성에 대하여 대표적으로 설명한다.
다시, 도 30을 참조하여, 라이트 워드 드라이버 WDa1은 라이트 로우 디코드 신호 WRD1 및 WRD2의 논리합(OR) 연산 결과를 출력하는 논리 게이트 LG11과, 논리 게이트 LG11의 출력 신호와 리드 로우 디코드 신호 RRD1 간의 NOR 연산 결과를 출력하는 논리 게이트 LG13과, 전원 전압 Vcc 및 접지 전압 Vss와 라이트 워드선 WWL1 간에 각각 전기적으로 결합되는 P형 MOS 트랜지스터 Q11 및 N형 MOS 트랜지스터 Q12를 갖는다. 트랜지스터 Q11 및 Q12의 게이트에는 논리 게이트 LG13의 출력 신호가 입력된다.
이러한 구성으로 함으로써, 라이트 워드 드라이버 WDa1은 데이터 기입 시에 있어서는 라이트 로우 디코드 신호 WRD1 및 WRD2 중 어느 하나가 H 레벨로 활성화되면, 논리 게이트 LG13의 출력 신호의 L 레벨로의 변화에 응답하여 라이트 워드선 WWL1과 전원 전압 Vcc를 전기적으로 결합한다. 라이트 로우 디코드 신호 WRD1 및 WRD2의 양방이 L 레벨로 비활성화되어 있는 경우에는 논리 게이트 LG13의 출력 신호가 L 레벨로 설정되기 때문에, 라이트 워드 드라이버 WDa1은 라이트 워드선 WWL1을 접지 전압 Vss와 전기적으로 결합한다.
한편, 라이트 워드선 WWL2(/WWL1)에 대하여 설치되는 라이트 워드 드라이버 /WDa1은 전원 전압 Vcc와 접지 전압 Vss와 라이트 워드선 WWL2 간에 각각 전기적으로 결합되는 P형 MOS 트랜지스터 Q13 및 N형 MOS 트랜지스터 Q14를 갖는다. 트랜지스터 Q13 및 Q14의 게이트에는 리드 로우 디코드 신호 /RRD2가 입력된다.
데이터 기입 시에 있어서는, 행 선택 결과에 상관없이, 리드 로우 디코드 신호 /RRD2는 H 레벨로 설정되기 때문에, 라이트 워드 드라이버 /WDa1은 트랜지스터 Q14의 온에 따라서 라이트 워드선 WWL2(/WWL1)를 접지 전압 Vss와 전기적으로 결합한다.
데이터 기입 시에 있어서는, 단락 트랜지스터(42-1)가 제어 신호 WE의 활성화(H 레벨)에 응답하여 온하기 때문에, 제1번째 혹은 제2번째의 메모리 셀의 행이 선택되고, 라이트 워드선 WWL1이 전원 전압 Vcc로 설정된 경우에 있어서, 라이트 워드선 WWL 및 WWL2(/WWL1)에 의해 왕복 패스가 형성되어 데이터 기입 전류 Ip가 흐른다.
한편, 데이터 판독 시에 있어서는, 라이트 로우 디코드 신호 WRD1 및 WRD2의 양방이 L 레벨로 비활성화되기 때문에, 라이트 워드 드라이버 WDa1은 리드 로우 디코드 신호 RRD1이 H 레벨로 활성화되는 경우에 있어서, 논리 게이트 LG13의 출력 신호의 L 레벨로의 변화에 응답하여 라이트 워드선 WWL1과 전원 전압 Vcc를 전기적으로 결합한다. 이에 따라, 라이트 워드선 WWL1과 전기적으로 결합되는 리드 워드선 RWL1도 H 레벨로 활성화된다.
마찬가지로, 라이트 워드 드라이버 /WDa1은 리드 로우 디코드 신호 /RRD2의 활성화(L 레벨)에 응답하여, 트랜지스터 Q13을 통해 라이트 워드선 WWL2를 전원 전압 Vss와 전기적으로 결합한다.
데이터 판독 시에 있어서는, 단락 트랜지스터(42-1)는 턴 오프되어 있기 때 문에, 라이트 워드선 WWL1 및 WWL2 각각은 독립하여 H 레벨로 활성화된다. 이에 따라서, 리드 워드선 RWL1 및 RWL2 각각도 행 선택 결과에 따라서 독립하여 H 레벨(전원 전압 Vcc)로 활성화된다.
이후의 메모리 셀의 행에 대해서도, 홀수 행의 라이트 워드선에 대해서는 라이트 워드 드라이버 WDa1과 마찬가지의 구성을 하는 라이트 워드 드라이버가 설치되고, 짝수 행에 대응하는 라이트 워드선 /WWL에 대해서는 라이트 워드 드라이버 /WDa1과 마찬가지의 구성을 하는 라이트 워드 드라이버가 배치된다.
이러한 구성으로 함으로써, 리드 워드선 RWL을 배선 저항이 작은 라이트 워드선 WWL에 의해 분로하여 데이터 판독의 고속화를 도모함과 함께, 데이터 기입 시에 있어서의 데이터 기입 전류 Ip를 왕복 패스를 형성하는 라이트 워드선쌍에 의해 흘릴 수 있으며, 메모리 셀 외부에 대한 자기 노이즈를 저감할 수 있다.
[실시예 5의 변형예 3]
도 32를 참조하여, 실시예 5의 변형예 3에 따른 구성에 있어서는, 리드 워드선은 도 8에 도시한 실시예 2에 따른 구성과 마찬가지로, 계층적으로 배치된다. 또한, 실시예 4의 경우와 마찬가지로, 인접하는 메모리 셀의 행에 의해 라이트 워드선 WWL이 공유된다.
도 8과 마찬가지로, 리드 워드선 RWL이 독립하여 배치되는 영역 AR1 및 AR2의 각각에 있어서, 서브 워드 드라이버 RSD11∼RSD1n 및 RSD21∼RSD2n이 배치된다. 동일한 라이트 워드선 WWL을 공유하는 두개의 메모리 셀의 행에 각각 대응하는 서브 워드 드라이버는 공통의 상기 라이트 워드선 WWL의 활성화에 따라서, 대응하는 리드 워드선 RWL을 활성화한다.
단, 홀수번째의 메모리 셀의 행에 대응하는 서브 워드 드라이버는 제어 신호 SD1의 활성화에 응답하여 동작한다. 마찬가지로, 짝수번째의 메모리 셀의 행에 대응하는 서브 워드 드라이버는 제어 신호 SD2의 활성화에 응답하여 동작한다. 제어 신호 SD1은 홀수번째의 메모리 셀의 행이 선택된 경우에 활성화된다. 한편, 제어 신호 SD2는 짝수번째의 메모리 셀의 행이 선택된 경우에 활성화된다.
따라서, 라이트 워드선 WWL을 인접하는 메모리 셀 간에서 공유함과 함께, 새롭게 메인 리드 워드선을 설치하지 않고 리드 워드선 RWL을 계층적으로 분할 배치하여 단선화할 수 있다.
그 밖의 부분의 구성은 도 8과 마찬가지이기 때문에 상세한 설명은 반복하지 않는다.
이 결과, 각 리드 워드선 RWL의 배선 저항을 저감하여 데이터 판독의 고속화를 도모함과 함께, 라이트 워드선 WWL을 공유함으로써, 그 배선 피치를 확보하여 단면적을 용이하게 확보할 수 있다. 이 때문에, 라이트 워드선 WWL에서의 일렉트로마이그레이션의 발생 가능성을 저감하여 동작의 신뢰성 향상을 도모하는 것이 또한 가능해진다.
또한, 리드 워드선 RWL의 계층화와 함께, 영역 AR1 및 AR2 각각에 있어서 데이터 판독 및 데이터 기입 동작을 독립적으로 실행하기 위한 도 9의 구성에 있어서, 라이트 워드선 WWL의 공유를 도모하는 것도 가능하다.
[실시예 5의 변형예 4]
실시예 5의 변형예 4에 따른 구성에 있어서는, 리드 워드선 RWL의 계층화가 도모됨과 함께, 도 30에 도시한 구성과 마찬가지로 2개의 메모리 셀의 행마다 형성되는 한쌍의 라이트 워드선쌍 WWLP에 의해 형성되는 왕복 패스에 데이터 기입 전류 Ip가 흐른다.
도 33을 참조하여, 리드 워드선 RWL이 독립하여 배치되는 영역 AR1 및 AR2 각각에 있어서, 각각이 인버터로 구성되는 서브 워드 드라이버 RSI11∼RSI1n 및 RSI21∼RSI2n이 배치된다. 서브 워드 드라이버 RSI11∼RSI1n 및 RSI21∼RSI2n 각각은 제어 신호 SD의 활성화에 응답하여 동작한다. 제어 신호 SD가 비활성 상태인 경우에는, 대응하는 라이트 워드선 WWL의 전압에 관계없이 각 리드 워드선 RWL은 비활성 상태로 유지된다.
서브 워드 드라이버 RSI11∼RSI1n 및 RSI21∼RSI2n 각각은 도 32에 도시된 서브 워드 드라이버 RSD11∼RSD1n 및 RSD21∼RSD2n과는 달리, 대응하는 라이트 워드선 WWL의 전압 레벨을 반전하여 대응하는 리드 워드선 RWL을 구동한다.
도 34에는 도 33에 도시한 구성을 갖는 메모리 어레이에 있어서의 데이터 판독 시 및 데이터 기입 시의 각각에 있어서의 행 선택 동작을 설명하는 타이밍차트가 도시된다.
리드 로우 디코드 신호 RRDi, /RRDi 및 라이트 로우 디코드 신호 WRDi 및 /WRDi는 도 31과 마찬가지로 설정된다.
데이터 판독 시에 있어서, 비선택 행에 대응하는 리드 워드선 RWL을 접지 전압 Vss로 설정하기 위해, 도 33에 따른 구성에 있어서는, 비선택 행에 대응하는 라 이트 워드선의 전압을 전원 전압 Vcc로 할 필요가 있다.
따라서, 데이터 판독 시에 있어서는, 선택된 메모리 셀의 행에 대응하는 라이트 워드선 WWL이 L 레벨로 활성화된다. 도 30의 경우와 마찬가지로, 데이터 판독 시에 있어서는, 각 단락 트랜지스터(42)는 오프되기 때문에, 라이트 워드선 WWL의 전압은 각 메모리 셀의 행마다 독립적으로 설정할 수 있다.
또한, 데이터 판독 시에 있어서는 제어 신호 SD가 활성화(H 레벨)되기 때문에, 선택된 메모리 셀의 행에 있어서 리드 워드선 RWL은 H 레벨(전원 전압 Vcc)로 활성화된다. 이와 같이, 행 선택 결과에 따른 1개의 리드 워드선 RWL을 선택적으로 활성화할 수 있다.
데이터 기입 시에 있어서는, 동일한 라이트 워드선쌍 WWLP에 대응하는 제 i번째 및 제(i+1)번째의 메모리 셀의 행 중 어느 하나가 선택된 경우에, 라이트 워드선 WWLi는 L 레벨(접지 전압 Vss)로 활성화된다. 동일한 라이트 워드선쌍을 구성하는 다른쪽의 라이트 워드선 /WWLi 및 비선택 메모리 셀의 행에 대응하는 라이트 워드선 WWL 각각은 H 레벨(전원 전압 Vss)로 설정된다.
도 30의 경우와 마찬가지로, 데이터 기입 시에 있어서는 단락 트랜지스터(42)는 온하기 때문에, 선택된 메모리 셀의 행에 대응하는 라이트 워드선쌍 WWLP를 형성하는 라이트 워드선 WWL 및 /WWL에 의해 데이터 기입 전류 Ip를 왕복 전류로서 흘릴 수 있다.
한편, 데이터 기입 시에 있어서는 제어 신호 SD가 비활성화(L 레벨)되기 때문에, 각 리드 워드선 RWL은 비활성 상태(L 레벨 : 전원 전압 Vcc)로 설정된다.
따라서, 도 30의 경우와 마찬가지로, 홀수 행 및 짝수 행에 각각 대응하는 라이트 워드선 WWL에 대하여, 다른 구성의 워드 드라이버를 설치할 필요가 있다. 도 33에 있어서는, 라이트 워드선 WWL1에 대응하여 설치되는 라이트 워드 드라이버 WDb1의 구성과, 라이트 워드선 WWL2(/WWL1)에 대응하여 설치되는 라이트 워드 드라이버 /WDb1의 구성에 대하여 대표적으로 설명한다.
다시, 도 33을 참조하여, 라이트 워드 드라이버 WDb1은 라이트 로우 디코드 신호 /WRD1 및 /WRD2의 논리곱(AND) 연산 결과를 출력하는 논리 게이트 LG21과, 논리 게이트 LG21의 출력 신호와 리드 로우 디코드 신호 /RRD1 간의 NAND 연산 결과를 출력하는 논리 게이트 LG23과, 전원 전압 Vcc 및 접지 전압 Vss와 라이트 워드선 WWL1 간에 각각 전기적으로 결합되는 P형 MOS 트랜지스터 Q21 및 N형 MOS 트랜지스터 Q22를 갖는다. 트랜지스터 Q21 및 Q22의 게이트에는 논리 게이트 LG23의 출력 신호가 입력된다.
이러한 구성으로 함으로써, 라이트 워드 드라이버 WDb1은 데이터 기입 시에 있어서는, 라이트 로우 디코드 신호/WRD1 및 /WRD2 중 어느 하나가 L 레벨로 활성화되면, 논리 게이트 LG23의 출력 신호의 H 레벨로의 변화에 응답하여, 라이트 워드선 WWL1과 접지 전압 Vss를 전기적으로 결합한다. 라이트 로우 디코드 신호 /WRD1 및 /WRD2 양방이 H 레벨로 비활성화되어 있는 경우에는 논리 게이트 LG23의 출력 신호가 L 레벨로 설정되기 때문에, 라이트 워드 드라이버 WDb1은 라이트 워드선 WWL1을 전원 전압 Vcc와 전기적으로 결합한다.
한편, 라이트 워드선 WWL2(/WWL1)에 대하여 설치되는 라이트 워드 드라이버 /WDb1은 전원 전압 Vcc와 접지 전압 Vss와 라이트 워드선 WWL2 간에 각각 전기적으로 결합되는 P형 MOS 트랜지스터 Q23 및 N형 MOS 트랜지스터 Q24를 갖는다. 트랜지스터 Q23 및 Q24의 게이트에는 리드 로우 디코드 신호 RRD2가 입력된다.
데이터 기입 시에 있어서는, 행 선택 결과에 상관없이, 리드 로우 디코드 신호 RRD2는 L 레벨로 비활성화되기 때문에, 라이트 워드 드라이버 /WDb1은 라이트 워드선 WWL2(/WWL1)를 전원 전압 Vcc와 전기적으로 결합한다.
데이터 기입 시에 있어서는, 단락 트랜지스터(42-1)가 제어 신호 WE의 활성화(H 레벨)에 응답하여 온하기 때문에, 예를 들면 제1번째 혹은 제2번째의 메모리 셀의 행이 선택되어, 라이트 워드선 WWL1이 접지 전압 Vss로 설정된 경우에 있어서, 라이트 워드선 WWL1 및 WWL2(/WWL1)에 왕복 패스가 형성되어 데이터 기입 전류 Ip가 흐른다.
데이터 판독 시에 있어서는, 라이트 로우 디코드 신호 /WRD1 및 /WRD2의 양방이 H 레벨로 설정되기 때문에, 라이트 워드 드라이버 WDb1은 리드 로우 디코드 신호 /RRD1이 L 레벨로 활성화되는 경우에 있어서, 논리 게이트 GL22의 출력 신호의 H 레벨로의 변화에 응답하여 라이트 워드선 WWL1과 접지 전압 Vss를 전기적으로 결합한다. 이에 따라, 라이트 워드선 WWL1과 전기적으로 결합되는 리드 워드선 RWL1은 대응하는 서브 워드 드라이버 RSI11 혹은 RSI21에 의해 H 레벨로 활성화된다.
데이터 판독 시에 있어서는, 라이트 워드 드라이버 /WDb1은 리드 로우 디코 드 신호 /RRD2의 활성화(H 레벨)에 응답하여, 트랜지스터 Q23을 통해 라이트 워드선 WWL2를 접지 전압 Vss와 전기적으로 결합한다.
데이터 판독 시에 있어서는, 단락 트랜지스터(42-1)는 턴 오프되어 있기 때문에, 라이트 워드선 WWL1 및 WWL2 각각은 행 선택 결과에 따라서, 독립하여 L 레벨로 활성화된다. 이것에 따라서, 리드 워드선 RWL1 및 RWL2 각각도 대응하는 서브 워드 드라이버에 의해 H 레벨(전원 전압 Vcc)로 활성화된다.
이후의 메모리 셀의 행에 대해서도, 홀수 행의 라이트 워드선에 대해서는 라이트 워드 드라이버 WDb1과 마찬가지의 구성을 하는 라이트 워드 드라이버가 설치되고, 짝수 행에 대응하는 라이트 워드선 /WWL에 대해서는 라이트 워드 드라이버 /WDb1과 마찬가지의 구성을 하는 라이트 워드 드라이버가 배치된다.
이러한 구성으로 함으로써, 리드 워드선 RWL의 계층화에 의한 데이터 판독의 고속화와 함께, 데이터 기입 전류 Ip의 왕복 패스화에 의한 자기 노이즈 저감을 실현할 수 있다.
[실시예 6]
도 35를 참조하여, 실시예 6에 따른 MTJ 메모리 셀 MCD는, 도 48에 도시한 구성과 마찬가지로, 자기 터널 접합부 MTJ 및 액세스 다이오드 DM을 구비한다. MTJ 메모리 셀 MCD에서는 리드 워드선 RWL과 라이트 워드선 WWL이 분할되어 배치되는 점이 도 48에 도시한 구성과 다르다. 비트선 BL은 라이트 워드선 WWL 및 리드 워드선 RWL과 교차하는 방향에 배치되며, 자기 터널 접합부 MTJ와 전기적으로 결합된다.
액세스 다이오드 DM은 자기 터널 접합부 MTJ로부터 리드 워드선 RWL을 향하는 방향을 순방향으로서, 양자간에 결합된다. 라이트 워드선 WWL은 다른 배선과 접속되지 않고, 자기 터널 접합부 MTJ와 근접하여 설치된다.
도 36을 참조하여, 반도체 주기판 SUB 상에 형성되는 N형 영역 NWL은 액세스 다이오드 DM의 캐소드에 상당한다. 반도체 기판 상에 MTJ 메모리 셀을 행렬형으로 배치하는 경우에 있어서는, 예를 들면, 동일 행에 속하는 MTJ 메모리 셀에 대하여, N형 영역 NWL끼리 전기적으로 결합함으로써, 리드 워드선 RWL을 특히 설치하지 않고 도 25에 도시한 액세스 다이오드 DM과 리드 워드선 RWL과의 결합 관계를 실현할 수 있다. 도 36에는 N형 영역으로서 N형 웰을 형성하는 예를 나타내고 있지만, N형 웰 대신에, 보다 저항치가 작은 n+ 확산 영역을 이용할 수도 있다. 혹은, 다른 금속 배선층에 리드 워드선 RWL을 배치해도 좋다.
N형 영역 NWL 상에 설치된 P형 영역 PAR은 액세스 다이오드 DM의 애노드에 상당한다. P형 영역 PAR은 배리어 메탈(140) 및 금속막(150)을 통해 자기 터널 접합부 MTJ와 전기적으로 결합된다.
라이트 워드선 WWL 및 비트선 BL은 금속 배선층 M1 및 금속 배선층 M2에 각각 배치된다. 비트선 BL은 자기 터널 접합부 MTJ와 결합하도록 배치된다.
비트선 BL과 자기 터널 접합부 MTJ 간의 거리는 라이트 워드선 WWL과 자기 터널 접합부 MTJ와의 거리보다도 작기 때문에, 동일한 전류량을 흘린 경우에 있어서도, 비트선 BL을 흐르는 데이터 기입 전류에 의해 생기는 자계쪽이 라이트 워드 선 WWL을 흐르는 데이터 기입 전류에 의해 생기는 자계보다도 크다.
따라서, 거의 동일한 강도의 데이터 기입 자계를 자기 터널 접합부 MTJ에 제공하기 위해서는, 라이트 워드선 WWL에 대하여 비트선 BL보다도 큰 데이터 기입 전류를 흘릴 필요가 있다. 비트선 BL 및 라이트 워드선 WWL은 배선 저항치를 작게 하기 위해서 메탈 배선층에 형성된다. 그러나, 배선에 흐르는 전류 밀도가 과대해지면, 일렉트로마이그레이션 현상에 기인하는 단선이나 배선간 단락이 발생하여 동작의 신뢰성에 지장을 초래하는 경우가 있다. 이 때문에, 데이터 기입 전류가 흐르는 배선의 전류 밀도를 억제하는 것이 바람직하다.
따라서, 실시예 6에 따른 MTJ 메모리 셀 MCD를 반도체 기판 상에 배치하는 경우에는, 라이트 워드선 WWL의 단면적을 자기 터널 접합부 MTJ에 가까운 비트선 BL보다도 크게 함으로써, 큰 데이터 기입 전류를 흘릴 필요가 있는 라이트 워드선 WWL의 전류 밀도를 억제하여 MRAM 디바이스의 신뢰성을 향상시킬 수 있다.
또한, 자기 터널 접합부 MTJ와의 거리가 크고, 보다 큰 데이터 기입 전류를 흘릴 필요가 있는 금속 배선(도 36에 있어서는 라이트 워드선 WWL)을 일렉트로마이그레이션 내성이 높은 재료에 의해 형성하는 것도 신뢰성 향상에 효과가 있다. 예를 들면, 다른 금속 배선이 알루미늄 합금(Al 합금)으로 형성되는 경우에, 일렉트로마이그레이션 내성을 고려할 필요가 있는 금속 배선을 구리(Cu)에 의해 형성하면 좋다.
도 37을 참조하여, 데이터 기입 시에 있어서는 리드 워드선 RWL, 즉 N형 영역 NWL의 전압은 H 레벨(전원 전압 Vcc)로 설정된다. 데이터 판독에 있어서는 리 드 워드선 RWL에는 전류는 흐르지 않는다.
선택된 메모리 셀에 대응하는 라이트 워드선 WWL에는 전원 전압 Vcc가 인가되어 데이터 기입 전류 Ip가 흐른다. 또한, 비트선 BL에 대해서도, 기입 데이터의 데이터 레벨에 따라서 비트선 BL 양단의 한쪽씩을 전원 전압 Vcc 및 접지 전압 Vss로 설정함으로써, 기입 데이터의 데이터 레벨에 따른 데이터 기입 전류 ±Iw를 비트선 BL에 흘릴 수 있다.
이와 같이 하여 흐르는 데이터 기입 전류 Ip 및 ±Iw에 의해, MTJ 메모리 셀에 대한 데이터 기입이 실행된다. 이 경우에 있어서, 리드 워드선 RWL이 전원 전압 Vcc로 설정되어 있기 때문에, 데이터 기입 시에 있어서는 액세스 다이오드 DM은 확실하게 오프된다. 따라서, 도 42에 도시한 MTJ 메모리 셀과 비교하여 데이터 기입 동작의 안정화를 도모할 수 있다.
다음에, 데이터 판독 시의 동작에 대하여 설명한다.
데이터 판독 전에 있어서, 비트선 BL은 접지 전압 Vss로 프리차지된다.
데이터 판독 대상이 되는 메모리 셀 MCD에 대응하는 리드 워드선 RWL은 데이터 판독 시에 있어서 활성 상태(L 레벨 : 접지 전압 Vss)로 구동된다. 이에 따라서, 액세스 다이오드 DM은 순바이어스로 되기 때문에, 비트선 BL∼자기 터널 접합부 MTJ∼액세스 다이오드 DM∼리드 워드선 RWL(접지 전압 Vss)의 경로에 감지 전류 Is를 흘려 데이터 판독을 실행할 수 있다.
구체적으로는, 감지 전류 Is에 의해, 비트선 BL에 생기는 전압 변화를 증폭함으로써, 자기 터널 접합부 MTJ에 기억된 데이터의 판독을 행할 수 있다.
도 38을 참조하여, 실시예 6에 따른 메모리 어레이(10)의 구성에 있어서는, 행렬형으로 배치된 도 35에 도시된 구성을 갖는 메모리 셀 MCD가 배치된다. 메모리 셀 MCD의 각 행에 대응하여 라이트 워드선 WWL 및 리드 워드선 RWL이 배치된다. 각 라이트 워드선 WWL과 접지 전압 Vss 간에는 전류 제어 트랜지스터가 배치된다. 각 전류 제어 트랜지스터는 제어 신호 WE의 활성화에 응답하여 온한다.
도 38에 있어서는, 제1번째로부터 제4번째의 메모리 셀의 행에 대응하는 리드 워드선 RWL1∼RWL4, 라이트 워드선 WWL1∼WWL4 및 전류 제어 트랜지스터(41-1∼41-4)가 대표적으로 도시된다.
각 리드 워드선 RWL은 동일한 메모리 셀의 행에 대응하는 라이트 워드선 WWL과 전기적으로 결합된다. 이에 따라, N형 영역에 형성되며, 비교적 저항치가 높은 리드 워드선 RWL을 저항치가 낮은 금속 배선으로 형성되는 라이트 워드선 WWL에 의해 분로한다. 양자를 복수의 노드에서 결합함으로써, 시정수를 보다 작게 할 수 있다. 이에 따라, 리드 워드선 RWL에서의 신호 전파 지연을 저감하여 데이터 판독 동작을 고속화할 수 있다.
워드선 드라이버(30)는 각 라이트 워드선 WWL에 응답하여 설치되는 워드 드라이버를 갖는다. 도 38에 있어서는, 제1번째로부터 제4번째의 메모리 셀의 행에 대응하는 워드 드라이버 WD1∼WD4가 대표적으로 도시된다. 또한, 이들 워드 드라이버를 총칭하는 경우에는 간단하게 부호 WD를 이용하는 것으로 한다.
각 워드 드라이버 WD는 전원 노드 및 접지 노드로부터 전원 전압 Vcc 및 접지 전압 Vss의 공급을 받는다. 특히, 접지 전압 Vss의 공급은 비트선 BL과 동일 방향으로 설치된 더미 비트선 DMBL을 통해 실행된다.
각 워드 드라이버 WD는 데이터 판독 시 및 데이터 기입 시의 양방에 있어서, 대응하는 메모리 셀의 행이 선택된 경우에 대응하는 라이트 워드선 WWL을 전원 전압 Vcc와 결합시킨다. 비선택 시에 있어서는, 대응하는 라이트 워드선 WWL은 접지 전압 Vss와 결합된다.
이러한 구성으로 함으로써, 데이터 기입 시에 있어서, 선택된 메모리 셀의 행에 대응하는 라이트 워드선 WWL에 대하여 데이터 기입 전류 Ip를 흘릴 수 있다.
비트선 BL에 대하여 데이터 기입 전류 ±Iw를 공급하기 위한 회로 구성의 도시는 생략하지만, 실시예 1의 경우와 마찬가지로, 비트선 BL의 양단 전압을 제어함으로써, 데이터 기입 전류 ±Iw를 흘릴 수 있다.
데이터 판독 시에 있어서의 감지 전류 Is는 실시예 4와 마찬가지로, 데이터 판독 회로(51)에 의해 공급된다. 감지 전류 Is는 데이터 버스 DB 및 데이터 버스 DB와 비트선 BL 간에 배치되는 컬럼 선택 게이트 CSG를 통해 공급된다.
데이터 판독 시에 있어서는, 비선택 행에 대응하는 리드 워드선 RWL은 고전압 상태(H 레벨)로 설정되고, 선택 행에 대응하는 리드 워드선 RWL은 접지 전압 Vss로 활성화된다. 이에 따라, 선택 행에 있어서, 액세스 다이오드 DM의 PN 접합이 순바이어스로 되고, 감지 전류 Is가 데이터 버스 DB∼컬럼 선택 게이트 CSG∼비트선 BL∼자기 터널 접합부 MTJ∼액세스 다이오드 DM∼리드 워드선 RWL∼워드 드라이버 WD∼더미 비트선 DMBL∼접지 전압 Vss의 전류 경로에 흐른다.
따라서, 데이터 버스 DB와 리드 워드선 RWL과의 배치를, 도 26에 있어서의 소스선 SL 및 데이터 버스 DB와 마찬가지로 설계함으로써, 선택된 메모리 셀의 열의 위치에 상관없이 감지 전류 경로의 저항치를 거의 일정하게 유지할 수 있다.
또한, 더미 비트선 DMBL과 비트선 BL과의 배치를 도 27과 마찬가지로 설계함으로써, 실시예 4 및 그 변형예와 마찬가지로, 선택된 메모리 셀의 행의 위치에 관계없이 감지 전류 경로의 저항치의 총합을 거의 일정하게 유지할 수 있다.
이와 같이, 고집적화에 적합한 MTJ 메모리 셀 MCD를 배치한 메모리 어레이에 있어서도, 선택된 메모리 셀의 위치에 의존한 감지 전류의 변동을 억제하여 MRAM 디바이스의 데이터 판독 시에 있어서의 동작 마진을 안정적으로 확보할 수 있다.
[실시예 6의 변형예 1]
도 39를 참조하여, 실시예 6의 변형예 1에 따른 구성에 있어서는, 실시예 5 및 그 변형예 2, 변형예 4와 마찬가지로, 왕복 전류 패스를 형성하는 라이트 워드선쌍을 이용하여 데이터 기입 전류가 흐른다.
각 리드 워드선 RWL은, 도 2와 마찬가지로, 영역 AR1 및 AR2 각각에 있어서 독립적으로 설치된다. 각 리드 워드선 RWL은 동일한 메모리 셀의 행에 대응하는 라이트 워드선 WWL의 전압 상태를 반전하는 드라이브 인버터에 의해 구동된다. 드라이브 인버터는 리드 워드선 RWL에 각각 대응하여 배치된다. 라이트 워드선 WWL은 영역 AR1 및 AR2에 공통으로 설치된다. 이에 따라, 리드 워드선 RWL의 배선 저항의 단선화에 의해 저감할 수 있기 때문에, 데이터 판독을 고속화할 수 있다.
또한, 라이트 워드선 WWL이 비선택 상태(L 레벨)로 설정되는 경우에는, 대응하는 리드 워드선 RWL의 전압은 H 레벨로 설정되기 때문에, 액세스 다이오드 DM의 역 바이어스 상태가 확실하게 확보된다. 각 드라이브 인버터는, 영역 AR1 및 AR2에 각각에 대응하여, 도 38과 마찬가지로 설치된 더미 비트선 DMBL1 및 DMBL2에 의해 접지 전압 Vss를 공급된다.
도 39에 있어서는, 제1번째로부터 제3번째의 메모리 셀의 행에 대응하는 리드 워드선 RWL11∼RWL13, RWL21∼RWL23, 라이트 워드선 WWL11∼WWL13, WWL21∼WWL23 및 드라이브 인버터 DIV11∼DIV13, DIV21∼DIV23이 대표적으로 도시된다. 라이트 워드선 WWL1 및 WWL2(/WWL1)는 라이트 워드선쌍 WWLP1을 형성하고, 양자간에는 단락 트랜지스터(42-1)가 배치된다. 이후의 메모리 셀의 행에 대해서도 리드 워드선, 라이트 워드선 및 드라이브 인버터는 마찬가지로 배치된다.
홀수번째의 메모리 셀의 행에 대응하는 라이트 워드선 WWL에 대해서는, 도 33에 도시된 라이트 워드 드라이버 WDb1과 마찬가지의 구성을 갖는 라이트 워드 드라이버가 배치된다. 마찬가지로, 짝수번째의 메모리 셀의 행에 대응하는 라이트 워드선 WWL에 대해서는, 도 33에 도시된 라이트 워드 드라이버 /WDb1과 마찬가지의 구성을 갖는 라이트 워드 드라이버가 배치된다.
비트선 BL에 대하여 데이터 기입 전류 ±Iw를 공급하기 위한 회로 구성의 도시는 생략되지만, 실시예 1의 경우와 마찬가지로, 비트선 BL의 양단 전압을 제어함으로써, 데이터 기입 전류 ±Iw를 흘릴 수 있다.
이러한 구성으로 함으로써, 데이터 기입 시에 있어서는 선택된 메모리 셀의 행에 대응하는 라이트 워드선쌍 WWLP에 의해 왕복 전류 패스를 형성하여 데이터 기입 전류 Ip를 흘릴 수 있다. 이에 따라, 주변 회로의 간소화와 자계 노이즈의 저 감을 도모할 수 있다.
또한, 데이터 버스 DB와 리드 워드선 RWL과의 배치를 도 26에 있어서의 소스선 SL 및 데이터 버스 DB와 마찬가지로 설계함으로써, 영역 AR1 및 AR2 각각 중에 있어서, 선택된 메모리 셀의 열의 위치에 상관없이 감지 전류 경로의 저항치를 거의 일정하게 유지할 수 있다.
또한, 더미 비트선 DMBL1 및 DMBL2와 비트선 BL과의 배치를, 도 27에서 설명한 것과 마찬가지로 설계함으로써, 영역 AR1 및 AR2 각각 중에 있어서, 선택된 메모리 셀의 행의 위치에 관계없이 감지 전류 경로의 저항치의 총합을 거의 일정하게 유지할 수 있다.
또한, 도시하지 않지만, 데이터 버스 DB 및 데이터 판독 회로(51)를 리드 워드선 RWL이 독립적으로 배치되는 영역마다 배치하면, 메모리 어레이(10) 내에서 선택된 메모리 셀의 위치에 관계없이 감지 전류 경로의 저항치의 총합을 거의 일정하게 유지할 수 있다.
이와 같이 하여, 고집적화에 적합한 MTJ 메모리 셀 MCD를 배치한 메모리 어레이에 있어서, 왕복 전류 패스를 형성하여 라이트 워드선 WWL에 데이터 기입 전류를 흘리는 구성으로 한 경우에 있어서도, 선택된 메모리 셀의 위치에 의존한 감지 전류의 변동을 억제하여 MRAM 디바이스의 데이터 판독 시에 있어서의 동작 마진을 안정적으로 확보할 수 있다.
[실시예 6의 변형예 2]
도 40을 참조하여, 실시예 6의 변형예 2에 따른 구성에 있어서는, 실시예 5 의 변형예 1 및 변형예 3과 마찬가지로, 라이트 워드선 WWL의 공유가 도모된다. 라이트 워드선 WWL은 인접하는 두개의 메모리 셀의 행마다 공유된다.
도 39와 마찬가지로, 리드 워드선 RWL은 영역 AR1 및 AR2 각각에 있어서 독립적으로 배치되며, 라이트 워드선 WWL은 영역 AR1 및 AR2에 공통으로 설치된다. 또한, 리드 워드선 RWL은 라이트 워드선 WWL과 계층적으로 배치된다. 이에 따라, 리드 워드선 RWL의 배선 저항이 단선화에 따라서 저감할 수 있기 때문에, 데이터 판독을 고속화할 수 있다.
각 리드 워드선 RWL은 대응하는 라이트 워드선 WWL의 전압 상태를 반전하는 드라이브 인버터에 의해 구동된다. 드라이브 인버터는 리드 워드선 RWL에 각각 대응하여 배치된다. 각 드라이브 인버터는 도 39와 마찬가지로 배치된 더미 비트선 DMBL1, DMBL2에 의해 접지 전압 Vss를 공급한다.
동일한 라이트 워드선 WWL을 공유하는 두개의 메모리 셀의 행에 각각 대응하는 드라이브 인버터는 공통의 상기 라이트 워드선 WWL이 비선택 상태(L 레벨)로 설정되는 경우에는, 대응하는 리드 워드선 RWL의 전압을 H 레벨로 설정한다. 따라서, 비선택 상태의 메모리 셀의 행에 대응하는 액세스 다이오드 DM 각각을 확실하게 역 바이어스할 수 있다.
각 라이트 워드선 WWL과 접지 전압 Vss 간에는 전류 제어 트랜지스터가 배치된다. 각 전류 제어 트랜지스터는 제어 신호 WE의 활성화에 응답하여 온한다.
도 40에 있어서는, 제1번째로부터 제4번째의 메모리 셀의 행에 대응하는 리드 워드선 RWL11∼RWL14, RWL21∼RWL24, 드라이브 인버터 DIV11∼DIV14, DIV21∼DIV24, 라이트 워드선 WWL1, WWL2 및 전류 제어 트랜지스터(41-1, 41-2)가 대표적으로 도시된다. 라이트 워드선 WWL1은 제1번째 및 제2번째의 메모리 셀의 행에 의해 공유되고, 라이트 워드선 WWL2는 제3번째 및 제4번째의 메모리 셀의 행에 의해 공유된다. 이후의 메모리 셀의 행에 대해서도 리드 워드선, 라이트 워드선 및 드라이브 인버터는 마찬가지로 배치된다.
비트선 BL에 대하여 데이터 기입 전류 ±Iw를 공급하기 위한 회로 구성의 도시는 생략되지만, 실시예 1의 경우와 마찬가지로, 비트선 BL의 양단 전압을 제어함으로써, 데이터 기입 전류 ±Iw를 흘릴 수 있다.
이러한 구성으로 함으로써, 라이트 워드선 WWL을 공유하여 메모리 어레이(10) 전체에 있어서의 라이트 워드선 WWL의 배치 개수를 감소할 수 있다. 이 결과, 라이트 워드선 WWL은 2행분의 레이아웃 영역을 이용하여 배치할 수 있기 때문에, 예를 들면 그 배선 폭을 충분히 확보함으로써, 단면적을 충분히 확보할 수 있다.
이에 따라, 비교적 큰 데이터 기입 전류를 흘릴 필요가 있는 라이트 워드선 WWL에서, 전류 밀도를 저감시켜 일렉트로마이그레이션에 기인하는 배선간 단락이나 배선 단선 등의 위험성을 회피하여 MRAM 디바이스의 동작 안정화를 도모하는 것이 가능해진다.
또한, 데이터 버스 DB와 리드 워드선 RWL과의 배치를, 도 26에 있어서의 소스선 SL 및 데이터 버스 DB와 마찬가지로 설계함으로써, 영역 AR1 및 AR2 각각 중에 있어서, 선택된 메모리 셀의 열의 위치에 상관없이 감지 전류 경로의 저항치를 거의 일정하게 유지할 수 있다.
또한, 더미 비트선 DMBL1, DMBL2와 비트선 BL과의 배치를 도 27에서 설명한 것과 마찬가지로 설계함으로써, 영역 AR1 및 AR2 각각 중에 있어서, 선택된 메모리 셀의 행의 위치에 관계없이 감지 전류 경로의 저항치의 총합을 거의 일정하게 유지할 수 있다.
또한, 도시하지 않지만, 데이터 버스 DB 및 데이터 판독 회로(51)를 리드 워드선 RWL이 독립적으로 배치되는 영역마다 배치하면, 메모리 어레이(10) 내에서 선택된 메모리 셀의 위치에 관계없이 감지 전류 경로의 저항치의 총합을 거의 일정하게 유지할 수 있다.
이와 같이 하여, 고집적화에 적합한 MTJ 메모리 셀 MCD를 배치한 메모리 어레이에 있어서, 라이트 워드선 WWL을 인접하는 메모리 셀 간에서 공유하는 구성으로 한 경우에 있어서도, 선택된 메모리 셀의 위치에 의존한 감지 전류의 변동을 억제하여 MRAM 디바이스의 데이터 판독 시에 있어서의 동작 마진을 안정적으로 확보할 수 있다.
[실시예 6의 변형예 3]
도 41을 참조하여, 실시예 6의 변형예 3에 따른 구성에 있어서는, 도 48에 도시한 MTJ 메모리 셀 MCDD가 배치된 메모리 어레이에 있어서, 데이터 기입 전류가 왕복 전류 패스에 의해 흐른다.
행렬형으로 배치된 메모리 셀 MCDD의 메모리 셀의 행 및 메모리 셀의 열 각각에 대하여, 워드선 WL 및 비트선 BL이 배치된다.
각 워드선 WL은 워드 드라이버에 의해 구동된다. 홀수번째의 메모리 셀의 행에 대응하는 워드선 WL에 대해서는, 도 33에 도시된 라이트 워드 드라이버 WDb1과 마찬가지의 구성을 갖는 워드 드라이버가 배치된다. 마찬가지로, 짝수번째의 메모리 셀의 행에 대응하는 워드선 WL에 대해서는, 도 33에 도시된 라이트 워드 드라이버 /WDb1과 마찬가지의 구성을 갖는 워드 드라이버가 배치된다. 각 워드 드라이버에 대한 접지 전압 Vss의 공급은 비트선 BL과 동일 방향에 설치된 더미 비트선 DMBL을 통해 실행된다.
따라서, 데이터 기입 시에 있어서는, 선택된 메모리 셀의 행에 대응하는 라이트 워드선쌍을 형성하는 홀수 행 및 짝수 행에 각각 대응하는 2개의 라이트 워드선 WWL 각각은 접지 전압 Vss 및 전원 전압 Vcc로 설정된다. 또한, 각 단락 트랜지스터가 온됨으로써, 선택된 메모리 셀의 행에 대응하는 라이트 워드선쌍에 있어서 데이터 기입 전류가 왕복 전류로서 흐른다.
한편, 데이터 판독 시에 있어서는 각 단락 트랜지스터가 오프됨과 함께, 선택된 메모리 셀의 행에 대응하는 워드선 WL만이 선택적으로 접지 전압 Vss(L 레벨 전압)로 설정된다.
도 41에 있어서는, 제1번째로부터 제3번째의 메모리 셀의 행에 대응하는 워드선 WL1∼WL3 및 워드 드라이버 WDb1, /WDb1, WDb2가 대표적으로 도시된다. 라이트 워드선 WWL1 및 WWL2(/WWL1)는 라이트 워드선쌍 WWLP1을 형성하고, 양자간에는 단락 트랜지스터(42-1)가 배치된다. 이후의 메모리 셀의 행에 대해서도 리드 워드선, 라이트 워드선 및 드라이브 인버터는 마찬가지로 배치된다.
비트선 BL에 대하여 데이터 기입 전류 ±Iw를 공급하기 위한 회로 구성의 도시는 생략되지만, 실시예 1의 경우와 마찬가지로, 비트선 BL의 양단 전압을 제어함으로써, 데이터 기입 전류 ±Iw를 흘릴 수 있다.
이러한 구성으로 함으로써, 단일의 워드선 WL을 이용한 메모리 셀 MCDD를 배치한 메모리 어레이에 있어서도, 왕복 패스를 형성하는 워드선 WL에 의해 데이터 기입 전류 Ip를 공급할 수 있다. 이 결과, 주변 회로의 간소화와 자계 노이즈의 저감을 도모할 수 있다.
또한, 데이터 버스 DB와 워드선 WL과의 배치를 도 26에 있어서의 소스선 SL 및 데이터 버스 DB와 마찬가지로 설계함으로써, 선택된 메모리 셀의 열의 위치에 상관없이 감지 전류 경로의 저항치를 거의 일정하게 유지할 수 있다.
또한, 더미 비트선 DMBL과 비트선 BL과의 배치를 도 27과 마찬가지로 설계함으로써, 실시예 4 및 그 변형예와 마찬가지로, 선택된 메모리 셀의 행의 위치에 관계없이 감지 전류 경로의 저항치의 총합을 거의 일정하게 유지할 수 있다.
이와 같이 하여, 고집적화에 적합한 MTJ 메모리 셀 MCDD를 배치한 메모리 어레이에 있어서, 왕복 전류 패스를 형성하여 데이터 기입 전류를 흘리는 구성으로 한 경우에 있어서도, 선택된 메모리 셀의 위치에 의존한 감지 전류의 변동을 억제하여 MRAM 디바이스의 데이터 판독 시에 있어서의 동작 마진을 안정적으로 확보할 수 있다.
또, 이번 개시된 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생 각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해 설명되며, 특허 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

Claims (5)

  1. 박막 자성체 기억 장치에 있어서,
    행렬형으로 배치된 복수의 자성체 메모리 셀을 갖는 메모리 어레이 - 상기 복수의 자성체 메모리 셀 각각은,
    제1 및 제2 데이터 기입 전류에 의해 인가되는 데이터 기입 자계가 소정 자계보다 큰 경우에 기입되는 기억 데이터의 레벨에 따라서 저항치가 변화되는 기억부와,
    상기 기억부와 직렬로 결합되는 메모리 셀 선택 게이트를 포함함 - ;
    상기 자성체 메모리 셀의 행에 대응하여 각각 설치되며, 제1 저항율을 갖는 배선으로 형성되는 복수의 기입 워드선 - 상기 복수의 기입 워드선 각각은, 데이터 기입 시 및 데이터 판독 시의 양방에 있어서, 행 선택 결과에 따라서 선택적으로 활성화됨 - ;
    상기 복수의 기입 워드선 중 활성화된 적어도 하나에 대하여, 상기 데이터 기입 시 및 상기 데이터 판독 시의 각각에 있어서, 상기 제1 데이터 기입 전류의 전류 경로를 형성 및 차단하기 위한 워드선 전류 제어 회로;
    상기 자성체 메모리 셀의 열에 대응하여 각각 설치되는 복수의 데이터선;
    상기 데이터 기입 시 및 상기 데이터 판독 시에 있어서, 상기 제2 데이터 기입 전류 및 데이터 판독 전류 각각을, 상기 복수의 데이터선 중 선택된 상기 열에 대응하는 적어도 1개에 흘리기 위한 판독 기입 제어 회로; 및
    상기 자성체 메모리 셀의 행에 대응하여 각각 설치되며, 상기 제1 저항율보다 높은 제2 저항율을 갖는 배선으로 형성되는 복수의 판독 워드선 - 각 상기 판독 워드선은, 상기 데이터 판독 시에 있어서 상기 복수의 기입 워드선 중 대응하는 하나와 함께 선택적으로 활성화되며, 상기 복수의 판독 워드선 중 활성화된 적어도 하나는 대응하는 상기 메모리 셀 선택 게이트를 턴 온시킴 -
    을 포함하는 박막 자성체 기억 장치.
  2. 박막 자성체 기억 장치에 있어서,
    행렬형으로 배치된 복수의 자성체 메모리 셀을 갖는 메모리 어레이 - 상기 복수의 자성체 메모리 셀 각각은,
    제1 및 제2 데이터 기입 전류에 의해 인가되는 데이터 기입 자계가 소정 자계보다 큰 경우에 기입되는 기억 데이터의 레벨에 따라서 저항치가 변화되는 기억부와,
    데이터 판독 시에 있어서, 상기 기억부에 데이터 판독 전류를 통과시키기 위한 메모리 셀 선택 게이트를 포함함 - ;
    상기 자성체 메모리 셀의 행에 대응하여 각각 설치되며, 2개마다 기입 워드선쌍을 구성하는 복수의 기입 워드선 - 각 상기 기입 워드선쌍을 구성하는 2개의 상기 기입 워드선은 적어도 상기 데이터 기입 시에 있어서, 상기 메모리 어레이의 일단측에서 전기적으로 결합됨 - ;
    상기 메모리 어레이의 타단측에 배치되며, 상기 데이터 기입 시에 있어서 상기 제1 데이터 기입 전류를 흘리기 위해, 선택된 상기 행에 대응하는 상기 기입 워드선쌍을 구성하는 2개의 상기 기입 워드선 각각을 제1 및 제2 전압의 한쪽씩에 설정하기 위한 워드선 드라이브 회로;
    상기 자성체 메모리 셀의 열에 대응하여 각각 설치되는 복수의 데이터선;
    상기 데이터 기입 시 및 데이터 판독 시의 각각에 있어서, 선택된 상기 열에 대응하는 상기 데이터선에 대하여 상기 제2 데이터 기입 전류 및 상기 데이터 판독 전류를 각각 공급하기 위한 판독 기입 제어 회로; 및
    상기 자성체 메모리 셀의 행에 대응하여 각각 설치되며, 각각이 상기 데이터 판독 시에 있어서, 행 선택 결과에 따라서 대응하는 상기 메모리 셀 선택 게이트를 도통시키기 위한 복수의 판독 워드선
    을 포함하는 박막 자성체 기억 장치.
  3. 박막 자성체 기억 장치에 있어서,
    행렬형으로 배치된 복수의 자성체 메모리 셀을 갖는 메모리 어레이 - 상기 복수의 자성체 메모리 셀 각각은,
    제1 및 제2 데이터 기입 전류에 의해 인가되는 데이터 기입 자계가 소정 자계보다 큰 경우에 기입되는 기억 데이터의 레벨에 따라서 저항치가 변화되는 기억부와,
    데이터 판독 시에 있어서, 상기 기억부에 데이터 판독 전류를 통과시키기 위한 메모리 셀 선택 게이트를 포함함 - ;
    상기 자성체 메모리 셀의 행에 대응하여 설치되며, 각각이 2개의 상기 행마다 공유되는 복수의 기입 워드선;
    상기 복수의 기입 워드선 중 활성화된 적어도 하나에 대하여, 상기 데이터 기입 시 및 상기 데이터 판독 시의 각각에 있어서, 상기 제1 데이터 기입 전류의 전류 경로를 각각 형성 및 차단하기 위한 워드선 전류 제어 회로;
    상기 데이터 판독 시 및 데이터 기입 시의 각각에 있어서, 선택된 상기 행에 대응하는 상기 기입 워드선을 활성화하기 위한 워드선 드라이브 회로;
    상기 자성체 메모리 셀의 열에 대응하여 각각 설치되는 복수의 데이터선;
    상기 데이터 기입 시 및 데이터 판독 시의 각각에 있어서, 선택된 상기 열에 대응하는 상기 데이터선에 대하여, 상기 제2 데이터 기입 전류 및 상기 데이터 판독 전류를 각각 공급하기 위한 판독 기입 제어 회로; 및
    상기 자성체 메모리 셀의 행에 대응하여 각각 설치되며, 각각이, 상기 데이터 판독 시에 있어서, 행 선택 결과에 따라서 대응하는 상기 메모리 셀 선택 게이트를 도통시키기 위한 복수의 판독 워드선 - 각 상기 판독 워드선은, 상기 데이터 판독 시에 있어서, 상기 행 선택 결과에 따라서 대응하는 상기 기입 워드선과 함께 선택적으로 활성화됨 -
    을 포함하는 박막 자성체 기억 장치.
  4. 박막 자성체 기억 장치에 있어서,
    행렬형으로 배치된 복수의 자성체 메모리 셀을 갖는 메모리 어레이 - 상기 메모리 어레이는 열 방향을 따라서 복수의 영역으로 분할되고,
    상기 복수의 자성체 메모리 셀 각각은,
    제1 및 제2 데이터 기입 전류에 의해 생기는 데이터 기입 자계에 의해 기입되는 기억 데이터의 레벨에 따라서 저항치가 변화되는 기억부와,
    상기 기억부와 직렬로 결합되는 메모리 셀 선택 게이트를 포함함 - ;
    상기 복수의 영역에 대하여 공통으로 상기 자성체 메모리 셀의 행에 대응하여 각각 설치되며, 제1 저항율을 갖는 배선으로 형성되는 복수의 기입 워드선 - 상기 복수의 기입 워드선은 데이터 기입 시에 있어서 상기 제1 데이터 기입 전류를 흘리기 위해 행 선택 결과에 따라서 선택적으로 활성화됨 - ;
    상기 자성체 메모리 셀의 열에 대응하여 각각 설치되는 복수의 데이터선;
    상기 데이터 기입 시 및 데이터 판독 시의 각각에 있어서, 상기 제2 데이터 기입 전류 및 데이터 판독 전류 각각을 상기 복수의 데이터 선 중 선택된 상기 열에 대응하는 1개에 흘리기 위한 판독 기입 제어 회로;
    상기 복수의 영역에 대하여 공통으로 설치되며, 제2 저항율을 갖는 배선으로 형성되는 복수의 메인 판독 워드선;
    상기 복수의 영역마다 상기 자성체 메모리 셀의 행에 대응하여 각각 설치되며, 상기 제1 및 제2 저항율보다 높은 제3 저항율을 갖는 배선으로 형성되는 복수의 판독 워드선 - 상기 복수의 판독 워드선 각각은 상기 복수의 메인 판독 워드선 중 어느 하나와 대응함 - ; 및
    상기 복수의 판독 워드선에 대응하여 각각 설치되는 복수의 판독 워드선 드라이버 - 상기 복수의 판독 워드선 드라이버 각각은, 상기 데이터 판독 시에 있어서, 상기 복수의 메인 판독 워드선 중 대응하는 하나의 활성화에 따라서 상기 복수의 판독 워드선 중 대응하는 하나를 활성화하고, 상기 복수의 판독 워드선 중 활성화된 적어도 하나는 대응하는 상기 메모리 셀 선택 게이트를 턴 온 시킴 -
    를 포함하는 박막 자성체 기억 장치.
  5. 박막 자성체 기억 장치에 있어서,
    행렬형으로 배치된 복수의 자성체 메모리 셀을 갖는 메모리 어레이 - 상기 복수의 자성체 메모리 셀 각각은,
    제1 및 제2 데이터 기입 전류에 의한 데이터 기입 자계에 의해 기입되는 기억 데이터의 레벨에 따라서 저항치가 변화되는 기억부와,
    상기 기억부와 직렬로 결합되는 액세스 트랜지스터를 포함함 - ;
    상기 자성체 메모리 셀의 열에 대응하여 각각 설치되는 복수의 데이터선;
    상기 데이터 기입 시 및 데이터 판독 시 각각에 있어서, 상기 제1 데이터 기입 전류 및 데이터 판독 전류 각각을 상기 복수의 데이터선 중 선택된 상기 열에 대응하는 1개에 흘리기 위한 판독 기입 제어 회로;
    상기 자성체 메모리 셀의 행에 대응하여 각각 설치되며, 각각이 행 선택 결과에 따라서 활성화되는 복수의 워드선 - 상기 복수의 워드선 중 활성화된 적어도 하나는 대응하는 상기 액세스 트랜지스터를 턴 온시킴 - ; 및
    상기 데이터 기입 시에 있어서, 상기 복수의 워드선 중 활성화된 적어도 하나에 상기 제2 데이터 기입 전류의 전류 경로를 형성하기 위한 워드선 전류 제어 회로 - 상기 워드선 전류 제어 회로는, 상기 데이터 판독 시에는, 상기 복수의 워드선 각각에 있어서 상기 전류 경로를 차단함 - ;
    를 포함하는 박막 자성체 기억 장치.
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