TW518596B - Magnetic thin-film memory device - Google Patents

Description

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【發明的背景] 【發明之領域] 本f明是關於薄膜磁性體記憶裝置，尤其是關於裝設帶 > 磁，道轉合（MTJ :Magnetic TunnelinS Junction)的 記，單元的隨機存取記憶體。 【为景之技術說明】 #作為y %成為在低消耗功率下不揮發的資料記憶的記憶 表置隶引人注目的算是MRAM ( Magnet i c Random Access Memory )裝置。MRAM裝置使用由半導體積體電路形成的數 個薄膜磁性體進行不揮發的資料記憶，是對於各個薄膜磁 性體可以隨機存取的記憶裝置。 尤其是近年來有報導指出，通過將利用磁隧道耦合 (MTJ ’Magnetic Tunneling Junction)的薄膜磁性體作 為記憶單元使用，MRAM裝置的性能獲得飛躍的進步。關於 裝設帶有磁隧道耦合的記憶單元的MR AM裝置，曾經在，，A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell" ， ISSCC Digest of Technical Papers ，TA7· 2，Feb· 2 0 0 0.以及’’Nonvolatile RAM based on Magnetic

Tunnel Junction Elements" ， ISSCC Digest of Technical Papers，ΤΑ7·3，Feb.2000·等技術文獻中陳述 過。 圖42是表示具有磁隧道耦合的記憶單元（以下簡稱nMTJ 記憶單元π )的結構的示意圖。

C:\2D-C0DE\90-ll\90120375.ptd 第5頁 518596 五、發明說明（2) 如圖42所示’ MTJ記憶單元包括：根據記憶資料的資料 位準可改變其電阻值的磁隨道輛合MTJ、以及存取電晶體 ATR。存取電晶體ATR是由場效應電晶體形 ，它連 磁隧道耦合MTJ和接地電壓Vss之間。 ' 對於MT J記憶單元配置以下内容：為 寫入字線WWL ;為了顯示資料讀出的^ j示資料寫入的 料線的位元線BL，該位元粗是為的了W字線肌；作為資 料寫入時傳輸對應於記憶資料位準二料讀出時以及資 圖43是說明MTJ記憶單元的資勺公號而設置的。 如圖43所示，磁隧道耦合MTJ包括.且作的不意圖。 定磁場的磁體層（以下簡稱，，固定磁性一"有一定方向的固 磁場的磁體層（以下簡稱"自由磁"層）FL、具有自由 層FL和自由磁性層VL之間配 \ ) VL。在固定磁性 層TB是由絕緣膜形成的。、P早壁層TB，隧道障壁 的位準不揮發性地寫入磁場，磁性層VL，根據記憶資料 磁性層FL具有相同方向的磁p “被寫入的磁場或者與固定 不同方向的磁場。 每’或者與固定磁性層FL具有 在為料頃出時，存取電曰 而被導通。由此，向字線^ ^ATR由於讀出字線RWL的活化 體ATR〜接地電壓Vss的電济、磁隧道耦合MTJ〜存取電晶 電流屬於恒定電流，是由 $路通入感測電流I s，該感測 磁隧道耦合MTJ的電阻值"中未示出的控制電路供給的。 性層VL之間的磁場方向的’根據固定磁性層FL和自由磁 固定磁性層FL的磁場方向2應關係而變化。具體地講，在 °與寫入自由磁性層VL的磁場方向

C:\2D-C0DE\90-ll\90120375.ptd 518596 五、發明說明（3) 相同的場合，與兩者的磁場方向不同的場合相比，磁隧道 麵合MTJ的電阻值略低一些。 因此，在資料讀出時，由感測電流於磁隧道耦合MTJ產 生的電壓降’由於自由磁性層VL記憶的磁場方向不同而有 所差異。正因為如此，一旦將位元線此預充電成高電壓狀 態的場合’如果開始供給感測電流丨s，那麼通過監視位元 線BL的電壓位準’就能夠讀出磁隧道耦合MTJ記憶單元的 記憶資料的位準。

圖44是說明對MT J記憶單元的資料寫入動作的示意圖。 如圖44所示，在資料寫入時讀出字線RWL成為非活化狀 態’存取電晶體ATR處於截止狀態。在該狀態下，為了對 自由磁性層VL寫入磁場所需要的資料寫入電流，分別通過 寫入字線WWL以及位元線BL。自由磁性層VL的磁場方向， 由寫入字線WWL以及位元線BL分別通過的資料寫入電流的 方向組合來決定。 U 圖45是說明資料寫入時的資料寫入電流方向與磁場 的關係的示意圖。 α 參考圖45，其橫軸表示的磁場Ηχ，是表示根據通過 字線WWL的資料寫入電流而產生的磁場η ( )的方向\ 另一方面，縱軸表示的磁場Hy，是表示根據通過位°_ 的資料寫入電流而產生的磁場H (BL )的方向。 蜾儿 只有在自由磁性層VL所記憶的磁場方向與 Η _和位元線磁場η (BL)之和達到圖 子線， 形特性曲線的外侧區的場合下’才能夠重新寫入。出即的生所

518596 五、發明說明（4) 施加的磁場只相當於在星形 自由磁性層VL所記憔的磁户、性曲線的内侧區的場合下， 因此，為了根“入動二向不進行更新。 料更新，需要對寫入字線仃磁-隧道耦合MTJ的記憶資 在磁隧道耦合MTJ目前記恃沾:位兀線BL雙方通過電流。 重新寫入資料之前的時間〜内場方向即記憶資料，直到 在資料讀出動作時，於揮發的狀態。 是’感測電流Is的設定值在通常感測電流1s。但 錯誤地改記憶單元的^㈣響在資料讀出時 的。 平兀妁°己憶資料的可能性是非常小 在上述列舉的技術文獻中曾經提出如下技術： 此類的MTJ記憶單元在半導體基板上集成，構 取記憶體MRAM裝置。 圖46是表示成行列狀集成配置的MTJ記憶單元的示意 圖。 一 如圖46所示，通過將MTJ記憶單元在半導體基板上成行 列狀集成配置，可以實現高度集成化的MRAM裝置。在圖46 中表示出以η行X m列（η，m :自然數）配置mt J記憶單元 的場合。 以上說明可以看出，對於各個MT J記憶單元，有必要配 置位元線BL、寫入字線WWL以及讀出字線RWL。因此，對於 以行列狀配置的η X m個Μ T J記憶單元，需要配置η條寫入字 線WWL1〜WWLn和η條讀出字線RWL1〜RWLn、以及m條位元

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線BL1〜BLm 一來，對於MTJ記憶單元，一般是採用分別對應苴讀出 動作和寫入動作而設置獨立的字線的結構。 〃 圖47是在半導體基板上配置MTJ記憶單元的結構圖。 如圖47所示，在半導體主基板SUB上的p型區域ar形成 取電晶體ATR。電晶體ATR具有η型區的源極區域/汲極區域 110、120和閘極130。源極區域/汲極區域11〇通過由第1金 屬配線層Ml形成的金屬配線與接地電壓Vss連接。寫入字 線WWL使用由第2金屬配線層M2製成的金屬配線。位 設有第3金屬配線層M3。 1

磁隧道耦合MTJ，配置於寫入字線WWL設有的第2金屬配 線層M2和位元線Bl設有的第3金屬配線層M3之間。存取電 晶體ATR的源極區域/汲極區域丨2〇，借助於接點孔形成的 金屬膜150、第1和第2金屬配線層Ml和M2、以及障壁層金 屬140與磁隧道耦合MTJ進行電氣連接。障壁層金屬丨4〇是 為了使磁隨道轉合MT J與金屬配線之間進行電氣連接而設 置的緩衝材料。

綜上所述，在MTJ記憶單元設置的讀出字線rwl，是與寫 入字線WWL相獨立的配線。而且，寫入字線WWL和位元線BL 在貧料寫入時，有必要通過資料寫入電流，使其發生規定 值以上數值的磁場。因此，位元線乩和寫入字線WWL由金 屬配線製成。 另一方面，讀出字線RWL是為了控制存取電晶體ATR的閘 極電壓而设置的，沒有必要積極地通過電流。因此，從提

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518596 五 、發明說明（6) 兩集成度的觀點出發，讀出字線RWL不用重新設置獨立的 金屬配線層，而是在與閘極丨3 〇的同一配線層中採用多晶 石夕層和多晶矽化物結構等形成的。 阳 4通過採用這樣的結構，抑制金屬配線層數，可以將MTJ ，憶單元集成配置於半導體基板上。但是，讀出字線 是由多晶矽層等形成的，所以電阻值較高。正因為如此， 在資料讀出時讀出字線RWL的信號傳播遲緩，發生資料讀 出動作難於實現高速化的問題。 業已知道，作為比圖42所示的MTJ記憶單元更加高度集 成化的MTJ記憶單元的結構，可以用㈣結二極體作存^ 件，依此取代存取電晶體。 圖48是表示使用二極體的MTJ記憶單元的結構的示意 圖0 如圖48所示，使用二極體的MTJ記憶單元的MCDD包括磁 隨道耦合MTJ和存取二極體DM。二者之間的連接，是按照 存取二極體DM從磁隧道耦合MTJ朝向字線WL的方向為順方 向而連接的。位元線BL設置於與字線WL交又的方向，並與 磁隧道耦合MT J連接。 ” 對MTJ §己丨思早元MCDD的資料寫入’是借助於對字線孔和 位元線BL通過資料寫入電流而進行的。資料寫入電流的方 向與使用存取電晶體的場合相同，是根據寫又資料:資料 記憶單元的字 狀態。此 另一方面，在資料讀出時，對應所選擇的 線WL，被設定在低電壓（例如接地電壓yss )

C:\2D-CODE\90-ll\90120375.ptd 第10頁 五、發明說明（7) ^ ，過將位元線BL預充電成高電壓（例如電源電壓Vcc ^狀態，導通存取二極體DM，可以使磁隧道耦合町；通過 電流Is。但是，對應於沒被選擇的存取單元的字線計 设定在高電廢狀態，因此對應的二極體龍保持在截止 狀悲’而沒有感測電流丨s通過。 ^上述說明，對於使用存取二極體的mtj記憶單元， 月b夠進仃貧料的讀出以及資料的寫入。 下Γϋ在ί導體基板上配置圖48之㈣記憶'單^的場合 卜的結構示意圖。 圖所不’由半導體主基板SUB上的Ν型區域肌和設 =中ΛΤ广的ρ型區域PAR，形成存取二極麵在 圖49中，作為_區域的形成例，表示㈣型井。 相：於存取二極體DM的陰極_型 屬配線㈣的字線WL相連接。相 體酉己= 的P型區域PAR，通過障壁層金屬 取-極細的險極 道搞合ΜΠ進行電氣連接。金屬韻0與磁隧 M2，並與磁道搞合MTJ連接。這樣 於金屬配線層 電晶體而採用存取二極體，能夠’右，通過取代存取 MTJ記憶單元的結構。體此夠獲付有利於高集成化的 元線BL都通過資料 料寫入電流而引起 在字線WL和位元線 入物件的MTJ記憶 存在有導通的危險 但是，在資料寫入時，於字線礼和位 寫入電流，因此在這些配線都會因為資 電壓降。由於產生這些線路的電壓降，、 Bj上的電壓分佈，對於沒有成為資料寫 單疋的一部分，其存取二極體DM的”結 )丄8596 五、發明說明（8) 元，一 f導通’就會出現不希望的電流通過MTJ記憶單 ❸於疋會導致錯誤地進行資料寫入的危險性存在。 =上所述’使用存取二極體的先前的Μ】記 ^ αι 了阿集成化是有利的，但是反過來，卻又存在 貝料寫入，作的不穩定的問題發生。 Η本發2疋為了解決上述問題而提出的，本發明的目的 於絜有ΜΠ記憶單元的MRAM裝置，可以實現料寫入 動作的高速化和穩定化。 〔發明之概要〕 以ί ^明的目的是：於帶有⑴記憶單元的0龍裝置，可 Μ使賢料寫入動作實現高速化。 ^在=^地介紹本發明。本發明是關於薄膜磁性體記憶 入…娘以i膜Ϊ性體記憶裝置包括··記憶體陣列、數條寫 線了以菸躓出字線、字線電流控制電路、數條資料 狀配署控制電路等。記憶體陣列具有成行列 個_ _留—· 屺隐早兀。數個磁性體記憶單元的各 〇己f思早疋包括：言己情部 士够， 的次社啻 ^ , 匕邛由弟1和第2資料寫入電流施加 入的&、= 所規定的磁場時，根據寫 二？己隐貝枓的位準使其電阻值發 問極，該記憶單元選擇閉極與 J己 寫入字線分別對應於磁性體記情軍串聯連接。數條 第1電阻率的配線所形成。數條寫 又置由、有 資料寫入時和在資料括屮拄 予線的各條子線，在 予線電机控制電路，對數條寫入字線中被活化的】

518596 五、發明說明（9) ____ ^其中之一，在資料寫入時和在資料讀出時的任何尸人 ’成或者遮斷第1資料寫入電流的電流通路。 ^ s下 刀別對應於磁性體記憶單元的行而設置。讀 i f:線 在資料寫入時和在資料讀出時，分別使第匕㈡ 軍k和資料感測電流通過數條資料線中對應於、馬 3二條資料線。數條讀出字線分別對應於磁性體二二行 :列置，由具有高於第!電阻率的第2電阻；的己::、:： ^買：字線在資料讀出時，對應數條寫入選 少；時使其活化’數條讀出字線中被活化的； ^中之一使對應的記憶單元選擇閘極導通。 f此可見，本發明的優點在於··通過與低 予線一起來控制高電阻值的讀出字柄# 的寫入 號傳輸的遲緩狀態，能夠實現接^低碩出字線的信 借助於”對低電阻值的主讀字、、：出動作的高速化。 讀出字線之間的分級控制"來按照區域分割的 因此獨立控制讀出字線和二見貝料1買出時的列選擇， 作的高速化。（—o e p ”、、予線’可以實現資料讀出動 根據本發明之別的方 日 ） 置包括··記憶體陣列、數疋溥，磁性體記憶裝置，該裝 /寫入控制電路、數條主读U寫〜入字線、數條資料線、讀出 數條頃出字線驅動器’等 ▲予線數條謂出字線、以及 數個磁體記憶單元。元憶體陣列具有成行列狀配置的 區域。 〜體陣列沿著行方向被分割成數個 數個磁性體記憶單 、個記憶單元包括：記憶部，根 C:\2D-roDE\90.11\90120375.ptd 第13頁 518596 五、發明說明（10) 據由第1和第2資料寫入電流產生的資料寫入 ”資料位準’改變其電阻值；記憶單元選擇開】寫= fe、早70選擇閘極與記憶部進行串聯連接。 /數條寫入字線對於各個區域，共同對應於磁性體記 兀的列而分別設置’自具有第i電阻率的配線所形成。數 條寫入字線，於資料寫入時為了通過第丨資料寫入電流， 根據列選擇結果選擇性地被活化。 數條資料線分別對應磁性體記憶單元的行而被設置。讀 出/^寫入控制電路，在資料寫入時和在資料讀出時，分別 使第2資料寫入電流和資料感測電流通過數條資料線中對 應於所選擇行的一條資料線。 數條主讀出字線對應數個區域而共同設置，由具有第2 電阻率的配線形成。 各條讀出字線在數個區域的每個區分別對應磁性體記憶 單元的列而設置，由具有高於第1和第2電阻率的第3電阻 率的配線形成。數條讀出字線的各條字線都與數條主讀出 字線中的其中之一相對應。 數條讀出字線驅動器分別與數條讀出字線相對應而設 置’數條讀出字線驅動器的各個驅動器，伴隨在資料讀出 時對應於數條主讀出字線中的一條被活化，則數條主讀出 字線驅動器中對應的一個也被活化。數條讀出字線中被活 化的至少其中之一使對應的記憶單元選擇閘極導通。 因此’電阻值較低的字線在資料讀出時和在資料寫入時 的兩種場合下公用，所以有利於減少配線數量並使資料讀

C: \2D-mDE\90-11 \9〇12〇375. ptd 第14頁 518596 五、發明說明（11) 出動作高速化。（<-只是場所的移動） 根據本發明之另一方案，是薄膜磁性體 置包括：記憶體陣列、數條資料線、讀出该敦 路、數條字線、以及字線電流控制電：以/。寫入控制電 記憶體陣列具有成行列狀配置的數個磁 數個磁性體記憶單元的各個記憶單元包括：：;己：早：。 根據由扪和第2資料寫入電流產生的資料寫2::::以 m料的位準，改變電阻值；存取電：匕 進仃串聯連接。 ‘ U w f ί資料線分別對應於磁性體記憶單元的行而設置。 分;:二匕ί制電路、’在資料寫入時和在資料讀出時， 、§! 1 — Μ 1 1 ;寫入電流以及資料感測電流通過對應於所 選擇订的1條資料線。 字對應於磁性體記憶單元的列而設置，各條 I甘 /、j遥擇結果而被活化。數條字線中被活化的至 > ^中之一使對應的存取電晶體導通。 ήίι ίί Γ控制電路在資料寫人時，於數條字線中被活化 ^ ^ ^ 1條形成第2資料寫入電流的電流通路；字線電 :,L控制電路在資料讀出日夺，於數條字線中的各條字線，遮 斷電流通路。 卞K 丫 W合俅子琢 ^ 以2ί貝料讀出時和在資料寫入時的兩種情況下，可 >二#子、、\，所以有利於減少配線數量並使資料讀出動作 同速化。（—只是場所的移動） (以下為本次增加部分）

518596 五、發明說明（12) 根據本發明再別的方案，是薄膜磁性體記憶裝置。該壯 置包括··記憶體陣列、數條寫入字線、字線驅動電路:= 條資料線、讀出/寫入控制電路、以及數條讀出字線等。 記憶體陣列具有成行列狀配置的數個磁性體記憶單元 數個磁性體記憶單元的各個單元包括··記憶部，^根笛 1，第y貧料寫入電流施加的資料寫入磁場高於所規定的磁 場的％合下，可根據所寫入的記憶資料的位準改變其電阻 值；記憶單元選擇閘才虽，在資料讀出日夺，為 電流通過記憶部。 1 ^ & 數條寫入字線分別對應於磁性體記憶單元的列而設置， 每2—條構成1對寫入字線對。構成各個寫入字線對的2條寫 ^ ^線，至少在資料寫入時與記憶體陣列的一端進行電氣 字線驅動電路配置於記憶體陣列的另外一端，為了在資 料寫入，通過第丨資料寫入電流，構成對應所選擇的"列，，、 的寫入子線對的2條寫入字線，分別被設定在第1和第2電 壓的一方。 數條資料線分別對應於磁性體記憶單元行而被設置。讀 出/寫入控制電路，在資料寫入時以及在資料讀出時，對 於對應所選擇的行的資料線，分別提供第2資料寫入電流 以及資料感測電流。 數條碩^字線分別對應於磁性體記憶單元的列而設置， 各條讀出字線在資料讀出時，根據列選擇結果使其對應的 記憶單元選擇閘極導通。

518596 五、發明說明（13) 因此，根據對應所選擇 、 成往復電流通路，通過次u。早兀列的寫入字線對，： 入字魂的一主Γ曰 貝料寫入電流。其結果J 形 入子線的+數量的寫入字果，可根據寫 可，因此能夠使字線寫入士 订，’列，，選擇印 :^^場是以互相抵消的方向而作^ 低對圯fe早7C周邊部位的磁場。 ，故可以滅 根據本發明再次另一方 :曰 裝置包括：記憶體陣列、：條性體，裝置1 以及數條讀出字線等。 、 ”、、控制電路、 記憶體陣列是呈右^> > 元。數個磁“；y仃列狀配置的數個磁性體記憶單 據第1和第2資料寫!二?各個Ϊ元包括：記憶部，在根 的磁場的場合下^按昭二】加的#料寫入磁場高於所規定 記::早…閘極…料讀出時使資料感測電ί ^ Π ^„ t, £ ^ 入字線中被活化的至少有"子之線一電=電路’對 料讀出時，分別开彡# ^二 在貝料寫入時以及在資 路。…別形成和遮斷第lf料寫入電流的電流通 字線驅動電路，在咨 在貝枓寫入時以及在資料讀出時，使對 第17頁 \\312\2d-code\90-ll\9〇i2〇375.ptd 518596

五、發明說明（14) 應所選擇的N的寫入字線活化。數條 體記憶單元的行而設置。 料刀㈣應磁性 言買出/寫入控制電路，方杳料京人太 ，斟恥、H撂·^ > 在貝枓冩入時以及在資料讀出時 ，：所選擇的打的資料線，分別提供第2資料寫入電流= 及負料感測電流。數1 + g ^ s l 、 .,數條靖出子線刀別對應磁性體記憶單元 的列而权置’I條字線在資料讀出時，按照 ： 對應的記憶單元選擇閘^ ^。j # Μ 、 、、Ό 使 出時，按照列選擇出字線’在資料讀 被活化。、擇、'。果’與對應的寫人字線—起選擇性地 因此’減低讀出字線的信 實現高速化的同時，借助於 證配線間距’容易保證配線 線的電流密度的降低來抑制 作的可靠性。 號傳輸滯後，使資料讀出動作 寫入字線WWL的公有，可以保 的截面積。所以，通過寫入字 電致徒動的發生，可以提高動 【最佳實施例之說明] 就本發明的實施形態進行詳 在以下内容中，參考附圖 細地說明。 [實施形態1 ] 汽施形態1的MR am裝置1的整體結 圖1是表示根據本發明 構的示意性方框圖。 如圖1所示，MRAM裝置工回 號ADD，進行隨機存取，杂」^"卜"卩控制信號CMD和位址信 料DOUT的輸出。 汽行寫入資料DIN的輸入和讀出資 MRAM裝置1包括：控制雷 塔5 ’回應控制信號CMD，控制

518596 五、發明說明（15) MRAM裝置1的全部動从· β卜立μ 土 ,,^ ^ UL ^ 動作，$ 體陣列1 0，具有以η行X m列 的订列狀配置的MTJ #卜立® $ 叩 搂 ％七攸莊> 5己j思早70。關於記憶體陣列1 〇的結 麻而献番*w文合 仃說月一 MT J記憶單元的列分別對 ::己置數條寫入字線WWL以及讀 于 早几的行分別對應而配置數條位元 己隐 MRAM裝置1還包括·、仓a加、强挪 地址作號ADD所干Ϊ 擇的列解碼器2〇，可根據 •進行^ μ 2的列位址RA進行記憶體陣列1 0的列選擇 行=ϊ :解碼器25，可根據地址信號所4 = 車列1〇的行選擇；字線驅動器3〇可 :艮J列解碼益20的列選擇結果選擇性地活 了 5〇和6〇 ’議讀出和資料寫入時可 ：=電路 資料感測電流。 ^貝枓寫入電流和 項出/寫入控制電路5〇和6〇 ’控制記憶 部的危險BL的電壓位準，對位元線BL通過"的兩端 貝料寫入和資料讀出時的資料寫入 刀^進仃 丨丨。 只$叶感測電流 圖2是為了說明記憶體陣列丨〇的結構的詳細 如圖2所示，記憶體陣列1〇，由以n行χ m列=j 有圖22之結構的MTJ記憶單元MC構成。記憶體 L的， ^亍的方向分割成區域AR1和AR2兩個區域。 /σ著 分別於區域AR1以及AR2獨立地設置讀出字線 如’對應於§己憶單元第1列設置的讀出字線，、 例 、 為分別對應

518596 五、發明說明（16) ' 區域AR1配置的讀出字線RWL11、以及對應區域AR2配置的 讀出字線RWL2 1。對應其他各列配置的讀出字線同樣是被 分別配置於區域AR1以及AR2的讀出字線。 將記憶體陣列1 〇分割成2部分，這只是一個例子而已， 實際上不僅限於該例適於本發明。在以下說明的本發明的 實施例的形態中，對記憶體陣列1 〇這一被分割物件，分割 成任意多個的場合，同樣也是適用的。 另一方面，寫入字線WWL，對於區域AR1以及AR2，均斜 應記憶單元的各列設置。因此，整個記憶體陣列丨〇，配置 寫入字線WWL1〜WWLn。讀出字線RWL1〜RWLn以及寫入字線 WWL1〜WWLn沿著列方向配置。 & 位元線BL對應記憶單元的各行沿著行方向配置。因此， 整個記憶體陣列1〇配置位元線數為BL1〜BLm。 在以下敘述中，對寫入字線、讀出字線以及位元線作總 括表達時’分別使用元件編號驟!^、RWL以及BL表示，同^ 在表示特定的寫入字線、讀出字線以及位元線的場合，在 這些元件編號上添加數位，例如表示為：RWLn、RWL2i 字線電流控制電路40具有分別對應寫入字線WWL1〜WWLn 而設置的電流控制電晶體41-1〜41〜η。電流控制電晶體 41 1〜41〜η在資料寫入時回應被活化的控制信號WE而導 通’對應的寫入字線WWL與接地電壓Vss進行電氣連接。由 此，在選擇狀態（高電壓狀態：H位準）被活化的寫入字 線可以通過資料寫入電流。

518596 五、發明說明（17) 另一方面，在資料寫入以外的場合，控制信號WE是處於 非活化狀悲’因此電流控制電晶體4 1 - 1〜4 1〜η處於被截 止狀態。所以，即使於被活化的寫入字線WWL也沒有電流 通過。 分別對應讀出字線RWL11〜RWLln、RWL21〜RWL2n而設置 輔助驅動器RSD11〜RSDln、RSD21〜RSD2n。對於這些輔助 驅動器’提供共同的控制信號SD。各個輔助驅動器，根據 控制信號SD的信號位準以及對應的寫入字線WWL的電壓， 使對應的寫入字線RWL活化成選擇狀態（高電壓狀態：H位 準）。 〜 正如上述說明那樣，寫入字線WWL1 1 WLn

-·· 為了發生1 料寫入所需要的磁場，有必要通過比較高的資料寫入電痛 (每1條寫入字線為數^的程度），為此，形成金屬配線π 層。希望該金屬配線層的電阻值較低、而且是且有耐電麥 徒動性能高的配線結構。因此，希望寫入字線WWL配置的> 配線層比其他金屬配線層的配線厚度要厚一些，而且希^ 採用比其他金屬配線層的電阻低的金屬材料形成。例如， 其他金屬配線層使用A1 (鋁）合金形成時，寫入字線” 使用Cu (銅）的金屬配線層即可。

另厂方面，為了實現記憶單元的高度集成化，讀出 RWL抓用與存取電晶體ATR的閘極相同的配線芦， 、、· 和多晶矽化物的結構形成。在實施形態 θ :: 高，出字線RWL作分割配置，減短配線長度, 入子線WWL的分級化，根據列選擇結果使讀出字線飢、活

518596 五、發明說明（18) 化二能夠使配線層數和配線數不增加，減小讀出字線 的“號傳播的延遲。由此，不僅能實現記憶單元的高度集 成化’而且還能夠使資料讀出動作進一步高速化。 圖3是說明記憶體陣列丨〇的資料讀出以及資料寫入動作 的時間流程圖。 首先，說明資料寫入時的動作。 、字線驅動器30根據列解碼器2〇的列選擇結果，使其對應 選擇列的寫入字線WWL的電壓被驅動成選擇狀態（H位準）。 對於非遠擇列寫入字線，寫入字線醫L的電壓位準仍然保 持在非選擇狀態（L位準··接地電壓vss ) 。 ·、 在資料寫入時，控制信號WE被活化成Η位 =控，晶體4Η〜41_η處於導通狀態，於對因應此4據列 2寫入子線WWL通過資料寫入電流Ιρ。另一方面，控制信 然保持在非活化狀態的[位準，所以，即使飢選擇 性$被驅動成η位準，各條讀出字線RWL也不會被活化。 口貝出/寫入控制電路5 〇和6 〇，通過控制記 電壓，根據寫入資料的資料位準 二n 。例如，在寫入π厂的記憶資料的場合，把 Γ電源雷if 1電路60側的位元線電壓設定成高電壓狀態 元線電厂二C:六’將反向側的讀出/寫入控制電路5〇側的位 =線電& §又疋在低電壓狀態（接地電壓Vss )。這樣一 i過入f制電路6〇朝向5°的$向，在位元線bl 。、/4寫入電流+ Iw。另一方面，在寫入"〇，，的記情資 料的場合，讀出/寫入控制電路5〇以及6〇側的位元線電壓

518596 五、發明說明（19) 電壓狀態巧源電壓Vcc )以及低電壓狀態 η!=讀出/寫入控制電路5。朝向6〇的方 向，在位7G線BL通過資料寫入電产一工 4時二有二要對各條位元線：過資w料寫入電流η识， :出/寫入控制電路50和6。’根據行解碼器25的 結 J ’進了上m線BL的電壓控制，使對應選擇行的一部 刀位兀線，選擇性地通過資料寫入電流+ b即可。 的ΓΛ說:月資料寫入時資料寫入電流湖記憶單元產生 的磁％方向的示意圖。 =圖4所示，在資料寫入時，對寫入字線通過資料寫入 電*Ip，使其在+Hx方向產生磁場H(WWL)。另一方面，對 位元線BL通過資料寫入電流+Iw或者_Iw，使其在+1^方 向或者一 Hy方向上產生對應其寫入資料位準的磁場η (讥 由此，將磁場H (WWL)與磁場H (BL)相組合，使其發 生相當於星形特性曲線的外側區的磁場，可以將對應資料 位準磁％方向寫入訂j記憶單元中的自由磁性層R。 這樣一來，在資料寫入時，對應資料位準，，丨，，、，，〇"，選 擇反方向的資料寫入電流+ Iw以及_Iw中其中一方，使$ =字線WWL的資料寫入電流1?與資料位準無關而固定在二 定方向，只使用圖2之電流控制電晶體4 1 — 1〜41—n即可容 易地構成字線電流控制電路4 〇。儘管圖中沒有詳細表示出 來’對應選擇列的寫入字線的電壓設定也與資料位準無 關，可以保持一定，因此可以比較容易構成字線驅動器'

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518596 五、發明說明（21) 且通過位元線的感測電流I s也非常小。因此，在資料讀出 時’貫行錯誤地資料寫入、致使MT J記憶單元的記憶資料 遭受破壞的可能性大大降低。 根據這樣的感測電流I s，根據MTJ記憶單元的記憶資料 的資料位準’在位元線產生不同的電壓降。列舉一例， 如圖3所示，在被記憶的資料位準為”丨"的場合，固定磁性 層R和自由磁性層VL的磁場方向如果一致，在記憶資料為 11 Γ的場合下的位元線BL的電壓降△ VI為小，記憶資料為 π 〇π的場合下的位元線BL的電壓降AV2比Δνΐ大。通過檢 測它們的電壓降Δν2與Λνΐ之差，能夠高速地讀出MTJ記 憶單元的資料。 圖5是表示字線驅動器3 〇的結構例的電路圖。 字線驅動器30，具有分別對應於寫入字線wwu〜WWLn而 設置的反相器31以及反相器32。各個反相器31回應控制信 jWE而動作。另一方面，反相器3 2回應控制信號WE的反轉 信號/WE而動作。即，反相器31在資料寫入時動作，而各 個反相器3 2在資料讀出時動作。 列解碼器20根據列位址RA，使列解碼信號RD1〜RDn中對 應遠擇列的其中之一被活化成L位準。列解碼器2 〇生成傳 輸給輔助驅動器的控制信號SD。 列解碼信號RD1〜RDn，被傳輸給字線驅動器3〇。於字線 驅動器30，各個反相器31和反相器32，接受對應的記憶單 ，列的列解碼信號。例如，對應寫入字線設置的各個反相 器3 1和反相器3 2，接受列解碼信號。反相器3丨和反相器3 2

518596 五、發明說明（22) — -- WWT在、f傳輸的列解碼信號被活化為L位準的場合，對應的 WWL被活化成選擇狀態（η位準）。 在資料讀出時以及在資料寫入時的兩者場合下，對應選 擇列的寫入字線WWL被活化成選擇狀態（Η位準）。因^， 即使在資料讀出時，於寫入字線WWL從非選擇狀態（L位準） 活化成選擇狀態（H位準）的過程中，寫入字線通過過度 I4生的充電電机。如果根據該過度性的充電電流，發生了超 出圖4之生形特性曲線範圍的磁場時，則進行錯誤地寫入 動作’ Μ T J ό己憶單元的記憶資料會遭到破壞。另一方面， 在資料寫入時，對寫入字線WWL有必要通過比較高的資料 寫入電流I p。 因此，在字線驅動器3 〇分別獨立設置了反相器3丨和反相 器3 2。反相器31是為了在資料寫入時向對應的寫入字線 WWL提供電流；反相器32是為了在資料讀出時向對應的寫 入子線WWL進行充電。反相器3 1的電流驅動能力，根據資 料寫入電流Ip的電流量，比反相器32的電流驅動能力設定 得大一些。另一方面，反相器3 2的電流驅動能力需要適當 地抑制，使發生的磁場控制在圖4之星形特性曲線的内側 區〇 電流驅動能力的調整，是根據例如構成反相器3丨以及反 相器32的MOS電晶體的電晶體尺寸設計而進行的。由此， 可以防止在資料讀出時的Μ T J記憶單元的記憶資料遭到破 壞。 圖6是表示字線驅動器3 0的另一個結構例的電路圖。

C:\2D-CQDE\90-ll\90120375.ptd 第26頁 518596 五、發明說明（23) 如圖6所示’字線驅動器3 0具有：分別對應寫入字線 WWL1〜WWLn而設置的反相器31、以及提供給反相器31的動 作電流的P型MOS電晶體33和34。電晶體33和34，在反相器 33與電源電壓Vcc之間並行配置。向電晶體33的閘極輸入 控制信號WE，向電晶體34的閘極輪入控制信號WE的反轉信 號/WE。因此，電晶體33在資料寫入時導通，電晶體34在 資料讀出時導通。 電晶體3 3的電流驅動能力，採用與圖5之反相器31同樣 的方法進行設定。另一方面，電晶體34的電流驅動能力， 採用與圖5之反相器3 2同樣的方法進行設定。即使採用這 樣的結構’也與圖5之字線驅動器3 〇的場合一樣，在資料 讀出時能夠更加可罪地防止MT J記憶單元的記憶資料的破 壞。構成圖6之字線驅動器30的電晶體的元件數，比構成 圖5之字線驅動裔3 0的電晶體的元件數少一些也可以。 其次，根據MT J記憶單元的實施形態1說明其結構。 於記憶體陣列1 0的Μ T J記憶單元，先前技術也可以根據 圖4 7中的同樣結構在半導體基板上形成。但是，於資料讀 出時進行寫入字線WWL的活化，使讀出資料高速化，為此 提出實施形態1的結構，現在，就其MTJ記憶單元的結構進 行如下說明。 圖7是根據在半導體基板上形成的MTJ記憶單元的實施形 態1的結構說明圖。 如圖7所示，按照圖47同樣的結構，在半導體基板sub上 形成存取電晶體ATR，並與接地電壓Vss連接。讀出字線

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RWL，也按照圖47同樣的結構’與存取電晶體atr的閑極 130相同的配線層，由多晶石夕和多晶石夕化物構成。 另一方面，與圖47所示的纟士 μ τη ^ 、、°構不同，磁隧道耦合MTJ形 成於金屬配線㈣以趟之間。在金屬配線細，

於讀出字線RWL 元線BL ’在金屬配線層Μ3形成寫入字線m。通過使用 樣的結構，磁隧道耦合MTJ，在高度方向爽 與寫入字線WWL之間而配設。 由此，在貧料讀出時，借助於使寫入字線界社和讀出 線RWL驅動成選擇狀態（H位準）而過渡性地產生的充電 流I (WWL)以及！（RWL)，設定磁場的方向，使磁隨道= 合MTJ分別產生的磁場H (WWL)以及η (RWL)的磁場方向 相互抵消。這樣，MT J記憶單元從結構上，能夠完全可靠 地防止資料讀出時在過渡狀態時的記憶資料遭到的破壞。 [實施形態1的變形例1 ] 圖8是說明根據實施形態1的變形例1之記憶體陣列丨〇的 結構的不意圖。 如圖8所示’對於實施形態1的變形例1，分別對應讀出 字線RWL獨立配置的區域AR1以及AR2，生成獨立的_制检 號SD1以及SD2。 ^ 區域AR1中的輔助驅動器RSD11〜RSDln，回應控制信號 SD1而動作，對應於寫入字線WWL1〜WWLn的活化而使對^ 的讀出字線RWL11〜RWLln活化。同理，區域AR2中的辅^ 驅動器RSD21〜RSD2n，回應控制信號SD2而動作，對應於 寫入字線WWL1〜WWLn的活化而使對應的讀出字線RWL21〜

518596 五、發明說明（25) RWL2n活化。其他部分的結構和動作與實施形態1相 此不再重複說明。 由此，讀出字線RWL被分割配置的各個區域，記憶 可以獨立地進行存取。其結果，在資料讀出時對於〜不 的記憶單元不進行存取即彳’因此在資料讀出動作 減低消耗電流’降低消耗功率。在實施形態】的 中，控制信號SDWSD2的生成有必要反映行解碼器 選擇結果。…或者將行選擇結果傳輸到

或者由行解碼器25直接生成控制信號SD1和邡2也I

[實施形態1的變形例2 ] 圖9是說明根據實施形態1之變形例 結構的示意圖。 2的“體陣列!。的 參考圖9，在實施形態i的變形例2，讀出 5。和60被區域m和AR2分割配置。具體地講對路 AR1，配置了 if出/寫入控制電路5〇&和6〇& 區二3 AR2 ,配置了讀出/寫入控制電 j ; &域 構和動作與實施形態丨的變 11 。八他部分的結 明。 文形例1相冋，因此不再重複說 這樣一來，通過獨立的 配置讀出/寫入控制電路，在^此線厂置的母個區域内 獨立地進行資料讀出和資料各/區域中’可以 逝，實行資料讀出動二入^ 行資料寫入動作。這樣做的、：果门二可以在區細實 合，還可以谁一步縮/的、、、。果，在連績進行存取的場 ,' ^ §己憶體總的存取時間。

518596 五、發明說明（26) [實施形態2 ] 圖1 0是為了說明根據實施形態2的記憶體陣列1 0的結構 的示意圖。 如圖1 0所示，在實施形態2中，對讀出字線RWL與主讀出 字線MRWL進行分級配置。讀出字線RWL與實施形態1 一樣， 區域AR1及AR2獨立地配設於各個記憶單元列。因此，整個 記憶體陣列10配置有讀出字線RWL1 1〜RWLln、RWL21〜 RWL2n。對應各個讀出字線，設有输助驅動器RSD11〜 RSDln、RSD21 〜RSD2n。 在區域AR1和AR2，都沿著行方向設置主讀出字線MRWL。 主讀出字線MRWL，在L個（L :自然數）記憶單元列的各列 上均有配置。由此，各個讀出字線RWL，均與主讀出字線 MRWL1〜MRWL j ( j=以n/L表示的自然數）中其中之一的字 線相對應。 圖9是表示作為一例l = 4的場合即每4個記憶單元列配置 一條主讀出字線MRWL的結構圖。如圖9所示，通過數個記 憶單元列配置一條主讀出字線MRWL，使主讀出字線MRWL的 條數’與按照各個記憶單元列配置相比，減少到寫入字線 WWL的1/L。這樣，可以使主讀出字線MRWL不必重新設置配 線層而與現有的金屬配線層共有，在半導體基板上可以形 成低電阻的配線。 伙與一條主讀出字線MRWL對應設置的4個記憶單元列中 k擇其中個的動作，由4位元的控制信號SD1〜SD4來完 成。例如’控制信號SD1〜SD4可以根據列位址RA由列解碼

第30頁 518596 發明說明（27) 器20生成。控制信號SDi〜SD4被分別傳輸到輔助驅動器 RSD11〜RSDln、RSD21〜RSD2n中的各個辅助驅動器。^對 應的主讀出字線MRWL被活化成選擇狀態時，根據控制信號 SD1〜SD4，各個輔助驅動器使對應的4條（l條）讀出字^ RWL中其中的1條選擇性地活化。 ' 這樣一來，分割讀出字線RWL使其形成較短的配線，與 金f配線形成的電阻值低的主讀出字線MRWL分級化，可以 與貫施形態1 一樣，減低讀出字線RWL的信號傳播的滯後， 使讀出資料高速化。 在實 時和資 制。其 WWLn 的 施形態 結構， 資料寫 終通過 流I p通 以，可 圖11 的第1 參考 及讀出 MRWL酉己

施形態2的結構中，可以相互獨立地進行資料讀出 =寫入時的讀出字線RWL以及寫入字線WWL的活化控 、’、。果，在子線電流控制電路4〇，寫入字線醫〜 各條線與接地電壓Vss連接即可，沒有必要設置實 1之電流控制電晶體4卜i〜4卜打。按照實施形態2 ^ 寫入字線WWL不是在資料讀出時被活化，而只是在 次、寺被活化。因此，在寫入字線活化時可以始 、=料寫入電流I P，這是因為沒有必要對資料寫入電 t j電流通路的形成/遮斷進行控制的緣故。所 、間化字線電流控制電路40的結構。

=12以及圖13是分別說明主讀 wL的配置 '第2以及第3實施例的結構圖。

Sp’wt存取電晶體ATR、位元線乩、寫入字線WWL以 w . 配置與圖47相同的結構。主讀出字線 ”寫入字線WWL相同的金屬配線層M2。

518596 五、發明說明（28) 參考圖1 2，存取電晶體ATR、位元線BL、寫入字線WWL以 及讀出字線RWL，配置與圖7相同的結構。主讀出字線MRWL 配置與寫入字線WWL相同的金屬配線層M3。 如圖11以及圖1 2所示，按照數個記憶單元列配置的主讀 出字線MRWL的條數減少，因此可以配置成與寫入字線WWL 相同的金屬配線層。由此，可以不必重新設置金屬配線 層，主讀出字線MRWL可以與現有的金屬配線層共有’在半 導體基板上形成。 參考圖13，主讀出字線MRWL的條數減少，在MTJ記憶單 元内也可以配置層間結合使用的金屬配線層Μ1。即使採用 這樣的結構，也不必重新設置金屬配線層，便可以配置主 讀出字線MRWL。 [實施形態3 ] 參考圖1 4，在實施形態3中，對於記憶體陣列1 0，讀出 字線和寫入字線由共同的字線RWWL形成。即，按照實施形 態3的記憶體陣列丨〇，在各個記憶單元列配置字線RWWL1〜 RWWLn，字線rwwl在資料寫入和資料讀出時公用。字線電 流控制電路40，對應字線RWWL1〜RWWLn設有電流控制電晶 體41-1 〜41-η 〇 圖1 5是表示根據實施形態3的字線配置的結構圖。 如圖1 5所示，字線RWWL配置的金屬配線，是在與低電阻 材料形成的存取電晶體ATR的閘極丨3〇的同一層上配置的 。作為形成存取電晶體ATR的閘極的低電阻材料，例如可 以使用W (鎢）等金屬材料。由此，與先前的MT J記憶單元

C:\2D-roDE\90-ll\90120375.ptd 518596 五、發明說明（29) 的結構相比，寫入字線WL可以省略先前配置的金屬配線 層（圖47的金屬配線層m2 )。由此，可以減少金屬配線層 的層數。 圖1 6是說明根據實施形態3的記憶體陣列1 0的資料讀出 以及資料寫入動作的時間流程圖。 參考圖1 6，在資料寫入動作時和資料讀出動作時的兩種 情況下’對應選擇列的字線RWWL的電壓被活化成選擇狀態 (Η位準）°但是，回應控制信號WE能夠使電流控制電晶體 4卜1〜41-η動作，因此對於字線RWwl，只是在資料寫入時 才有電流通過。 這樣一來，圖16的字線RWWL的資料寫入時的電壓波形， 與圖3所示的資料寫入時的寫入字線WWL的電壓波形相同， 資料讀出時的電壓波形，與圖3所示的讀出字線RWL的電壓 波形相同。字線RWWL的電流波形，與圖3所示的寫入字線 WWL的電流波形相同。由此，使用字線rwWL，可以對MTJ記 憶單元構成的記憶體陣列1 〇進行與實施形態1相同的資料 讀出以及資料寫入。 字線RWWL是由金屬配線製成的，因此電阻很小。所以在 資料寫入時能夠確保資料寫入電流IP。並且，在資料讀出 時，能夠高速充電，向選擇狀態（Η位準）變化，胃因此^作 號的傳輸滯後減小。 。 這樣一來，採用低電阻材料形成存取電晶體ATr的閑 極’在同一層設置用低電阻的金屬線製作讀出字 以 及寫入字線WWL公用的字線’在實現資料讀出動作的高速

C:\2D-C0DE\90-ll\90120375.ptd 第33頁 518596 五、發明說明（30) 化的同時，可以減少金屬 [實施形態3的變形例丨] 敦徒间集成度。 圖1 7是為了說明根據實施 ▲ 1 〇的結構的示意圖。 心的變开> 例1的記憶體陣列 如圖1 7所示的結構，根 憶單元陣，，即使在不採；=7變形例！，對於記 ATR的間極的場合下，不使/八低電阻材料形成存取電晶體 速地進行資料的讀出動作。刀級化的讀出字線，也能高 參考圖1 7，對應各記憶單元 _ 字線RWL沿著列的方向配置。】’頃出予線RWL以及寫入 置了讀出字線RWL1〜RWLn以；？音 個s己憶體陣列1〇，配 在實施形態3的變形ί =線mi〜_。 實施形態!和實施形態2一樣，閘極，與 因為如此，讀出字線RWL，是由多曰盘5形成的，正 ATR的閘極相同的配線層 了 f ::存：電晶體 :r:二了 r料寫入時產生丄=== 成二二r’例如採用銅和㈣低電阻金屬材料形 對應各個記憶單元列的i組讀出字線RWL以及寫入字線 WWL，至少以一個連接節點進行電氣連接。例如，讀出字 線RWL1在包括連接節點化的至少一個節點部位，盥寫入 線WWL1連接。 …于 由此’在讀出字線RWL被活化的場合，由低電阻材料形 成的寫入字線WWL作為並聯連接線，能夠使讀出字線的 C:\2D-mDE\90-ll\90120375.ptd 第34頁 518596

有效配線電阻降低。Pd iirT 位準）向選擇狀態(H位準$讀出字剌二從非選擇狀態α 線WWL向並聯連接的;^活化時，讀出字線飢和寫入字 娜的實際的配線：：予線充電能夠減低讀出字 號傳播？r實現資 圖1 8疋：月根據貫施形態3的變形例1之資料讀出以及吹 料寫入動作的時間流程圖。 胃卄項出以及貧 如8 = 在寫人動作時以及在讀出動作時的兩種尸 合:’進饤:虱連接的讀出字線RWL的波形與寫入字線WWL : 電壓波2 :。它們的字線的電壓波形與明唆 RWWL的電壓波形相同，對此不再重複說明。月的子線 讀出字線RWL的電阻值與寫入字線肌的電阻值 差異’因2入字線WWL的電流大體上可以像圖二大 合那樣進订δ又疋，能夠確保資料寫入時的資料寫入電漭每 Ip。同理’在資料寫入時於讀出字線rwl產生的電流L 與資料登錄電流Ip相比’小得很多，因此該電流ip ， 料的寫入不會產生不良的影響。 、 另-方面’在身料讀出日寺，回應控制信號肫，電流 電晶體4卜1一〜41-n處於截止狀態，因此寫入字線飢和 出字線RWL —者，與圖16所示的字線RWWL 一樣，沒有電^ 通過。 /;丨1 由此，對於MTJ記憶單元構成的記憶體陣列1〇，正如给 施形態1、實施形態2以及實施形態3中說明的那樣，可2 進行資料讀出動作以及資料寫入動作。 Λ

C:\2D-CODE\90-11\90120375.ptd 第35頁 518596 五、發明說明（32) [實施形態3的變形例2 ] 圖1 9是為了說明根據實施形態3的變形例2的記憶體陣列 1 0的結構的示意圖。 如圖19所示，在實施形態3的變形例2中，與圖17所示的 結構相比，還設置了漏電流遮斷電路7〇。漏電流遮斷電路 70，在對應於m個記憶單元陣列，具有分別設置的電流遮 斷電晶體71-1〜71ι，這一點有所不同。電流遮斷電晶體 71 1〜71 的各個電晶體，連接於對應的記憶體陣列所屬 的MTJ記憶單元中的存取電晶體ATR的源極和接地電壓Vss 之間。於電流遮斷電晶體的閘極，分別輸入控 制信號WC1〜WCm。在以下敘述中，總稱這些f流遮斷電晶 體以元件編號71表示。 一 士再一次參考圖17，按照實施形態3的變形例1的結構，將 讀出字線RWL與寫入字線WWL之間進行電氣連接，因此在資 料寫入時，MTJ纪憶單元mc中的存取電晶體ATR導通。存取 電晶體ATR的源極端子與接地電壓Vss連接，因此在資料寫 入時形成由位元線BL (資料寫入電流± Iw )〜磁隧道耦合 MTJ〜存取電晶體ATR〜接地電壓Vss構成的漏電流通路。 由於存在漏電流，因此產生無用的消耗功率。 再一次參考圖19，漏電流遮斷電路？〇，分別使對應於位 元線設置的電流遮斷電晶體71 —丨〜71—n中對應資料寫入物 =的圮k單元行的部分截止。因此，遮斷圖丨7中說明的在 貧料寫入時的漏電流通路，可以避免發生無用的電功率的 消耗。在電流遮斷電晶體71 —丨〜^—n截止的狀態下，對位

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元線BL以 寫入動作 圖20是 資料讀出 如圖20 示，則控 物件的記 電流遮斷 之間被切 ，可以避 及寫入字 仍然可以 說明根據 以及資料 所示，如 制信號WC 憶單元行 電晶體截 斷。其結 免無用的 線WWL通過的電流沒有任何影塑， 正常進行。 胃 、 實施形態3的變形例2的記憶體陣列1〇的 寫入動作的時間流程圖。 果將控制#號WC 1〜WCm用總稱” wc，，表 ，在貧料寫入動作時，對應資料寫入的 設定在L位準。回應這一位準，對應的 止，存取電晶體ATR的源極與接地電壓 果’對於成為寫入物件的MTJ記憶單元 漏電流的產生。 另一方面，在上述的資料寫入時以外的場合，對應於各 個電流遮斷電晶體，將控制信號wc設定在Η位準。由此， 在貝料碩出時，各MTJ記憶單元中的存取電晶體ATR的源極 電壓被设疋在接地電壓VSS。由此，如同實施形態1至實施 形態3說明的那樣，對MTJ記憶單元構成的記憶體陣列1〇的 資料讀出，可以正常進行。 其$，對具有與寫入字線WWL並聯的讀出字線RWL的 記憶單元的結構，進行說明。 圖21是根據實施形態3的變形例1和2在半導體基板上配 置的MTJ記憶單元的結構圖。 如圖21所示，相當於半導體主機板SUB上形成的存取電 晶體ATR的源極/汲極區域1丨〇的η型區域，直接與接地電壓 Vss連接。例如，屬於同一記憶單元列或記憶單元列的MTJ 記憶單元，相當於源極/汲極區域丨丨〇的η型區域之間進行

C:\2D-CODE\90-ll\90120375.ptd 518596 五、發明說明（34) 電氣連接’通過集中一起與接地電壓ySS連接，可以提高 配置的效率。 寫入字線WWL以及位元線BL，分別配置於第1和第2金屬 配線層Ml以及M2。位元線BL與磁隧道耦合MTJ之間進行電 氣連接。磁隧道耦合MTJ通過障壁層金屬140以及金屬膜 150 ’與存取電晶體atr的源極/汲極區域12〇進行電氣連 接。 寫入字線WWL，於至少1個連接節點，借助於接點孔中形 成的金屬膜155使存取電晶體ATr的閘極丨3〇與同一層設置 的讀出字線RWL進行電氣連接。 這樣一來，將高電阻的讀出字線RWL與低電阻材料形成 的寫入字線WWL·作並聯連接，採用2層金屬配線層的簡單的 縱向結構’可以將能夠高速讀出資料的MTJ記憶單元形成 於半導體基板上。 [實施形態3之變形例3 ] 在圖1 9中，對於根據實施形態3的變形例1的記憶體陣列 1 〇 ’顯示出在資料寫入時能夠避免無用的漏電流的發生， 但是在具有共同的字線㈣叽的實施形態3的記憶體陣列1〇 中，會發生同樣的漏電流。 圖22是為了說明根據實施形態3的變形例3的記憶體陣列 1 0的結構的示意圖。 如圖22所不’根據圖15之實施形態3在字線RWWL對應於 記憶單兀的各列設置的記憶體陣列丨〇的結構中，還配置了 與圖19相同的漏電流遮斷電路？〇。漏電流遮斷電路7〇包括

C:\2D-CODE\90-ll\90120375.ptd 第38頁 518596 五、發明說明（35) 對應m個記憶單元行設置的遮斷電晶體^―丨〜71ι。對遮 斷電曰^體71-1〜71-111的閘極分別輸入控制信號¥(：1〜耽爪。 控制#號WC1〜WCm的設定，已經在圖2〇中進行說明， 不再重複進行敘述。 對於配置字線RWWL的結構，在資料寫入時，存取 ATR處於導通狀態，因此如果形成了位元線乩〜磁隧道耦一 合MTJ〜存取電晶體Atr〜接地電壓Vss的漏電流通路， 產生無用的電流消耗。 、 因此，與實施形態3的變形例2說明的一樣，在資料寫入 時，使電流遮斷電晶體71-1〜71-m中對應資料寫入物件的 記憶單元行的部分導通。同理，由此遮斷資料寫入時的漏 電流通路，可以避免無用電功率消耗的發生。 [實施形態4 ] 參考圖2 3，根據實施形態4的結構，如圖丨9所示，是在 根據實施形態3的變形例2的記憶體陣列1 〇的結構中，共同 增設位元線BL1〜BLm，並設置資料母線DB以及資料讀出電 路5 1。為料項出電路5 1在資料讀出時，對資料母線ρ b提供 感測電流I s。 在位元線BL1〜BLm的一端與資料母線db之間分別配置行 選擇閘極。行選擇閘極CSG1、CSG2，回應行解碼器25的行 選擇結果進行導通/截止。在以下敘述中，為了簡化起見 ，對行選擇閘極CSG1、CSG2簡稱為”行選擇閘極CSG"。 因此’對於對應的行選擇結果的記憶單元行，對應的位 元線BL和資料母線DB通過行選擇閘極CSG進行電氣連接。

518596 五、發明說明（36) 其他部分的結構’與圖1 9所示的實施形態3的變形例2的 記憶體陣列1 0相同’因此不再詳細地重複說明。 於各個記憶單元行，對於與存取電晶體ATR的源極進行 電氣連接的配線’總稱為π源極線S Lπ。即，於整個記憶體 陣列1 0，分別對應於記憶單元行，設置通過電流遮斷電晶 體71-1〜71-m與接地電壓Vss進行電氣連接的源極線SL1〜 SLm ° 如圖2 4所示，對於根據實施形態4的記憶體陣列1 〇的資 料寫入時的位元線BL、寫入字線WWL和讀出字線的電壓和 電流的設定，在資料寫入時以外的位元線儿的電壓位準不 疋5又疋在電源電壓V c c ’而是設定在接地電壓v s s，除此以 外，與圖20之内容相同，不再重複敘述。 在圖2 3中’表示出與資料讀出相關的電路，即只表示出 根據資料匯流排DB以及資料讀出電路5 1的感測電流I s的供 給，將位元線BL1〜BLm的各自的另一端，連接於與資料匯 流排DB成對的資料匯流排/Db，把資料匯流排DB以及DB/的 電壓位準設定成高電壓狀態（V c c )和低電壓狀態（v s s )中 其中之一的電壓位準，同樣通過實施形態丨〜實^形態3說 明的資料寫入電流± I w，可以進行同樣的資料寫入動作。 關於資料寫入時和資料讀出時的控制信號WE以及wc的信 號位準的設定，與圖2 〇相同，不再重複表示。 其次，對資料讀出時的動作，進行說明。 在 > 料讀出之前，各條位元線BL被接地電壓vss充電。 在資料讀出時，對應選擇單元行的位元線，通過對應

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的行選擇閘極CSG，與資料匯流排DB連接。資料 51，使資料匯流排DB與不同於接地電壓Vss的電壓桩 例如，在與電源電壓Vcc連接的同時，提供 的感測電流I s。 貝7貝出 其結果’對於所選擇的記憶單元，形成資料讀出電路51 〜資料匯流排DB〜行選擇閘極CSG〜位元線虬〜磁 合MTJ〜存取電晶體ATR〜源極線讥〜電流遮斷電g 接地電壓Vss的電流通路，通過感測電流Is。 由此[因記憶資料的位準而變化的磁隧道耦合訂】的 阻值的變化，在位元線BL與資料匯流排DB產生電壓 資料讀出電路51，根據資料匯流排DB的電壓位 出資料DQUT的位準。這樣一來，按照記憶資料的位 隧道耦合MTJ的電阻值的不同變換成電壓之差，可以讀 出。 在資料讀出時，回應列選擇結果，對應的寫入字線界社 選擇性地被活化成Η位準，與該寫入字線WWL進行電氣連接 的讀出字線RWL也同樣被活化為11位準。這樣，與低電阻材 料形成的寫入子線WWL進行並聯連接的讀出字線ml被活 化，因此可以使讀出字線RWL的有效配線電阻減低，能夠 抑制讀出字線RWL的信號輸送的滯後。 綜上所述，通過使位元線BL的預充電電壓作為接地電壓 Vss，僅對對應於所選擇的記憶單元行的位元線以電源電 壓V c c充電即可。即，對於其他記憶單元行，在資料讀出 時沒有必要為了將位元線BL預充電成電源電壓vcc而提供

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來 可以減小記憶體陣列丨0的消耗功 充電電流。這樣— 率 〇 電= ;的位元_L的電壓位·，成為預充電 進行重，因，在資料讀出時沒有必要 至一：：：電動作，可以使資料讀出高速化。 + 人多 圖2 3，正如上述說明，由於咸制雷、、* T Q、s、砰 貧料匯流排DB〜位元魂~p i 、〜，、電机通匕 電壓VSS的ϋ敗線早观〜源極紐〜接地

。因此由於選擇的記憶單元列的位置不同 ’感測電流通路的電阻值★隨蘇座辦 置不U 在有波動的危險： m化，感測電流值存 =’：隨選擇記憶單元的位置變&，其感測電流發生 :二匕：’ ^己憶體陣列内，資料讀出時的動作範圍不能保 得一樣，也不能充分確保龍^整個裝置的動作範圍。因 此，在嚴重時，會引起誤動作、成材率低等問題發生。 一如圖25所示，根據實施形態4的結構，源極線乩' 與位 το線BL在同-配線層（M2 ) |以同—形狀和同—材質配置

的。由此，源極線SL和位元線Bl在設計時單位長产的電阻 值是相同的。 X 如圖24所示，在對源極線讥和位元線虬採用這樣的配置 的同時’在記憶體陣列的一端以及反向側的另一端，分別 設置各源極線SL和接地電壓Vss的連接部位（即電流遮斷電 曰a體7 1 )以及供給感測電流I s的資料匯流排⑽和各位元線 BL的連接部位（即行選擇閘極以6 )，無論選擇的記憶單 元列的位置如何，感測電流Is的電流通路所包括的位元線

518596 五、發明說明（39) BL以及源極線Sl的電阻值，基本上可以保持一定— 5 U據所選擇的記憶單元列，可以防止感測電流 J動作二圚仅ί結I ’在記憶體陣列内可以使資料讀出時 你_ 耗”寺一致，並能夠充分保證MRAM裝置的整個動 作範圍。 ,^ ^ ^有必要使源極線儿單位長度的電阻值與位元 線BL的電位長度電阻值相 μ ^ ^ ^ Π ^ ^ ΑΑ ^ J ，、要滿足廷一條件，對各種 不同配線的金屬配線層也都可以設置。 [實施形態4的變形例j ] 不馬入子線WWL相平行配置。在整個記憶體 μ於各個記憶單元列，分別設置源極線SL1〜 SLn ° 電流”曰曰體71分別配置於源極su〜sLn與接地電壓 雁：： 示出對應於第1〜3、第U-1 )以及對 二第n仃的電流遮斷電晶體7卜1〜7卜3、7卜（n-1 )以 及 7 1 — η 〇 π f m:樣的結構，遮斷資料寫入時的漏電流通路， 1 1 Φ ^Γ的電功率消耗的發生，因此控制源極線SL和 接地電壓V s s之間的遠技/此、圭μ 不 制信號，可以公用寫入接」：連接的電流遮斷電晶體71的控 里，μ &@ # 冩入予線電壓或行解碼器信號。其結 η· ,、，4Λ 成圖19之控制信號WE1〜WEm，因此， 可以使周圍電路的結構簡單化。 其他部分的結構’與根據圖23之實施形態4的記憶體陣

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五、發明說明（40) 列1 〇相同，因此不再重複詳細的說明。對記憶體陣列丨〇配 ^的各個記憶單元MC的資料讀出以及資料寫入，與實施形 態4的場合下相同，因此不再重複詳細的說明。

與實施形態4的位元線BL以及源極線SL 一樣，將各個源 極線S L以及資料匯流排D B的單位長度的配線電阻設計成相 同的數值的同時，如圖26所示，在記憶體陣列的一端以及 其反向側的另一端，分別設置各源極線SL和接地電壓Vss 的連接部位（即電流遮斷電晶體71 )以及資料匯流排卯盘 資料讀出電路51的連接部位，因此無論選擇的記憶單元行 的位置如何，都可以將感測電流13的電流通路所包括的位 兀線BL以及源極線SL的電阻之和基本保持一定。 基於上述結果，根據所選擇的記憶單元行，可以防止感 測電流Is的電流值的波動.因此，在記憶體陣列内將資& 讀出時的動作範圍保持一樣，可以充分確保整個Mram^ 的動作範圍。 與實施形態4說明的内容相同，各個源極線SL以及資料 匯流排DB，在設計時需要使單位長度的電阻值保持相同， 只要滿足這樣的條件，在不同的金屬配線層可以分別進行 配線。 [實施形態4的變形例2 ] 參考圖27，根據實施形態4的變形例2的結構，重新設置 沿著行方向配置的與接地電壓Vss連接的虛擬位元線 DMBL。各個源極線su〜SLn通過電流遮斷電晶體7卜丨〜 Π-η與虛擬位元線DMBL進行電氣連接。

518596 五、發明說明（41) ' 其他部分的機構，與圖2 6之實施形態4的變形例1中記憶 體陣列1 0相同，因此不再詳細地重複說明。對記憶體陣列 1 0配置的各記憶單元MC的資料讀出以及資料寫入，也與實 施形態4的場合相同，因此不再詳細地重複說明。 根據圖2 6之貫施形態4的變形例1的結構，通過適宜配置 源極線SL以及資料匯流排，根據所選擇的記憶單元行， 可以抑制感測電流的波動，使資料讀出時的動作範圍在記 憶體陣列内相一致。 ° 但是，在圖2 6之結構中，由於所選擇的記憶單元列的位 置不同’感測電流通路所包括的位元線BL的配線長度隨之 發生變化，因此電流通路的電阻值發生變化，隨之感測電 流的值也存在有發生變化的危險性。 因此，根據圖2 6之實施形態4的變形例2的結構，其資料 匯流排DB以及源極線SL，具有與實施形態4的變形例1相 同的配置的同時，在虛擬位元線DMBL以及各位元線BL之 間，採用單位長度配線電阻相同的設計。如圖2 7所示，在 記憶體陣列的一端以及反向側的另外一端，分別設置虛擬 字線DMBL與接地電壓Vss的連接部位、以及供給感測電流 I s的資料匯流排DB與各位元線BL的連接部位（即行選擇閘 極CSG )。其結果，無論所選擇的記憶體陣列的位置如 何’始終能保持感測電流I s的電流通路所包括的位元線 以及虚擬位元線DMBL的配線電阻之和大致為一定值。由 此，根據所選擇的記憶單元列，可以防止感測電流丨s的波 動0

518596 五、發明說明（42) =對位兀線乩、虛擬位元線DMBL、源極線讥以及資料 匯化排卯進2上述的配置，使感測電流通路的配線電阻與 選擇的記憶單元列以及記憶單元行無關即與選擇的記憶單 兀的位置無關，而大體上保持一定的數值。直社果， 確保MRAM裝置在進行資料讀出時動作的範圍更加 [實施形態5 ] " 參考圖28，根據實施形態5的結構，分別對應記憶單 列而設置的寫入字線WWL以每2條為2組構成寫入字線對。 例如，相鄰的寫入字線WWL1以及WWL2構成寫入字線 WWLP1。寫入字線WWL2具有與寫入字線/〇11互補的功妒， 在資料寫入時通過與寫入字線〇[丨相反方向的資料登$雷 流。寫入字線WWL1通過QD1與電源電壓Vce進行電氣連接$ 另一方面，寫入字線WWL2 ( /WWL1 )與接地電壓Vs推y一 電氣連接。 $ # 在以後的記憶單元列，同樣配置寫入字線wwu。仵 通過電晶體QD2與電源電壓Vcc進行電氣連接的寫入於 WWL3和WWL4 (/WWL3)，開始構成寫入字線對WWLp2 個記憶單元列與奇數列對應的寫入字線WWL通過驅動Ί 晶體與電源電壓Vcc進行電氣連接；另一方面，與偶 對應的寫入字線WWL與接地電壓Vss進行電氣連接。巧 各個驅動器電晶體，對應列選擇結果被活化。例如， 選擇第1或第2個記憶單元列的場合，驅動器電晶體仙}在 通。隨之，在構成寫入字線對WWLP1的寫入字線wwu 導 WWL2(/WWL1)，通過相互反方向的電流。這樣，根據實$

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五、發明說明（43) 形態5的結構，按照每2個記憶單元列形成的寫入字線對進 行記憶單元列的選擇。 在下文中，在總稱寫入字線對以及驅動器電晶體的場 合，在分別單個地使用元件編號WWLP以及QD來表示的同 時’對於特定的寫入字線對以及驅動器電晶體的場合，增 加數位，分別以WWLP1以及QD1的形式表示。並且對構成^ 入字線對WWLP的寫入字線的一方，即對應於奇數編號的記 十思單元列的寫入子線統一以WWL表示，即對應於偶數編號 的記憶單元列的寫入字線統稱為寫入字線，以/賢L表示。 隔開記憶體陣列1 0，在設置驅動器QJ)區域的反向側區域 内，形成同一寫入字線對的寫入字線WWL以及/WWL，進行 電氣連接。由此，形成對應選擇的記憶單元 對’在寫人字線m以及zm中，通過作為往 料寫入電流。 MTJ記憶單元，在由對應行選擇結果而通過的資料寫入 電流Ip以及± Iw兩者施加資料寫入磁場的場合，於各記憶 配f行，使單一的磁性體記憶單元成為資料寫人 的物：，：不同時使數個記憶單元成為 器電晶娜按照每2列設置即可成:：電流脈衝’使驅動 30的結構簡化。 因此可以使字線驅動器 記憶單元列的寫入字線 =二τ 與通過寫入字線的資 枓寫入Up所產生的周圍磁％，由於二者之間的磁場

518596 五、發明說明（44) 處於相互抵消作用，因此可以減低記憶單元周圍磁場的噪 音。 /、 [實施形態5的變形例1 ] 如圖29所示，根據實施形態5的變形例1的結構，寫入字 線WWL在相鄰的記憶單元列之間屬於公有。例如，第1和第 2記憶單元列，公有1條寫入字線WW L1。對以後的記憶單元 列同樣配置寫入字線WWL。寫入字線WWL1〜WWLN ( N :以 η / 2表示的自然數）分別通過電流控制電晶體&丨_ 1〜41 一 n 與接地電壓V s s連接。 各條寫入字線，與對應的2列的讀出字線rwl進行電 氣連接。例如，第1和第2個記憶單元列分別對應的讀出字 線RWL1以及RWL2與寫入字線WWL1進行電氣連接。由此，在 資料讀出時的讀出字線RWL的實際的電阻值，由於並聯作 用而減小，可以減低讀出字線RWL的傳輸滯後，使資料的 讀出高速化。 ' 由於公有寫入字線WWL，可以減少整個記憶體陣列丨〇的 寫入子線WWL的配置數量。其結果，由於寫入字線驛L是用 2列的佈局來配置的，因此通過充分地確保其配線寬度， 可以充分地保證配線的斷面積。 由此’對於要求比較大的資料寫入電流的寫入字線 WWL，降低電流密度，可以避免電致徒動引起的線與線之 間的短路以及配線斷線等危險性的發生。 [實施形態5的變形例2 ] 如圖30所示，根據實施形態5的變形例2的結構，各個讀

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518596 五、發明說明（45) 出字線RWL與寫入字線m進行電 出字線RWL與寫入字綠WWi甘胸、♦拉_』 便各個口貝 的傳輸滯後 聯連接，可以減低資料讀出時 哭ί i Ξ ΐ祕在上述的結構中，寫入字線wwL由字線驅動 裔d u遠擇性地驅動。 在，30的機構中’每2個記憶單元列 組 m笛n i 對LP。例如，由分別對應第

1仃和第2仃的寫入字線评乳丨和驟^ (/wwL 線對WWLP1。 从馬入子 形成同一寫入字線對WWLP的2條寫入 =路電晶體42進行電氣連接。即，對應各個寫 WWI^，配置短路電晶體42。各個短路電晶體42回應資料 二時：：：成Η位準的控制信細而導通。對於短路’’’、 體’進订統％時用元件編號” 4 2u表干，产主一& 電晶體的場合，添加數位，表示二在表不特定的短路 $圖3。：中代表性地表示為短路電晶體仏“ 體42-2。其中’短路電晶體42_丨對應第丨和第2記憶電= 而配置；短路電晶體42-2對應第3和第4 早70列 置。 τ罘4 5己憶早兀列而配 圖31是為了說明具有圖30之結構的資料 寫入時的列選擇動作的時間流程圖。 育料 對應第i個（i : 1〜n的奇數的自然數） 出列解碼信號RRDi，在第i個記憶單元°為:早二列的讀 件而被選擇時，被活化成H位準。同理 為貝枓碩出物 门理，寫入列解碼信號

C:\2D-CODE\90-ll\90120375.ptd 第49頁 518596 五、發明說明（46) :二，料寫入時，第Μ記憶單元列作為資料寫入物 磷+ ^擇t，被活化成Η位準。讀出列解碼信號/RRDi是 : 碼^ ^RRDl的反轉信號，寫入列解碼信號/WRDi 疋罵入列解碼信號WRD i的反轉信號。 則 =iwwLi ’在資料寫入時’選擇對應同-寫入字線

Ui: (1+1)個記憶單元列的其中之-的場 &被活化成Η位準。對應構成同一寫入字線對的另外一方 wl寫的入以及對應非選擇記憶單元列的寫入字線 WWL的&各條子線被設定在L位準（接地電壓。 在資料寫入時，各短路電晶體42是處於導通狀態，因 ;入^ 成對應4擇的'己憶單元列的寫入字線對WWLP的 線WWL以及/WWL，能夠通過作為往復電流的資料寫 即，在資料寫入時’有必要將對應選擇記憶單 成的寫入字線對的寫入字線WWL以及/m / 壓Vcc以及接地電壓Vss。 又疋為電源電 另一方面，讀出字線RWLi與寫入字線wwu 二因此讀出字細Li設定…位準與寫入字線醫二 因此，在資料讀出時，有 化U位準）獨立進行。所以，要待\各個個4_寫入字線WWL的活 的同時，有必要僅將對應選擇記憶 日曰體=

選擇性地設定成電源電壓（Η位準電壓）/罵入子線WWL 這樣’對於分別對應奇數列和偶數列的寫入字線飢，

C:\2D-C0DE\90-ll\90120375.ptd 第50頁 518596 五、發明說明（47) 有必要設置不同結構的字驅動器。 參考圖30，就對應寫入字線而!^設置的寫入字驅動器 WDal的結構、以及對應寫入字線WWL2 ( /wwu )設置的寫 入子驅動态W D a 1的結構，進行有代表性的說明。 再一次參考圖30，其寫入字驅動器〇&1包括：能輸出寫 入列解碼信號WRD1以及WRD2的邏輯和或（OR)運算結果的邏 輯閘極L G11、能輸出邏輯閘極l g 11的輸出信號和讀出列解 碼k號RRD1之間的或非（n〇r )運算結果的邏輯閘極κι 3 以及將電源電壓V c c和接地電壓v s s之間分別進行電氣連 接的P型M0S電晶體Qi 1和n型M0S電晶體Q1 2。對Ql 1以及qi 2 的閘極，輸入邏輯閘極LG13的輸出信號。 通過採用上述的結構，寫入字驅動器WDa丨在資料寫入時 ，如果寫入列解碼信號WRD1以及WRD2中其中之一被活化成 Η位準時，回應邏輯閘極LG13的輸出信號的L位準，使寫入 字線WWL1與電源電壓Vcc連接。如果寫入列解碼信號赇“ 以^W/D2二者均為非活化的L位準時，邏輯閘極LGU的輸 出#唬被設定成L位準，因此寫入字驅動器WDa丨使寫入 線WWL1與接地電壓yss連接。 =一方面，對寫入字線WWL2 (/WWL1)設置的寫入字驅 動器/WDal包括，使電源電壓Vcc和接地電壓Vss分鱼 入字線WWL2之間進行電氣連接之p型_電晶體Q1 3和N型 M0S電晶體Q14。#電晶體Q13和電晶體QH 出列解碼信號/RRD2。 Λ 在資料寫入時，無論列選擇結果如何，t賣出列解碼信號

C:\2D-CODE\90-ll\90120375.ptd 第51頁 518596 五、發明說明（48) /JRD2均被設定在Η位準，因此，寫入字驅動器/_，伴 隨電晶體Q14的導通，使寫入字線WWL2 (/w 壓Vss進行電氣連接。 J <、接地電 r Η在Λ料Λ入:V Τ電晶體42-1回應控制信細的活化 (Η位準—）❿¥通，因此，選擇第！或第2個記憶單元列， 在寫入字線WWL1被設定在電源電壓Vcc的場人， 線以及寫入字線WWL2 (/WWL1)形成往;: 資料寫入電流Ip。 、塔通過 另-方©，在資料讀出時，寫人列解碼信細m以及 MD2,者均為非活化的L位準，因此，寫入字驅動器趵“ ’在項出列解碼信號RRD1被活化成η位準的場合下，回應 邏輯閘極LG 1 3的輸出信號而向l位準變化，使寫入字線 WWL1和電源電壓Vcc進行電氣連接。由此，與寫入字線 WWL1進行電氣連接的寫入字線RWU也被活化成η位準' 同理，寫入字驅動器/WDal，回應讀出列解碼信號/rrd2 的活化（L位準），通過電晶體q13，將寫入字線WWL2與電 源電壓Vcc進行電氣連接。 在資料讀出時，由於短路電晶體42-1處於導通狀態，因 此各個寫入子線WWL1以及WWL2獨立地被活化成η位準。隨 之’各個讀出字線RWL1以及RWL2，根據列選擇結果，獨立 地被活化成Η (電源電壓Vcc )位準。 對於以後的記憶單元列，對奇數列的寫入字線，設置與 寫入字驅動器WDa 1具有相同結構的寫入字驅動器，在對應 於偶數列的寫入字線/WWL，設置與寫入字驅動器/WDai具

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有相同結構的寫入字驅動器。 wwt通盘過九用：樣的結構，以配線電阻非常低的芎入〜 時’借助於形成往復通路的寫入字、:對；以；速化的同 寫入時的資料寫入雷、、ώ τ ' 、過使資料 性噪音。 電流ΙΡ，能夠減低對記憶單元外部的磁 [實施形態5的變形例3 ] :不’根據實施形態5的變形例3的結構，如Η8 = 線與實施形態2的結構-樣，屬於分級配詈 的”：而且，與實施形態4的場合一樣，借助於才二 圮憶早兀列的作用’使其寫入字線WWL共有。 及AR2，配置了輔助字驅動器RSDU 〜RSDln以及 RSD21〜RSD2n。分別對應共有同一寫入字線WWL的2個呓情 單元列的辅助字驅動器，伴隨共有的該寫入字線wn的活… 化’使對應的讀出字線RWL活化。 叩但是，對應於奇數元件編號記憶單元列的輔助字驅動 器’回應控制信號SD1的活化而動作。同理，對應於偶數 元件編號記憶單元列的輔助字驅動器，回應控制信號SD2 白^活化而動作。控制信號SD1在選擇奇數元件編號的記憶 單元列時被活化；另一方面，控制信號SD2在選擇偶數元 件編號的記憶單元列時被活化。 因此’在相鄰的寫入字線WWL的記憶單元之間共有的同 時’不重新設置主讀出字線，將讀出字線RWL進行分級地

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为割配置，可以使配線作得短一些。 的結構與圖8相同，不再重複地詳細 &樣一來，在減低各個讀出字線RWL的配線電卩且 二ί過共有寫入字線WWL ’可以確保配線的間隔、:& t k容易地保證配線的斷面積。所以，可以 、並月b :電致徒動發生的可能性，㉟夠進一步提高動作d線 在讀出字線RWL的分級化配置的同時，於各個 AR2，對於為了獨立進行資料讀出以及資料寫入動 的結構，可以共有寫入字線WWL。 的圖 [實施形態5的變形例4 ] 根據實施形態5的變形例4的結構，在力求實現讀出字線 RWL^的分級化配置的同時，與圖3〇所示的結構一樣，在每2 個記憶單元列形成的1對寫入字線對WWLp形成的往復通路 中，通過資料寫入電流Ip。 如圖33所示，於讀出字線RWL獨立配置的區域AR1以及 AR2 ’配置分別由反相器構成的輔助字驅動器Rs丨丨1〜 RSIln以及輔助字驅動器RSI21 〜RSI2n。輔助字驅動器 RSI11〜RSIln以及輔助字驅動器RSI21〜RSI2n，回應控制 信號SD的活化而動作。當控制信號sd為非活化狀態時，無 論對應的寫入字線WWL的電壓高低，各個讀出字線RWL均保 持在非活化狀態。 輔助字驅動器RSI11〜RSIln以及輔助字驅動器RSI21〜 RSI2n，與圖 32 之 RSD11 〜RSDln 以及 RSD21 〜RSD2n不同， c：

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驅動對應的讀出 反轉其對應的寫入字線WWL的電壓位進 字線RWL。 + ，3 4表示出說明具有圖3 3之 出時以及資料寫入時各自的 」°匕㈣歹J在貝科3貝 括屮彡，丨絚m A 自的幻k擇動作的時間流程圖。 項出列解碼 >[吕號RRDi、/RRHi丨v # 、/WRDl•盥岡叫 ^ KKDl以及寫入列解碼信號WRDi /WKDi與圖31 —樣進行設定。 在資料讀出時，為了 #料A ^ 定成垃从φ μ,巧了使對應非選擇列的讀出字線RWL設 煜万“宜入〜Γ 據圖所不的結構，有必要使非選 擇列的寫入子線的電壓設定在電源電壓Vcc。 、/: # τ在貝料#出時’對應選擇記憶單元列的字線·11 被活化成L位準。肖圖30的場合一樣，在資料讀出時，各 固短路電曰曰體42處於截止狀態，因此寫入字線飢的電壓 可以在各個記憶單元列獨立進行設定。 在資料讀出時，控制信號SD是處於活化（H位準）狀態 ’因此於選擇的記憶單元列’讀出字線肌被活化成H位準 (電源電壓Vcc)。這樣’可以使對應列選擇結果的】條讀 出字線RWL選擇性地活化。 在資料寫入時，對應同一寫入字線對WWLp的第i項以及 第（1 + 1)項的記憶單元列中任何一項被選擇時，寫入字線 WWLi被活化成L位準（接地電壓Vss )。構成同一寫入字線 對的另外一方寫入字線/WWLi以及對應非選擇單元列的寫 入字線WWL被設定在Η位準（電源電壓vcc )。 與圖30的場合一樣，在資料寫入時，短路電晶體42處於 導通狀態，因此根據形成對應選擇的記憶單元列的寫入字

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對WWLP的寫入字線WWL以及/WWL，可以使資 作為往復電流而通過 、"、、電

另一方面，在資料寫入時，控制信號SD成為非活化（L 位準）狀態，因此各個讀出字線RWL被設定成非活化狀熊 (L·位準：電源電壓Vcc )。 心 因此，與圖30的場合一樣，對於分別對應奇數列和 列的寫入字線WWL，有必要設置結構不同的字驅動器。參 考圖33，就對應寫入字線〇1^設置的寫入字驅動器⑺汕/的 結構、以及對應寫入字線WWL2 (/WWL1 )設置的寫入字驅 動器/WDbl的結構，進行代表性地說明。 再一次參考圖33，寫入字驅動器WDbl包括：能輸出寫入 列解碼乜號/WRD1以及/WRD2的邏輯積（AND )運算結果的 邏輯閘極LG21、能輸出邏輯閘極LG21的輸出信號和讀出列 解碼信號/RRD1之間的NAND運算結果的邏輯閘極LG23、以 及電源電壓Vcc和接地電壓Vss分別與寫入字線WWL1之間進 行電氣連接的P型MOS電晶體Q21和N型MOS電晶體Q22。對電 晶體Q2 1和電晶體Q22的閘極輸入邏輯閘極LG23的輸出信 號0 通過採用上述的結構，寫入字驅動器WDb 1，在資料寫入 時寫入列解碼信號/WRD1以及/WRD2的其中之一如果被活化 成L位準，則回應邏輯閘極LG23的輸出信號向Η位準的變 化’將寫入字線W W L1和接地電壓V s s進行電氣連接。在寫 入列解碼信號/WRD1以及/WRD2二者在非活化的Η位準的場 合，邏輯閘極LG23的輸出信號被設定在L位準，因此寫入

518596 五、發明說明（53) 字驅動器WDbl使寫入字線wwu與電源電壓Vcc進行電氣連 接。 另一方面’對寫入字線WWL2 (/WWL1 )設置的寫入字驅 動器/WDbl包括：P型MOS電晶體Q23以及N型MOS電晶體 Q24 ’它們將電源電壓Vcc以及接地電壓Vss分別與寫入字 線WWL2之間進行電氣連接。對電晶體Q23和電晶體Q24的閘 極’輸入讀出列解碼信號RRD2。 在^料寫入日才’無論列選擇結果如何，讀出列解碼信號 RRD2都處於非活化的L位準，因此寫入字驅動器/WDbi將寫 入字=WWL2 (/WWL1 )與電源電壓Vc(：進行電氣連接。 在貝料寫入時’短路電晶體42-1回應控制信號WE的活化 j Η位準）而導通，因此，例如選擇第丨個或第2個記憶單 疋列、在將寫入字線WWL1設定為接地電壓的場合，寫入字 線WWU以及WWL2 (/WWL1)形成往復的通路，通過資料寫 入電流I p。 、在貝料躓出時，寫入列解碼信號/WRD1/以及WRD2二者都 被没疋在Η位準，因此，在讀出列解碼信號/RRD1被活化成 L位準的場合，寫入字驅動1WDM回應邏輯閘極GL22的輸 出信號向Η位準的變化，將寫入字線wwu和接地電壓Vss之 間進行電氣連接。由此，與寫入字線wwu進行電氣連接的 項出子線RWL1，借助於對應的輔助字驅動器RSI丨j或 RSI 21，被活化成Η位準。 在資料讀出時，寫入字驅動器/WDbl回應讀出列解碼信 號/RRD2的活化（H位準），通過電晶體Q23將寫入字線

V.. \z11μη \ un. \ u/π a 第57頁 518596

WWL2與接地電壓進行電氣連接。 ^ ^ ^ 电日日體42 一1處於導通狀熊，因此， 寫入字線WWL1以及WWL2的各個丰蠄钿-^ 7合1u子線，根據列選擇结果，獨 立地被活化成L位準。隨之，诗φ仝 、 加—細丄灿· l 、 之靖出子線RWL1以及RWL2的各 個子線’由對應的辅助字驅動考 卞·^勒為活化成Η位準（電源電壓

Vcc ； 〇 對：以後的記憶單元列中對奇數列的寫入字線，設 置與寫入字驅動器WDbl相同結構的寫入字驅動器；對應偶 數列的寫入字線/WWL1，配置與寫入字驅動器/〇Μ相同結 構的寫入字驅動器。 通過，用上述的結構，由於讀出字線RWL的分級化配置 使資料碩出向速化的同時，又由於資料寫入電流丨p的往復 通路化而實現減低磁性噪音。 [實施形態6 ] 如圖35所示，根據實施形態6的MTJ記憶單元MCD，與圖 48的結構一樣，具有磁隧道耦合MTJ以及存取二極體M。 於MTJ記憶單元MCD，其讀出字線RWL於寫入字線WWL分開配 置這一點，與圖48所示的結構不同。位元線BL配置於WWL 以及讀出字線RWL的交叉方向，與磁隧道耦合MTJ進行電氣 連接。 存取二極體DM，沿著從磁隧道耦合MTJ朝向讀出字線RWL 的方向為順方向，連接於二者之間。寫入字線WWL不與其 他配線連接，而是靠近磁隧道耦合MTJ設置。 如圖36所示，在半導體基板SUB上形成的N型區域NWL，

C:\2D-CODE\90-ll\90120375.ptd 第58頁 518596 五、發明說明（55) 相當於存取二極體DM的陰極。在半導體基板上以行列狀配 置MTJ記憶單元時，例如，對於屬於同一列的MTJ記憶單 ^，借助於N型區域NWL彼此之間的電氣連接，而不必特殊 叹置頃出字線RWL ’即可以實現圖2 5所示的存取二極體dm 以及讀出字線RWL之間的連接關係。圖36表示出作為N型區 域形成N型井的貫施例。也可以代替n型井，使用電阻值更 小的η +擴散區，或者在其他金屬線層上配置讀出字線rwl 也可以。 在N型區域NWL上設置的P型區域PAR，相當於存取二極體 DM的％極。p型區域par通過障壁層金屬ho以及金屬膜15〇 與磁隧道耦合MTJ進行電氣連接。 、 寫入字線WWL以及位元線BL，分別配置於金屬配線層… 以及金屬配線層M2。位元線BL在配置時與磁隨道耗合mtj 連接。 位元線BL與磁隧道耦合MT J之間的距離，比寫入字線WWL 與磁隨道耦合MT J之間的距離小，因此在通過同一電流的 % a ，通過位元線BL的資料寫入電流所產生的磁場，比通 過寫入字線WWL的資料寫入電流所產生的磁場要強一些。 因此，為了對磁隧道耦合MTJ提供幾乎相同強度的資料 寫入磁場，對於WWL需要通過比位元線bl更高的資料寫入 電流才行。位元線BL以及寫入字線WWL，為了減低配線電 ，值，應該形成金屬配線層。但是，如果通過配線的電流 密度過大，則會導致電致徒動現象引起的斷線或配線之間 的短路，因此影響工作的可靠性。所以，希望抑制通過資

518596 五、發明說明（56) 料電流的配線的電流密度。 此，在根據實施形態6在半導體基板上配置MTJ % ==合，，入字魏的斷面積作得比靠 耦5 MTJ的位元線乩的斷面積略大一些，抑制需要 =資料寫入電流的寫入字線WWL的 MRAM裝置的可靠性。 又此夠棱问 次^離開磁隨道麵合MTJ的距離大的、需要通過更高的 =料寫入電流的金屬配線（如圖36中的寫入字線)， 使用抗電致徒動效果較高的材料製作，可以提高可靠性。 列如，其他的金屬配線採用鋁合金（A1合金）製作時，考 慮抗電致徒動性’需要的金屬配線用銅（Cu)冑作即可。 037所示，在資料寫入時，讀出字線re即n型nwl的 ^被設定在Η位準（電源電壓Vcc)。在資料讀出時，於讀 出子線RWL沒有電流通過。 …於對應所選擇的記憶單元的寫入字線WWL，施加電源電 ，通過貧料寫入電流Ip。關於位元線BL，根據寫入 f料的資料位準，在位元線BL的兩端的任何一端，通過設 疋電源電壓Vcc或者接地電壓Vss，對應寫入資料的資料位 準可以使位元線BL通過資料寫入電流土 iw。 借助於，過上述的資料寫入電流1?以及± Iw，實行對 M^J記憶單元的資料寫入。在此場合下，讀出字線RWl被設 定在電源電壓Vcc，因此在資料寫入時，存取二極體⑽完 全處於截止狀態。故，與圖42之〇1記憶單元相比較，能 夠使資料寫入動作更加穩定化。

518596 五、發明說明（57) 其次，說明資料讀出時的動作。 在資料讀出之前，位元線BL在接地電壓Vss下進行預充 電。 對應言買出物件記憶單元MCD的讀出字線RWL，在資料讀出 時被驅動成活化狀態（L位準：接地電壓Vss )。隨之，存 取一極體DM成為順偏壓，因此在位元線η〜磁隨道搞合 MTJ〜存取二極體DM〜讀出字線RWL (接地電壓Vss)的通 路通過感測電流I s，可以實現資料的讀出。 具體地講，由感測電流丨s將位元線乩產生的電壓變化放 大由此了以進行έ己憶於磁隨道麵合MT J的資料的讀出。 如圖38所不，根據實施形態6的記憶體陣列丨〇的結構， 配置I成行列狀的具有圖35之結構的記憶單元動。對應 記憶單SMCD的各個列，配置了寫人字線瓢以及讀出字線 RWL。在各個寫入字線WWL與接地電壓Vss之間，配置了 ί ϊ ϊ ΐ ΐ體。各個電流控制電晶體’回應控制信號WE的 活化而導通。 在，38中’代表性地表示出對應第j個 列的讀出字線RWU〜RWL4、寫入字線簡11〜wwu、=== 流控制電晶體41-1〜4U。 及電 各個讀出字線RWL，與對應同—記憶單 WWL進行電氣連接。由此，产M别广丄 』幻馬入予線 的讀出字線m與電二比；氏型的區 蟪WW丨、隹—廿脚4 ^ 車的金屬配線形成的寫入字 線WWL進仃並聯連接。在二者的許多個 予 使時間常數減小。由此P 連接，可以 T以減低碩出字線RWL·的信號傳 第61頁 C:\2D-C0DE\90-ll\90120375.ptd 518596 五、發明說明（58) 播的滯後’能夠使資料讀出動作高速化。 字線驅動器3 0具有回應各個寫入字線WWL而設置的字驅 動，:在圖38中，由代表性地表示出對應第j個〜第4個記 憶單το列的字驅動器WD1〜WD4。當對這些字驅動器進行總 稱時，簡單地用WD符號來表示。 各個字驅動器WD，從電源節點接受電源電壓Vcc以及接 地電壓Vss的供給。尤其是，接地電壓Vss的供給，通過與 位tl線BL同一方向設置的虛擬位元線MBL來完成。 各個字驅動器WD，在資料讀出時以及在資料寫入時的兩 種情況下選擇對應的記憶單元列的場合，將對應的寫入字 fWWL與電源電壓Vcc連接；在非選擇對應的記憶單元列的 場合，對應的寫入字線連接於接地電壓vss。 通過採用上述的結構，在資料寫入時，對應選擇的記憶 皁元列的寫入字線WWL，可以通過資料寫入電流Ip。 對於，元線BL提供資料寫入電流± Iw的電路結構，在圖 中予以省略，與實施形態丨的場合一樣，通過控制位元線 BL的=端，壓，可以產生資料寫入電流土 ^。 ，資料讀出時的感測電流丨s，與實施形態4 一樣，由資 料讀出=路51供給。感測電流Is，通過資料匯流排⑽以及 連接於貧料匯流排DB和位元線BL之間配置的行選擇閘極 CSG來提供。 古在f料讀出時，對應非選擇列的讀出字線RWL·被設定在 ==[(Η位準），對應選擇列的讀出字線RWL·被活化成接地 電壓VSS。由此，於選擇列，存取二極體DM的ΡΝ結成為順

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偏壓，感測電流i s通過以下 a ^ =選擇=CSG〜位元線BL〜磁隨道排= DM〜項出字線RWL〜字驅動哭 什取一極體 電壓Vss的電流通路。™〜虛擬位疋線DMBL〜接地 =，通過對資料匯流排DB和讀出字線飢 與圖26之源極線料匯 知用 選擇的記情輩开鈈的你要丄/ 休W °又^ ’則無論 ^ 7U早兀仃的位置如何，均可以 電阻值基本上保持一定。 \』电机逋路的 J過？ Ϊ擬位？線D肌和位元線BL的配置與圖27相同的 ::貫施形態4及其變形例一樣，無論所選擇的記情 的位置如何，均可以使感測電流通路的電阻·本 上保持一定。 這樣，配置適於高集成化的MTJ記憶單元乂⑶的記憶體 列，可以抑制與選擇的記憶單元的位置有關的感測電流的 波動，確保在MRAM裝置的資料讀出時的動作範圍穩定。 [實施形態6的變形例1 ] 〜 如圖3 9所示，根據實施形態6的變形例1的結構，與實施 形悲5及其變形例2、4 一樣，運用形成往復電流通路的寫 入字線對通過資料寫入電流。 w 各個讀出字線RWL，與圖2 —樣，分別在區域AR1和AR2獨 立設置。各個讀出字線RWL，由，，對應同一記憶單元列的反 轉寫入字線WWL的電壓狀態的驅動反相器"來驅動。驅動反 相器，分別對應讀出字線RWL而設置。於區域AR1和AR2設 置共用的寫入字線WWL。由此，通過縮短配線長度而降低

C:\2D-CODE\90-ll\90120375.ptd 第63頁 518596 五、發明說明（60) 讀出字線RWL的配線電阻，因此能夠實現資料讀出的高速 化。 在寫入字線WWL設定在非選擇狀態（L位準）的場合，對 應的讀出字線RWL的電壓設定在η位準，因此可以可靠地保 證存取二極體DM的逆偏壓狀態。各個驅動反相器分別對應 區域AR1以及AR2 ’通過與圖38同樣設置的虛擬位元線 DMBL1以及DMBL2，提供接地電壓yss。 在圖3 9中，列舉出有代表性的對應第1個〜第3個記憶單 元列的讀出字線RWL11〜RWL13、RWL21〜RWL23、寫入^線 WWL11〜WWL13、WWL21〜WWL23、以及驅動反相器DIVU〜 DIV13、DIV21 〜DIV23 等。寫入字線WWL1 以及WWL2 (/wwu )形成寫入字線對WWLP1 ’在二者之間配置短路電晶體 4 2 1。對於以後的s己憶皁元列，同樣配置讀出字線、寫入 字線以及驅動反相器。 對於對應奇數元件編號的記憶單元列的寫入字線醫L， 配置了與圖33之寫入字驅動器WDbl具有相同結構的寫入字 驅動器。同理，對於對應偶數元件編號的記憶單元列的寫 入字線WWL，配置了與圖33之寫入字驅動器/WDbl具有相同 結構的寫入字驅動器。 為了對於位元線BL提供資料寫入電流± I w的電路結構， 在圖中予以省略，與實施形態1的場合一樣，通過控制位 元線BL兩端電壓，可以通過資料寫入電流± iw。 通過採用這樣的結構，在資料讀出時，借助於對應選擇 的記憶單元列的寫入字線對WWLP形成往復電流通路，可以

C:\2D-CODE\90-11\90120375.ptd 第64頁 518596 五、發明說明（61) 通過資料寫入電 磁場σ桑音。 通過與圖2 6的 計來配置資料匯 中，無論選擇記 通路的電阻值幾 通過使虛擬位 採用與圖2 7說明 無論選擇記憶單 的電阻值幾乎保 儘管圖中沒有 電路51在讀出字 憶體陣列1 〇内， 使感測電流通路 這樣，在配置 列，即使形成往 的結構的場合， 電流的波動，可 作範圍。 [實施形態6的變 如圖4 0所示， 形恶5的變形例1 線W W L為相鄰的2 與圖39 —樣， 流I ρ。由此，可以簡化週邊的電路並降低 源極線SL以及資料匯流排db進行同樣的設 流排DB和讀出字線RWL，在區域ari和AR2 憶單元行的位置如何，均可以使感測電流 乎保持一定。 元線DMBL1以及DMBL2和位元線bl的配置， 的内容相同的設計，在區域AR1 *AR2中， 凡行的位置如何，均可以使感測電流通路 持一定。 表示出，如果將資料匯流排DB與資料讀出 線RWL獨立配置的區域進行配置時，於記 無論适擇記憶單元行的位置如何，均可以 的電卩且值幾乎保持一定。 適於高集成化MT J記憶單元MCD的記憶體陣 復電流、採用寫入字線WWL通過寫入電流 抑制與選擇的記憶單元的位置有關的感測 以穩定地確保MRAM裝置在資料讀出時的動 形例2 ] 根據實施形態6的變形例2的結構，與實施 和3 —樣，試圖共有寫入字線WWL。寫入字 個記憶單元列所共有。 讀出字線RWL於區域Ari和AR2獨立配置，

518596 五、發明說明（62) 在區域AR1和AR2設置共有的寫入字線WWL。而讀出字線rwl 與寫入字線WWL分級配置。由此，由於配線長度縮短，使 讀出字線RWL的配線電阻值降低，因此可以實現高速地資 料讀出。 各個讀出字線RWL，由反轉對應的寫入字線WWL的電壓狀 態的驅動反相器來驅動。驅動反相器分別對應讀出字線 RWL而配置。各個驅動反相器，由與圖3 9同樣配置的虛擬 位元線DMBL1、DMBL2提供接地電壓Vss。 分別對應共有的同一寫入字線WWL的2個記憶單元列的驅 動反相器，在共同的寫入字線被設定在非選擇狀態（L位 準）的場合，將對應的讀出字線RWL的電壓設定在η位準。 因此，可以使對應非選擇狀態的記憶單元列的各個存取二 極體DM，準確地置於逆偏壓狀態。 在各個寫入字線WWL和接地電壓vss之間，配置電流控制 電晶體。各個電流控制電晶體回應控制信號WE的活化而 通。 抑如圖40所不，列舉出有代表性的對應第i個〜第4個記憶 單二列的頃出字線rWL1丨〜RWU4、RWL21 〜RWL24、驅動反 相器 DI VI1 〜DIV14、DI V21 〜DI V24、寫入字線WWL1、WWL2 =及電ί控制電晶體41 —1、4卜2等。寫入字線WWL1為第1 二六？個5憶單元列所共有’寫入字線WWL2為第3個以 出字唆固記：單A列所共有。對於以後的記憶單元列，讀 及驅動反相器採用同樣的配置。 '70 ' 為了提供資料寫入電流± I w的電路結

518596 五、發明說明（63) 構’在圖中予以省略，與實施形態1的場合一樣，通過控 制位元線BL兩端電壓，可以通過資料寫入電流土 {w。 通過採用上述的結構，共有寫入字線WWL，可以減少整 個記憶體陣列1 〇的寫入字線WWL的配置條數。其結果，寫 入子線WWL可以使用2列佈置區域進行配置，因此可以充分 保證配線寬度，因此能夠充分保證配線的斷面積。 由此’在需要通過比較大的資料寫入電流的寫入字線 WWL，可以避免因減低電流密度而起因於電致徒動的配線 間隔短路以及配線斷線等危險性，使MRAM裝置的動作穩定 化。 “

通過將資料匯流排DB與讀出字線RWL的配置，按照圖26 的源極線SL以及資料匯流排DB的同樣的設計，在區域ARl 以及AR2中，無論選擇的記憶單元行的位置如何，均可以 使感測電流通路的電阻值基本上保持一定。 >儘官圖中沒有表示出來，如果將資料匯流排DB以及資料 讀出電路51 ’在讀出字線RWL獨立配置的區域内配置時、， 於記憶體陣列1 〇内，無論選擇的記憶單元行的位置如何， 均可以使感測電流通路的電阻值基本上保持一定。

這樣’纟配置適於高集成化的⑴記憶單现d的記憶體 P列s即使在相鄰的吕己憶單元之間共有寫入字線㈣匕的結 t 口 π抑制與選擇的記憶單元的位置有關的感測電流 的波動以穩定地確保MRAM裝置在資料讀出時的動作範 [實施形態6的變形例3 ]

518596 五、發明說明（64) 如圖41所示，根據實施形態6的變形例3的結構，於圖48 之MTJ記憶單元亂卯配置的記憶體陣列，依靠往、' ^ 设電流通 路通過資料寫入電流。 分別對於以行列狀配置的記憶單元MCDD的記憶單元列以 及記憶單元列，配置字線WL以及位元線BL。 各個子線WL由字驅動器進行驅動。於對應奇數元件編號 的記憶單元列的字線WL，配置具有與圖33所示的寫入字驅 動器WDbl —樣結構的字驅動器。同理，於對應偶數元件編 號的記憶單元列的字線WL，配置具有與圖33所示的寫入字 驅動器/WDbl —樣的結構的字驅動器。對各個字驅動器的 接地電壓Vss的供給，是通過與位元線Bl同一方向設置的 虛擬位元線DMBL完成的。 因此，在資料寫入時，形成對應選擇的記憶單元列的寫 入字線對的奇數列以及偶數列分別對應的2條寫入字線 WWL，被分別設定成接地電壓yss以及電源電壓he。導通 各個短路電晶體，於對應選擇的記憶單元列的寫入字線 對，通過作為往復電流的資料寫入電流。 地另-方面’纟資料讀出時，各個短路電晶體處於截止狀 7的同#，只將對應所選擇的記憶單元列的字線選擇性 地設定在接地電壓VSS (L位準）。 字L代表性地表示出對應第1〜第3記憶單元列的

Iwt ί 及字驅動器鴨1、/WDbl、綱2。寫入字 線WWL1以及醫L2 (/WWL1、#力* 也 ^ ^ ^ Λ ^ ^ )形成寫入字線對WWLP1，在二者 之間配置短路電晶體4 1 。對以後的記憶單元列，同樣配 第68頁 C:\2D-C0DE\90-ll\90120375.ptd 518596

五、發明說明（65) 置讀出字線、寫入字線以及驅動反相器。 對於位元線BL提供資料寫入電流± I w的電路結構，圖中 予以省略，與實施形態1的場合一樣，通過控制位元線bl 雨端電壓，可以通過資料寫入電流± I w。通過採用上述的 結構’用早'一的字線W L之配置§己憶早元M C D D之記憶體陣列 中，依形成往復電流之字線WL可以供給資料寫入電流丨ρ。 其結果，可以簡化週邊電路並降低磁場噪音。 通過使資料匯流排DB和字線WL ’進行與圖26之源極線儿 以及資料匯流排DB同樣的設計’無論選擇的記憶單元行的 位置如何，均可以使感測電流通路的電阻值基本上保 定0 通過使 樣的設計 言己憶單元 總和基本 這樣， 陣列，形 合，抑制 動，可以 〔元件編 1 5 10 20

虛擬位7G線DMBL和位元線bl的配置採用圖27之辰 ，與實施形態4以及其變形例一才篆，無論選擇的 列的位置如何，均可以使感測通路 上保持一定。 22於高集成化奶記憶單元_。的記憶體 而構成資料寫入電流的結構的《 二砧1 °己隱早兀的位置有關的感測電流的波 %疋地確保MRAM裝置在資钮以山0大μ & ^ _ 你貝枓碩出時的動作範圍· #兒明〕

MRAM裝置 控制電路 記憶體陣列 列解碼器

518596 五、發明說明（66) 25 行解碼器 30 字線驅動器 31 反相器 32 反相器 33 P型MOS電晶體 34 P型MOS電晶體 40 字線電流控制電路 4 1 - 1 〜4 1 -η 電流控制電晶體 41-1 電流控制電晶體 41-2 電流控制電晶體 42 短路電晶體 50 讀出/寫入控制電路 50a 讀出/寫入控制電路 50b 讀出/寫入控制電路 51 資料讀出電路 60 讀出/寫入控制電路 6 0a 讀出/寫入控制電路 60b 讀出/寫入控制電路 70 漏電流遮斷電路 71-1 〜71-m 電流遮斷電晶體 110 源極/ >及極區域 120 源極/汲極區域 130 閘極 140 障壁層金屬

C:\2D-CODE\90-ll\90120375.ptd 第70頁 518596

五、發明說明（67) 150 金 屬 膜 155 金 屬 膜 ADD 位 址 信 號 ATR 存 取 電 晶 體 BL 位 元 線 CMD 外 部 控 制 信號 CSG 行 選 擇 閘 極 DB 資 料 匯 流 排 DMBL1 虛 擬 位 元 線 DMBL2 虛 擬 位 元 線 FL 固 定 磁 性 層 VL 由 磁 性 層 L 位 準 Η 位 準 WL 字 線 WE 控 制 信 號 /WE 反 轉 信 號 WWL 寫 入 字 線 WDal 寫 入 字 驅 動器 MC 記 憶 單 元 MTJ 磁 隧 道 搞 合 MCD MT J記憶單元 SL 源 極 線 Vss 接 地 電 壓 C:\2D-CODE\90-ll\90120375.ptd 第71頁 518596 五、發明說明（68) Vcc 電源電壓 RD1〜 RDn 列解碼信號 RWL1〜RWLn讀出字線 RWL11 〜RWL14讀出字線 RWL21 〜RWL24 讀出字線 RSI11 〜RSI In輔助字驅動 RSI21 〜RSI 2n輔助字驅動 RA 列位址 RWL 讀出字線 DIV11 〜D I V1 4 驅動反相器 DIV21 〜DIV24 驅動反相器 WWL1 寫入字線 WWL2 寫子線 SUB 半導體主機板 SL 源極線 SD 控制信號 Ip 寫入電流 Is 感測電流 Δ VI 電壓降 ΔΥ2 電壓降

C:\2D-CODE\90-ll\90120375.ptd 第72頁 518596 圖式簡單說明 圖1是表示根據本發明實施形態1的MR AM裝置1的整體結 構的不意性方框圖。 圖2是為了說明根據實施形態1的記憶體陣列1 0的結構的 詳細圖。 圖3是說明根據實施形態1的記憶體陣列1 0的資料讀出以 及資料寫入動作的時間流程圖。 圖4是說明資料寫入時資料寫入電流和MTJ記憶單元產生 的磁場的方向的示意圖。 圖5是表示字線驅動器3 0的結構例的電路圖。 圖6是表不字線驅動3 0的另一個結構例的電路圖。 圖7是表示在半導體基板上形成的MTJ記憶單元的結構 圖。 圖8是為了說明根據實施形態1的記憶體陣列1 0的結構的 不意圖。 圖9是為了說明根據實施形態2的記憶體陣列1 0的結構的 示意圖。 圖1 0是為了說明根據實施形態2的記憶體陣列1 0的結構 的示意圖。 圖11是說明主讀出字線MRWL的配置的第1例的結構圖。 圖1 2是說明主讀出字線MRWL的配置的第2例的結構圖。 圖1 3是說明主讀出字線MRWL的配置的第3例的結構圖。 圖1 4是為了說明根據實施形態3的記憶體陣列1 0的結構 的不意圖。 圖1 5是表示根據實施形態3的字線的配置的結構圖。

C:\2D-CODE\90-ll\90120375.ptd 第73頁 518596 圖式簡單說明 圖1 6是說明根據實施形態3的記憶體陣列1 0的資料讀出 以及資料寫入動作的時間流程圖。 圖1 7是為了說明根據實施形態3的變形例1的記憶體陣列 1 0的結構的示意圖。 圖1 8是說明根據實施形態3的變形例1的記憶體陣列1 0的 資料讀出以及資料寫入動作的時間流程圖。 圖1 9是為了說明根據實施形態3的變形例2的記憶體陣列 1 0的結構的示意圖。 圖2 0是說明根據實施形態3的變形例2的記憶體陣列1 0的 資料讀出以及資料寫入動作的時間流程圖。 圖2 1是根據實施形態3的變形例1和2在半導體基板上配 置的MTJ記憶單元的結構圖。 圖22是為了說明根據實施形態3的變形例3的記憶體陣列 1 0的結構的示意圖。 圖2 3是為了說明根據實施形態4的變形例3的記憶體陣列 1 0以及與週邊電路的資料讀出相關的結構的示意圖。 圖24是說明根據實施形態4的記憶體陣列1 0的資料讀出 以及資料寫入動作的時間流程圖。 圖2 5是說明根據實施形態4的源極線SL的配置例的結構 圖。 圖2 6是為了說明根據實施形態4的變形例1的記憶體陣列 1 0及其與週邊電路的資料讀出相關的結構的示意圖。 圖2 7是為了說明根據實施形態4的變形例2的記憶體陣列 1 0及其與週邊電路的資料讀出相關的結構的示意圖。

C:\2D-CODE\90-ll\90120375.ptd 第74頁 518596 圖式簡單說明 圖2 8是說明根據實施形態5的寫入字線WWL的配置的示意 圖。 圖2 9是為了說明根據實施形態5的變形例1的記憶體陣列 1 0及其週邊電路的結構的示意圖。 圖3 0是為了說明根據實施形態5的變形例2的記憶體陣列 1 0及其週邊電路的結構的示意圖。 圖3 1是為了說明根據實施形態5的變形例2的記憶體陣列 的列選擇動作的時間流程圖。 圖32是為了說明根據實施形態5的變形例3的記憶體陣列 1 0及其週邊電路的結構的示意圖。 圖3 3是為了說明根據實施形態5的變形例4的記憶體陣列 1 0及其週邊電路的結構的示意圖。 圖34是為了說明根據實施形態5的變形例4的記憶體陣列 的列選擇動作的時間流程圖。 圖35是表示根據實施形態6的MTJ記憶單元的結構的示意 圖。 圖36是在半導體基板上配置MTJ記憶單元MCD的場合下的 結構圖。 圖37是說明MTJ記憶單元MCD的讀出動作和寫入動作的時 間流程圖。 圖3 8是為了說明根據實施形態6的記憶體陣列1 0及其週 邊電路的結構的不意圖。 圖3 9是為了說明根據實施形態6的變形例1的記憶體陣列 1 0及其週邊電路的結構的示意圖。

C:\2D-C0DE\90-ll\90120375.ptd 第75頁 518596 圖式簡單說明 圖4 0是為了說明根據實施形態6的變形例2的記憶體陣列 1 0及其週邊電路的結構的示意圖。 圖4 1是為了說明根據實施形態6的變形例3的記憶體陣列 1 0及其週邊電路的結構的示意圖。 圖42是表示具有磁隧道耦合MTJ的記憶單元的結構的示 意圖。 圖43是說明MTJ記憶單元的資料讀出動作的示意圖。 圖44是說明MTJ記憶單元的資料寫入動作的示意圖。 圖45是說明在資料寫入時的資料寫入電流的方向與磁場 方向之間的關係的示意圖。 圖46是表示成行列狀配置的MTJ記憶單元的示意圖。 圖47是表示配置於半導體基板上的MTJ記憶單元的示意 圖。 圖48是表示使用二極體的MTJ記憶單元的示意圖。 圖49是表示在半導體基板上配置圖48之MTJ記憶單元的 場合下的結構圖。

C:\2D-CODE\90-ll\90120375.ptd 第76頁

Claims (1)

1. ^8596 六、申請專利範圍 1 · 一種薄膜磲性鹏^ 且女a轩$丨丨此體纟己彳思裝置’包括以下内容： 具有成仃列狀s? m ^ 列· 置的數個磁性體記憶單元之記憶體陣 上述數個記憶磁ktL 括：記憶部，在性體記憶單元的各個磁性體記憶單元包 磁場大於所規定=1以及第2資料寫入電流施加的資料寫入 可以改變其電阻=磁場的場合，根據寫入記憶資料的位準 憶單元選擇閘極·，以及與上述記憶部進行串聯連接的記 由對應上述礤十生 阻率的配線形成的 上述數條寫入字 料讀出時的兩種情 化； 體記憶單元列分別設置的、具有第1電 數條寫入字線， 線的各條字線，在資料寫入時以及在資 況下，根據列選擇結果選擇性地被活 對上 資料寫 寫入電 對應 在上 料寫入 所選擇 電路； 對應 線，是 上述 述數條寫 入時以及 流的電流 上述磁性 述資料寫 電流以及 的上述行 上述磁性 由南於上 各條讀出 入予線中被活化的 資料讀出時為了形 通路的字線電流控 體記憶單元行而分 入時以及上述資料 資料感測電流通過 的至少其中一條資 體記憶單元列而分 述第1電阻率的第2 字線在上述資料讀 成和遮斷上述第1資料 制電路； 別設置的數條資料線； 讀出時，使上述第2資 上述數條資料線中對 '廣 料線的讀出/寫入控制 別設置的數條讀出字 電阻率的配線形成的； 出時’對應數條寫入字 518596 六 申請專利範圍 線中選擇其中之一的同時使其活化， 董+ί„字線中被活化的至少其中-條讀出字線使 對應的上述記憶單元選擇閘極導通。 2 ·如申請專利範圍第1項之薄膜磁性體記憶裝置，其 上述記憶體陣列沿著行方向被分割成數個區域， 上述數條％出字線按照分割上述數個區域而配置， 域上述數條寫入字線的各條字線公共酉己置於上述數個區 —上述薄膜磁性體記憶裝置，還具備有對應上 子線分別設置的數條讀出字線驅動器，^ ” °貝出 上述數條讀出字線驅動器的各個驅 出時，回應上述數條寫入字線中對應的在上广貝料讀 述數條讀出字線中對應的丨條活化。 的活化，使上 中3，.如中請專利範圍幻項之薄膜磁性體記憶裝置，其 該薄膜磁性體記憶裴置還具備有根 為了選擇性地活化上述數條寫入字線線區=結果， 域字線驅動電路，對上述寫入字線中電路， 之一，在上述資料寫入時以及在上述資的至少其 供上述第1資料寫入電流以及充電電流，、項出時分別提 上述=電電机產生的磁場小於上述規定 中4:如中請專利範圍第1項之薄膜磁性體記憶巢V， 〒 、置’其

   C:\2D-OODE\90-11\90120375.ptd 第78頁 518596

   六、申請專利範圍 方！置==字線以及上述數條讀出字線並調整好 數停寫出日夺，借助於為了分別活化上述 上it 讀出字線的第1以及第2充電電☆，來抵消 上^己憶部分別產生的第i以及第2❿昜。 來抵a 中，·如申請專利範圍第i項之薄膜磁性體記憶裳置，其 上ΐίίί讀出字線的各條字線，至少在1個節點部位與 2寫入子線對應的其中一條進行電氣連接。 中 申請專利範圍第5項之薄膜磁性體記憶襄置，其 資ΐϊΐί單元選擇閘極在導通時，使上述記憶部在數條 貝枓線中對應的丨條資料後盥_ ψ盆、住+广 I杜歎惊 氣連接， 貝竹踝興靖出基準電壓之間，進行電 上述數條資料線，在資料古眚屮二 進行預充電， 貝卄°貝出之别由上述讀出基準電壓 上述讀出/寫入控制電路，右 M ^ ^ rK 在上逃為料頊出日守，使上述 貝枓線中所選擇的對應記憶單元行的至少其， 連接於與上述讀出基準雷朦 八 心貝签平冤壓不同的電壓。 7 ·如申請專利範圍箆1 s 中， 員之薄膜磁性體記憶裝置，其 還具備有沿著上述數條杳+立細m H.I ^ ^ ΛΑ ^ ^ 1朱貝枓線同一方向而對應上述行分 別條源極線，以提供讀出基準電壓， 宜入缺座丨平_ t 更上迷頁料感測電流在上述讀出/ 寫入控制電路與上述以基準電路之間通過，

   518596 六、申請專利範圍 配置上述數條源極線以及數條資料線，在上述資料讀出 、使其對應選擇上述行的上述源極線以及上述資料線中 ^述資料感測電流的通路所包括的部分的配線電阻總和， 人璉擇的上述列無關，基本上保持一定。 •★申明專利範圍第1項之薄膜磁性體記憶裝置，其 甲， 斟f具備有能分別提供讀出基準電壓的數條源極線，分別 鬥Μ j述列，/σ著與上述數條讀出字線以及數條入字線 问一方向而設置， 方出/寫入控制電路包括：與上述數條源極線同-的，數據線；分別設置於上述總數據線和上述數 二二逡$之&的數個行選擇閘極，它們對應行選擇結果才 將該電=鱼Ti料讀出電路，在上述資料讀出時，含有 流=供认i、f =碩出基準電壓之間通過的上述資料感測電 机誕供給上述總數據線， 出::置數據線’使其在上述資料讀 述資料感測電流通路戶:括：,極線和上j總數據線的上 選擇的上述行盔關括的σ卩分的配線電阻的總和’與 〜q热關，基本上侔 _ 中9:如申請專利範圍第1項之薄膜磁性體記憶裝置，其 讀出字線和數：：線"分別對應上述列沿著上述數條 準電壓；虛擬資Ξί予線同—方向設置’用於提供讀出基 、4線’沿著與上述數條資料線同一方向且 M8596 六、申請專利範圍 對*方^卜、+、、 讀出其=磁性體記憶單元共同設置，該虛擬資料線與上述 土 \電壓以及上述數條源極線進行電氣連接， 入#制斗讀出時’上述資料感測電流在上述讀出/寫 電路和上述讀出基準電路之間通過， 讀出時上ί數條資料線以及上述虛擬資料線，在上述資料 資料線中其對應選擇的上述行的上述資料線和上述虛擬 阻的總和上；：口路所包括的部分的配線電 中〇.如申請專利範圍第i項之薄膜磁性體記憶裝置，其 定匕括有.數條源極線’分 讀出字線和數條寫入字續π」對應上迷列沿者上述數條 車雷厭·+ 冩 線冋一方向設置，用於提供讀出美 ί 擬資料線’沿著與上述數條資料線= 連接，、“出基準電壓以及上述數條源極線進行電氣 在上述資料讀出時’上述資料 入控制電路和上述讀出基準電在上述讀出/寫 =置上述數條源極線以及總數據線，使苴 出時，對應選擇的上述列的 ^ ^貝料謂 和，與所選擇的上述行無關，基本上；2:? 總 配置上述數條資料線以及數條虛擬資料線伯 資料讀出日夺’對應所選擇的上 上資，其在上述 刪線中上述資料感測電流的通路所 518596 六、申請專利範圍 ' 1 - -- 電阻的總和，與所選擇的上述列無關，基本上保持一定。 11 · 一種薄膜磁性體記憶裝置，包括以下内容： 具有成行列狀配置的數個磁性體記憶單元之記憶體 列； 〜 上述數個記憶磁性體記憶單元的各個磁性體記憶單元包 括：記憶部，在第丨以及第2個資料寫入電流施加的資料$ =磁場大於所規定的磁場的場合，根據寫入記憶資料的位 =二變其電阻值；以及在資料讀出時使上述記憶部通 匕貝料感测電流的記憶單元選擇閘極； 字記憶單元列分別設置的、由每2條寫人 、、、策構成寫入子線對的數條寫入字線， 構成上述各個寫入字線對的2條上述寫入字線，至少在 二述資料寫入時與上述記憶體陣列的一端側進行電氣連 了： ，配置於上述記憶體陣列的另外-端，; 上ί選==時通過上述第1資料寫入電流，使對應 別a定：丄而構成/述寫入字線對的2條上述寫入字線分 別自又疋在第1以及第2電壓的各一方； 對2上述磁性體記憶單元行❿分別設

   料=汊人控制轉’在上述f料寫人時以及條在貝二線資 揾：卜：货子於所選擇的對應上述行的上述資料線，分) 數停ΪΓΛ資料、寫入電流以及上述資料感測電流； 置，以Γΐ後1?對應於上述磁性體記憶單元列而1 出子線在上述資料讀出時，根據列選擇結果

   518596

   使 對應的上述記憶單元選擇閘極導通。 12. —種薄膜磁性體記憶裝置，包括以下内容： 列 7成仃列狀配置的數個磁性體記憶單元的記憶體陣 上述 括·記 入磁場 準可以 過資料 對應 字線共 字線 至少其 料讀出 通路； 二個a己憶磁性體記憶單元的各個磁性體記憶單元包 憶部，在第1以及第2個資料寫入電流施加的資料寫 大於所規定的磁場的場合，根據寫入記憶資料的位 ，變其1阻值；以及在資料讀έΗ時使上述記憶部通 感測電流的記憶單元選擇閘極； 上述磁性體記憶單元列分別設置的、由每2條寫入 有的數條寫入字線， 電流控制電路，對於上述數條寫入字線中被活化的 $ 1條寫入字線，在上述資料寫入時以及在上述資 時’分別形成和遮斷上述第1資料寫入電流的電流 日士子i驅動電路’在上述資料讀出時和在上述資料寫入 τ用於活化所選擇的對應上述列的上述寫入字線； f應上述磁性體記憶單元行而分別設置的數條資料線以 項出/寫p入控制電路，在上述資料寫入時以及資料讀出 U於選擇的對應上述行的上述資料線，分別提供上述 貝料寫入電流以及上述資料感測電流； 置數條讀出字線，分別對應於上述磁性體記憶單元列而設 」各條讀出字線在上述資料讀出時，根據列選擇結果， 使對應的上述記憶單元選擇閘極導通，

   518596

   ^ ^各條讀出字線，在上述資料讀出時，根據上述列選 、σ 與對應的上述寫入字線一起，被選擇性地活化。 13· 一種薄膜磁性體記憶裝置，包括以下内容： 具有以行列狀配置的數個磁性體記憶單元的記憶體陣 上述記憶體陣列沿著行的方向被分割成數個區域，上述 次，磁性體圮憶單元包括：記憶部，借助於由第1和第2個 貧料寫入電流產生的資料寫入磁場，根據寫入的記憶資料 的位準，使電阻值改變， 與上述記憶部進行串聯連接的記憶單元選擇閘極； 對上述數個區域，共同設置對應於上述磁性體記憶單元 列的數條寫入字線，該數條寫入字線是由具有第1電阻率 的配線形成的， 一 ^述數條寫入字線，在資料讀出時，為了通過上述第1 資料寫入電流，根據列選擇結果，選擇性地被活化； ，應上述磁性體記憶單元的行分別設置的數條資料線； 士讀出/寫入控制電路，在上述資料寫入時以及上述資料 讀出時，將上述第2個資料寫入電流以及上述資料感測電 流通過上述數條資料線中對應所選擇的上述行的1條資料 對上述數個區域共同設置的、由具有第2電阻率的 形成的數條主讀出字線； ' 在上述數1區域内，分別對應上述磁性體記憶單元的列 而设置數條頡出字線，該數條讀出字線是由具有比第丄和

   C:\2D_CODE\90_ll\90120375.ptd H-- 第84頁 518596 六、申請專利範圍 第2電阻率离 上述數條？Λ3電阻率的配線形成的’ 相對應；“胃字線，與上述數條主讀出字線中任何1條 器,：i 2 ί ί讀出字線分別設置的數條讀出字線驅動 化根據上述數條主讀出字線中對應的1條主讀出字 化， ’使上述數條讀出字線中對應的1條讀出字線活 使中被活化的至少其中1條讀出字線’ 上迷5己憶單元選擇閘極導通。 中，.如申請專利範圍第13項之薄膜磁性體記憶裝置，其 上述：條主憶裝置’是在半導體基板上相成的， 列内，°貝出予線，配置於上述磁性體記憶單元的數個 上述數條主頃出字線，形成於與 的金屬配線層。 a致條寫入字線相同 I I5· 一種薄膜磁性體記憶裝置，包括以下内容· I列具有以行列狀配置的數個磁性體記憶單元的記憶體陣 上述數個磁性體記憶單元包括：記憶部， 第2個資料寫入電流的 κ據第以及 :準，改變電阻值；與上述記憶部成二入連 體； T W ^接的存取電晶 IB 第85頁 C:\2D-CODE\90-1l\9〇120375.ptd 518596 六、申請專利範圍 對應上述磁性體記憶單元的八 < ^ 讀出/寫入控制電路，在上述/^ϋ的數條育料線； 料讀出時’分別使上述第j資寫入；、以及在上述資 流，通過上述數條資料線中二寫入，，^ 料線； 〜所選擇的上述行的1條資 數條字線，對應上述磁性體記憔 各條字線根據列選擇的結果而被5 疋的列而分別設置， 上述數條字線中被活化的至少其^， 述存取電晶體導通； /、中1條，能使對應的上 字線電流控制電路，在上述 線中被活化的至少其中丨條能形 馬入時，使上述數條字 電流通路， 上述第2資料寫入電流的 上述字線電流控， 線的各條字線遮斷上述電流通ς枓頃出時，於上述數條字

   C:\2D-roDE\90-11\90120375.ptd 第86胃