JP2004259389A - 薄膜磁性体記憶装置 - Google Patents
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Abstract
【課題】電源配線および接地配線からの磁気ノイズの影響を抑制することにより安定的に動作する薄膜磁性体記憶装置を提供する
【解決手段】メモリ領域５５ａおよび５５ｂの一方側（第１の方向）から電源を供給するために設けられたメイン電源配線ＰＬｍａおよびメイン接地配線ＧＬｍｂと、メモリ領域５５ａおよび５５ｂの他方側（第１の方向と反対方向の第２の方向）から電源を供給するために設けられたメイン電源配線ＰＬｍｂおよびメイン接地配線ＧＬｍａとが列方向に沿って設けられる。一方側に配置されたビット線ドライバは、一方側からの電源供給を受け、他方側に配置されたビット線ドライバは、他方側からの電源供給を受ける。これにより、選択されたメモリ領域上の領域部分の電源供給線に電流経路は形成されない。
【選択図】 図５
【解決手段】メモリ領域５５ａおよび５５ｂの一方側（第１の方向）から電源を供給するために設けられたメイン電源配線ＰＬｍａおよびメイン接地配線ＧＬｍｂと、メモリ領域５５ａおよび５５ｂの他方側（第１の方向と反対方向の第２の方向）から電源を供給するために設けられたメイン電源配線ＰＬｍｂおよびメイン接地配線ＧＬｍａとが列方向に沿って設けられる。一方側に配置されたビット線ドライバは、一方側からの電源供給を受け、他方側に配置されたビット線ドライバは、他方側からの電源供給を受ける。これにより、選択されたメモリ領域上の領域部分の電源供給線に電流経路は形成されない。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を有するメモリセルを備えたランダムアクセスメモリに関する。
【０００２】
【従来の技術】
近年、新世代の不揮発性記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な不揮発性記憶装置である。特に、近年では磁気トンネル接合（ＭＴＪ）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている（たとえば、非特許文献１参照）。
【０００３】
一般的に、これら不揮発性記憶装置の記憶素子として用いられるメモリセルのデータ記憶を実行する場合には、所定電圧を印加して電流をメモリセルに供給することによりデータ書込を実行する構成が一般的である。このＭＲＡＭデバイスにおいては、メモリセルに対して所定のデータ書込電流を供給して、データ書込電流に基づく所望の磁界を薄膜磁性体に印加することにより、薄膜磁性体の磁化方向を変化させることによりデータ書込を実行する。
【０００４】
【非特許文献１】
ロイ・ショイアーライン（Ｒｏｙ Ｓｃｈｅｕｅｒｌｉｎｅ）他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ（Ａ １０ｎｓ Ｒｅａｄ ａｎｄ Ｗｒｉｔｅ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｕｓｉｎｇ ａ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ ａｎｄ ＦＥＴ Ｓｗｉｔｃｈ ｉｎ ｅａｃｈ Ｃｅｌｌ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（２０００ ＩＥＥＥ ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ＴＡ７．２），ｐ．１２８−１２９。
【０００５】
【発明が解決しようとする課題】
しかしながら、ＭＲＡＭデバイスには、データ書込電流を供給する配線のみならず種々の目的に用いられる配線が積層されており、この種々の配線に電流が流れる際に磁界が生じることとなる。この場合に、選択対象となる選択メモリセル以外の他の非選択メモリセルに対して、磁気ノイズが印加される場合がある。
【０００６】
このような磁界ノイズは、その磁界レベルによって非選択メモリセルの薄膜磁性体の磁化方向を変化させてしまう可能性がある。すなわち、他の非選択メモリセルに対して誤ってデータ書込を実行する恐れがある。
【０００７】
このような磁気ノイズの代表例としては、ＭＲＡＭデバイスの記憶部に対してデータ読出およびデータ書込を実行するための周辺回路に対して動作電圧を供給するための電源配線および接地配線を流れる電流によって生じる磁界が挙げられる。電源配線および接地配線を流れる電流は、周辺回路の動作時にピーク的に生じる傾向にあるので、これらの配線からの磁気ノイズがある程度の強度を有している。
【０００８】
特に、高集積化の目的で、これらの電源配線等を、記憶部に近接して、すなわちトンネル磁気抵抗素子ＴＭＲの近傍に配置する場合にはもしくは記憶部上に配置した場合には電源配線からの磁気ノイズによる動作マージンの低下およびデータ誤書込に対する対策を講じる必要がある。
【０００９】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、電源配線および接地配線からの磁気ノイズの影響を抑制することにより安定的に動作する薄膜磁性体記憶装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明に係る薄膜磁性体記憶装置は、列方向に沿って配置され、各々が、行列状に配置された複数のメモリセルを有する複数のメモリ領域と、第１および第２の電源供給線とを含む。各メモリ領域は、複数のビット線と、第１および第２のドライバ帯とを含む。複数のビット線は、メモリセル列にそれぞれ対応して設けられる。第１のドライバ帯は、複数のビット線の第１の方向側に配置され、複数のビット線のうちの少なくとも１本に対してデータ書込電流を供給するために電源供給を受ける。第２のドライバ帯は、複数のビット線の第１の方向側と反対の第２の方向側に配置され、複数のビット線のうちの少なくとも１本に対してデータ書込電流を供給するために電源供給を受ける。第１の電源供給線は、列方向に沿って配置され、各第１のドライバ帯に対して第１の方向側から電源を供給する。第２の電源供給線は、列方向に沿って配置され、各第２のドライバ帯に対して第２の方向側から電源を供給する。第１および第２の電源供給線は各々、第１および第２の電圧をそれぞれ供給する第１および第２の電源線を含む。データ書込時において、複数のメモリ領域のうち外部からのアドレス指示により選択された選択メモリ領域に対応する第１のドライバ帯は、書込データに応じて第１の電源供給線のうちの第１および第２の電源線の一方と接続される。選択メモリ領域に対応する第２のドライバ帯は、書込データに応じて第２の電源供給線のうちの第１および第２の電源線の他方と接続される。
【００１１】
また、薄膜磁性体記憶装置は、列方向に沿って配置され、各々が、行列状に配置された複数のメモリセルを有する複数のメモリ領域と、第１および第２の電源線とを含む。各メモリ領域は、複数のビット線と、第１および第２のドライバ帯とを含む。複数のビット線は、メモリセル列にそれぞれ対応して設けられる。第１のドライバ帯は、複数のビット線の第１の方向側に配置され、複数のビット線のうちの少なくとも１本に対してデータ書込電流を供給するために電源供給を受ける。第２のドライバ帯は、複数のビット線の第１の方向側と反対の第２の方向側に配置され、複数のビット線の少なくとも１本に対してデータ書込電流を供給するために電源供給を受ける。第１の電源線は、列方向に沿って、各第１のドライバ帯に対応して配置され、第１の方向側から第１の電圧を供給する。第２の電源線は、列方向に沿って、各第２のドライバ帯に対応して配置され、第２の方向側から第１の電圧を供給する。データ書込時において、書込データに応じて複数のメモリ領域のうちの選択された選択メモリ領域に対応する第１および第２のドライバ帯の一方は対応する第１および第２の電源線の一方と接続される。対応する第１および第２のドライバ帯の他方は、第２の電圧と電気的に接続される。
【００１２】
また、薄膜磁性体記憶装置は、行方向に沿って配置され、各々が、行列状に配置された複数のメモリセルを有する複数のメモリ領域と、第１の電源線とを含む。各メモリ領域は、複数のデジット線と、デジット線ドライバ帯とを含む。複数のデジット線は、メモリセル行にそれぞれ対応して設けられる。デジット線ドライバ帯は、複数のデジット線の第１の方向側に配置され、データ書込時に複数のデジット線のうちの選択された選択デジット線の少なくとも１本に対してデータ書込電流を供給するために第１の電圧を受ける。各デジット線の第１の方向側と反対の第２の方向側は、第２の電圧と電気的に結合される。第１の電源線は、行方向に沿って、各デジット線ドライバ帯と電気的に結合され、第１の方向側から第１の電圧を供給する。
【００１３】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【００１４】
（実施の形態１）
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００１５】
図１を参照して、本発明の実施の形態に従うＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを実行し、入力データＤＩＮの入力および出力データＤＯＵＴの出力を実行する。
【００１６】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答して、ＭＲＡＭデバイス１の全体動作を制御するコントロール回路１０と、各々が行列状に配置されたＭＴＪメモリセルＭＣを含む複数のメモリブロック５ａ，５ｂとを備える。図１においては、メモリブロック５ａおよび５ｂの２つのみ示されているがこれに限られずさらに複数のメモリブロックが配置される構成としてもよい。なお、メモリブロック５ａ，５ｂを総称してメモリブロック５とも称する。また、メモリブロック５の各々に行列状に集積配置された複数のメモリセルＭＣの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
【００１７】
また、ＭＲＡＭデバイス１は、行デコーダ２０，２１と、列デコーダ２５と、データ入出力制御回路３０とを備える。
【００１８】
行デコーダ２０，２１は、アドレス信号ＡＤＤのうちのロウアドレスＲＡに基づいて、アクセス対象となるメモリブロック５における行選択を実行する。また、列デコーダ２５は、アドレス信号ＡＤＤのうちのコラムアドレスＣＡに基づいて、アクセス対象となるメモリブロック５の列選択を実行する。データ入出力制御回路３０は、入力データＤＩＮおよび出力データＤＯＵＴのデータの入出力を制御し、コントロール回路１０からの指示に応答して内部回路にデータを伝達もしくは外部に出力する。
【００１９】
また、ＭＲＡＭデバイス１は、各メモリブロック５毎に両側に配置される読出／書込制御回路をさらに備える。読出／書込制御回路は、データ読出およびデータ書込時において、選択されたメモリセル列（以下、「選択列」とも称する）に対して、データ書込電流およびデータ読出電流を流すために、メモリブロック５に隣接する領域に配置される回路群を総称したものである。本例においては、メモリブロック５ａに対応して設けられた読出／書込制御回路４０，４１が示される。また、メモリブロック５ｂに対応して設けられた読出／書込制御回路４２，４３が示される。
【００２０】
また、各メモリブロック５は、メモリセル行にそれぞれ対応して設けられる複数のワード線ＷＬおよびデジット線ＤＬと、メモリセル列にそれぞれ対応して設けられ複数のビット線ＢＬとをさらに備える。なお、図１には、代表的にメモリブロック５ａ内において１つのメモリセルＭＣが示され、メモリセルＭＣのメモリセル行に対応してワード線ＷＬおよびデジット線ＤＬがそれぞれ１本ずつ示されている。また、メモリセルＭＣのメモリセル列に対応してビット線ＢＬが代表的に１本示されている。その他のメモリブロック５についても同様の構成であるのでその説明は繰返さない。
【００２１】
さらに、ＭＲＡＭデバイス１は、行デコーダ２０の行選択結果およびコントロール回路１０からの指示に基づいてワード線ＷＬおよびデジット線ＤＬを駆動するワード線／デジット線ドライバ帯１６を含む。
【００２２】
また、メモリブロック５を挟んだ行デコーダ２０と反対側のスイッチ領域１５において、複数のデジット線ＤＬにそれぞれ対応して、複数のトランジスタ５０が配置される。本例においては、メモリブロック５ａの１本のデジット線ＤＬに対応して１つのトランジスタ５０が示されている。トランジスタ５０は、対応するデジット線ＤＬと接地電圧ＧＮＤとの間に配置され、そのゲートは行デコーダ２１からの行選択結果の入力を受ける。
【００２３】
行デコーダ２１は、データ書込時において入力されるロウアドレスＲＡに基づいて、複数のトランジスタ５０のうちの少なくとも１つを選択的にオンする。これに伴い、選択対象となるデジット線ＤＬは、トランジスタ５０のオンに応答して接地電圧ＧＮＤと電気的に結合される。
【００２４】
なお、本構成においては、スイッチ領域１５を設けて、行デコーダ２１により複数のトランジスタ５０のうちの一つを選択する構成について説明するがこれに限られず、スイッチ領域１５および行デコーダ２１を設けない構成とすることも可能である。具体的には、常にデジット線ＤＬの一端が接地電圧ＧＮＤと電気的に結合される構成とすることも可能である。
【００２５】
なお、以下においては信号、信号線およびデータ等の２値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。
【００２６】
図２は、メモリブロック５およびその周辺回路の回路構成を示す概略ブロック図である。
【００２７】
図２を参照して、メモリブロック５ａは、ｎ行×ｍ列（ｎ，ｍ：自然数）に配置された複数のＭＴＪメモリセルＭＣを有する。各ＭＴＪメモリセルＭＣに対してワード線ＷＬ、デジット線ＤＬ、ビット線ＢＬが配置される。ワード線ＷＬおよびデジット線ＤＬは、メモリセル行にそれぞれ対応して行方向に沿って配置される。一方ビット線ＢＬは、メモリセル列にそれぞれ対応して列方向に沿って配置される。この結果、メモリブロック５ａ全体においては、ワード線ＷＬ１〜ＷＬｎ、デジット線ＤＬ１〜ＤＬｎ、ビット線ＢＬ１〜ＢＬｍが設けられる。
【００２８】
また、メモリセルＭＣは、トンネル磁気抵抗素子ＴＭＲと、トンネル磁気抵抗素子ＴＭＲと直列に接続されるアクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、対応するワード線ＷＬの活性化に応答してトンネル磁気抵抗素子ＴＭＲと接地電圧ＧＮＤとを電気的に結合する。なお、以下においては、ワード線、デジット線、ビット線を総括的に表現する場合には、符号ＷＬ、ＤＬ、ＢＬをそれぞれ用いて表記することとする。
【００２９】
上述したようにワード線／デジット線ドライバ帯１６は、行デコーダ２０に入力されるロウアドレスＲＡに基づく行選択結果に基づいて、ワード線ＷＬ（データ読出時）もしくはデジット線ＤＬ（データ書込時）を選択的に活性化する。
【００３０】
読出／書込制御回路４１は、ビット線ＢＬの一端側に設けられ、電源供給を受けて所定の磁界を発生させる目的でデータ書込電流を供給するための複数のビット線ドライバＢＤＶａを有するドライバ帯６１を含む。また、読出／書込制御回路４０は、ビット線ＢＬの他端側に対応して設けられ、電源供給を受けて所定の磁界を発生させる目的でデータ書込電流を供給するための複数のビット線ドライバＢＤＶｂを有するドライバ帯６０を含む。
【００３１】
ここで、トンネル磁気抵抗素子ＴＭＲを利用したデータ書込について説明する。
【００３２】
図３は、トンネル磁気抵抗素子ＴＭＲに対するデータ書込動作を説明する概念図である。
【００３３】
図３を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【００３４】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００３５】
データ書込時においては、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびデジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。ビット線ＢＬに対しては、書込データのレベルに応じてデータ書込電流±Ｉｗが流れる。これにより、磁界Ｈ（ＢＬ）が生成される。また、デジット線ＤＬを流れるデータ書込電流により磁界Ｈ（ＤＬ）が生成される。
【００３６】
図４は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関連を示す概念図である。
【００３７】
図４を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Ｈａｒｄ Ａｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびデジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界Ｈ（ＢＬ）およびＨ（ＤＬ）の一方ずつにそれぞれ対応する。
【００３８】
トンネル磁気抵抗素子ＭＣにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。トンネル磁気抵抗素子ＭＣは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００３９】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図４に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００４０】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図４に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるトンネル磁気抵抗素子ＭＣにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはデジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００４１】
トンネル磁気抵抗素子ＭＣの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、デジット線ＤＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちトンネル磁気抵抗素子ＭＣの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００４２】
なお、以下の説明で明らかになるように、本願発明は、データ書込時において、データ書込電流を供給するために電源を供給するための電源配線および接地配線の配置に向けられたものである。なお、本明細書においては、電源電圧ＶＣＣおよび接地電圧ＧＮＤを総括して電源とも称することとする。また、電源電圧ＶＣＣを供給する電源配線および接地電圧ＧＮＤを供給する接地配線を総括して電源供給線とも称することとする。
【００４３】
図５は、データ書込電流を供給するためにビット線ドライバＢＤＶａおよびＢＤＶｂに対して電源を供給する電源供給線の配置を説明する概念図である。
【００４４】
ここでは、メモリブロック５ａおよびメモリブロック５ａの両側に対応して設けられた読出／書込制御回路４０，４１を含めてメモリ領域５５ａとして説明する。また、メモリブロック５ｂについても同様の構成であり、読出／書込制御回路４２，４３を含めてメモリ領域５５ｂとして説明する。
【００４５】
図５を参照して、メモリ領域５５ａの一方側に対応して、電源電圧ＶＣＣおよび接地電圧ＧＮＤの供給をそれぞれ受けるサブ電源配線ＰＬｓａおよびサブ接地配線ＧＬｓａが行方向に沿って配置される。また、メモリ領域５５ａの他方側に対応して、電源電圧ＶＣＣおよび接地電圧ＧＮＤの供給をそれぞれ受けるサブ電源配線ＰＬｓｂおよびＧＬｓｂが行方向に沿って配置される。なお以下においては、サブ電源配線ＰＬｓａ，ＰＬｓｂを総称してサブ電源配線ＰＬｓとも称する。また、サブ接地配線ＧＬｓａ，ＧＬｓｂを総称してサブ接地配線ＧＬｓとも称する。メモリ領域５５ｂについてもメモリ領域５５ａで説明したのと同様の構成でサブ電源配線およびサブ接地配線がそれぞれ配置される。
【００４６】
また、サブ電源配線ＰＬｓおよびサブ接地配線ＧＬｓに対して、それぞれ電源電圧ＶＣＣおよび接地電圧ＧＮＤを供給するためにメイン電源配線およびメイン接地配線が列方向に沿って配置される。
【００４７】
本発明の実施の形態１に従う配置に関しては、メモリ領域５５ａおよび５５ｂの一方側（第１の方向）から電源を供給するために設けられたメイン電源配線ＰＬｍａおよびメイン接地配線ＧＬｍｂと、メモリ領域５５ａおよび５５ｂの他方側（第１の方向と反対方向の第２の方向）から電源を供給するために設けられたメイン電源配線ＰＬｍｂおよびメイン接地配線ＧＬｍａとが列方向に沿って設けられる。メイン電源配線ＰＬｍａおよびメイン接地配線ＧＬｍｂは、１組の電源供給線を構成する。また、メイン電源配線ＰＬｍｂおよびメイン接地配線ＧＬｍａも１組の電源供給線を構成する。また、本例においては、メイン電源配線ＰＬｍａは、外部端子ＰＤａから電源電圧ＶＣＣの供給を受ける。また、メイン電源配線ＰＬｍｂは、外部端子ＰＤｄから電源電圧ＶＣＣの供給を受ける。メイン接地配線ＧＬｍａは、外部端子ＰＤｃから接地電圧ＧＮＤの供給を受ける。メイン接地配線ＧＬｍｂは、外部端子ＰＤｂから接地電圧ＧＮＤの供給を受ける。
【００４８】
電源供給線を構成するメイン電源配線ＰＬｍａおよびメイン接地配線ＧＬｍｂは、メモリ領域５０ａおよび５０ｂの一方側に配置されたサブ電源配線ＰＬｓａおよびサブ接地配線ＧＬｓａと、それぞれコンタクトホールＣＴを介して電気的に接続される。また、電源供給線を構成するメイン電源配線ＰＬｍｂおよびメイン接地配線ＧＬｍａは、メモリ領域５０ａおよび５０ｂの他方側に配置されたサブ電源配線ＰＬｓｂおよびサブ接地配線ＧＬｓｂと、それぞれコンタクトホールＣＴを介して電気的に接続される。
【００４９】
図６は、図５に示されたビット線ドライバＢＤＶａおよびＢＤＶｂの構成を示す回路図である。
【００５０】
図６を参照して、ビット線ドライバＢＤＶａは、ビット線ＢＬの一方側に相当するノードＮａおよびサブ電源配線ＰＬｓａの間に電気的に結合されるＰチャネルＭＯＳトランジスタ７１と、ノードＮａおよびサブ接地配線ＧＬｓａの間に電気的に結合されるＮチャネルＭＯＳトランジスタ７２と、対応する列選択線ＣＳＬおよび書込データＷＤＴのＮＡＮＤ論理演算結果を出力する論理ゲート７４と、書込データＷＤＴおよび対応する列選択線の反転レベル／ＣＳＬのＮＯＲ論理演算結果を出力する論理ゲート７６とを有する。論理ゲート７４の出力はトランジスタ７１のゲートに入力され、論理ゲート７６の出力はトランジスタ７２のゲートへ入力される。
【００５１】
列選択線ＣＳＬは、対応するメモリセル列が列デコーダ２５により選択された場合に「Ｈ」レベルに活性化され、それ以外の場合に「Ｌ」レベルに非活性化される。また、書込データＷＤＴおよび／ＷＤＴは、データ入出力制御回路３０の入力データＤＩＮに基づいて生成されるものとする。例えば、入力データＤＩＮが「０」の場合には、書込データＷＤＴおよび／ＷＤＴは、「Ｌ」レベルおよび「Ｈ」レベルに設定されるものとする。一方、入力データＤＩＮが「１」の場合には、書込データＷＤＴおよび／ＷＤＴは、「Ｈ」レベルおよび「Ｌ」レベルに設定されるものとする。
【００５２】
ビット線ドライバＢＤＶｂは、ビット線ＢＬの他方側に相当するノードＮｂおよびサブ電源配線ＰＬｓｂの間に電気的に結合されるＰチャネルＭＯＳトランジスタ８１と、ノードＮｂおよびサブ接地配線ＧＬｓｂとの間に電気的に結合されるＮチャネルＭＯＳトランジスタ８２と、対応する列選択線ＣＳＬおよび反転された書込データ／ＷＤＴのＮＡＮＤ論理演算結果を出力する論理ゲート８４と、反転された書込データ／ＷＤＴおよび対応する列選択線の反転レベル／ＣＳＬのＮＯＲ論理演算結果を出力する論理ゲート８６とを有する。論理ゲート８４の出力はトランジスタ８１のゲートに入力され、論理ゲート８６の出力はトランジスタ８２のゲートへ入力される。
【００５３】
したがって、選択列（列選択線ＣＳＬ＝「Ｈ」レベル）においては、ビット線ドライバＢＤＶａおよびＢＤＶｂが活性化される。書込データＷＤＴのレベルに応じて、活性化されたビット線ドライバＢＤＶａは、サブ電源配線ＰＬｓａおよびサブ接地配線ＧＬｓａの一方を選択的にノードＮａと接続し、活性化されたビット線ドライバＢＤＶｂは、サブ電源配線ＰＬｓｂおよびサブ接地配線ＧＬｓｂの他方を選択的にノードＮｂと接続する。書込データＷＤＴが「Ｈ」レベルの時、ビット線ドライバＢＤＶａからビット線ドライバＢＤＶｂの方向にデータ書込電流が流れる。書込データＷＤＴが「Ｌ」レベルの時、ビット線ドライバＢＤＶｂからビット線ドライバＢＤＶａの方向にデータ書込電流が流れる。
【００５４】
一方、非選択列（列選択線ＣＳＬ＝「Ｌ」レベル）においては、ビット線ドライバＢＤＶａは非活性化されて、ノードＮａを、サブ電源配線ＰＬｓａおよびサブ接地配線ＧＬｓａのいずれとも接続せず、ビット線ドライバＢＤＶｂは非活性化されて、ノードＮｂをサブ電源配線ＰＬｓｂおよびサブ接地配線ＧＬｓｂのいずれとも接続しない。したがって、データ書込電流が流れることはない。
【００５５】
図７は、図５に示されるメモリ領域５５ａのビット線ＢＬが選択された場合のデータ書込電流が電源供給線を流れる一例図である。
【００５６】
ここでは一例として、書込データＷＤＴ，／ＷＤＴが「Ｈ」レベルおよび「Ｌ」レベルに設定された場合について説明する。
【００５７】
図７を参照して、ビット線ドライバＢＤＶａと接続されたサブ電源配線ＰＬｓａは、コンタクトホールＣＴを介してメイン電源配線ＰＬｍａから電源電圧ＶＣＣの供給を受ける。ビット線ドライバＢＤＶｂと接続されたサブ電源配線ＰＬｓｂは、コンタクトホールＣＴを介してメイン接地配線ＧＬｍａから接地電圧ＧＮＤの供給を受ける。
【００５８】
これに伴い、ビット線ドライバＢＤＶａからＢＤＶｂに対して書込データに応じたデータ書込電流が流れる。この場合において、サブ電源配線ＰＬｓａは、一方側から電源の供給がされるメイン電源配線ＰＬｍａと接続され、サブ接地配線ＧＬｓｂは、他方側から電源の供給がされるメイン接地配線ＧＬｍａと接続されるため、図７に示されるように選択されたメモリ領域５５ａと交差するメイン電源配線およびメイン接地配線の領域部分には、データ書込電流は流れない。
【００５９】
したがって、選択されたメモリ領域５５ａにおいて電源供給線を通過するデータ書込電流が流れないためにこれに伴う磁界ノイズがメモリ領域５５ａに影響を及ぼすことはない。これに伴い、磁界ノイズの発生に伴う非選択メモリセルの誤書込を本願発明の構成により抑制することが可能である。
【００６０】
図８は、他方メモリ領域５５ｂのビット線ＢＬが選択された場合のデータ書込電流が電源供給線を流れる他の一例図である。
【００６１】
本例においては、書込データＷＤＴ，／ＷＤＴが「Ｌ」レベルおよび「Ｈ」レベルにそれぞれ設定された場合について説明する。
【００６２】
図８を参照して、ビット線ドライバＢＤＶｂと接続されたサブ電源配線ＰＬｓｂは、コンタクトホールＣＴを介してメイン電源配線ＰＬｍｂから電源電圧ＶＣＣの供給を受ける。ビット線ドライバＢＤＶａと接続されたサブ接地配線ＧＬｓａは、コンタクトホールＣＴを介してメイン接地配線ＧＬｍｂから接地電圧ＧＮＤの供給を受ける。
【００６３】
これに伴い、ビット線ドライバＢＤＶｂからＢＤＶａに対して書込データに応じたデータ書込電流が流れる。この場合において、サブ電源配線ＰＬｓｂは、他方側から電源の供給がされるメイン電源配線ＰＬｍｂと接続され、サブ接地配線ＧＬｓａは、一方側から電源の供給がされるメイン接地配線ＧＬｍｂと接続されるため、図８に示されるように選択されたメモリ領域５５ｂと交差するメイン電源配線およびメイン接地配線の領域部分には、データ書込電流は流れない。
【００６４】
したがって、メモリ領域５５ｂが選択された場合におけるメモリ領域５５ｂ内の非選択メモリセルに対して誤書込を防止することができる。
【００６５】
なお、本例においては、外部端子ＰＤａ〜ＰＤｄに電源が供給される構成について説明したが、バッファ回路や電圧制御回路を介して電源が供給される構成としても良い。
【００６６】
また、本実施例においては、電源供給線がメモリ領域上すなわち上層部分において交差する配置について説明したがこれに限られずメモリ領域の下層部分に配置した場合もしくは近傍に配置した場合においても同様に適用できる。
【００６７】
また、選択メモリ領域によらずデータ書込電流の電流経路は一様であるためデータ書込電流のばらつきを抑制し、精度の高いデータ書込電流を供給することが可能である。すなわち、精度の高いデータ書込を実行することができる。
【００６８】
（実施の形態１の変形例）
本発明の実施の形態１の変形例においては、図５で説明したメモリ領域が行方向に沿って複数のブロック領域に分割された場合の電源供給線の配置について説明する。なお、各ブロック領域は、メモリブロックを行方向に沿って分割した複数のブロックユニットのうちの少なくとも１つを含むものとする。
【００６９】
図９は、実施の形態１の変形例に従う電源配線の配置を示す概念図である。
図９を参照して、メモリ領域５５ａおよび５５ｂがそれぞれ行方向に沿って複数のブロック領域ＢＵに分割されている。ここでは、主にメモリ領域５５ａに着目して説明する。
【００７０】
一例として、メモリ領域５５ａがブロック領域ＢＵ０およびＢＵ１に分割される。図５で説明した、メモリ領域５５ａの一方側に設けられたサブ電源配線ＰＬｓａは、ブロック領域ＢＵ０およびＢＵ１にそれぞれ対応してサブ電源配線ＰＬｓａ０およびＰＬｓａ１に分割される。また、サブ接地配線ＧＬｓａは、ブロック領域ＢＵ０およびＢＵ１にそれぞれ対応してサブ接地配線ＧＬｓａ０およびＧＬｓａ１に分割される。
【００７１】
また、メモリ領域５５ａの他方側に設けられたサブ電源配線ＰＬｓｂは、分割されたブロック領域ＢＵ０およびＢＵ１にそれぞれ対応してサブ電源配線ＰＬｓｂ０およびＰＬｓｂ１に分割される。また、サブ接地配線ＧＬｓｂは、ブロック領域ＢＵ０およびＢＵ１にそれぞれ対応してサブ接地配線ＧＬｓｂ０およびＧＬｓｂ１に分割される。
【００７２】
また、ビット線ドライバ帯６１もブロック領域毎に分割される。本例においては、ブロック領域ＢＵ０およびＢＵ１の一方側にそれぞれ対応してドライバユニットＤＵａ０，ＤＵａ１に分割される。また、ビット線ドライバ帯６０もブロック領域毎に分割される。本例においては、ブロック領域ＢＵ０およびＢＵ１の他方側にそれぞれ対応してドライバユニットＤＵｂ０，ＤＵｂ１に分割される。
【００７３】
また、列方向に配置された複数のブロック領域毎に共通にメイン電源配線およびメイン接地配線が設けられる。具体的には、ブロック領域ＢＵ０を含む列方向に沿って配置された複数のブロック領域に対応して、一方側から電源電圧ＶＣＣおよび接地電圧ＧＮＤを供給するメイン電源配線ＰＬｍａ０およびメイン接地配線ＧＬｍｂ０が設けられ、他方側から電源電圧ＶＣＣおよび接地電圧ＧＮＤを供給するメイン電源配線ＰＬｍｂ０およびメイン接地配線ＧＬｍａ０が設けられる。
【００７４】
同様に、ブロック領域ＢＵ１を含む列方向に沿って配置された複数のブロック領域に対応してもメイン電源配線およびメイン接地配線が配置される。具体的には、一方側から電源電圧ＶＣＣおよび接地電圧ＧＮＤを供給するメイン電源配線ＰＬｍａ１およびメイン接地配線ＧＬｍｂ１が設けられ、他方側から電源電圧ＶＣＣおよび接地電圧ＧＮＤを供給するメイン電源配線ＰＬｍｂ１およびメイン接地配線ＧＬｍａ１が設けられる。
【００７５】
また、図９に示されるようにブロック領域ＢＵ０内には、代表的にビット線ＢＬ０が示され、ビット線ＢＬ０の一端側に対応して設けられたビット線ドライバＢＤＶａ０と、他端側に対応して設けられたビット線ドライバＢＤＶｂ０が一つずつ示されている。また、同様にブロック領域ＢＵ１内には、代表的にビット線ＢＬ１が示され、ビット線ＢＬ１の一端側に対応して設けられたビット線ドライバＢＤＶａ１と、他端側に対応して設けられたビット線ドライバＢＤＶｂ１が一つずつ示されている。
【００７６】
以下において、分割したブロック領域に並列なデータ書込を実行する構成について説明する。
【００７７】
データ入出力制御回路３０は、一例として複数ビットの入力データＤＩＮの入力に基づいて、各ブロック領域ＢＵに１ビットずつの書込データＷＤＴを並列に出力する。
【００７８】
図１０は、図９で説明した分割したブロック領域ＢＵ０およびＢＵ１に対して並列なデータ書込を実行する場合の動作について説明する一例図である。
【００７９】
ここでは、一例としてデータ入出力制御回路３０が入力データＤＩＮに基づいてブロック領域ＢＵ０のビット線ドライバに対して書込データＷＤＴ０（「Ｈ」レベル）を生成し、ブロック領域ＢＵ１のビット線ドライバに対して書込データＷＤＴ１（「Ｌ」レベル）を生成したものとする。
【００８０】
図１０を参照して、書込データＷＤＴ０（「Ｈ」レベル）に応じてブロック領域ＢＵ０内のビット線ドライバＢＤＶａ０からビット線ドライバＢＤＶｂ０の方向にデータ書込電流が流れる。また、書込データＷＤＴ１（「Ｌ」レベル）に応じてブロック領域ＢＵ１内のビット線ドライバＢＤＶｂ１からビット線ドライバＢＤＶａ１の方向にデータ書込電流が流れる。
【００８１】
この場合において、ビット線ＢＬ０およびビット線ＢＬ１に対しては、図７および図８で説明したのと同様の方式に従ってデータ書込電流が供給される。すなわち、ビット線ドライバＢＤＶａ０は、一方側から電源電圧ＶＣＣの供給を受けるメイン電源配線ＰＬｍａ０と接続され、他方ビット線ドライバＢＤＶｂ０は、他方側から接地電圧ＧＮＤの供給を受けるメイン接地配線ＧＬｍａ０と接続される。したがって、選択されたブロック領域ＢＵ０上の電源供給線にはデータ書込電流が流れないためブロック領域ＢＵ０内のデータ書込時における磁界ノイズによる誤書込を防止することができる。
【００８２】
また、ビット線ドライバＢＤＶｂ１は、他方側から電源電圧ＶＣＣの供給を受けるメイン電源配線ＰＬｍｂ１と接続され、他方ビット線ドライバＢＤＶａ１は、一方側から接地電圧ＧＮＤの供給を受けるメイン接地配線ＧＬｍｂ１と接続される。したがって、選択されたブロック領域ＢＵ１上の電源供給線にはデータ書込電流が形成されないためブロック領域ＢＵ１内のデータ書込時における磁界ノイズによる誤書込を防止することができる。
【００８３】
したがって、複数のブロック領域に並列なデータ書込を実行する構成においても磁界ノイズを防止し、安定的にデータ書込を実行することができる。
【００８４】
（実施の形態１の変形例２）
本発明の実施の形態１の変形例２は、実施の形態１の図５で説明した列方向に沿って配置されたメモリ領域５５ａおよび５５ｂが１つのバンクを形成し、複数のバンクがＭＲＡＭデバイスに配置された場合の電源供給線の配置について説明する。
【００８５】
図１１は、実施の形態１の変形例２に従う複数のバンク構成において、並列なデータ書込を実行した場合の概念図である。
【００８６】
図１１を参照して、列方向に沿って配置されたメモリ領域５５ａおよび５５ｂは、バンクＢＡを形成する。また、列方向に沿って配置されたメモリ領域５５ａ♯およびメモリ領域５５ｂ♯は、バンクＢＢを形成する。なお、メモリ領域５５ａ＃，５５ｂ＃は、上記において説明したメモリ領域５５ａおよび５５ｂと同様の構成であるのでその詳細な説明は繰り返さない。
【００８７】
また、本発明の実施の形態１の変形例２の構成においては、図示しないがバンクＢＡに対応して行デコーダ２０および２１が設けられている構成と同様にバンクＢＢに対しても行デコーダ２０および２１に相当する回路が同様に配置されるものとする。
【００８８】
本発明の実施の形態１の変形例２の構成においては、実施の形態１で説明した構成と同様にバンク毎にサブ電源／接地配線およびメイン電源／接地配線を配置する。具体的には、バンクＢＡのメモリ領域５５ａおよび５５ｂの一方側に対応してサブ電源配線ＰＬｓａ＃０およびサブ接地配線ＧＬｓａ＃０を配置する。また、他方側に対応してサブ電源配線ＰＬｓｂ＃０およびサブ接地配線ＧＬｓｂ＃０を配置する。また、バンクＢＡ共通に設けられるメイン電源配線ＰＬｍａ＃０，ＰＬｍｂ＃０およびメイン接地配線ＧＬｍａ＃０およびＧＬｍｂ＃０が実施の形態１で説明したのと同様の方式にしたがって配置される。具体的には、一方側から電源電圧ＶＣＣを供給するメイン電源配線ＰＬｍａ＃０は、サブ電源配線ＰＬｓａ＃０と電気的に結合される。他方側から電源電圧ＶＣＣを供給するメイン電源配線ＰＬｍｂ＃０は、サブ電源配線ＰＬｓｂ＃０と電気的に結合される。また、他方側から接地電圧ＧＮＤを供給するメイン接地配線ＧＬｍａ＃０は、サブ接地配線ＧＬｓｂ＃０と電気的に結合される。また、一方側から接地電圧ＧＮＤを供給するメイン接地配線ＧＬｍｂ＃０は、サブ接地配線ＧＬｓａ＃０と電気的に結合される。
【００８９】
また、バンクＢＢのメモリ領域５５ａ＃および５５ｂ＃の一方側に対応してサブ電源配線ＰＬｓａ＃１およびサブ接地配線ＧＬｓａ＃１を配置する。また、他方側に対応してサブ電源配線ＰＬｓｂ＃１およびサブ接地配線ＧＬｓｂ＃１を配置する。また、バンクＢＢ共通に設けられるメイン電源配線ＰＬｍａ＃１，ＰＬｍｂ＃１およびメイン接地配線ＧＬｍａ＃１およびＧＬｍｂ＃１がバンクＢＡと同様の方式にしたがって配置される。具体的には、一方側から電源電圧ＶＣＣを供給するメイン電源配線ＰＬｍａ＃１は、サブ電源配線ＰＬｓａ＃１と電気的に結合される。他方側から電源電圧ＶＣＣを供給するメイン電源配線ＰＬｍｂ＃１は、サブ電源配線ＰＬｓｂ＃１と電気的に結合される。また、他方側から接地電圧ＧＮＤを供給するメイン接地配線ＧＬｍａ＃１は、サブ接地配線ＧＬｓｂ＃１と電気的に結合される。また、一方側から接地電圧ＧＮＤを供給するメイン接地配線ＧＬｍｂ＃１は、サブ接地配線ＧＬｓａ＃１と電気的に結合される。
【００９０】
本例においては、一例としてバンクＢＡのメモリ領域５５ａおよびバンクＢＢのメモリ領域５５ｂ＃において並列なデータ書込を実行する。
【００９１】
メモリ領域５５ａにおいては、選択されたビット線ＢＬに対して書込データＷＤＴ（「Ｌ」レベル）に対応するデータ書込電流が供給されるものとする。この場合においても、上記で説明したのと同様に、他方側からの電源電圧を供給するメイン電源配線ＰＬｍｂ＃〜サブ電源配線ＰＬｓｂ＃０〜選択ビット線〜サブ電源配線ＰＬｓａ＃０〜メイン接地配線ＧＬｍｂ＃０の経路で電流が流れるため選択されたメモリ領域５５ａ上の電源供給線には、電流経路が形成されない。したがって、電源ノイズによる誤書込を抑制することができる。
【００９２】
また、メモリ領域５５ｂ＃においては、選択されたビット線ＢＬに対して書込データＷＤＴ（「Ｈ」レベル）に対応するデータ書込電流が供給されるものとする。この場合においても同様に、一方側からの電源電圧を供給するメイン電源配線ＰＬｍａ＃１〜サブ電源配線ＰＬｓａ＃１〜選択ビット線〜サブ電源配線ＰＬｓｂ＃１〜メイン接地配線ＧＬｍａ＃１の経路で電流が流れるため選択されたメモリ領域５５ｂ＃上の電源供給線には、電流経路が形成されない。したがって、磁界ノイズによる誤書込を抑制することができる。
【００９３】
したがって本実施の形態１の変形例２の構成のように複数のバンクをＭＲＡＭデバイス１に備えた場合においても各バンク内において選択されたメモリ領域と交差する電源供給線にはデータ書込電流が流れないため当該選択されたメモリ領域における磁界ノイズに伴う誤書込を防止することができる。
【００９４】
（実施の形態１の変形例３）
図１２は、実施の形態１の変形例３に従うメモリ領域５５ａおよび５５ｂに対して電源を供給する電源供給線の他の配置を示す概念図である。
【００９５】
図１２を参照して、本発明の実施の形態１の変形例３に従う構成においては、図５で説明した実施の形態１の構成と比較して、メイン接地配線ＧＬｍａおよびＧＬｍｂを削除した点と、さらにメイン電源配線ＰＬｍａ♯およびＰＬｍｂ♯を配置した点とが異なる。メイン電源配線ＰＬｍａ♯は、メイン電源配線ＰＬｍａと同一方向からすなわち一方の側から電源電圧ＶＣＣを供給し、メイン電源配線ＰＬｍａと同様にサブ電源配線ＰＬｓａと電気的に結合される。
【００９６】
他方、メイン電源配線ＰＬｍｂ♯は、メイン電源配線ＰＬｍｂと同一方向すなわち他方側から電源電圧ＶＣＣを供給し、メイン電源配線ＰＬｍｂと同様にサブ電源配線ＰＬｓｂと電気的に結合される。
【００９７】
また、サブ接地配線ＧＬｓａおよびＧＬｓｂは、ともに直接接地電圧ＧＮＤと電気的に結合される。
【００９８】
ここで、メモリ領域５５ａの選択されたビット線ＢＬに書込データ（「Ｌ」レベル）に対応するデータ書込電流が流れる場合について説明する。
【００９９】
図１２に示されるように、メイン電源配線ＰＬｍｂおよびＰＬｍｂ♯からサブ電源配線ＰＬｓｂを介してビット線ドライバＢＤＶｂに対して電源電圧ＶＣＣが供給される。また、ビット線ドライバＢＤＶａは、サブ接地配線ＧＬｓａから接地電圧ＧＮＤの供給を受ける。
【０１００】
これにより選択されたビット線ＢＬに対して所望のデータ書込電流が形成されるとともに、メモリ領域５５ａ上の交差する電源供給線にはデータ書込電流が流れない。
【０１０１】
したがって、上記において説明したのと同様に磁界ノイズに伴う非選択メモリセルの誤書込を防止することができる。
【０１０２】
なお、図１２に示される構成においては同一方向から２本の電源電圧ＶＣＣを供給する２段構成のメイン電源配線が設けられる構成としたが、これに限られず１本すなわち１段構成のメイン電源配線ＰＬｍａおよびＰＬｍｂのみを用いることによってデータ書込電流を供給することも可能である。
【０１０３】
なお、本構成のように２段構成のメイン電源配線を配置することにより、配線抵抗に伴う電圧降下を抑制して、十分なデータ書込電流を供給することができる。
【０１０４】
図１３は、実施の形態１の変形例３に従うメモリ領域５５ａおよび５５ｂに対して電源を供給する電源供給線の別の配置を示す概念図である。
【０１０５】
図１３を参照して、上記の図１２の構成と比較して、メイン電源配線ＰＬｍａ，ＰＬｍｂ，ＰＬｍａ＃，ＰＬｍｂ＃を、メイン接地配線ＧＬｍａ，ＧＬｍｂ，ＧＬｍａ＃，ＧＬｍｂ＃に置換するとともに、サブ接地配線ＧＬｓａおよびＧＬｓｂは、直接接地電圧ＧＮＤと電気的に結合されている。
【０１０６】
メイン接地配線ＧＬｍａおよびＧＬｍａ＃は、他方側から接地電圧ＧＮＤを供給し、サブ接地配線ＧＬｓｂと電気的に結合される。メイン接地配線ＧＬｍｂおよびＧＬｍｂ＃は、一方側から接地電圧ＧＮＤを供給し、サブ接地配線ＧＬｓａと電気的に結合される。
【０１０７】
ここで、メモリ領域５５ａの選択されたビット線ＢＬに書込データ（「Ｌ」レベル）に対応するデータ書込電流が流れる場合について説明する。
【０１０８】
図１３に示されるように、サブ電源配線ＰＬｓｂからビット線ドライバＢＤＶｂに対して電源電圧ＶＣＣが供給される。また、ビット線ドライバＢＤＶａは、サブ接地配線ＧＬｓａと接続されるメイン接地配線ＧＬｍｂおよびＧＬｍｂ＃から接地電圧ＧＮＤの供給を受ける。
【０１０９】
これにより、選択されたビット線ＢＬに対して所望のデータ書込電流が形成されるとともに、メモリ領域５５ａ上において交差する電源供給線にはデータ書込電流が流れない。
【０１１０】
したがって、上記において説明したのと同様に選択メモリ領域内において、磁界ノイズに伴う非選択メモリセルの誤書込を防止することができる。
【０１１１】
（実施の形態２）
本発明の実施の形態１においては、選択されたビット線ＢＬに対してデータ書込電流を供給するためにビット線ドライバに電源電圧ＶＣＣおよび接地電圧ＧＮＤを供給する電源供給線の配置について説明した。
【０１１２】
一方で、データ書込電流を供給するデジット線ＤＬを駆動するドライバについても電源供給線により電源電圧ＶＣＣおよび接地電圧ＧＮＤを供給する必要がある。この場合において、その電源供給線の配置に伴い磁界ノイズに基づく誤書込を生じさせる可能性がある。
【０１１３】
図１４は、本発明の実施の形態２に従うデジット線を駆動するための電源供給線の配置を示す概念図である。
【０１１４】
図１４を参照して、本発明の実施の形態２においては、バンクＢＡおよびバンクＢＢのデジット線ドライバに対して電源を共通の電源供給線により供給する場合について説明する。
【０１１５】
上記において説明したように、バンク毎に行デコーダが設けられる。具体的には、バンクＢＡに対応して、行選択を実行する行デコーダ２０ａ（図示せず）および行デコーダ２１ａが設けられることとする。また、バンクＢＢに対応して、行選択を実行する行デコーダ２０ｂ（図示せず）および行デコーダ２１ｂが設けられることとする。なお、ここでは、ワード線／デジット線ドライバ帯は、バンクＢＡおよびＢＢの領域内に属するものとして説明する。
【０１１６】
図１４においては、バンクＢＡ内にデジット線ＤＬの他方側に対応して設けられたデジット線ドライバＤＬＶと、一方側に対応して設けられたトランジスタ５０がそれぞれ一つずつ示されている。デジット線ドライバＤＬＶは、行デコーダ２０ａおよび２０ｂ（図示しない）のロウアドレスＲＡに基づく行選択結果に応じて活性化され、デジット線ＤＬの他端側と、サブ電源配線ＰＤＬｓａ（ＰＤＬｓｂ）とを電気的に結合する。一方、トランジスタ５０は、行デコーダ２１ａ（２１ｂ）の行選択結果に基づいて、選択されたデジット線ＤＬの一端側と、サブ接地配線ＧＤＬｓａ（ＧＤＬｓｂ）とを電気的に結合する。これに伴い、選択されたデジット線ＤＬに対してデータ書込電流が供給される。
【０１１７】
バンクＢＡの一方側に対応して配置され、接地電圧ＧＮＤの供給を受けるサブ接地配線ＧＤＬｓａおよび他方側に対応して配置され、電源電圧ＶＣＣの供給を受けるサブ電源配線ＰＤＬｓａが列方向に沿って配置される。また、バンクＢＢの一方側に対応して配置され、接地電圧ＧＮＤの供給を受けるサブ接地配線ＧＤＬｓｂおよび他方側に対応して配置され、電源電圧ＶＣＣの供給を受けるサブ電源配線ＰＤＳｓｂが列方向に沿って配置される。
【０１１８】
また、サブ電源配線ＰＤＬｓａおよびＰＤＬｓｂに対して電源電圧ＶＣＣを供給するためにメイン電源配線が行方向に沿ってバンクＢＡおよびＢＢと交差するように配置される。また、サブ接地配線ＧＤＬｓａおよびＧＤＬｓｂに対して接地電圧ＧＮＤを供給するためにメイン接地配線が行方向に沿ってバンクＢＡおよびＢＢと交差するように配置される。
【０１１９】
本実施の形態２の構成に関しては、バンクＢＡおよびＢＢの他方側から電源電圧ＶＣＣを供給するために設けられたメイン電源配線ＰＤＬｍａおよびＰＤＬｍａ＃と、バンクＢＡおよびＢＢの一方側から接地電圧ＧＮＤを供給するために設けられたメイン接地配線ＧＤＬｍａおよびＧＤＬｍａ＃とが列方向に沿って設けられる。
【０１２０】
メイン電源配線ＰＤＬｍａおよびＰＤＬｍａ＃は、バンクＢＡおよびＢＢの他方側に配置されたサブ電源配線ＰＤＬｓａおよびＰＤＬｓｂとそれぞれコンタクトホールを介して電気的に結合される。また、メイン接地配線ＧＤＬｍａおよびＧＤＬｍａ＃は、バンクＢＡおよびＢＢの一方側に配置されたサブ接地配線ＧＤＬｓａおよびＧＤＬｓｂとそれぞれコンタクトホールを介して電気的に結合される。また、本構成においては、メイン電源配線ＰＤＬｍａおよびＰＤＬｍｂが２段構成で配置されている。また、メイン接地配線ＧＤＬｍａおよびＧＤＬｍｂが２段構成で配置されている。
【０１２１】
図１５は、図１４で説明したバンクＢＡにおいてデジット線ドライバＤＬＶを活性化させた場合の電源配線を流れる電流経路を説明する概念図である。
【０１２２】
なお、本実施の形態２においては、バンクＢＡおよびＢＢのいずれか一方が活性化されて動作するものとする。
【０１２３】
図１５を参照して、選択されたデジット線ドライバＤＬＶは、サブ電源配線ＰＤＬｓａから電源電圧ＶＣＣの供給を受ける。また、行デコーダによって活性化されたトランジスタ５０はサブ接地配線ＧＤＬｓａと電気的に結合されて接地電圧ＧＮＤの供給を受ける。
【０１２４】
これによりデジット線ＤＬにはデジット線ドライバＤＬＶからトランジスタ５０の側にデータ書込電流が流れる。
【０１２５】
したがって、バンクＢＡと交差する方向に配置された電源供給線にはデータ書込電流が形成されることはない。
【０１２６】
したがって、選択されたバンクＢＡにおける非選択メモリセルに対して磁界ノイズに基づく誤書込を生じさせることはない。
【０１２７】
なお、本実施の形態２の構成においては、２段のメイン電源配線およびメイン接地配線を設けた構成としたがこれに限られず、１段だけ配置する構成とすることも可能である。
【０１２８】
また、上記の実施の形態１の変形例３で説明したように電源電圧ＶＣＣもしくは接地電圧ＧＮＤいずれか一方のメイン電源配線もしくはメイン接地配線を除去するとともに、サブ電源配線およびサブ接地配線を直接電源電圧ＶＣＣもしくは接地電圧ＧＮＤと電気的に接続する構成とすることも可能である。
【０１２９】
なお、上記の本実施の形態２では、デジット線に用いられる電源供給線のみ説明したが実施の形態１の構成と当然組み合わせて用いることも可能である。
【０１３０】
（実施の形態２の変形例）
本発明の実施の形態２の変形例は、実施の形態２で説明した電源供給線と異なる電源供給線の配置について説明する。
【０１３１】
本例においては、行デコーダのレイアウトを容易に可能にする構成について説明する。
【０１３２】
図１６は、本発明の実施の形態２に従うデジット線を駆動するための電源供給線の他の配置を示す概念図である。
【０１３３】
図１６を参照して、ここでは、バンクＢＢにおいてデジット線ドライバＤＬＶからデータ書込電流を流す方向をバンクＢＡと反対になるように配置する。
【０１３４】
具体的には、バンクＢＢにおいて、デジット線ＤＬの一方側にデジット線ドライバＤＬＶが配置され、デジット線ＤＬの他方側にトランジスタ５０が設けられる。また、バンクＢＢの一方側に電源電圧ＶＣＣの供給を受けるサブ電源配線ＰＤＬｓｂと、他方側に接地電圧ＧＮＤの供給を受けるサブ接地配線ＧＤＬｓｂが設けられる。
【０１３５】
また、メイン電源配線ＰＤＬｍａ＃およびＧＤＬｍａ＃の代わりにメイン電源配線ＰＤＬｍｂおよびＧＤＬｍｂが設けられる。他方側から電源電圧ＶＣＣが供給されるメイン電源配線ＰＤＬｍａは、サブ電源配線ＰＤＬｓａと電気的に結合される。また、一方側から接地電圧ＧＮＤを供給するメイン接地配線ＧＤＬｍａは、サブ接地配線ＧＤＬｓａと電気的に結合される。一方側から電源電圧ＶＣＣを供給するメイン電源配線ＰＤＬｍｂは、サブ電源配線ＰＤＬｓｂと電気的に結合される。また、他方側から接地電圧ＧＮＤを供給するメイン接地配線ＧＤＬｍｂは、サブ接地配線ＧＤＬｓｂと電気的に結合される。
【０１３６】
すなわち、バンクＢＡ内の選択されたデジット線ＤＬの他方側に設けられたデジット線ドライバＤＬＶは、他方側から電源電圧の供給を受ける。また、バンクＢＢ内の選択されたデジット線ＤＬの一方側に設けられたデジット線ドライバＤＬＶは、一方側から電源電圧の供給を受ける。
【０１３７】
したがって、バンクＢＡが活性化された場合には選択されたデジット線に対して電源線を介して他方側から一方側の方向に電流経路が形成される。一方、バンクＢＢが活性化された場合には、選択されたデジット線に対して電源線を介して一方側から他方側の方向に電流経路が形成される。したがって、磁界ノイズに基づく誤書込を抑制することができる。
【０１３８】
また、本実施の形態２の変形例においては、バンクＢＡおよびＢＢのトランジスタ５０を活性化する行デコーダ２１＃をバンクＢＡおよびＢＢの互いに隣接する領域に配置する。
【０１３９】
これにより、実施の形態２の如くバンクＢＡおよびＢＢ毎に行デコーダ２１配置していた場合と比較してレイアウト面積を縮小化することができる。
【０１４０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１４１】
【発明の効果】
この発明は以上説明したように、第１の方向側から電源が供給される第１の電源供給線と、第１の方向側に配置された第１のドライバ帯と、第２の方向側から電源が供給される第２の電源供給線と、第２の方向側に配置された第２のドライバ帯とが設けられ、第１のドライバ帯は、第１の電源供給線と接続され、第２のドライバ帯は、第２の電源供給線と接続される。したがって、選択メモリ領域内の第１のドライバ帯は、常に第１の方向側（メモリ領域外方向）から電源供給を受け、第２のドライバ帯は常に第２の方向側（メモリ領域外方向）から電源供給を受けるため領域内において、第１の電源供給線および第２の電源供給線には電流経路は形成されない。これにより、選択メモリ領域内の磁界ノイズを抑制し、誤書込を防止することができる。
【０１４２】
また、第１の方向側から第１の電圧が供給される第１の電源線と、第１の方向側に配置された第１のドライバ帯と、第２の方向側から第１の電圧が供給される第２の電源線と、第２の方向側に配置された第２のドライバ帯とが設けられる。データ書込時に第１および第２のドライバ帯の一方と対応する第１および第２の電源線の一方とが接続され、他方と第２の電圧とが電気的に結合される。したがって、選択メモリ領域内の第１および第２のドライバ帯の一方は、対応する第１および第２の方向側の所定の一方（メモリ領域外方向）から第１の電圧を受ける。したがって、選択メモリ領域内において第１の電源線および第２の電源線には電流経路は形成されない。これにより、選択メモリ領域内の磁界ノイズを抑制し、誤書込を防止することができる。
【０１４３】
また、デジット線の第１の方向側にデジット線ドライバ帯が設けられ、デジット線の第２の方向側は第２の電圧と電気的に結合される。また、第１の方向側から第１の電圧を供給する第１の電源線を設け、デジット線ドライバ帯と接続される。したがって、選択メモリ領域内において、選択メモリ領域内のデジット線ドライバ帯は、常に第１の方向側（メモリ領域外方向）から第１の電圧の供給を受けるため、選択メモリ領域内において、第１の電源線には電流経路は形成されない。これにより選択メモリ領域内の磁界ノイズを抑制し、誤書込を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】メモリブロック５およびその周辺回路の回路構成を示す概略ブロック図である。
【図３】トンネル磁気抵抗素子ＴＭＲに対するデータ書込動作を説明する概念図である。
【図４】データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関連を示す概念図である。
【図５】データ書込電流を供給するためにビット線ドライバＢＤＶａおよびＢＤＶｂに対して電源を供給する電源供給線の配置を説明する概念図である。
【図６】図５に示されたビット線ドライバＢＤＶａおよびＢＤＶｂの構成を示す回路図である。
【図７】図５に示されるメモリ領域５５ａのビット線ＢＬが選択された場合のデータ書込電流が電源供給線を流れる一例図である。
【図８】他方メモリ領域５５ｂのビット線ＢＬが選択された場合のデータ書込電流が電源供給線を流れる他の一例図である。
【図９】実施の形態１の変形例に従う電源配線の配置を示す概念図である。
【図１０】図９で説明した分割したブロック領域ＢＵ０およびＢＵ１に対して並列なデータ書込を実行する場合の動作について説明する一例図である。
【図１１】実施の形態１の変形例２に従う複数のバンク構成において、並列なデータ書込を実行した場合の概念図である。
【図１２】実施の形態１の変形例３に従うメモリ領域５５ａおよび５５ｂに対して電源を供給する電源供給線の他の配置を示す概念図である。
【図１３】実施の形態１の変形例３に従うメモリ領域５５ａおよび５５ｂに対して電源を供給する電源供給線の別の配置を示す概念図である。
【図１４】本発明の実施の形態２に従うデジット線を駆動するための電源供給線の配置を示す概念図である。
【図１５】図１４で説明したバンクＢＡにおいてデジット線ドライバＤＬＶを活性化させた場合の電源配線を流れる電流経路を説明する概念図である。
【図１６】本発明の実施の形態２に従うデジット線を駆動するための電源供給線の他の配置を示す概念図である。
【符号の説明】
１ ＭＲＡＭデバイス、５ａ，５ｂ メモリ領域、１０ コントロール回路、１５ スイッチ領域、１６ ワード線／デジット線ドライバ帯、２０，２１ 行デコーダ、２５ 列デコーダ、３０ データ入出力制御回路、４０〜４３ 読出／書込制御回路、５５ａ，５５ｂ，５５ａ＃，５５ｂ＃ メモリ領域。
【発明の属する技術分野】
本発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を有するメモリセルを備えたランダムアクセスメモリに関する。
【０００２】
【従来の技術】
近年、新世代の不揮発性記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な不揮発性記憶装置である。特に、近年では磁気トンネル接合（ＭＴＪ）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている（たとえば、非特許文献１参照）。
【０００３】
一般的に、これら不揮発性記憶装置の記憶素子として用いられるメモリセルのデータ記憶を実行する場合には、所定電圧を印加して電流をメモリセルに供給することによりデータ書込を実行する構成が一般的である。このＭＲＡＭデバイスにおいては、メモリセルに対して所定のデータ書込電流を供給して、データ書込電流に基づく所望の磁界を薄膜磁性体に印加することにより、薄膜磁性体の磁化方向を変化させることによりデータ書込を実行する。
【０００４】
【非特許文献１】
ロイ・ショイアーライン（Ｒｏｙ Ｓｃｈｅｕｅｒｌｉｎｅ）他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ（Ａ １０ｎｓ Ｒｅａｄ ａｎｄ Ｗｒｉｔｅ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｕｓｉｎｇ ａ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ ａｎｄ ＦＥＴ Ｓｗｉｔｃｈ ｉｎ ｅａｃｈ Ｃｅｌｌ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（２０００ ＩＥＥＥ ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ＴＡ７．２），ｐ．１２８−１２９。
【０００５】
【発明が解決しようとする課題】
しかしながら、ＭＲＡＭデバイスには、データ書込電流を供給する配線のみならず種々の目的に用いられる配線が積層されており、この種々の配線に電流が流れる際に磁界が生じることとなる。この場合に、選択対象となる選択メモリセル以外の他の非選択メモリセルに対して、磁気ノイズが印加される場合がある。
【０００６】
このような磁界ノイズは、その磁界レベルによって非選択メモリセルの薄膜磁性体の磁化方向を変化させてしまう可能性がある。すなわち、他の非選択メモリセルに対して誤ってデータ書込を実行する恐れがある。
【０００７】
このような磁気ノイズの代表例としては、ＭＲＡＭデバイスの記憶部に対してデータ読出およびデータ書込を実行するための周辺回路に対して動作電圧を供給するための電源配線および接地配線を流れる電流によって生じる磁界が挙げられる。電源配線および接地配線を流れる電流は、周辺回路の動作時にピーク的に生じる傾向にあるので、これらの配線からの磁気ノイズがある程度の強度を有している。
【０００８】
特に、高集積化の目的で、これらの電源配線等を、記憶部に近接して、すなわちトンネル磁気抵抗素子ＴＭＲの近傍に配置する場合にはもしくは記憶部上に配置した場合には電源配線からの磁気ノイズによる動作マージンの低下およびデータ誤書込に対する対策を講じる必要がある。
【０００９】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、電源配線および接地配線からの磁気ノイズの影響を抑制することにより安定的に動作する薄膜磁性体記憶装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明に係る薄膜磁性体記憶装置は、列方向に沿って配置され、各々が、行列状に配置された複数のメモリセルを有する複数のメモリ領域と、第１および第２の電源供給線とを含む。各メモリ領域は、複数のビット線と、第１および第２のドライバ帯とを含む。複数のビット線は、メモリセル列にそれぞれ対応して設けられる。第１のドライバ帯は、複数のビット線の第１の方向側に配置され、複数のビット線のうちの少なくとも１本に対してデータ書込電流を供給するために電源供給を受ける。第２のドライバ帯は、複数のビット線の第１の方向側と反対の第２の方向側に配置され、複数のビット線のうちの少なくとも１本に対してデータ書込電流を供給するために電源供給を受ける。第１の電源供給線は、列方向に沿って配置され、各第１のドライバ帯に対して第１の方向側から電源を供給する。第２の電源供給線は、列方向に沿って配置され、各第２のドライバ帯に対して第２の方向側から電源を供給する。第１および第２の電源供給線は各々、第１および第２の電圧をそれぞれ供給する第１および第２の電源線を含む。データ書込時において、複数のメモリ領域のうち外部からのアドレス指示により選択された選択メモリ領域に対応する第１のドライバ帯は、書込データに応じて第１の電源供給線のうちの第１および第２の電源線の一方と接続される。選択メモリ領域に対応する第２のドライバ帯は、書込データに応じて第２の電源供給線のうちの第１および第２の電源線の他方と接続される。
【００１１】
また、薄膜磁性体記憶装置は、列方向に沿って配置され、各々が、行列状に配置された複数のメモリセルを有する複数のメモリ領域と、第１および第２の電源線とを含む。各メモリ領域は、複数のビット線と、第１および第２のドライバ帯とを含む。複数のビット線は、メモリセル列にそれぞれ対応して設けられる。第１のドライバ帯は、複数のビット線の第１の方向側に配置され、複数のビット線のうちの少なくとも１本に対してデータ書込電流を供給するために電源供給を受ける。第２のドライバ帯は、複数のビット線の第１の方向側と反対の第２の方向側に配置され、複数のビット線の少なくとも１本に対してデータ書込電流を供給するために電源供給を受ける。第１の電源線は、列方向に沿って、各第１のドライバ帯に対応して配置され、第１の方向側から第１の電圧を供給する。第２の電源線は、列方向に沿って、各第２のドライバ帯に対応して配置され、第２の方向側から第１の電圧を供給する。データ書込時において、書込データに応じて複数のメモリ領域のうちの選択された選択メモリ領域に対応する第１および第２のドライバ帯の一方は対応する第１および第２の電源線の一方と接続される。対応する第１および第２のドライバ帯の他方は、第２の電圧と電気的に接続される。
【００１２】
また、薄膜磁性体記憶装置は、行方向に沿って配置され、各々が、行列状に配置された複数のメモリセルを有する複数のメモリ領域と、第１の電源線とを含む。各メモリ領域は、複数のデジット線と、デジット線ドライバ帯とを含む。複数のデジット線は、メモリセル行にそれぞれ対応して設けられる。デジット線ドライバ帯は、複数のデジット線の第１の方向側に配置され、データ書込時に複数のデジット線のうちの選択された選択デジット線の少なくとも１本に対してデータ書込電流を供給するために第１の電圧を受ける。各デジット線の第１の方向側と反対の第２の方向側は、第２の電圧と電気的に結合される。第１の電源線は、行方向に沿って、各デジット線ドライバ帯と電気的に結合され、第１の方向側から第１の電圧を供給する。
【００１３】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【００１４】
（実施の形態１）
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００１５】
図１を参照して、本発明の実施の形態に従うＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを実行し、入力データＤＩＮの入力および出力データＤＯＵＴの出力を実行する。
【００１６】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答して、ＭＲＡＭデバイス１の全体動作を制御するコントロール回路１０と、各々が行列状に配置されたＭＴＪメモリセルＭＣを含む複数のメモリブロック５ａ，５ｂとを備える。図１においては、メモリブロック５ａおよび５ｂの２つのみ示されているがこれに限られずさらに複数のメモリブロックが配置される構成としてもよい。なお、メモリブロック５ａ，５ｂを総称してメモリブロック５とも称する。また、メモリブロック５の各々に行列状に集積配置された複数のメモリセルＭＣの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
【００１７】
また、ＭＲＡＭデバイス１は、行デコーダ２０，２１と、列デコーダ２５と、データ入出力制御回路３０とを備える。
【００１８】
行デコーダ２０，２１は、アドレス信号ＡＤＤのうちのロウアドレスＲＡに基づいて、アクセス対象となるメモリブロック５における行選択を実行する。また、列デコーダ２５は、アドレス信号ＡＤＤのうちのコラムアドレスＣＡに基づいて、アクセス対象となるメモリブロック５の列選択を実行する。データ入出力制御回路３０は、入力データＤＩＮおよび出力データＤＯＵＴのデータの入出力を制御し、コントロール回路１０からの指示に応答して内部回路にデータを伝達もしくは外部に出力する。
【００１９】
また、ＭＲＡＭデバイス１は、各メモリブロック５毎に両側に配置される読出／書込制御回路をさらに備える。読出／書込制御回路は、データ読出およびデータ書込時において、選択されたメモリセル列（以下、「選択列」とも称する）に対して、データ書込電流およびデータ読出電流を流すために、メモリブロック５に隣接する領域に配置される回路群を総称したものである。本例においては、メモリブロック５ａに対応して設けられた読出／書込制御回路４０，４１が示される。また、メモリブロック５ｂに対応して設けられた読出／書込制御回路４２，４３が示される。
【００２０】
また、各メモリブロック５は、メモリセル行にそれぞれ対応して設けられる複数のワード線ＷＬおよびデジット線ＤＬと、メモリセル列にそれぞれ対応して設けられ複数のビット線ＢＬとをさらに備える。なお、図１には、代表的にメモリブロック５ａ内において１つのメモリセルＭＣが示され、メモリセルＭＣのメモリセル行に対応してワード線ＷＬおよびデジット線ＤＬがそれぞれ１本ずつ示されている。また、メモリセルＭＣのメモリセル列に対応してビット線ＢＬが代表的に１本示されている。その他のメモリブロック５についても同様の構成であるのでその説明は繰返さない。
【００２１】
さらに、ＭＲＡＭデバイス１は、行デコーダ２０の行選択結果およびコントロール回路１０からの指示に基づいてワード線ＷＬおよびデジット線ＤＬを駆動するワード線／デジット線ドライバ帯１６を含む。
【００２２】
また、メモリブロック５を挟んだ行デコーダ２０と反対側のスイッチ領域１５において、複数のデジット線ＤＬにそれぞれ対応して、複数のトランジスタ５０が配置される。本例においては、メモリブロック５ａの１本のデジット線ＤＬに対応して１つのトランジスタ５０が示されている。トランジスタ５０は、対応するデジット線ＤＬと接地電圧ＧＮＤとの間に配置され、そのゲートは行デコーダ２１からの行選択結果の入力を受ける。
【００２３】
行デコーダ２１は、データ書込時において入力されるロウアドレスＲＡに基づいて、複数のトランジスタ５０のうちの少なくとも１つを選択的にオンする。これに伴い、選択対象となるデジット線ＤＬは、トランジスタ５０のオンに応答して接地電圧ＧＮＤと電気的に結合される。
【００２４】
なお、本構成においては、スイッチ領域１５を設けて、行デコーダ２１により複数のトランジスタ５０のうちの一つを選択する構成について説明するがこれに限られず、スイッチ領域１５および行デコーダ２１を設けない構成とすることも可能である。具体的には、常にデジット線ＤＬの一端が接地電圧ＧＮＤと電気的に結合される構成とすることも可能である。
【００２５】
なお、以下においては信号、信号線およびデータ等の２値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。
【００２６】
図２は、メモリブロック５およびその周辺回路の回路構成を示す概略ブロック図である。
【００２７】
図２を参照して、メモリブロック５ａは、ｎ行×ｍ列（ｎ，ｍ：自然数）に配置された複数のＭＴＪメモリセルＭＣを有する。各ＭＴＪメモリセルＭＣに対してワード線ＷＬ、デジット線ＤＬ、ビット線ＢＬが配置される。ワード線ＷＬおよびデジット線ＤＬは、メモリセル行にそれぞれ対応して行方向に沿って配置される。一方ビット線ＢＬは、メモリセル列にそれぞれ対応して列方向に沿って配置される。この結果、メモリブロック５ａ全体においては、ワード線ＷＬ１〜ＷＬｎ、デジット線ＤＬ１〜ＤＬｎ、ビット線ＢＬ１〜ＢＬｍが設けられる。
【００２８】
また、メモリセルＭＣは、トンネル磁気抵抗素子ＴＭＲと、トンネル磁気抵抗素子ＴＭＲと直列に接続されるアクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、対応するワード線ＷＬの活性化に応答してトンネル磁気抵抗素子ＴＭＲと接地電圧ＧＮＤとを電気的に結合する。なお、以下においては、ワード線、デジット線、ビット線を総括的に表現する場合には、符号ＷＬ、ＤＬ、ＢＬをそれぞれ用いて表記することとする。
【００２９】
上述したようにワード線／デジット線ドライバ帯１６は、行デコーダ２０に入力されるロウアドレスＲＡに基づく行選択結果に基づいて、ワード線ＷＬ（データ読出時）もしくはデジット線ＤＬ（データ書込時）を選択的に活性化する。
【００３０】
読出／書込制御回路４１は、ビット線ＢＬの一端側に設けられ、電源供給を受けて所定の磁界を発生させる目的でデータ書込電流を供給するための複数のビット線ドライバＢＤＶａを有するドライバ帯６１を含む。また、読出／書込制御回路４０は、ビット線ＢＬの他端側に対応して設けられ、電源供給を受けて所定の磁界を発生させる目的でデータ書込電流を供給するための複数のビット線ドライバＢＤＶｂを有するドライバ帯６０を含む。
【００３１】
ここで、トンネル磁気抵抗素子ＴＭＲを利用したデータ書込について説明する。
【００３２】
図３は、トンネル磁気抵抗素子ＴＭＲに対するデータ書込動作を説明する概念図である。
【００３３】
図３を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【００３４】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００３５】
データ書込時においては、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびデジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。ビット線ＢＬに対しては、書込データのレベルに応じてデータ書込電流±Ｉｗが流れる。これにより、磁界Ｈ（ＢＬ）が生成される。また、デジット線ＤＬを流れるデータ書込電流により磁界Ｈ（ＤＬ）が生成される。
【００３６】
図４は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関連を示す概念図である。
【００３７】
図４を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Ｈａｒｄ Ａｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびデジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界Ｈ（ＢＬ）およびＨ（ＤＬ）の一方ずつにそれぞれ対応する。
【００３８】
トンネル磁気抵抗素子ＭＣにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。トンネル磁気抵抗素子ＭＣは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００３９】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図４に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００４０】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図４に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるトンネル磁気抵抗素子ＭＣにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはデジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００４１】
トンネル磁気抵抗素子ＭＣの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、デジット線ＤＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちトンネル磁気抵抗素子ＭＣの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００４２】
なお、以下の説明で明らかになるように、本願発明は、データ書込時において、データ書込電流を供給するために電源を供給するための電源配線および接地配線の配置に向けられたものである。なお、本明細書においては、電源電圧ＶＣＣおよび接地電圧ＧＮＤを総括して電源とも称することとする。また、電源電圧ＶＣＣを供給する電源配線および接地電圧ＧＮＤを供給する接地配線を総括して電源供給線とも称することとする。
【００４３】
図５は、データ書込電流を供給するためにビット線ドライバＢＤＶａおよびＢＤＶｂに対して電源を供給する電源供給線の配置を説明する概念図である。
【００４４】
ここでは、メモリブロック５ａおよびメモリブロック５ａの両側に対応して設けられた読出／書込制御回路４０，４１を含めてメモリ領域５５ａとして説明する。また、メモリブロック５ｂについても同様の構成であり、読出／書込制御回路４２，４３を含めてメモリ領域５５ｂとして説明する。
【００４５】
図５を参照して、メモリ領域５５ａの一方側に対応して、電源電圧ＶＣＣおよび接地電圧ＧＮＤの供給をそれぞれ受けるサブ電源配線ＰＬｓａおよびサブ接地配線ＧＬｓａが行方向に沿って配置される。また、メモリ領域５５ａの他方側に対応して、電源電圧ＶＣＣおよび接地電圧ＧＮＤの供給をそれぞれ受けるサブ電源配線ＰＬｓｂおよびＧＬｓｂが行方向に沿って配置される。なお以下においては、サブ電源配線ＰＬｓａ，ＰＬｓｂを総称してサブ電源配線ＰＬｓとも称する。また、サブ接地配線ＧＬｓａ，ＧＬｓｂを総称してサブ接地配線ＧＬｓとも称する。メモリ領域５５ｂについてもメモリ領域５５ａで説明したのと同様の構成でサブ電源配線およびサブ接地配線がそれぞれ配置される。
【００４６】
また、サブ電源配線ＰＬｓおよびサブ接地配線ＧＬｓに対して、それぞれ電源電圧ＶＣＣおよび接地電圧ＧＮＤを供給するためにメイン電源配線およびメイン接地配線が列方向に沿って配置される。
【００４７】
本発明の実施の形態１に従う配置に関しては、メモリ領域５５ａおよび５５ｂの一方側（第１の方向）から電源を供給するために設けられたメイン電源配線ＰＬｍａおよびメイン接地配線ＧＬｍｂと、メモリ領域５５ａおよび５５ｂの他方側（第１の方向と反対方向の第２の方向）から電源を供給するために設けられたメイン電源配線ＰＬｍｂおよびメイン接地配線ＧＬｍａとが列方向に沿って設けられる。メイン電源配線ＰＬｍａおよびメイン接地配線ＧＬｍｂは、１組の電源供給線を構成する。また、メイン電源配線ＰＬｍｂおよびメイン接地配線ＧＬｍａも１組の電源供給線を構成する。また、本例においては、メイン電源配線ＰＬｍａは、外部端子ＰＤａから電源電圧ＶＣＣの供給を受ける。また、メイン電源配線ＰＬｍｂは、外部端子ＰＤｄから電源電圧ＶＣＣの供給を受ける。メイン接地配線ＧＬｍａは、外部端子ＰＤｃから接地電圧ＧＮＤの供給を受ける。メイン接地配線ＧＬｍｂは、外部端子ＰＤｂから接地電圧ＧＮＤの供給を受ける。
【００４８】
電源供給線を構成するメイン電源配線ＰＬｍａおよびメイン接地配線ＧＬｍｂは、メモリ領域５０ａおよび５０ｂの一方側に配置されたサブ電源配線ＰＬｓａおよびサブ接地配線ＧＬｓａと、それぞれコンタクトホールＣＴを介して電気的に接続される。また、電源供給線を構成するメイン電源配線ＰＬｍｂおよびメイン接地配線ＧＬｍａは、メモリ領域５０ａおよび５０ｂの他方側に配置されたサブ電源配線ＰＬｓｂおよびサブ接地配線ＧＬｓｂと、それぞれコンタクトホールＣＴを介して電気的に接続される。
【００４９】
図６は、図５に示されたビット線ドライバＢＤＶａおよびＢＤＶｂの構成を示す回路図である。
【００５０】
図６を参照して、ビット線ドライバＢＤＶａは、ビット線ＢＬの一方側に相当するノードＮａおよびサブ電源配線ＰＬｓａの間に電気的に結合されるＰチャネルＭＯＳトランジスタ７１と、ノードＮａおよびサブ接地配線ＧＬｓａの間に電気的に結合されるＮチャネルＭＯＳトランジスタ７２と、対応する列選択線ＣＳＬおよび書込データＷＤＴのＮＡＮＤ論理演算結果を出力する論理ゲート７４と、書込データＷＤＴおよび対応する列選択線の反転レベル／ＣＳＬのＮＯＲ論理演算結果を出力する論理ゲート７６とを有する。論理ゲート７４の出力はトランジスタ７１のゲートに入力され、論理ゲート７６の出力はトランジスタ７２のゲートへ入力される。
【００５１】
列選択線ＣＳＬは、対応するメモリセル列が列デコーダ２５により選択された場合に「Ｈ」レベルに活性化され、それ以外の場合に「Ｌ」レベルに非活性化される。また、書込データＷＤＴおよび／ＷＤＴは、データ入出力制御回路３０の入力データＤＩＮに基づいて生成されるものとする。例えば、入力データＤＩＮが「０」の場合には、書込データＷＤＴおよび／ＷＤＴは、「Ｌ」レベルおよび「Ｈ」レベルに設定されるものとする。一方、入力データＤＩＮが「１」の場合には、書込データＷＤＴおよび／ＷＤＴは、「Ｈ」レベルおよび「Ｌ」レベルに設定されるものとする。
【００５２】
ビット線ドライバＢＤＶｂは、ビット線ＢＬの他方側に相当するノードＮｂおよびサブ電源配線ＰＬｓｂの間に電気的に結合されるＰチャネルＭＯＳトランジスタ８１と、ノードＮｂおよびサブ接地配線ＧＬｓｂとの間に電気的に結合されるＮチャネルＭＯＳトランジスタ８２と、対応する列選択線ＣＳＬおよび反転された書込データ／ＷＤＴのＮＡＮＤ論理演算結果を出力する論理ゲート８４と、反転された書込データ／ＷＤＴおよび対応する列選択線の反転レベル／ＣＳＬのＮＯＲ論理演算結果を出力する論理ゲート８６とを有する。論理ゲート８４の出力はトランジスタ８１のゲートに入力され、論理ゲート８６の出力はトランジスタ８２のゲートへ入力される。
【００５３】
したがって、選択列（列選択線ＣＳＬ＝「Ｈ」レベル）においては、ビット線ドライバＢＤＶａおよびＢＤＶｂが活性化される。書込データＷＤＴのレベルに応じて、活性化されたビット線ドライバＢＤＶａは、サブ電源配線ＰＬｓａおよびサブ接地配線ＧＬｓａの一方を選択的にノードＮａと接続し、活性化されたビット線ドライバＢＤＶｂは、サブ電源配線ＰＬｓｂおよびサブ接地配線ＧＬｓｂの他方を選択的にノードＮｂと接続する。書込データＷＤＴが「Ｈ」レベルの時、ビット線ドライバＢＤＶａからビット線ドライバＢＤＶｂの方向にデータ書込電流が流れる。書込データＷＤＴが「Ｌ」レベルの時、ビット線ドライバＢＤＶｂからビット線ドライバＢＤＶａの方向にデータ書込電流が流れる。
【００５４】
一方、非選択列（列選択線ＣＳＬ＝「Ｌ」レベル）においては、ビット線ドライバＢＤＶａは非活性化されて、ノードＮａを、サブ電源配線ＰＬｓａおよびサブ接地配線ＧＬｓａのいずれとも接続せず、ビット線ドライバＢＤＶｂは非活性化されて、ノードＮｂをサブ電源配線ＰＬｓｂおよびサブ接地配線ＧＬｓｂのいずれとも接続しない。したがって、データ書込電流が流れることはない。
【００５５】
図７は、図５に示されるメモリ領域５５ａのビット線ＢＬが選択された場合のデータ書込電流が電源供給線を流れる一例図である。
【００５６】
ここでは一例として、書込データＷＤＴ，／ＷＤＴが「Ｈ」レベルおよび「Ｌ」レベルに設定された場合について説明する。
【００５７】
図７を参照して、ビット線ドライバＢＤＶａと接続されたサブ電源配線ＰＬｓａは、コンタクトホールＣＴを介してメイン電源配線ＰＬｍａから電源電圧ＶＣＣの供給を受ける。ビット線ドライバＢＤＶｂと接続されたサブ電源配線ＰＬｓｂは、コンタクトホールＣＴを介してメイン接地配線ＧＬｍａから接地電圧ＧＮＤの供給を受ける。
【００５８】
これに伴い、ビット線ドライバＢＤＶａからＢＤＶｂに対して書込データに応じたデータ書込電流が流れる。この場合において、サブ電源配線ＰＬｓａは、一方側から電源の供給がされるメイン電源配線ＰＬｍａと接続され、サブ接地配線ＧＬｓｂは、他方側から電源の供給がされるメイン接地配線ＧＬｍａと接続されるため、図７に示されるように選択されたメモリ領域５５ａと交差するメイン電源配線およびメイン接地配線の領域部分には、データ書込電流は流れない。
【００５９】
したがって、選択されたメモリ領域５５ａにおいて電源供給線を通過するデータ書込電流が流れないためにこれに伴う磁界ノイズがメモリ領域５５ａに影響を及ぼすことはない。これに伴い、磁界ノイズの発生に伴う非選択メモリセルの誤書込を本願発明の構成により抑制することが可能である。
【００６０】
図８は、他方メモリ領域５５ｂのビット線ＢＬが選択された場合のデータ書込電流が電源供給線を流れる他の一例図である。
【００６１】
本例においては、書込データＷＤＴ，／ＷＤＴが「Ｌ」レベルおよび「Ｈ」レベルにそれぞれ設定された場合について説明する。
【００６２】
図８を参照して、ビット線ドライバＢＤＶｂと接続されたサブ電源配線ＰＬｓｂは、コンタクトホールＣＴを介してメイン電源配線ＰＬｍｂから電源電圧ＶＣＣの供給を受ける。ビット線ドライバＢＤＶａと接続されたサブ接地配線ＧＬｓａは、コンタクトホールＣＴを介してメイン接地配線ＧＬｍｂから接地電圧ＧＮＤの供給を受ける。
【００６３】
これに伴い、ビット線ドライバＢＤＶｂからＢＤＶａに対して書込データに応じたデータ書込電流が流れる。この場合において、サブ電源配線ＰＬｓｂは、他方側から電源の供給がされるメイン電源配線ＰＬｍｂと接続され、サブ接地配線ＧＬｓａは、一方側から電源の供給がされるメイン接地配線ＧＬｍｂと接続されるため、図８に示されるように選択されたメモリ領域５５ｂと交差するメイン電源配線およびメイン接地配線の領域部分には、データ書込電流は流れない。
【００６４】
したがって、メモリ領域５５ｂが選択された場合におけるメモリ領域５５ｂ内の非選択メモリセルに対して誤書込を防止することができる。
【００６５】
なお、本例においては、外部端子ＰＤａ〜ＰＤｄに電源が供給される構成について説明したが、バッファ回路や電圧制御回路を介して電源が供給される構成としても良い。
【００６６】
また、本実施例においては、電源供給線がメモリ領域上すなわち上層部分において交差する配置について説明したがこれに限られずメモリ領域の下層部分に配置した場合もしくは近傍に配置した場合においても同様に適用できる。
【００６７】
また、選択メモリ領域によらずデータ書込電流の電流経路は一様であるためデータ書込電流のばらつきを抑制し、精度の高いデータ書込電流を供給することが可能である。すなわち、精度の高いデータ書込を実行することができる。
【００６８】
（実施の形態１の変形例）
本発明の実施の形態１の変形例においては、図５で説明したメモリ領域が行方向に沿って複数のブロック領域に分割された場合の電源供給線の配置について説明する。なお、各ブロック領域は、メモリブロックを行方向に沿って分割した複数のブロックユニットのうちの少なくとも１つを含むものとする。
【００６９】
図９は、実施の形態１の変形例に従う電源配線の配置を示す概念図である。
図９を参照して、メモリ領域５５ａおよび５５ｂがそれぞれ行方向に沿って複数のブロック領域ＢＵに分割されている。ここでは、主にメモリ領域５５ａに着目して説明する。
【００７０】
一例として、メモリ領域５５ａがブロック領域ＢＵ０およびＢＵ１に分割される。図５で説明した、メモリ領域５５ａの一方側に設けられたサブ電源配線ＰＬｓａは、ブロック領域ＢＵ０およびＢＵ１にそれぞれ対応してサブ電源配線ＰＬｓａ０およびＰＬｓａ１に分割される。また、サブ接地配線ＧＬｓａは、ブロック領域ＢＵ０およびＢＵ１にそれぞれ対応してサブ接地配線ＧＬｓａ０およびＧＬｓａ１に分割される。
【００７１】
また、メモリ領域５５ａの他方側に設けられたサブ電源配線ＰＬｓｂは、分割されたブロック領域ＢＵ０およびＢＵ１にそれぞれ対応してサブ電源配線ＰＬｓｂ０およびＰＬｓｂ１に分割される。また、サブ接地配線ＧＬｓｂは、ブロック領域ＢＵ０およびＢＵ１にそれぞれ対応してサブ接地配線ＧＬｓｂ０およびＧＬｓｂ１に分割される。
【００７２】
また、ビット線ドライバ帯６１もブロック領域毎に分割される。本例においては、ブロック領域ＢＵ０およびＢＵ１の一方側にそれぞれ対応してドライバユニットＤＵａ０，ＤＵａ１に分割される。また、ビット線ドライバ帯６０もブロック領域毎に分割される。本例においては、ブロック領域ＢＵ０およびＢＵ１の他方側にそれぞれ対応してドライバユニットＤＵｂ０，ＤＵｂ１に分割される。
【００７３】
また、列方向に配置された複数のブロック領域毎に共通にメイン電源配線およびメイン接地配線が設けられる。具体的には、ブロック領域ＢＵ０を含む列方向に沿って配置された複数のブロック領域に対応して、一方側から電源電圧ＶＣＣおよび接地電圧ＧＮＤを供給するメイン電源配線ＰＬｍａ０およびメイン接地配線ＧＬｍｂ０が設けられ、他方側から電源電圧ＶＣＣおよび接地電圧ＧＮＤを供給するメイン電源配線ＰＬｍｂ０およびメイン接地配線ＧＬｍａ０が設けられる。
【００７４】
同様に、ブロック領域ＢＵ１を含む列方向に沿って配置された複数のブロック領域に対応してもメイン電源配線およびメイン接地配線が配置される。具体的には、一方側から電源電圧ＶＣＣおよび接地電圧ＧＮＤを供給するメイン電源配線ＰＬｍａ１およびメイン接地配線ＧＬｍｂ１が設けられ、他方側から電源電圧ＶＣＣおよび接地電圧ＧＮＤを供給するメイン電源配線ＰＬｍｂ１およびメイン接地配線ＧＬｍａ１が設けられる。
【００７５】
また、図９に示されるようにブロック領域ＢＵ０内には、代表的にビット線ＢＬ０が示され、ビット線ＢＬ０の一端側に対応して設けられたビット線ドライバＢＤＶａ０と、他端側に対応して設けられたビット線ドライバＢＤＶｂ０が一つずつ示されている。また、同様にブロック領域ＢＵ１内には、代表的にビット線ＢＬ１が示され、ビット線ＢＬ１の一端側に対応して設けられたビット線ドライバＢＤＶａ１と、他端側に対応して設けられたビット線ドライバＢＤＶｂ１が一つずつ示されている。
【００７６】
以下において、分割したブロック領域に並列なデータ書込を実行する構成について説明する。
【００７７】
データ入出力制御回路３０は、一例として複数ビットの入力データＤＩＮの入力に基づいて、各ブロック領域ＢＵに１ビットずつの書込データＷＤＴを並列に出力する。
【００７８】
図１０は、図９で説明した分割したブロック領域ＢＵ０およびＢＵ１に対して並列なデータ書込を実行する場合の動作について説明する一例図である。
【００７９】
ここでは、一例としてデータ入出力制御回路３０が入力データＤＩＮに基づいてブロック領域ＢＵ０のビット線ドライバに対して書込データＷＤＴ０（「Ｈ」レベル）を生成し、ブロック領域ＢＵ１のビット線ドライバに対して書込データＷＤＴ１（「Ｌ」レベル）を生成したものとする。
【００８０】
図１０を参照して、書込データＷＤＴ０（「Ｈ」レベル）に応じてブロック領域ＢＵ０内のビット線ドライバＢＤＶａ０からビット線ドライバＢＤＶｂ０の方向にデータ書込電流が流れる。また、書込データＷＤＴ１（「Ｌ」レベル）に応じてブロック領域ＢＵ１内のビット線ドライバＢＤＶｂ１からビット線ドライバＢＤＶａ１の方向にデータ書込電流が流れる。
【００８１】
この場合において、ビット線ＢＬ０およびビット線ＢＬ１に対しては、図７および図８で説明したのと同様の方式に従ってデータ書込電流が供給される。すなわち、ビット線ドライバＢＤＶａ０は、一方側から電源電圧ＶＣＣの供給を受けるメイン電源配線ＰＬｍａ０と接続され、他方ビット線ドライバＢＤＶｂ０は、他方側から接地電圧ＧＮＤの供給を受けるメイン接地配線ＧＬｍａ０と接続される。したがって、選択されたブロック領域ＢＵ０上の電源供給線にはデータ書込電流が流れないためブロック領域ＢＵ０内のデータ書込時における磁界ノイズによる誤書込を防止することができる。
【００８２】
また、ビット線ドライバＢＤＶｂ１は、他方側から電源電圧ＶＣＣの供給を受けるメイン電源配線ＰＬｍｂ１と接続され、他方ビット線ドライバＢＤＶａ１は、一方側から接地電圧ＧＮＤの供給を受けるメイン接地配線ＧＬｍｂ１と接続される。したがって、選択されたブロック領域ＢＵ１上の電源供給線にはデータ書込電流が形成されないためブロック領域ＢＵ１内のデータ書込時における磁界ノイズによる誤書込を防止することができる。
【００８３】
したがって、複数のブロック領域に並列なデータ書込を実行する構成においても磁界ノイズを防止し、安定的にデータ書込を実行することができる。
【００８４】
（実施の形態１の変形例２）
本発明の実施の形態１の変形例２は、実施の形態１の図５で説明した列方向に沿って配置されたメモリ領域５５ａおよび５５ｂが１つのバンクを形成し、複数のバンクがＭＲＡＭデバイスに配置された場合の電源供給線の配置について説明する。
【００８５】
図１１は、実施の形態１の変形例２に従う複数のバンク構成において、並列なデータ書込を実行した場合の概念図である。
【００８６】
図１１を参照して、列方向に沿って配置されたメモリ領域５５ａおよび５５ｂは、バンクＢＡを形成する。また、列方向に沿って配置されたメモリ領域５５ａ♯およびメモリ領域５５ｂ♯は、バンクＢＢを形成する。なお、メモリ領域５５ａ＃，５５ｂ＃は、上記において説明したメモリ領域５５ａおよび５５ｂと同様の構成であるのでその詳細な説明は繰り返さない。
【００８７】
また、本発明の実施の形態１の変形例２の構成においては、図示しないがバンクＢＡに対応して行デコーダ２０および２１が設けられている構成と同様にバンクＢＢに対しても行デコーダ２０および２１に相当する回路が同様に配置されるものとする。
【００８８】
本発明の実施の形態１の変形例２の構成においては、実施の形態１で説明した構成と同様にバンク毎にサブ電源／接地配線およびメイン電源／接地配線を配置する。具体的には、バンクＢＡのメモリ領域５５ａおよび５５ｂの一方側に対応してサブ電源配線ＰＬｓａ＃０およびサブ接地配線ＧＬｓａ＃０を配置する。また、他方側に対応してサブ電源配線ＰＬｓｂ＃０およびサブ接地配線ＧＬｓｂ＃０を配置する。また、バンクＢＡ共通に設けられるメイン電源配線ＰＬｍａ＃０，ＰＬｍｂ＃０およびメイン接地配線ＧＬｍａ＃０およびＧＬｍｂ＃０が実施の形態１で説明したのと同様の方式にしたがって配置される。具体的には、一方側から電源電圧ＶＣＣを供給するメイン電源配線ＰＬｍａ＃０は、サブ電源配線ＰＬｓａ＃０と電気的に結合される。他方側から電源電圧ＶＣＣを供給するメイン電源配線ＰＬｍｂ＃０は、サブ電源配線ＰＬｓｂ＃０と電気的に結合される。また、他方側から接地電圧ＧＮＤを供給するメイン接地配線ＧＬｍａ＃０は、サブ接地配線ＧＬｓｂ＃０と電気的に結合される。また、一方側から接地電圧ＧＮＤを供給するメイン接地配線ＧＬｍｂ＃０は、サブ接地配線ＧＬｓａ＃０と電気的に結合される。
【００８９】
また、バンクＢＢのメモリ領域５５ａ＃および５５ｂ＃の一方側に対応してサブ電源配線ＰＬｓａ＃１およびサブ接地配線ＧＬｓａ＃１を配置する。また、他方側に対応してサブ電源配線ＰＬｓｂ＃１およびサブ接地配線ＧＬｓｂ＃１を配置する。また、バンクＢＢ共通に設けられるメイン電源配線ＰＬｍａ＃１，ＰＬｍｂ＃１およびメイン接地配線ＧＬｍａ＃１およびＧＬｍｂ＃１がバンクＢＡと同様の方式にしたがって配置される。具体的には、一方側から電源電圧ＶＣＣを供給するメイン電源配線ＰＬｍａ＃１は、サブ電源配線ＰＬｓａ＃１と電気的に結合される。他方側から電源電圧ＶＣＣを供給するメイン電源配線ＰＬｍｂ＃１は、サブ電源配線ＰＬｓｂ＃１と電気的に結合される。また、他方側から接地電圧ＧＮＤを供給するメイン接地配線ＧＬｍａ＃１は、サブ接地配線ＧＬｓｂ＃１と電気的に結合される。また、一方側から接地電圧ＧＮＤを供給するメイン接地配線ＧＬｍｂ＃１は、サブ接地配線ＧＬｓａ＃１と電気的に結合される。
【００９０】
本例においては、一例としてバンクＢＡのメモリ領域５５ａおよびバンクＢＢのメモリ領域５５ｂ＃において並列なデータ書込を実行する。
【００９１】
メモリ領域５５ａにおいては、選択されたビット線ＢＬに対して書込データＷＤＴ（「Ｌ」レベル）に対応するデータ書込電流が供給されるものとする。この場合においても、上記で説明したのと同様に、他方側からの電源電圧を供給するメイン電源配線ＰＬｍｂ＃〜サブ電源配線ＰＬｓｂ＃０〜選択ビット線〜サブ電源配線ＰＬｓａ＃０〜メイン接地配線ＧＬｍｂ＃０の経路で電流が流れるため選択されたメモリ領域５５ａ上の電源供給線には、電流経路が形成されない。したがって、電源ノイズによる誤書込を抑制することができる。
【００９２】
また、メモリ領域５５ｂ＃においては、選択されたビット線ＢＬに対して書込データＷＤＴ（「Ｈ」レベル）に対応するデータ書込電流が供給されるものとする。この場合においても同様に、一方側からの電源電圧を供給するメイン電源配線ＰＬｍａ＃１〜サブ電源配線ＰＬｓａ＃１〜選択ビット線〜サブ電源配線ＰＬｓｂ＃１〜メイン接地配線ＧＬｍａ＃１の経路で電流が流れるため選択されたメモリ領域５５ｂ＃上の電源供給線には、電流経路が形成されない。したがって、磁界ノイズによる誤書込を抑制することができる。
【００９３】
したがって本実施の形態１の変形例２の構成のように複数のバンクをＭＲＡＭデバイス１に備えた場合においても各バンク内において選択されたメモリ領域と交差する電源供給線にはデータ書込電流が流れないため当該選択されたメモリ領域における磁界ノイズに伴う誤書込を防止することができる。
【００９４】
（実施の形態１の変形例３）
図１２は、実施の形態１の変形例３に従うメモリ領域５５ａおよび５５ｂに対して電源を供給する電源供給線の他の配置を示す概念図である。
【００９５】
図１２を参照して、本発明の実施の形態１の変形例３に従う構成においては、図５で説明した実施の形態１の構成と比較して、メイン接地配線ＧＬｍａおよびＧＬｍｂを削除した点と、さらにメイン電源配線ＰＬｍａ♯およびＰＬｍｂ♯を配置した点とが異なる。メイン電源配線ＰＬｍａ♯は、メイン電源配線ＰＬｍａと同一方向からすなわち一方の側から電源電圧ＶＣＣを供給し、メイン電源配線ＰＬｍａと同様にサブ電源配線ＰＬｓａと電気的に結合される。
【００９６】
他方、メイン電源配線ＰＬｍｂ♯は、メイン電源配線ＰＬｍｂと同一方向すなわち他方側から電源電圧ＶＣＣを供給し、メイン電源配線ＰＬｍｂと同様にサブ電源配線ＰＬｓｂと電気的に結合される。
【００９７】
また、サブ接地配線ＧＬｓａおよびＧＬｓｂは、ともに直接接地電圧ＧＮＤと電気的に結合される。
【００９８】
ここで、メモリ領域５５ａの選択されたビット線ＢＬに書込データ（「Ｌ」レベル）に対応するデータ書込電流が流れる場合について説明する。
【００９９】
図１２に示されるように、メイン電源配線ＰＬｍｂおよびＰＬｍｂ♯からサブ電源配線ＰＬｓｂを介してビット線ドライバＢＤＶｂに対して電源電圧ＶＣＣが供給される。また、ビット線ドライバＢＤＶａは、サブ接地配線ＧＬｓａから接地電圧ＧＮＤの供給を受ける。
【０１００】
これにより選択されたビット線ＢＬに対して所望のデータ書込電流が形成されるとともに、メモリ領域５５ａ上の交差する電源供給線にはデータ書込電流が流れない。
【０１０１】
したがって、上記において説明したのと同様に磁界ノイズに伴う非選択メモリセルの誤書込を防止することができる。
【０１０２】
なお、図１２に示される構成においては同一方向から２本の電源電圧ＶＣＣを供給する２段構成のメイン電源配線が設けられる構成としたが、これに限られず１本すなわち１段構成のメイン電源配線ＰＬｍａおよびＰＬｍｂのみを用いることによってデータ書込電流を供給することも可能である。
【０１０３】
なお、本構成のように２段構成のメイン電源配線を配置することにより、配線抵抗に伴う電圧降下を抑制して、十分なデータ書込電流を供給することができる。
【０１０４】
図１３は、実施の形態１の変形例３に従うメモリ領域５５ａおよび５５ｂに対して電源を供給する電源供給線の別の配置を示す概念図である。
【０１０５】
図１３を参照して、上記の図１２の構成と比較して、メイン電源配線ＰＬｍａ，ＰＬｍｂ，ＰＬｍａ＃，ＰＬｍｂ＃を、メイン接地配線ＧＬｍａ，ＧＬｍｂ，ＧＬｍａ＃，ＧＬｍｂ＃に置換するとともに、サブ接地配線ＧＬｓａおよびＧＬｓｂは、直接接地電圧ＧＮＤと電気的に結合されている。
【０１０６】
メイン接地配線ＧＬｍａおよびＧＬｍａ＃は、他方側から接地電圧ＧＮＤを供給し、サブ接地配線ＧＬｓｂと電気的に結合される。メイン接地配線ＧＬｍｂおよびＧＬｍｂ＃は、一方側から接地電圧ＧＮＤを供給し、サブ接地配線ＧＬｓａと電気的に結合される。
【０１０７】
ここで、メモリ領域５５ａの選択されたビット線ＢＬに書込データ（「Ｌ」レベル）に対応するデータ書込電流が流れる場合について説明する。
【０１０８】
図１３に示されるように、サブ電源配線ＰＬｓｂからビット線ドライバＢＤＶｂに対して電源電圧ＶＣＣが供給される。また、ビット線ドライバＢＤＶａは、サブ接地配線ＧＬｓａと接続されるメイン接地配線ＧＬｍｂおよびＧＬｍｂ＃から接地電圧ＧＮＤの供給を受ける。
【０１０９】
これにより、選択されたビット線ＢＬに対して所望のデータ書込電流が形成されるとともに、メモリ領域５５ａ上において交差する電源供給線にはデータ書込電流が流れない。
【０１１０】
したがって、上記において説明したのと同様に選択メモリ領域内において、磁界ノイズに伴う非選択メモリセルの誤書込を防止することができる。
【０１１１】
（実施の形態２）
本発明の実施の形態１においては、選択されたビット線ＢＬに対してデータ書込電流を供給するためにビット線ドライバに電源電圧ＶＣＣおよび接地電圧ＧＮＤを供給する電源供給線の配置について説明した。
【０１１２】
一方で、データ書込電流を供給するデジット線ＤＬを駆動するドライバについても電源供給線により電源電圧ＶＣＣおよび接地電圧ＧＮＤを供給する必要がある。この場合において、その電源供給線の配置に伴い磁界ノイズに基づく誤書込を生じさせる可能性がある。
【０１１３】
図１４は、本発明の実施の形態２に従うデジット線を駆動するための電源供給線の配置を示す概念図である。
【０１１４】
図１４を参照して、本発明の実施の形態２においては、バンクＢＡおよびバンクＢＢのデジット線ドライバに対して電源を共通の電源供給線により供給する場合について説明する。
【０１１５】
上記において説明したように、バンク毎に行デコーダが設けられる。具体的には、バンクＢＡに対応して、行選択を実行する行デコーダ２０ａ（図示せず）および行デコーダ２１ａが設けられることとする。また、バンクＢＢに対応して、行選択を実行する行デコーダ２０ｂ（図示せず）および行デコーダ２１ｂが設けられることとする。なお、ここでは、ワード線／デジット線ドライバ帯は、バンクＢＡおよびＢＢの領域内に属するものとして説明する。
【０１１６】
図１４においては、バンクＢＡ内にデジット線ＤＬの他方側に対応して設けられたデジット線ドライバＤＬＶと、一方側に対応して設けられたトランジスタ５０がそれぞれ一つずつ示されている。デジット線ドライバＤＬＶは、行デコーダ２０ａおよび２０ｂ（図示しない）のロウアドレスＲＡに基づく行選択結果に応じて活性化され、デジット線ＤＬの他端側と、サブ電源配線ＰＤＬｓａ（ＰＤＬｓｂ）とを電気的に結合する。一方、トランジスタ５０は、行デコーダ２１ａ（２１ｂ）の行選択結果に基づいて、選択されたデジット線ＤＬの一端側と、サブ接地配線ＧＤＬｓａ（ＧＤＬｓｂ）とを電気的に結合する。これに伴い、選択されたデジット線ＤＬに対してデータ書込電流が供給される。
【０１１７】
バンクＢＡの一方側に対応して配置され、接地電圧ＧＮＤの供給を受けるサブ接地配線ＧＤＬｓａおよび他方側に対応して配置され、電源電圧ＶＣＣの供給を受けるサブ電源配線ＰＤＬｓａが列方向に沿って配置される。また、バンクＢＢの一方側に対応して配置され、接地電圧ＧＮＤの供給を受けるサブ接地配線ＧＤＬｓｂおよび他方側に対応して配置され、電源電圧ＶＣＣの供給を受けるサブ電源配線ＰＤＳｓｂが列方向に沿って配置される。
【０１１８】
また、サブ電源配線ＰＤＬｓａおよびＰＤＬｓｂに対して電源電圧ＶＣＣを供給するためにメイン電源配線が行方向に沿ってバンクＢＡおよびＢＢと交差するように配置される。また、サブ接地配線ＧＤＬｓａおよびＧＤＬｓｂに対して接地電圧ＧＮＤを供給するためにメイン接地配線が行方向に沿ってバンクＢＡおよびＢＢと交差するように配置される。
【０１１９】
本実施の形態２の構成に関しては、バンクＢＡおよびＢＢの他方側から電源電圧ＶＣＣを供給するために設けられたメイン電源配線ＰＤＬｍａおよびＰＤＬｍａ＃と、バンクＢＡおよびＢＢの一方側から接地電圧ＧＮＤを供給するために設けられたメイン接地配線ＧＤＬｍａおよびＧＤＬｍａ＃とが列方向に沿って設けられる。
【０１２０】
メイン電源配線ＰＤＬｍａおよびＰＤＬｍａ＃は、バンクＢＡおよびＢＢの他方側に配置されたサブ電源配線ＰＤＬｓａおよびＰＤＬｓｂとそれぞれコンタクトホールを介して電気的に結合される。また、メイン接地配線ＧＤＬｍａおよびＧＤＬｍａ＃は、バンクＢＡおよびＢＢの一方側に配置されたサブ接地配線ＧＤＬｓａおよびＧＤＬｓｂとそれぞれコンタクトホールを介して電気的に結合される。また、本構成においては、メイン電源配線ＰＤＬｍａおよびＰＤＬｍｂが２段構成で配置されている。また、メイン接地配線ＧＤＬｍａおよびＧＤＬｍｂが２段構成で配置されている。
【０１２１】
図１５は、図１４で説明したバンクＢＡにおいてデジット線ドライバＤＬＶを活性化させた場合の電源配線を流れる電流経路を説明する概念図である。
【０１２２】
なお、本実施の形態２においては、バンクＢＡおよびＢＢのいずれか一方が活性化されて動作するものとする。
【０１２３】
図１５を参照して、選択されたデジット線ドライバＤＬＶは、サブ電源配線ＰＤＬｓａから電源電圧ＶＣＣの供給を受ける。また、行デコーダによって活性化されたトランジスタ５０はサブ接地配線ＧＤＬｓａと電気的に結合されて接地電圧ＧＮＤの供給を受ける。
【０１２４】
これによりデジット線ＤＬにはデジット線ドライバＤＬＶからトランジスタ５０の側にデータ書込電流が流れる。
【０１２５】
したがって、バンクＢＡと交差する方向に配置された電源供給線にはデータ書込電流が形成されることはない。
【０１２６】
したがって、選択されたバンクＢＡにおける非選択メモリセルに対して磁界ノイズに基づく誤書込を生じさせることはない。
【０１２７】
なお、本実施の形態２の構成においては、２段のメイン電源配線およびメイン接地配線を設けた構成としたがこれに限られず、１段だけ配置する構成とすることも可能である。
【０１２８】
また、上記の実施の形態１の変形例３で説明したように電源電圧ＶＣＣもしくは接地電圧ＧＮＤいずれか一方のメイン電源配線もしくはメイン接地配線を除去するとともに、サブ電源配線およびサブ接地配線を直接電源電圧ＶＣＣもしくは接地電圧ＧＮＤと電気的に接続する構成とすることも可能である。
【０１２９】
なお、上記の本実施の形態２では、デジット線に用いられる電源供給線のみ説明したが実施の形態１の構成と当然組み合わせて用いることも可能である。
【０１３０】
（実施の形態２の変形例）
本発明の実施の形態２の変形例は、実施の形態２で説明した電源供給線と異なる電源供給線の配置について説明する。
【０１３１】
本例においては、行デコーダのレイアウトを容易に可能にする構成について説明する。
【０１３２】
図１６は、本発明の実施の形態２に従うデジット線を駆動するための電源供給線の他の配置を示す概念図である。
【０１３３】
図１６を参照して、ここでは、バンクＢＢにおいてデジット線ドライバＤＬＶからデータ書込電流を流す方向をバンクＢＡと反対になるように配置する。
【０１３４】
具体的には、バンクＢＢにおいて、デジット線ＤＬの一方側にデジット線ドライバＤＬＶが配置され、デジット線ＤＬの他方側にトランジスタ５０が設けられる。また、バンクＢＢの一方側に電源電圧ＶＣＣの供給を受けるサブ電源配線ＰＤＬｓｂと、他方側に接地電圧ＧＮＤの供給を受けるサブ接地配線ＧＤＬｓｂが設けられる。
【０１３５】
また、メイン電源配線ＰＤＬｍａ＃およびＧＤＬｍａ＃の代わりにメイン電源配線ＰＤＬｍｂおよびＧＤＬｍｂが設けられる。他方側から電源電圧ＶＣＣが供給されるメイン電源配線ＰＤＬｍａは、サブ電源配線ＰＤＬｓａと電気的に結合される。また、一方側から接地電圧ＧＮＤを供給するメイン接地配線ＧＤＬｍａは、サブ接地配線ＧＤＬｓａと電気的に結合される。一方側から電源電圧ＶＣＣを供給するメイン電源配線ＰＤＬｍｂは、サブ電源配線ＰＤＬｓｂと電気的に結合される。また、他方側から接地電圧ＧＮＤを供給するメイン接地配線ＧＤＬｍｂは、サブ接地配線ＧＤＬｓｂと電気的に結合される。
【０１３６】
すなわち、バンクＢＡ内の選択されたデジット線ＤＬの他方側に設けられたデジット線ドライバＤＬＶは、他方側から電源電圧の供給を受ける。また、バンクＢＢ内の選択されたデジット線ＤＬの一方側に設けられたデジット線ドライバＤＬＶは、一方側から電源電圧の供給を受ける。
【０１３７】
したがって、バンクＢＡが活性化された場合には選択されたデジット線に対して電源線を介して他方側から一方側の方向に電流経路が形成される。一方、バンクＢＢが活性化された場合には、選択されたデジット線に対して電源線を介して一方側から他方側の方向に電流経路が形成される。したがって、磁界ノイズに基づく誤書込を抑制することができる。
【０１３８】
また、本実施の形態２の変形例においては、バンクＢＡおよびＢＢのトランジスタ５０を活性化する行デコーダ２１＃をバンクＢＡおよびＢＢの互いに隣接する領域に配置する。
【０１３９】
これにより、実施の形態２の如くバンクＢＡおよびＢＢ毎に行デコーダ２１配置していた場合と比較してレイアウト面積を縮小化することができる。
【０１４０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１４１】
【発明の効果】
この発明は以上説明したように、第１の方向側から電源が供給される第１の電源供給線と、第１の方向側に配置された第１のドライバ帯と、第２の方向側から電源が供給される第２の電源供給線と、第２の方向側に配置された第２のドライバ帯とが設けられ、第１のドライバ帯は、第１の電源供給線と接続され、第２のドライバ帯は、第２の電源供給線と接続される。したがって、選択メモリ領域内の第１のドライバ帯は、常に第１の方向側（メモリ領域外方向）から電源供給を受け、第２のドライバ帯は常に第２の方向側（メモリ領域外方向）から電源供給を受けるため領域内において、第１の電源供給線および第２の電源供給線には電流経路は形成されない。これにより、選択メモリ領域内の磁界ノイズを抑制し、誤書込を防止することができる。
【０１４２】
また、第１の方向側から第１の電圧が供給される第１の電源線と、第１の方向側に配置された第１のドライバ帯と、第２の方向側から第１の電圧が供給される第２の電源線と、第２の方向側に配置された第２のドライバ帯とが設けられる。データ書込時に第１および第２のドライバ帯の一方と対応する第１および第２の電源線の一方とが接続され、他方と第２の電圧とが電気的に結合される。したがって、選択メモリ領域内の第１および第２のドライバ帯の一方は、対応する第１および第２の方向側の所定の一方（メモリ領域外方向）から第１の電圧を受ける。したがって、選択メモリ領域内において第１の電源線および第２の電源線には電流経路は形成されない。これにより、選択メモリ領域内の磁界ノイズを抑制し、誤書込を防止することができる。
【０１４３】
また、デジット線の第１の方向側にデジット線ドライバ帯が設けられ、デジット線の第２の方向側は第２の電圧と電気的に結合される。また、第１の方向側から第１の電圧を供給する第１の電源線を設け、デジット線ドライバ帯と接続される。したがって、選択メモリ領域内において、選択メモリ領域内のデジット線ドライバ帯は、常に第１の方向側（メモリ領域外方向）から第１の電圧の供給を受けるため、選択メモリ領域内において、第１の電源線には電流経路は形成されない。これにより選択メモリ領域内の磁界ノイズを抑制し、誤書込を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】メモリブロック５およびその周辺回路の回路構成を示す概略ブロック図である。
【図３】トンネル磁気抵抗素子ＴＭＲに対するデータ書込動作を説明する概念図である。
【図４】データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関連を示す概念図である。
【図５】データ書込電流を供給するためにビット線ドライバＢＤＶａおよびＢＤＶｂに対して電源を供給する電源供給線の配置を説明する概念図である。
【図６】図５に示されたビット線ドライバＢＤＶａおよびＢＤＶｂの構成を示す回路図である。
【図７】図５に示されるメモリ領域５５ａのビット線ＢＬが選択された場合のデータ書込電流が電源供給線を流れる一例図である。
【図８】他方メモリ領域５５ｂのビット線ＢＬが選択された場合のデータ書込電流が電源供給線を流れる他の一例図である。
【図９】実施の形態１の変形例に従う電源配線の配置を示す概念図である。
【図１０】図９で説明した分割したブロック領域ＢＵ０およびＢＵ１に対して並列なデータ書込を実行する場合の動作について説明する一例図である。
【図１１】実施の形態１の変形例２に従う複数のバンク構成において、並列なデータ書込を実行した場合の概念図である。
【図１２】実施の形態１の変形例３に従うメモリ領域５５ａおよび５５ｂに対して電源を供給する電源供給線の他の配置を示す概念図である。
【図１３】実施の形態１の変形例３に従うメモリ領域５５ａおよび５５ｂに対して電源を供給する電源供給線の別の配置を示す概念図である。
【図１４】本発明の実施の形態２に従うデジット線を駆動するための電源供給線の配置を示す概念図である。
【図１５】図１４で説明したバンクＢＡにおいてデジット線ドライバＤＬＶを活性化させた場合の電源配線を流れる電流経路を説明する概念図である。
【図１６】本発明の実施の形態２に従うデジット線を駆動するための電源供給線の他の配置を示す概念図である。
【符号の説明】
１ ＭＲＡＭデバイス、５ａ，５ｂ メモリ領域、１０ コントロール回路、１５ スイッチ領域、１６ ワード線／デジット線ドライバ帯、２０，２１ 行デコーダ、２５ 列デコーダ、３０ データ入出力制御回路、４０〜４３ 読出／書込制御回路、５５ａ，５５ｂ，５５ａ＃，５５ｂ＃ メモリ領域。
Claims (10)
- 列方向に沿って配置され、各々が、行列状に配置された複数のメモリセルを有する複数のメモリ領域を備え、
各前記メモリ領域は、
メモリセル列にそれぞれ対応して設けられる複数のビット線と、
前記複数のビット線の第１の方向側に配置され、前記複数のビット線のうちの少なくとも１本に対してデータ書込電流を供給するために電源供給を受ける第１のドライバ帯と、
前記複数のビット線の前記第１の方向側と反対の第２の方向側に配置され、前記複数のビット線のうちの少なくとも１本に対して前記データ書込電流を供給するために電源供給を受ける第２のドライバ帯とを含み、
列方向に沿って配置され、各前記第１のドライバ帯に対して前記第１の方向側から電源を供給する第１の電源供給線と、
列方向に沿って配置され、各前記第２のドライバ帯に対して前記第２の方向側から電源を供給する第２の電源供給線とをさらに備え、
前記第１および第２の電源供給線は各々、
第１および第２の電圧をそれぞれ供給する第１および第２の電源線を含み、
データ書込時において、前記複数のメモリ領域のうち外部からのアドレス指示により選択された選択メモリ領域に対応する第１のドライバ帯は、書込データに応じて前記第１の電源供給線のうちの第１および第２の電源線の一方と接続され、前記選択メモリ領域に対応する第２のドライバ帯は、前記書込データに応じて前記第２の電源供給線のうちの前記第１および第２の電源線の他方と接続される、薄膜磁性体記憶装置。 - 前記第１の電源供給線は、前記複数のメモリ領域上に延在して配置され、
前記第１および第２の電源供給線において、前記複数のメモリ領域のうち選択された前記選択メモリ領域に対応する領域部分には、電流経路が形成されない、請求項１記載の薄膜磁性体記憶装置。 - 前記複数のビット線のうちの少なくとも１本のビット線および前記第１および第２の電源供給線に対して流れる前記データ書込電流の方向は同一方向である、請求項１記載の薄膜磁性体記憶装置。
- 前記第１の電圧が供給される第１および第２の電源端子と、前記第２の電圧が供給される第３および第４の電源端子とを備え、
前記第１および第３の電源端子は、前記第１の電源供給線の前記第１の方向側に配置され、前記第１の電源供給線における第１および第２の電源線とそれぞれ接続され、
前記第２および第４の電源端子は、前記第２の電源供給線の前記第２の方向側に配置され、前記第２の電源供給線における第１および第２の電源線とそれぞれ接続される、請求項１記載の薄膜磁性体記憶装置。 - 前記ビット線を流れる前記データ書込電流は、前記第１の方向および第２の方向の少なくとも一方に流れる、請求項１記載の薄膜磁性体記憶装置。
- 各前記メモリ領域は、行方向に沿って複数のブロック領域に分割され、
各前記第１のドライバ帯は、行方向に沿って前記複数のブロック領域にそれぞれ対応する複数の第１のドライバユニットに分割され、
各前記第２のドライバ帯は、行方向に沿って前記複数のブロック領域にそれぞれ対応する複数の第２のドライバユニットに分割され、
前記複数のメモリ領域において、同一列を構成するブロック領域毎に前記第１および第２の電源供給線をさらに備え、
前記書込データは、前記複数のブロック領域にそれぞれ対応する複数ビットのデータを有し、
前記選択メモリ領域に属する各前記ブロック領域において、対応する第１のドライバユニットは、対応する各前記ビットのデータに応じて前記第１および第２の電源供給線のうちの第１および第２の電源線の一方と接続され、対応する第２のドライバユニットは、前記対応する各前記ビットのデータに応じて前記第２の電源供給線のうちの前記第１および第２の電源線の他方と接続される、請求項１記載の薄膜磁性体記憶装置。 - 前記第１の電源供給線は、各前記ブロック領域に対応する第１のドライバユニット毎に設けられ、前記第１の電源供給線と互いに交差する方向に配置される第１のサブ電源供給線を含み、
前記第２の電源供給線は、各前記ブロック領域に対応する第２のドライバユニット毎に設けられ、前記第２の電源供給線と互いに交差する方向に配置される第２のサブ電源供給線を含み、
各前記第１のドライバユニットは、対応する各前記第１のサブ電源供給線を介して前記第１および第２の電源線の一方と接続され、
各前記第２のドライバユニットは、対応する各前記第２のサブ電源供給線を介して前記第１および第２の電源線の他方と接続される、請求項１記載の薄膜磁性体記憶装置。 - 列方向に沿って配置され、各々が、行列状に配置された複数のメモリセルを有する複数のメモリ領域を備え、
各前記メモリ領域は、
メモリセル列にそれぞれ対応して設けられる複数のビット線と、
前記複数のビット線の第１の方向側に配置され、前記複数のビット線のうちの少なくとも１本に対してデータ書込電流を供給するために電源供給を受ける第１のドライバ帯と、
前記複数のビット線の前記第１の方向側と反対の第２の方向側に配置され、前記複数のビット線の少なくとも１本に対して前記データ書込電流を供給するために電源供給を受ける第２のドライバ帯とを含み、
列方向に沿って、各前記第１のドライバ帯に対応して配置され、前記第１の方向側から第１の電圧を供給する第１の電源線と、
列方向に沿って、各前記第２のドライバ帯に対応して配置され、前記第２の方向側から前記第１の電圧を供給する第２の電源線とをさらに備え、
データ書込時において、書込データに応じて前記複数のメモリ領域のうちの選択された選択メモリ領域に対応する第１および第２のドライバ帯の一方は対応する第１および第２の電源線の一方と接続され、前記対応する第１および第２のドライバ帯の他方は、第２の電圧と電気的に接続される、薄膜磁性体記憶装置。 - 行方向に沿って配置され、各々が、行列状に配置された複数のメモリセルを有する複数のメモリ領域を備え、
各前記メモリ領域は、
メモリセル行にそれぞれ対応して設けられる複数のデジット線と、
前記複数のデジット線の第１の方向側に配置され、データ書込時に前記複数のデジット線のうちの選択された選択デジット線の少なくとも１本に対してデータ書込電流を供給するために第１の電圧を受けるデジット線ドライバ帯と、
各前記デジット線の前記第１の方向側と反対の第２の方向側は、第２の電圧と電気的に結合され、
行方向に沿って、各前記デジット線ドライバ帯と電気的に結合され、前記第１の方向側から前記第１の電圧を供給する第１の電源線をさらに備える、薄膜磁性体記憶装置。 - 前記第２の方向側から前記第２の電圧を供給する第２の電源線をさらに備え、
各前記メモリ領域において、前記第２の方向側の前記複数のデジット線は、前記第２の電源線と電気的に結合される、請求項９記載の薄膜磁性体記憶装置。
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