CN1525486A

CN1525486A - 抑制电源配线的磁场噪声影响的薄膜磁性体存储装置

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Publication number: CN1525486A
Application number: CNA2003101028383A
Authority: CN
Inventors: 日高秀人
Original assignee: Renesas Technology Corp
Current assignee: Renesas Electronics Corp
Priority date: 2003-02-27
Filing date: 2003-10-10
Publication date: 2004-09-01
Anticipated expiration: 2023-10-10
Also published as: US20040170076A1; JP2004259389A; US6912174B2; JP4315703B2; CN1525486B

Abstract

沿列方向设置主电源配线(PLma)及主接地配线(GLmb)，以从存储区域(55a)及(55b)的一侧(第1方向)供给电源；沿列方向设置主电源配线(PLmb)及主接地配线(GLma)，以从存储区域(55a)及(55b)的另一侧(与第1方向相反的第2方向)供给电源。在一侧配置的位线驱动器从一侧接受电源供给，在另一侧配置的位线驱动器从另一侧接受电源供给。从而，在选择的存储区域上的区域部分的电源供给线中不形成电流通路。

Description

抑制电源配线的磁场噪声影响的薄膜磁性体存储装置

技术领域

本发明涉及薄膜磁性体存储装置，更具体地说，涉及包括有具备磁性隧道结(MTJ：Magnetic Tunnel Junction)的存储单元的随机存取存储器。

背景技术

近年，作为新一代的不挥发性存储装置，MRAM(Magnetic RandomAccess Memory：磁性随机存取存储器)装置引人注目。MRAM装置是采用在半导体集成电路上形成的多个薄膜磁性体进行不挥发数据存储，可对各个薄膜磁性体进行随机存取的不挥发性存储装置。“A 10nsRead and Write Non-Volatile Memory Array Using a Magnetic TunnelJunction and FET Switch in each Cell”(2000 IEEE ISSCC Digestof Technical Papers，TA7.2)发表了如下内容：通过将采用磁性隧道结(MTJ)的薄膜磁性体作为存储单元，可显著改善MRAM装置的性能。

一般地说，对用作这些不挥发性存储装置的存储元件的存储单元执行数据存储时，通常形成通过施加规定电压、向存储单元供给电流来执行数据写入的结构。该MRAM装置中，对存储单元供给规定的数据写入电流，根据数据写入电流向薄膜磁性体施加期望的磁场，从而执行使薄膜磁性体的磁化方向变化的数据写入。

但是，MRAM装置中除了供给数据写入电流的配线，还层叠了用于各种目的的配线，这些配线流过电流时产生磁场。此时，可能对作为选择对象的选择存储单元以外的其他非选择存储单元施加磁场噪声。

这样的磁场噪声，其磁场电平可能导致非选择存储单元的薄膜磁性体的磁化方向变化。即，有可能对其他非选择存储单元执行数据误写入。

作为这样的磁场噪声的代表例，例如，在用于向对MRAM装置的存储部执行数据读出及数据写入的外围电路供给工作电压的电源配线及接地配线中流过的电流所产生的磁场。由于流过电源配线及接地配线的电流在外围电路工作时有产生峰值的倾向，因而来自这些配线的磁场噪声可达到一定程度的强度。

特别地，为了高度集成的目的，当这些电源配线等靠近存储部，即在隧道磁阻元件TMR的附近配置或在存储部上配置时，有必要对来自电源配线的噪声导致的动作余量的低下及数据误写入采取对策。

发明内容

本发明针对这样的问题的解决而提出，本发明的目的为提供：通过抑制来自电源配线及接地配线的磁场噪声的影响以便稳定动作的薄膜磁性体存储装置。

本发明的薄膜磁性体存储装置包括：沿列方向配置并分别具有行列状配置的多个存储单元的多个存储区域；以及第1及第2电源供给线。各存储区域包括多根位线和第1及第2驱动器带。多根位线分别对应各存储单元列设置。第1驱动器带配置在多根位线的第1方向侧并接受电源供给，以便向多根位线中的至少1根供给数据写入电流。第2驱动器带配置在多根位线的第1方向侧相反的第2方向侧并接受电源供给，以便向多根位线中的至少1根供给数据写入电流。第1电源供给线沿列方向配置，从第1方向侧向各第1驱动器带供给电源。第2电源供给线沿列方向配置，从第2方向侧向各第2驱动器带供给电源。第1及第2电源供给线各包含分别供给第1及第2电压的第1及第2电源线。数据写入时，根据来自外部的地址指示从多个存储区域中选择的选择存储区域所对应的第1驱动器带，根据写入数据与第1电源供给线中的第1及第2电源线之一连接。选择存储区域所对应的第2驱动器带，根据写入数据与第2电源供给线中的第1及第2电源线的另一根连接。

如上所述，本发明设有：从第1方向侧供给电源的第1电源供给线；在第1方向侧配置的第1驱动器带；从第2方向侧供给电源的第2电源供给线；在第2方向侧配置的第2驱动器带，第1驱动器带与第1电源供给线连接，第2驱动器带与第2电源供给线连接。从而，选择存储区域内的第1驱动器带总是从第1方向侧(存储区域外方向)接受电源供给，第2驱动器带总是从第2方向侧(存储区域外方向)接受电源供给，因而在区域中，第1电源供给线及第2电源供给线中不形成电流通路。从而，可抑制选择存储区域内的磁场噪声，防止误写入。

另外，薄膜磁性体存储装置包括：沿列方向配置并分别具有行列状配置的多个存储单元的多个存储区域；以及第1及第2电源线。各存储区域包括多根位线和第1及第2驱动器带。多根位线分别对应各存储单元列设置。第1驱动器带配置在多根位线的第1方向侧并接受电源供给，以便向多根位线中的至少1根供给数据写入电流。第2驱动器带配置在多根位线的第1方向侧相反的第2方向侧并接受电源供给，以便向多根位线中的至少1根供给数据写入电流。第1电源线沿列方向与各第1驱动器带对应配置，从第1方向侧供给第1电压。第2电源线沿列方向与各第2驱动器带对应配置，从第2方向侧供给第1电压。数据写入时，根据写入数据从多个存储区域中的选择的选择存储区域所对应的第1及第2驱动器带之一与对应的第1及第2电源线之一连接。对应的第1及第2的驱动器带的另一方与第2电压电气连接。

薄膜磁性体存储装置设有：从第1方向侧供给第1电压的第1电源线；在第1方向侧配置的第1驱动器带；从第2方向侧供给第1电压的第2电源线；在第2方向侧配置的第2驱动器带。数据写入时，第1及第2驱动器带之一与对应的第1及第2电源线之一连接，另一方与第2电压电气连接。从而，选择存储区域内的第1及第2驱动器带之一从对应的第1及第2方向侧的规定的一方(存储区域外方向)接受第1电压。从而，在选择存储区域内的第1电源线及第2电源线中不形成电流通路。从而，可抑制选择存储区域内的磁场噪声，防止误写入。

另外，薄膜磁性体存储装置包括：沿行方向配置并分别具有行列状配置的多个存储单元的多个存储区域；以及第1电源线。各存储区域包括多根数位线和数位线驱动器带。多根数位线与存储单元行分别对应设置。数位线驱动器带配置在多根数位线的第1方向侧并接受第1电压，以便在数据写入时向从多根数位线中选择的选择数位线的至少1根供给数据写入电流。与各数位线的第1方向侧相反的第2方向侧与第2电压电气连接。第1电源线沿行方向与各数位线驱动器带电气连接，从第1方向侧供给第1电压。

该薄膜磁性体存储装置在数位线的第1方向侧设置数位线驱动器带，数位线的第2方向侧与第2电压电气连接。另外，设置从第1方向侧供给第1电压的第1电源线，与数位线驱动器带连接。从而，在选择存储区域内，选择存储区域内的数位线驱动器带总是从第1方向侧(存储区域外方向)接受第1电压的供给，因而在选择存储区域内，第1电源线中不形成电流通路。从而，可抑制选择存储区域内的磁场噪声，防止误写入。

通过结合附图理解的本发明的以下详细说明，可明白本发明的上述内容及其他目的、特征、方面及优点。

附图说明

图1是表示本发明实施例的MRAM装置的整体结构的概略方框图。

图2是表示存储块及其外围电路的电路结构的概略方框图。

图3是说明对隧道磁阻元件的数据写入动作的概念图。

图4是表示数据写入时的数据写入电流和隧道磁阻元件的磁化方向的关系的概念图。

图5是说明向位线驱动器供给电源的电源供给线的配置的概念图，该配置用以供给数据写入电流。

图6是表示图5所示位线驱动器的结构的电路图。

图7是图5所示存储区域的位线被选择时数据写入电流流过电源供给线的一例。

图8是另一存储区域的位线被选择时数据写入电流流过电源供给线的另一例。

图9是表示实施例1的变形例的电源配线的配置的概念图。

图10说明对图9所说明的分割块区域执行并行数据写入时的动作的一例。

图11是在实施例1的变形例2的多个存储体结构中执行并行数据写入时的概念图。

图12是向实施例1的变形例3的存储区域供给电源的电源供给线的其他配置的概念图。

图13是向实施例1的变形例3的存储区域供给电源的电源供给线的又一配置的概念图。

图14是表示驱动本发明的实施例2的数位线的电源供给线的配置的概念图。

图15是说明图14所说明的存储体中，数位线驱动器被激活时流过电源配线的电流通路的概念图。

图16是表示驱动本发明的实施例2的数位线的电源供给线的其他配置的概念图。

具体实施方式

以下参照附图详细说明本发明实施例。另外，图中同一或相当部分附上同一符号，不重复其说明。

(实施例1)

参照图1，本发明的实施例的MRAM装置1，响应来自外部的控制信号CMD及地址信号ADD执行随机存取，并执行输入数据DIN的输入及输出数据DOUT的输出。

MRAM装置1包括：控制电路10，响应控制信号CMD，控制MRAM装置1的全体动作；多个存储块5a、5b，分别包含行列状配置的MTJ存储单元MC。图1中，仅仅显示了2个存储块5a及5b，但是不限于此，可以是具备更多个存储块的构成。另外，存储块5a、5b也通称为存储块5。另外，各存储块5中成行列状集成配置的多个存储单元MC的行及列也分别称为存储单元行及存储单元列。

另外，MRAM装置1包括：行解码器20、21；列解码器25；以及数据输入输出控制电路30。

行解码器20、21根据地址信号ADD中的行地址RA，执行成为存取对象的存储块5中的行选择。另外，列解码器25根据地址信号ADD中的列地址CA，执行成为存取对象的存储块5的列选择。数据输入输出控制电路30对输入数据DIN及输出数据DOUT的数据的输入输出进行控制，响应来自控制电路10的指示，向内部电路传送数据或向外部输出数据。

另外，MRAM装置1还具备在各存储块5的两侧配置的读出/写入控制电路。读出/写入控制电路是在存储块5的邻接区域中配置的电路群的总称，用以在数据读出及数据写入时向选择的存储单元列(以下，也称「选择列」)流过数据写入电流及数据读出电流。本例中，表示了与存储块5a对应设置的读出/写入控制电路40、41。另外，表示了与存储块5b对应设置的读出/写入控制电路42、43。

另外，各存储块5还包括：与存储单元行分别对应设置的多根字线WL及数位线DL，以及与存储单元列分别对应设置的多根位线BL。另外，图1代表性表示了存储块5a内的1个存储单元MC，与存储单元MC的存储单元行对应，分别各表示了1根字线WL及数位线DL。另外，与存储单元MC的存储单元列对应，代表性地表示了1根位线BL。其他存储块5也具有同样的构成，因而省略其说明。

而且，MRAM装置1还包括：字线/数位线驱动器带16，它根据行解码器20的行选择结果及控制电路10的指示，驱动字线WL及数位线DL。

另外，夹着存储块5的行解码器20和相反侧的开关区域15中，与多根数位线DL分别对应配置多个晶体管50。本例中，表示了与存储块5a的1根数位线DL对应的一个晶体管50。晶体管50配置在对应的数位线DL和接地电压GND之间，其栅极接受来自行解码器21的行选择结果的输入。

行解码器21在数据写入时根据输入的行地址RA，从多个晶体管50中选择导通至少一个。随后，成为选择对象的数位线DL响应晶体管50的导通，与接地电压GND电气连接。

另外，本构成中，说明了设置开关区域15、通过行解码器21从多个晶体管50中选择一个的结构，但是不限于此，也可以形成不设置开关区域15及行解码器21的结构。具体地说，可采用总是使数位线DL的一端与接地电压GND电气连接的结构。

另外，以下，信号、信号线及数据等的2值高电压状态及低电压状态也分别称为「H」电平及「L」电平。

参照图2，存储块5a具有成n行×m列(n，m：自然数)配置的多个MTJ存储单元MC。对各MTJ存储单元MC配置字线WL、数位线DL、位线BL。字线WL及数位线DL与存储单元行分别对应，沿行方向配置。另一方面，位线BL与存储单元列分别对应，沿列方向配置。结果，整个存储块5a中，设置有字线WL1～WLn、数位线DL1～DLn、位线BL1～BLm。

另外，存储单元MC包括隧道磁阻元件TMR和与隧道磁阻元件TMR串联连接的存取晶体管ATR。存取晶体管ATR响应对应的字线WL的激活，将隧道磁阻元件TMR和接地电压GND电气连接。另外，以下，在统一表现字线、数位线、位线时，分别用符号WL、DL、BL表示。

如上所述，字线/数位线驱动器带16根据基于输入行解码器20的行地址RA的行选择结果，选择地激活字线WL(数据读出时)或数位线DL(数据写入时)。

读出/写入控制电路41包含有在位线BL的一端设置的驱动器带61，驱动器带61具有用以供给数据写入电流的多根位线驱动器BDVa，以接受电源供给并产生规定的磁场为目的。另外，读出/写入控制电路40包含有在位线BL的另一端对应设置的驱动器带60，驱动器带60具有用以供给数据写入电流的多根位线驱动器BDVb，以接受电源供给并产生规定的磁场为目的。

这里，说明利用隧道磁阻元件TMR的数据写入。

参照图3，隧道磁阻元件TMR包括：具有固定的一定磁化方向的强磁性体层(以下，简称「固定磁化层」)FL和根据外部的施加磁场可磁化方向的强磁性体层(以下，简称「自由磁化层」)VL。固定磁化层FL及自由磁化层VL之间，设置用绝缘体膜形成的隧道势垒(隧道膜)TB。自由磁化层VL根据写入的存储数据的电平，磁化成与固定磁化层FL同向或与固定磁化层FL反向。这些固定磁化层FL、隧道势垒TB及自由磁化层VL形成磁性隧道结。

隧道磁阻元件TMR的电气电阻根据固定磁化层FL及自由磁化层VL的分别的磁化方向的相对关系而变化。具体地说，隧道磁阻元件TMR的电气电阻在固定磁化层FL的磁化方向和自由磁化层VL的磁化方向相同(平行)时达到最小值Rmin，在两者的磁化方向相反(反向平行)时达到最大值Rmax。

数据写入时，用于磁化自由磁化层VL的数据写入电流在位线BL以及数位线DL中以对应写入数据的电平的方向流动。根据写入数据的电平，数据写入电流±Iw流过位线BL。从而，产生磁场H(BL)。另外，由流过数位线DL的数据写入电流产生磁场H(DL)。

图4说明数据写入时的数据写入电流和隧道磁阻元件的磁化方向的关系。

横轴H(EA)表示隧道磁阻元件TMR内的自由磁化层VL中在磁化容易轴(EA：Easy Axis)方向施加的磁场。另一方面，纵轴H(HA)表示自由磁化层VL中在磁化困难轴(HA：Hard Axis)方向作用的磁场。磁场H(EA)及H(HA)分别对应于由分别流过位线BL及数位线DL的电流产生的两个磁场H(BL)和H(DL)。

在存储单元MC中，固定磁化层FL的被固定的磁化方向沿着自由磁化层VL的磁化容易轴，自由磁化层VL按照存储数据的电平(“1”及“0”)，沿着磁化容易轴方向与固定磁化层FL平行或反平行(相反)的方向磁化。存储单元MC对应于自由磁化层VL的两个磁化方向，可存储1位(“1”及“0”)的数据。

自由磁化层VL的磁化方向仅在外加的磁场H(EA)与H(HA)之和达到图4所示的星形特性线外侧区域的场合才能重新改写。就是说，外加的数据写入磁场相当于星形特性线的内侧区域的强度时，自由磁化层VL的磁化方向不改变。

如星形特性线所示，可以通过对自由磁化层VL施加沿磁化困难轴方向的磁场来降低沿磁化容易轴的磁化方向改变所需的磁化阈值。如图4所示例，在设计数据写入时的工作点时，在作为数据写入对象的存储单元MC中，将磁化容易轴方向的数据写入磁场的强度设计为H_WR。就是说，为得到该数据写入磁场H_WR而设计流入位线BL或数位线DL的数据写入电流的值。一般，数据写入磁场H_WR由切换磁化方向所需的切换磁场H_SW和余量ΔH之和表示。即，H_WR＝H_SW+ΔH。

为了改写存储单元MC的存储数据，即隧道磁阻元件TMR的磁化方向，必须向数位线DL和位线BL流过规定电平以上的数据写入电流。从而，隧道磁阻元件TMR中的自由磁化层VL根据沿磁化容易轴(EA)的数据写入磁场的方向，磁化成与固定磁化层FL平行或相反(反向平行)的方向。一旦写入隧道磁阻元件TMR的磁化方向，即存储单元MC的存储数据被不挥发地保持，直到执行新数据的写入。

另外，通过以下的说明可明白，本发明适用于电源配线及接地配线的配置，以在数据写入时提供用以供给数据写入电流的电源。另外，本说明书中，电源电压VCC及接地电压GND总称为电源。另外，供给电源电压VCC的电源配线及供给接地电压GND的接地配线总称为电源供给线。

图5说明向位线驱动器BDVa及BDVb供给电源的电源供给线的配置，用以提供数据写入电流。

这里，将包括存储块5a及在存储块5a的两侧对应设置的读出/写入控制电路40、41的区域作为存储区域55a进行说明。另外，存储块5b也具有同样的构成，将包括存储块5b及读出/写入控制电路42、43的区域作为存储区域55b进行说明。

与存储区域55a的一侧对应，沿行方向配置分别接受电源电压VCC及接地电压GND的供给的副电源配线PLsa及副接地配线GLsa。另外，与存储区域55a的另一侧对应，沿行方向配置分别接受电源电压VCC及接地电压GND的供给的副电源配线PLsb及GLsb。另外，以下副电源配线PLsa、PLsb也通称为副电源配线PLs。副接地配线GLsa、GLsb也通称为副接地配线GLs。存储区域55b也具有与存储区域55a同样的构成，分别配置副电源配线及副接地配线。

另外，为了向副电源配线PLs及副接地配线GLs分别供给电源电压VCC及接地电压GND，主电源配线及主接地配线沿列方向配置。

关于本发明的实施例1的配置，沿列方向设置主电源配线PLma及主接地配线GLmb，以从存储区域55a及55b的一侧(第1方向)供给电源；沿列方向设置主电源配线PLmb及主接地配线GLma，以从存储区域55a及55b的另一侧(与第1方向相反的第2方向)供给电源。主电源配线PLma及主接地配线GLmb构成1组电源供给线。另外，主电源配线PLmb及主接地配线GLma也构成1组电源供给线。另外，本例中，主电源配线PLma从外部端子PDa接受电源电压VCC的供给。另外，主电源配线PLmb从外部端子PDd接受电源电压VCC的供给。主接地配线GLma从外部端子PDc接受接地电压GND的供给。主接地配线GLmb从外部端子PDb接受接地电压GND的供给。

构成电源供给线的主电源配线PLma及主接地配线GLmb通过接触孔CT分别与存储区域55a及55b的一侧配置的副电源配线PLsa及副接地配线GLsa电气连接。构成电源供给线的主电源配线PLmb及主接地配线GLma通过接触孔CT分别与存储区域55a及55b的另一侧配置的副电源配线PLsb及副接地配线GLsb电气连接。

参照图6，图5所示的位线驱动器BDVa包括：相当于位线BL的一侧的结点Na及副电源配线PLsa之间电气连接的P沟道MOS晶体管71；结点Na及副接地配线GLsa之间电气连接的N沟道MOS晶体管72；输出对应的列选择线CSL及写入数据WDT的NAND逻辑运算结果的逻辑门74；输出写入数据WDT及对应的列选择线的反相电平/CSL的NOR逻辑运算结果的逻辑门76。逻辑门74的输出输入到晶体管71的栅极，逻辑门76的输出输入到晶体管72的栅极。

对应的存储单元列被列解码器25选择的场合，列选择线CSL激活成「H」电平，除此以外的场合则去激活成「L」电平。另外，写入数据WDT及/WDT是根据数据输入输出控制电路30的输入数据DIN而生成的。例如，输入数据DIN为「0」时，写入数据WDT及/WDT设定成「L」电平及「H」电平。另一方面，输入数据DIN为「1」时，写入数据WDT及/WDT设定成「H」电平及「L」电平。

位线驱动器BDVb具备：相当于位线BL的另一侧的结点Nb及副电源配线PLsb之间电气连接的P沟道MOS晶体管81；结点Nb及副接地配线GLsb之间电气连接的N沟道MOS晶体管82；输出对应的列选择线CSL及反相写入数据/WDT的NAND逻辑运算结果的逻辑门84；输出反相写入数据/WDT及对应的列选择线的反相电平/CSL的NOR逻辑运算结果的逻辑门86。逻辑门84的输出输入到晶体管81的栅极，逻辑门86的输出输入到晶体管82的栅极。

从而，选择列(列选择线CSL＝「H」电平)中，位线驱动器BDVa及BDVb被激活。响应写入数据WDT的电平，激活的位线驱动器BDVa选择副电源配线PLsa及副接地配线Glsa中的一条与结点Na连接，激活的位线驱动器BDVb选择副电源配线PLsb及副接地配线GLsb中的另一条与结点Nb连接。写入数据WDT为「H」电平时，从位线驱动器BDVa向位线驱动器BDVb的方向流过数据写入电流。写入数据WDT为「L」电平时，从位线驱动器BDVb向位线驱动器BDVa的方向流过数据写入电流。

另一方面，非选择列(列选择线CSL＝「L」电平)中，位线驱动器BDVa被去激活，结点Na与副电源配线PLsa及副接地配线GLsa都不连接，位线驱动器BDVb被去激活，结点Nb与副电源配线PLsb及副接地配线GLsb都不连接。从而，不流过数据写入电流。

图7说明图5所示存储区域55a的位线BL被选择时流过电源供给线的数据写入电流。

这里作为一例，说明写入数据WDT、/WDT设定成「H」电平及「L」电平的情况。

与位线驱动器BDVa连接的副电源配线PLsa经由接触孔CT从主电源配线PLma接受电源电压VCC的供给。与位线驱动器BDVb连接的副电源配线PLsb经由接触孔CT从主接地配线GLma接受接地电压GND的供给。

同时，从位线驱动器BDVa向BDVb流过与写入数据对应的数据写入电流。该场合，副电源配线PLsa与从一侧供给电源的主电源配线PLma连接，副接地配线GLsb与从另一侧供给电源的主接地配线GLma连接，因而，如图7所示，与选择的存储区域55a交差的主电源配线及主接地配线的区域部分中不流过数据写入电流。

从而，选择的存储区域55a中，不流过通过电源供给线的数据写入电流，因而，磁场噪声不会影响存储区域55a。从而，本发明的构成可抑制伴随磁场噪声的发生的非选择存储单元的误写入。

图8说明另一存储区域55b的位线BL被选择时流过电源供给线的数据写入电流。

本例中，说明写入数据WDT、/WDT分别设定成「L」电平及「H」电平的情况。

与位线驱动器BDVb连接的副电源配线PLsb经由接触孔CT从主电源配线PLmb接受电源电压VCC的供给。与位线驱动器BDVa连接的副接地配线GLsa经由接触孔CT从主接地配线GLmb接受接地电压GND的供给。

同时，从位线驱动器BDVb向BDVa流过与写入数据对应的数据写入电流。该场合，副电源配线PLsb与从另一侧供给电源的主电源配线PLmb连接，副接地配线GLsa与从一侧供给电源的主接地配线GLmb连接，因而，如图8所示，与选择的存储区域55b交差的主电源配线及主接地配线的区域部分中不流过数据写入电流。

从而，可防止对存储区域55b被选择时的存储区域55b内的非选择存储单元进行误写入。

另外，本例中说明了向外部端子PDa～PDd供给电源的构成，但也可采用经由缓冲器电路或电压控制电路供给电源的构成。

另外，本实施例中说明了电源供给线在存储区域上即上层部分中交差的配置，但是不限于此，在存储区域的下层部分配置或附近配置的情况中也同样适用。

另外，由于与选择存储区域无关，数据写入电流的电流通路都一样，因而可抑制数据写入电流的波动、供给精度高的数据写入电流。即，可执行精度高的数据写入。

(实施例1的变形例)

本发明的实施例1的变形例中，对图5说明的存储区域沿行方向分割成多个块区域时的电源供给线的配置进行说明。另外，各块区域包括将存储块沿行方向分割后的多个块单元中的至少一个。

参照图9，存储区域55a及55b分别沿行方向分割成多个块区域BU。这里，主要说明存储区域55a。

作为一例，存储区域55a分割成块区域BU0及BU1。如图5所说明，在存储区域55a的一侧设置的副电源配线PLsa与块区域BU0及BU1分别对应地分割成副电源配线PLsa0及PLsa1。另外，副接地配线GLsa与块区域BU0及BU1分别对应地分割成副接地配线GLsa0及GLsa1。

另外，在存储区域55a的另一侧设置的副电源配线PLsb与分割的块区域BU0及BU1分别对应，分割成副电源配线PLsb0及PLsb1。另外，副接地配线GLsb与块区域BU0及BU1分别对应，分割成副接地配线GLsb0及GLsb1。

另外，位线驱动器带61也按照各个块区域分割。本例中，与块区域BU0及BU1的一侧分别对应，分割成驱动器单元DUa0、Dua1。另外，位线驱动器带60也按照各块区域分割。本例中，与块区域BU0及BU1的另一侧分别对应，分割成驱动器单元DUb0、Dub1。

另外，对列方向配置的多个块区域共同设置主电源配线及主接地配线。具体地，与沿包含块区域BU0的列方向配置的多个块区域对应，设置从一侧供给电源电压VCC及接地电压GND的主电源配线PLma0及主接地配线GLmb0，设置从另一侧供给电源电压VCC及接地电压GND的主电源配线PLmb0及主接地配线GLma0。

同样，与沿包含块区域BU1的列方向配置的多个块区域对应，也配置主电源配线及主接地配线。具体地，设置从一侧供给电源电压VCC及接地电压GND的主电源配线PLma1及主接地配线GLmb1，设置从另一侧供给电源电压VCC及接地电压GND的主电源配线PLmb1及主接地配线GLma1。

另外，如图9所示，在块区域BU0内，代表性地表示了位线BL0，各表示了一个与位线BL0的一侧对应设置的位线驱动器BDVa0和与另一侧对应设置的位线驱动器BDVb0。另外，同样在块区域BU1内，代表性地表示了位线BL1，各表示了一个与位线BL1的一侧对应设置的位线驱动器BDVa1和与另一侧对应设置的位线驱动器BDVb1。

以下，说明对分割的块区域执行并行数据写入的构成。

作为一例，数据输入输出控制电路30根据多位的输入数据DIN的输入，向各块区域BU并行输出各一位的写入数据WDT。

图10对图9所说明的分割的块区域BU0及BU1执行并行数据写入时的动作进行说明。

这里，作为一例，数据输入输出控制电路30根据输入数据DIN，对块区域BU0的位线驱动器生成写入数据WDT0(「H」电平)，对块区域BU1的位线驱动器生成写入数据WDT1(「L」电平)。

响应写入数据WDT0(「H」电平)，从块区域BU0内的位线驱动器BDVa0向位线驱动器BDVb0的方向流过数据写入电流。另外，响应写入数据WDT1(「L」电平)，从块区域BU1内的位线驱动器BDVb1向位线驱动器BDVa1的方向流过数据写入电流。

该场合，采用图7及图8所说明的同样的方式，对位线BL0及位线BL1供给数据写入电流。即，位线驱动器BDVa0与从一侧接受电源电压VCC的供给的主电源配线PLma0连接，另一位线驱动器BDVb0与从另一侧接受接地电压GND的供给的主接地配线GLma0连接。从而，由于选择的块区域BU0上的电源供给线中没有流过数据写入电流，因而可防止块区域BU0内的数据写入时的磁场噪声导致的误写入。

另外，位线驱动器BDVb1与从另一侧接受电源电压VCC的供给的主电源配线PLmb1连接，另一位线驱动器BDVa1与从一侧接受接地电压GND的供给的主接地配线GLmb1连接。从而，选择的块区域BU1上的电源供给线中没有形成数据写入电流，因而可防止块区域BU1内的数据写入时的磁场噪声导致的误写入。

从而，向多个块区域执行并行数据写入的构成中，也可防止磁场噪声，稳定地执行数据写入。

(实施例1的变形例2)

本发明的实施例1的变形例2，说明这样的配置，即，实施例1的图5所说明的沿列方向配置的存储区域55a及55b形成一个存储体，多个存储体配置到MRAM装置时的电源供给线的配置。

图11说明在实施例1的变形例2的多个存储体结构中执行并行数据写入的情况。

沿列方向配置的存储区域55a及存储区域55b形成存储体BA。沿列方向配置的存储区域55a#及存储区域55b#形成存储体BB。另外，存储区域55a#、55b#具有与上述中说明的存储区域55a及55b同样的构成，因而不重复其的详细说明。

另外，本发明的实施例1的变形例2的构成中，虽然未图示，与对应于存储体BA设置行解码器20及21的结构一样，对存储体BB也同样配置相当于行解码器20及21的电路。

本发明的实施例1的变形例2的构成中，与实施例1所说明的构成同样，对各个存储体配置副电源/接地配线及主电源/接地配线。具体地，与存储体BA的存储区域55a及55b的一侧对应，配置副电源配线PLsa#0及副接地配线GLsa#0。另外，与另一侧对应，配置副电源配线PLsb#0及副接地配线GLsb#0。另外，通过与实施例1所说明的同样的方式，在存储体BA中共同配置主电源配线PLma#0、PLmb#0及主接地配线GLma#0及GLmb#0。具体地，从一侧供给电源电压VCC的主电源配线PLma#0与副电源配线PLsa#0电气连接。从另一侧供给电源电压VCC的主电源配线PLmb#0与副电源配线PLsb#0电气连接。另外，从另一侧供给接地电压GND的主接地配线GLma#0与副接地配线GLsb#0电气连接。另外，从一侧供给接地电压GND的主接地配线GLmb#0与副接地配线GLsa#0电气连接。

另外，与存储体BB的存储区域55a#及55b#的一侧对应，配置副电源配线PLsa#1及副接地配线GLsa#1。另外，与另一侧对应，配置副电源配线PLsb#1及副接地配线GLsb#1。另外，通过与存储体BA同样的方式，在存储体BB中共同配置主电源配线PLma#1、PLmb#1及主接地配线GLma#1及GLmb#1。具体地，从一侧供给电源电压VCC的主电源配线PLma#1与副电源配线PLsa#1电气连接。从另一侧供给电源电压VCC的主电源配线PLmb#1与副电源配线PLsb#1电气连接。另外，从另一侧供给接地电压GND的主接地配线GLma#1与副接地配线GLsb#1电气连接。另外，从一侧供给接地电压GND的主接地配线GLmb#1与副接地配线GLsa#1电气连接。

本例中，作为一例，在存储体BA的存储区域55a及存储体BB的存储区域55b#中执行并行数据写入。

存储区域55a中，对选择的位线BL供给写入数据WDT(「L」电平)所对应的数据写入电流。该场合，也与上述说明一样，由于在从另一侧供给电源电压的主电源配线PLmb#～副电源配线PLs b#0～选择位线～副电源配线PLsa#0～主接地配线GLmb#0的通路中流过电流，因而选择的存储区域55a上的电源供给线中不形成电流通路。从而，可抑制电源噪声导致的误写入。

另外，存储区域55b#中，对选择的位线BL供给写入数据WDT(「H」电平)所对应的数据写入电流。该场合中，同样，由于在从一侧供给电源电压的主电源配线PLma#1～副电源配线PLsa#1～选择位线～副电源配线PLsb#1～主接地配线GLma#1的通路中流过电流，因而选择的存储区域55b#上的电源供给线中不形成电流通路。从而，可抑制电源噪声导致的误写入。

从而，本实施例1的变形例2的结构即使是将多个存储体配置在MRAM装置1时，由于在各存储体内与选择的存储区域交差的电源供给线中没有流过数据写入电流，可防止该选择的存储区域中的磁场噪声伴随的误写入。

(实施例1的变形例3)

参照图12，本发明的实施例1的变形例3的构成中，与图5所说明的实施例1的构成比较，不同点在于：删除了主接地配线GLma及GLmb，并配置主电源配线PLma#及PLmb#。主电源配线PLma#从与主电源配线PLma相同的方向即一侧供给电源电压VCC，与主电源配线PLma同样，与副电源配线PLsa电气连接。

另一方面，主电源配线PLmb#从与主电源配线PLmb相同的方向即另一侧供给电源电压VCC，与主电源配线PLmb同样，与副电源配线PLsb电气连接。

另外，副接地配线GLsa及GLsb都直接与接地电压GND电气连接。

这里，说明存储区域55a的选择的位线BL中流过写入数据(「L」电平)所对应的数据写入电流的情况。

如图12所示，从主电源配线PLmb及PLmb#经由副电源配线PLsb对位线驱动器BDVb供给电源电压VCC。另外，位线驱动器BDVa从副接地配线GLsa接受接地电压GND的供给。

从而，对选择的位线BL形成期望的数据写入电流的同时，在存储区域55a上交差的电源供给线没有流过数据写入电流。

从而，与上述同样，可防止磁场噪声伴随的非选择存储单元的误写入。

另外，图12所示构成中，设置了2根从同一方向供给电源电压VCC的2段结构的主电源配线，但是不限于此，也可以仅仅采用1根即1段结构的主电源配线PLma及PLmb来供给数据写入电流。

另外，如本结构，通过配置2段结构的主电源配线，可抑制配线电阻引起的电压降，供给足够的数据写入电流。

参照图13，本发明的实施例1的变形例3的构成中，与上述图12的构成比较，将主电源配线PLma、PLmb、PLma#、PLmb#置换成主接地配线GLma、GLmb、GLma#、GLmb#，同时，副电源配线PLsa及PLsb直接与电源电压电气连接。

主接地配线GLma及GLma#从另一侧供给接地电压GND，与副接地配线GLsb电气连接。主接地配线GLmb及GLmb#从一侧供给接地电压GND，与副接地配线GLsa电气连接。

如图13所示，从副电源配线PLs b对位线驱动器BDVb供给电源电压VCC。另外，位线驱动器BDVa从与副接地配线GLsa连接的主接地配线GLmb及GLmb#接受接地电压GND的供给。

从而，与上述同样，在选择存储区域内，可防止磁场噪声伴随的非选择存储单元的误写入。

(实施例2)

本发明的实施例1中说明了为了向选择的位线BL供给数据写入电流、向位线驱动器供给电源电压VCC及接地电压GND的电源供给线的配置。

另外，对于驱动用以供给数据写入电流的位线DL的驱动器，也必须通过电源供给线提供电源电压VCC及接地电压GND。此时，该电源供给线的配置可能产生基于磁场噪声的误写入。

参照图14，说明本发明的实施例2中，通过共用电源供给线对存储体BA及存储体BB的数位线驱动器供给电源的情况。

如上所述，对各个存储体设置行解码器。具体地，与存储体BA对应，设置执行行选择的行解码器20a(未图示)及行解码器21a。另外，与存储体BB对应，设置执行行选择的行解码器20b(未图示)及行解码器21b。另外，这里，对字线/数位线驱动器带包括在存储体BA及BB的区域内的情况进行说明。

图14中，在存储体BA内，分别各表示一个与数位线DL的另一侧对应设置的数位线驱动器DLV和与一侧对应设置的晶体管50。数位线驱动器DLV根据基于行解码器20a及20b(图示)的行地址RA的行选择结果而被激活，将数位线DL的另一侧与副电源配线PDLsa(PDLsb)电气连接。另一方面，晶体管50根据行解码器21a(21b)的行选择结果，将选择的数位线DL的一侧和副接地配线GDLsa(GDLsb)电气连接。从而，对选择的数位线DL供给数据写入电流。

与存储体BA的一侧对应配置、与接受接地电压GND的供给的副接地配线GDLsa及另一侧对应配置、接受电源电压VCC的供给的副电源配线PDLsa沿列方向配置。另外，与存储体BB的一侧对应配置、与接受接地电压GND的供给的副接地配线GDLsb及另一侧对应配置、接受电源电压VCC的供给的副电源配线PDSsb沿列方向配置。

另外，为了向副电源配线PDLsa及PDLsb供给电源电压VCC，主电源配线沿行方向与存储体BA及BB交差配置。另外，为了向副接地配线GDLsa及GDLsb供给接地电压GND，主接地配线沿行方向与存储体BA及BB交差配置。

关于本实施例2的构成，为了从存储体BA及BB的另一侧供给电源电压VCC而设置的主电源配线PDLma及PDLma#和为了从存储体BA及BB的一侧供给接地电压GND而设置的主接地配线GDLma及GDLma#沿列方向配置。

主电源配线PDLma及PDLma#分别经由接触孔与在存储体BA及BB的另一侧配置的副电源配线PDLsa及PDLsb电气连接。另外，主接地配线GDLma及GDLma#分别经由接触孔与在存储体BA及BB的一侧配置的副接地配线GDLsa及GDLsb电气连接。另外，本构成中，主电源配线PDLma及PDLmb用2段结构进行配置。另外，主接地配线GDLma及GDLmb用2段结构进行配置。

图15说明图14所说明的存储体BA中，数位线驱动器DLV被激活时流过电源配线的电流通路。

另外，本实施例2中，使存储体BA及BB中的任一个被激活而动作。

选择的数位线驱动器DLV从副电源配线PDLsa接受电源电压VCC的供给。另外，由行解码器激活的晶体管50与副接地配线GDLsa电气连接，接受接地电压GND的供给。

从而，在数位线DL中，从数位线驱动器DLV向晶体管50侧流过数据写入电流。

从而，在与存储体BA交差的方向上配置的电源供给线中，不形成数据写入电流。

因此，对选择的存储体BA中的非选择存储单元不会产生基于磁场噪声的误写入。

另外，本实施例2的构成中，采用设置2段的主电源配线及主接地配线的构成，但是不限于此，也可以采用仅仅配置1段的构成。

另外，也可采用如下结构，即，如上述的实施1的变形例3所说明，在除去电源电压VCC或接地电压GND任一方的主电源配线或主接地配线的同时，将副电源配线及副接地配线直接与电源电压VCC或接地电压GND电气连接。

上述实施例2中，仅仅说明了数位线中采用的电源供给线，当然也可与采用与实施例1的构成进行的组合。

(实施例2的变形例)

本发明的实施例2的变形例，说明与实施例2所说明的电源供给线不同的电源供给线的配置。

本例中，说明可容易进行行解码器的布局的构成。

参照图16，这里，在存储体BB中，将从数位线驱动器DLV流出数据写入电流的方向配置成与存储体BA相反。

具体地，存储体BB中，在数位线DL的一侧配置数位线驱动器DLV，在数位线DL的另一侧配置晶体管50。另外，在存储体BB的一侧设置接受电源电压VCC的供给的副电源配线PDLsb，在另一侧设置接受接地电压GND的供给的副接地配线GDLsb。

另外，取代主电源配线PDLma#及GDLma#，设置主电源配线PDLmb及GDLmb。从另一侧供给电源电压VCC的主电源配线PDLma与副电源配线PDLsa电气连接。另外，从一侧供给接地电压GND的主接地配线GDLma与副接地配线GDLsa电气连接。从一侧供给电源电压VCC的主电源配线PDLmb与副电源配线PDLsb电气连接。另外，从另一侧供给接地电压GND的主接地配线GDLmb与副接地配线GDLsb电气连接。

即，存储体BA内的选择的数位线DL的另一侧设置的数位线驱动器DLV从另一侧接受电源电压的供给。另外，存储体BB内的选择的数位线DL的一侧设置的数位线驱动器DLV从一侧接受电源电压的供给。

从而，存储体BA被激活时，对于选择的数位线，从另一侧经由电源线向一侧的方向上形成电流通路。另一方面，存储体BB被激活时，对于选择的数位线，从一侧经由电源线向另一侧的方向上形成电流通路。从而，可抑制基于磁场噪声的误写入。

另外，本实施例2的变形例中，激活存储体BA及BB的晶体管50的行解码器21#配置在存储体BA及BB的相互邻接的区域。

从而，与对实施例2的各个存储体BA及BB配置行解码器21的情况相比较，可缩小布局面积。

以上详细说明了本发明，但只是对发明进行示例而不是进行限定，应当理解本发明的精神和范围仅仅由权利要求书限定。

Claims

1.一种薄膜磁性体存储装置，包括：

多个存储区域，沿列方向配置、并分别具备行列状配置的多个存储单元，

各上述存储区域包括：

多根位线，与存储单元列分别对应设置；

第1驱动器带，配置在上述多根位线的第1方向侧并接受电源供给，以便向上述多根位线中的至少1根供给数据写入电流；

第2驱动器带，配置在上述多根位线的上述第1方向侧相反的第2方向侧并接受电源供给，以便向上述多根位线中的至少1根供给数据写入电流，

上述薄膜磁性体存储装置还包括：

第1电源供给线，沿列方向配置、从上述第1方向侧向各上述第1驱动器带供给电源；

第2电源供给线，沿列方向配置、从上述第2方向侧向各上述第2驱动器带供给电源，

上述第1及第2电源供给线各包含：分别供给第1及第2电压的第1及第2电源线，

数据写入时，根据来自外部的地址指示从上述多个存储区域中选择的选择存储区域所对应的第1驱动器带，根据写入数据与上述第1电源供给线中的第1及第2电源线之一连接。上述选择存储区域所对应的第2驱动器带，根据上述写入数据与上述第2电源供给线中的上述第1及第2电源线的另一根连接。

2.如权利要求1所述的薄膜磁性体存储装置，其特征在于，

上述第1电源供给线在上述多个存储区域上延伸配置，

上述第1及第2电源供给线中，在上述多个存储区域中被选择的上述选择存储区域所对应的区域部分中不形成电流通路。

3.如权利要求1所述的薄膜磁性体存储装置，其特征在于，

向上述多根位线中的至少1根位线及上述第1及第2电源供给线流过的上述数据写入电流的方向为同一方向。

4.如权利要求1所述的薄膜磁性体存储装置，其特征在于，

还包括：

供给上述第1电压的第1及第2电源端子；

供给上述第2电压的第3及第4电源端子，

上述第1及第3电源端子在上述第1电源供给线的上述第1方向侧配置，分别连接到上述第1电源供给线中的第1及第2电源线，

上述第2及第4电源端子在上述第2电源供给线的上述第2方向侧配置，分别连接到上述第2电源供给线中的第1及第2电源线。

5.如权利要求1所述的薄膜磁性体存储装置，其特征在于，

流过上述位线的上述数据写入电流，至少沿上述第1方向及第2方向中的一个方向流动。

6.如权利要求1所述的薄膜磁性体存储装置，其特征在于，

各上述存储区域沿行方向分割成多个块区域，

各上述第1驱动器带，沿行方向分割成与上述多个块区域分别对应的多个第1驱动器单元，

各上述第2驱动器带，沿行方向分割成与上述多个块区域分别对应的多个第2驱动器单元，

构成同一列的每个块区域中还具备上述第1及第2电源供给线，

上述写入数据具有与上述多个块区域分别对应的多位数据，

上述选择存储区域包含的各上述块区域中，对应的第1驱动器单元响应上述多位中对应的位数据，与上述第1及第2电源供给线中的第1及第2电源线的一方连接，对应的第2驱动器单元响应上述多位中上述对应的位数据，与上述第2电源供给线中的上述第1及第2电源线的另一方连接。

7.如权利要求6所述的薄膜磁性体存储装置，其特征在于，

各上述第1电源供给线还包括：

第1副电源供给线，设置在各上述块区域所对应的每个第1驱动器单元中、配置在与上述第1及第2电源线相互交差的方向上，

各上述第2电源供给线还包括：

第2副电源供给线，设置在各上述块区域所对应的每个第2驱动器单元中、配置在与上述第1及第2电源线相互交差的方向上，

上述选择存储区域包含的各上述块区域中，

上述对应的第1驱动器单元经由对应的第1副电源供给线与上述第1及第2电源线的一方连接，

上述对应的第2驱动器单元经由对应的第2副电源供给线与上述第1及第2电源线的另一方连接。

8.一种薄膜磁性体存储装置，包括：

各上述存储区域包括：

多根位线，与存储单元列分别对应设置；

上述薄膜磁性体存储装置还包括：

第1电源线，沿列方向与各上述第1驱动器带对应配置、从上述第1方向侧供给第1电压；

第2电源线，沿列方向与各上述第2驱动器带对应配置、从上述第2方向侧供给第1电压；

数据写入时，响应写入数据，上述多个存储区域中被选择的选择存储区域所对应的第1及第2驱动器带的一方与对应的第1及第2电源线的一方连接，上述对应的第1及第2驱动器带的另一方与第2电压电气连接。

9.一种薄膜磁性体存储装置，

包括沿行方向配置并分别具有行列状配置的多个存储单元的多个存储区域，

各上述存储区域包括：

多根数位线，与存储单元行分别对应设置；

数位线驱动器带，在上述多根数位线的第1方向侧配置并接受第1电压，以便在数据写入时向上述多根数位线中被选择的选择数位线的至少1根供给数据写入电流，与各上述数位线的上述第1方向侧相反的第2方向侧电气连接到第2电压；

第1电源线，沿行方向与各上述数位线驱动器带电气连接，从上述第1方向侧供给上述第1电压。

10.如权利要求9所述的薄膜磁性体存储装置，其特征在于还包括：

第2电源线，从上述第2方向侧供给上述第2电压，

各上述存储区域中，上述第2方向侧的上述多根数位线电气连接到上述第2电源线。