CN101727977B - 具有包括伪晶体管的存储单元串的闪存装置 - Google Patents

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Abstract

一种闪存装置，包括第一存储单元串和第二存储单元串，该第一存储单元串包括多个串联连接的存储单元、以及被配置为将所述串联连接的存储单元耦接到位线的第一和第二串联连接的伪晶体管，该第二存储单元串包括多个串联连接的存储单元、以及被配置为将所述串联连接的存储单元耦接到位线的第一和第二串联连接的伪晶体管。所述第一和第二存储单元串的第一伪存储单元具有与第一伪字线共同连接的栅极并具有不同的阈值电压，并且所述第一和第二存储单元串的第二伪存储单元具有与第二伪位线共同连接的栅极并具有不同的阈值电压。在一些实施例中，第一存储单元串的第一伪存储单元和第二存储单元串的第二伪存储单元可具有比预定电压大的阈值电压，并且第一存储单元串的第二伪存储单元和第二存储单元串的第一伪存储单元可具有比预定电压小的阈值电压。

Description

具有包括伪晶体管的存储单元串的闪存装置
相关申请的交叉引用
该美国非临时专利申请根据35U.S.C.§119要求2008年10月20日提交的韩国专利申请第10-2008-0102536号的优先权，通过引用在这里合并其全部。
技术领域
本发明涉及半导体存储装置，并更具体地，涉及闪存装置。
背景技术
存在对于能够在甚至没有电源的情况下仍保持它们存储的数据的电可擦除和可编程半导体存储装置的增长的需求。另外，存在对于高容量半导体存储装置的需求。闪存装置可在甚至没有电源的情况下仍提供高容量，并甚至当它们的电源被中断时仍保持它们存储的数据。为此原因，闪存装置已广泛用于其电源可突然中断的电子装置(例如，便携式电子装置)中。
半导体存储装置已增加了容量。容量与半导体存储装置的集成密度成比例。根据所谓“Hwang定律”，半导体存储装置已每年在密度上加倍，即，可制造显著更高容量半导体存储装置。然而，随着由通信网络的发展导致的主动数据交换的增加，对于增加数据容量的需求正在增长。所以可期望提供甚至更高密度的半导体存储装置来满足这些容量需求。
发明内容
本发明的一些实施例提供了一种闪存装置，包括：第一存储单元串，包括多个串联连接的存储单元、以及被配置为将所述串联连接的存储单元耦接到位线的第一和第二串联连接的伪晶体管；和第二存储单元串，包括多个串联连接的存储单元、以及被配置为将所述串联连接的存储单元耦接到位线的第一和第二串联连接的伪晶体管。所述第一和第二存储单元串的第一伪存储单元具有与第一伪字线共同连接的栅极并具有不同的阈值电压，而所述第一和第二存储单元串的第二伪存储单元具有与第二伪位线共同连接的栅极并具有不同的阈值电压。在一些实施例中，该第一存储单元串的第一伪存储单元和该第二存储单元串的第二伪存储单元可具有大于预定电压的阈值电压，而该第一存储单元串的第二伪存储单元和该第二存储单元串的第一伪存储单元可具有小于预定电压的阈值电压。例如，该第一存储单元串的第一伪存储单元和该第二存储单元串的第二伪存储单元可具有正阈值电压，而该第一存储单元串的第二伪存储单元和该第二存储单元串的第一伪存储单元可具有负阈值电压。
在进一步的实施例中，该闪存装置包括控制电路，被配置为控制伪存储单元的阈值电压。该控制电路可被配置为擦除所述第一和第二存储单元串的第一和第二伪存储单元，并其后对所述第一和第二存储单元串的第一和第二伪存储单元进行选择性编程。
在一些实施例中，该第一存储单元串还包括被配置为将该第一存储单元串的串联连接的存储单元连接到第一公共源极线的第一地选择晶体管，并且该第二存储单元串还包括被配置为将该第二存储单元串的串联连接的存储单元连接到第二公共源极线的第二地选择晶体管。该闪存装置还可包括控制电路，被配置为分别向第一伪字线、第二伪字线、和第一公共源极线施加编程电压、导通电压和地电压，以对该第一存储单元串的第一伪晶体管进行编程。该闪存装置还可包括控制电路，被配置为分别向第一伪字线、第二伪字线、和第二公共源极线施加导通电压、编程电压和地电压，以对该第二存储单元串的第二伪晶体管进行编程。
该第一存储单元串的串联连接的存储单元可以是浮置栅极晶体管，并且该闪存装置可包括控制电路，被配置为分别向第一伪字线、第二伪字线、和第二公共源极线施加比该第一存储单元串的第一伪晶体管的阈值电压高的电压、地电压和地电压，以对该第一存储单元串的浮置栅极晶体管中所选择的晶体管进行编程。该控制电路可被进一步配置为在对该第一存储单元串的浮置栅极晶体管中所选择的晶体管进行编程之前，增加该第二存储单元串的沟道电压。
该第二存储单元串的串联连接的存储单元可以是浮置栅极晶体管，并且该闪存装置可进一步包括控制电路，被配置为分别向第一伪字线、第二伪字线、和第一公共源极线施加地电压、比该第二存储单元串的第二伪晶体管的阈值电压高的电压和地电压，以对该第二存储单元串的浮置栅极晶体管中所选择的晶体管进行编程。该控制电路可被进一步配置为在对该第二存储单元串的浮置栅极晶体管中所选择的晶体管进行编程之前，增加该第一存储单元串的沟道电压。
在进一步的实施例中，该第一存储单元串进一步包括被配置为将该第一存储单元串的串联连接的存储单元与该第一地选择晶体管相连的第三和第四串联连接的伪存储单元，并且该第二存储单元串进一步包括被配置为将该第二存储单元串的串联连接的存储单元与该第二地选择晶体管相连的第三和第四串联连接的伪存储单元。所述第一和第二存储单元串的第三伪存储单元可与第三伪字线相连并具有不同的阈值电压，并且所述第一和第二存储单元串的第四伪存储单元可与第四伪字线相连并具有不同的阈值电压。该第一存储单元串的该第三伪存储单元和该第二存储单元串的该第四伪存储单元可具有大于预定电压的阈值电压，并且该第一存储单元串的该第四伪存储单元和该第二存储单元串的该第三伪存储单元可具有小于预定电压的阈值电压。
附图说明
图1是传统NAND类型闪存的电路图。
图2是图1中示出的闪存的详细图。
图3是具有公共位线结构的闪存的电路图。
图4是图3中示出的闪存的详细图。
图5是根据本发明一些实施例的具有公共位线结构的闪存的电路图。
图6是图5中示出的闪存的详细图。
图7是根据本发明进一步实施例的具有公共位线结构的闪存的电路图。
图8是图示了根据本发明一些实施例的用于对闪存装置的第一伪晶体管进行编程的偏置条件的电路图。
图9是图示了根据本发明一些实施例的用于对闪存装置的第四伪晶体管进行编程的偏置条件的电路图。
图10是图示了根据本发明一些实施例的闪存装置的伪晶体管的编程定时的流程图。
图11是图示了根据本发明一些实施例的用于对闪存的浮置栅极晶体管进行编程的偏置条件的电路图。
图12是图示了根据本发明一些实施例的用于防止编程干扰的编程偏置条件的定时图。
图13是图示了根据本发明一些实施例的用于读取闪存的浮置栅极晶体管的偏置条件的电路图。
图14是根据本发明一些实施例的包括闪存的计算系统的框图。
图15是根据本发明一些实施例的SSD系统的框图。
具体实施方式
现在将参考其中示出了本发明的实施例的附图而在下面描述本发明的一些实施例。然而，本发明可以按照许多不同的形式实施，并不应被解释为限于这里阐明的实施例。相反，提供这些实施例，使得本公开将全面和完整，并将向本领域技术人员全面传递本发明的范围。在图中，为了清楚，可夸大层和区域的尺寸和相对尺寸。相同的附图标记始终表示相同的项目。
将理解的是，当项目被称为与另一项目“连接”或“耦接”时，其可与所述另一项目直接连接或耦接，或可存在居间项目。相反，当项目被称为与另一项目“直接连接”或“直接耦接”时，不存在居间项目。如这里使用的，术语“和/或”包括关联的列出的项目中的一个或多个的任何和所有组合，并可缩略为“/”。
将理解的是，尽管这里可使用术语第一、第二等来描述各种项目，但是这些项目不应受到这些术语的限制。这些术语仅用于区分一个项目与另一个项目。例如，“第一”项目可被称为“第二”项目，并且，类似地，“第二”项目可被称为“第一”项目，而不脱离本公开的教义。
这里使用的术语是仅用于描述特定实施例的目的，并不意欲成为本发明的限制。如这里使用的，单数形式“a”、“an”和“the”意欲也包括复数形式，除非上下文以别的方式明确指明。将进一步理解的是，术语“包括(comprises)”和/或“包括(comprising)”、或“包含(includes)”和/或“包含(including)”当在本说明书中使用时，指定所阐明的项目或操作的存在，但是不排除一个或更多其他项目或操作的存在或添加。
除非以别的方式定义，这里使用的所有术语(包括技术和科学术语)具有本发明所属领域的普通技术人员通常理解的相同含义。将进一步理解的是，例如在通常使用的字典中定义的术语之类的术语应被解释为具有与相关技术和/或本申请的上下文中的其含义一致的含义，并将不按照理想或过分正式的意义来解释，除非在这里进行了这样的明确定义。
NAND闪存装置在这里被用作示例，用于图示本发明一些实施例的特性和功能。然而，本领域技术人员可容易地理解本发明实施例的其他特征和优点，并且可修改或更改这里描述的实施例，并且一般来说，本发明可应用到其他类型和/或安排的装置。
图1是典型NAND类型闪存的电路图。该NAND类型闪存装置包括多个存储单元串。尽管图1中示出了两个存储单元串，但是NAND类型闪存装置可包括多于两个存储单元串。每一存储单元串可包括与串选择线SSL相连的串选择晶体管SST和与地选择线GSL相连的地选择晶体管GST。串联连接的多个浮置栅极晶体管被串联耦接在串选择晶体管和地选择晶体管之间。浮置栅极晶体管共享相邻浮置栅极晶体管的源极/漏极端。字线WL1、WL2、......、WLn-1、WLn与存储单元串交叉。相应行中的浮置栅极晶体管的控制栅极与字线WL1、WL2、......、WLn-1、WLn中的相应字线相连。存储单元串中的相应存储单元串与相应位线BL1、BL2相连。
图2是图1中示出的闪存的详细图。参考图2，串选择线SSL被布置为与位线接触孔BLC相邻，并且字线WLn-1、WLn被安排为与串选择线SSL相邻。由于存储单元串不按照图示的配置共享位线，所以集成密度可有限，因为每一存储单元串具有关联的位线。为了克服这样的对于集成密度的限制，已开发了公共位线结构。
图3是具有公共位线结构的闪存的电路图。闪存包括多个存储单元串。尽管该图中示出了两个存储单元串，但是闪存可包括至少两个存储单元串。每一存储单元串可包括与串选择线SSL相连的串选择晶体管SST和与地选择线GSL相连的地选择晶体管GST。多个浮置栅极晶体管被串联耦接在串选择晶体管SST和地选择晶体管GST之间。浮置栅极晶体管共享相邻浮置栅极晶体管的源极/漏极端。多个字线WL1、WL2、......、WLn-1、WLn与存储单元串交叉。相应行中的浮置栅极晶体管的控制栅极与字线WL1、WL2、......、WLn-1、WLn中的相应字线相连。
存储单元串通过串选择晶体管与一个位线BL相连。例如，第一存储单元串通过与第一存储单元串选择线SSL1相连的串选择晶体管而与位线BL相连，并且第二存储单元串通过与第二存储单元串选择线SSL2相连的串选择晶体管而与位线BL相连。
图4是图3中示出的闪存的详细图。参考图4，串选择线SSL1和SSL2被布置为与位线接触孔(contact)BLC相邻，并且字线WLn-1、WLn被布置为与第二存储单元串选择线SSL2相邻。如图示的，串选择线SSL1和SSL2中的每一个具有比字线WLn-1、WLn更小的宽度。所以，闪存的集成密度降低。
图5是根据本发明一些实施例的具有公共位线结构的闪存装置500的电路图。参考图5，两个存储单元串510、520共享一个位线BL。存储单元串510、520中的每一个包括具有与串选择线SSL相连的栅极的一个串选择晶体管511、具有与相应伪字线DWL1、DWL2相连的栅极的两个伪晶体管513、具有与n个字线WL1、WL2、......、WLn-1、WLn相连的控制栅极的n个浮置栅极晶体管存储单元512、以及具有与地选择线GSL相连的栅极的地选择晶体管515。这n个浮置栅极晶体管512可被配置为按照电荷的形式存储数据。每一浮置栅极晶体管512可被配置为存储1位数据或多位数据。闪存装置500还包括控制电路530，该控制电路530被配置为向串选择线SSL、伪字线DWL1、DWL2、字线WL1、WL2、......、WLn-1、WLn以及地选择线GSL施加所选择的电压。
在本发明的一些实施例中，由可具有彼此不同阈值电压的伪晶体管来选择存储单元串。例如，在图5中示出的实施例中，与第一和第二伪字线DWL1、DWL2相连的第一串510的伪晶体管513可分别具有正和负阈值电压，而与第一和第二字线DWL1、DWL2相连的第二串520的伪晶体管513可分别具有负和正阈值电压。因此，通过向第一伪字线DWL1施加正电压并向第二伪字线DWL2施加地电压，第一存储单元串510可与位线BL相连。通过向第一伪字线DWL1施加地电压并向第二伪字线DWL2施加正电压，第二存储单元串可与位线BL相连。然而，本发明的范围不限于此。例如，伪晶体管513的阈值电压可反转。
在一些实施例中，伪晶体管被选择性地编程以具有不同阈值电压。在一些闪存中，擦除的晶体管的阈值电压具有负值。由此，通过在擦除闪存之后对伪晶体管进行选择性编程，可调整伪晶体管的阈值电压。在图5中示出的本发明的一些实施例中，提供单独公共源极线CSL1、CSL2，以使能伪晶体管的选择性编程。稍后将详细描述用于对这样的伪晶体管进行编程的操作。
图6是图5中示出的闪存的详细图。参考图6，两个存储单元串共享与位线(未示出)相连的一个位线接触孔BLC。串选择线SSL被布置为与位线接触孔BLC相邻，而第一和第二伪字线DWL1、DWL2被布置为与串选择线SSL相邻。字线WLn-1、WLn被布置为与第二伪字线DWL2相邻。
在该实施例中，使用一个串选择线SSL和伪字线DWL1、DWL2来代替多个串选择线。可使用其每一个对应于伪字线DWL1、DWL2中的每一个的伪晶体管，来选择存储单元串之一。伪字线DWL1、DWL2的宽度之和小于这一个串选择线SSL的宽度，可增加集成密度。此外，由于可通过与浮置栅极晶体管相同的处理来形成伪晶体管，所以可降低半导体存储装置的制造成本。在图示的实施例中，与串选择线SSL相连的串选择晶体管SST可抑制到位线的泄漏电流。所以，可增强闪存的可靠性。
图7是根据本发明进一步实施例的具有公共位线结构的闪存装置700的电路图。参考图7，两个存储单元串710、720与一个位线BL相连。存储单元串710、720中的每一个包括与串选择线SSL相连的一个串选择晶体管711、与相应伪字线DWL1、DWL2相连的两个伪晶体管713、与字线WL1、WL2、......、WLn-1、WLn相连的n个浮置栅极晶体管存储单元712、以及与地选择线GSL相连的地选择晶体管715。相应串710、720的地选择晶体管715的源极与相应公共源极线GSL1、GSL2相连。串710、720还包括和与地选择线GSL相连的地选择晶体管715相邻布置的与第三和第四伪字线DWL3、DWL4相连的附加伪晶体管713。与伪字线DWL3、DWL4相连的伪晶体管713可抑制到公共源极线CSL1、CSL2的泄漏电流。所以，可增强闪存装置700的可靠性。此外，由于可通过与浮置栅极晶体管712相同的处理来形成伪晶体管713，所以可降低制造成本。控制电路730被配置为向串选择线SSL、伪字线DWL1、DWL2、DWL3、DWL4、字线WL1、WL2、......、WLn-1、WLn以及地选择线GSL施加所选择的电压。
图8是图示了根据本发明一些实施例的用于对具有图5中图示的结构的闪存中的串510的第一伪晶体管512进行编程的偏置条件的电路图。如上面讨论的，伪晶体管可被选择性编程为具有不同的阈值电压。在闪存中，擦除的晶体管的阈值电压可具有负值。因此，可通过在擦除闪存之后对伪晶体管进行选择性编程，来改变伪晶体管的阈值电压。
现在将参考图8来描述对与第一存储单元串510的第一伪字线DWL1相连的第一伪晶体管512进行的编程。可向串选择线SSL供应电源电压Vcc或0伏电压。当向串选择线SSL供应电源电压Vcc时，可抑制到位线BL的泄漏电流。向第一伪字线DWL1供应编程电压Vpgm。向第二伪字线DWL2和字线WL1、WL2、......、WLn-1、WLn供应导通电压Vpass。向地选择线GSL供应电源电压Vcc。向公共源极线CSL1和位线BL供应0伏电压。在这些条件下对第一伪晶体管512进行编程，这允许伪晶体管512的阈值电压具有正值。
向与第二串520相连的第二公共源极线CSL2供应电源电压，使得不通过自举(self-boosting)对第二存储单元串520的晶体管进行编程。在使用自举方案的编程禁止方法中，向与地选择晶体管的栅极相连的栅极选择线GSL供应0伏电压，以阻断地路径。向选择的位线BL供应0伏电压，并向未选择的位线(未示出)供应电源电压Vcc作为编程禁止电压。在通过向串选择晶体管的栅极施加电源电压Vcc而将串选择晶体管的源极充电为Vcc-Vth(Vth是串选择晶体管的阈值电压)之后，串选择晶体管基本上被阻断(或关断)。向选择的字线供应编程电压Vpgm，并向未选择的字线供应导通电压Vpass，这提升了编程禁止的单元晶体管的沟道电压，从而防止在浮置栅极和沟道之间发生FN隧道效应。结果，编程禁止的单元晶体管被维持在初始擦除状态。
在根据本发明一些实施例的自举技术中，向与串选择晶体管相连的串选择线SSL供应0伏电压。向所选择的存储单元串510的公共源极线CSL1供应0伏电压，并向未选择的存储单元串520的公共源极线CSL2供应电源电压Vcc作为编程禁止电压。在通过向地选择线GSL施加电源电压Vcc而将地选择晶体管的源极充电为Vcc-Vth(Vth是地选择晶体管的阈值电压)之后，地选择晶体管基本上被阻断(或关断)。向选择的字线供应编程电压Vpgm，并向未选择的字线供应导通电压Vpass，这提升了编程禁止的单元晶体管的沟道电压，从而防止在浮置栅极和沟道之间发生FN隧道效应。结果，编程禁止的单元晶体管被维持在初始擦除状态。因此，不对与第二存储单元串520相连的伪晶体管进行编程。结果，该伪晶体管的阈值电压保持负值。
图9是图示了用于对第二串520的伪晶体管522进行编程的偏置条件的电路图。向串选择线SSL供应电源电压Vcc或0V电压。当向串选择线SSL供应电源电压Vcc时，可抑制到位线BL的泄漏电流。向第二伪字线DWL2供应编程电压Vpgm。向第一伪字线DWL1和字线WL1、WL2、......、WLn-1、WLn供应导通电压Vpass。向地选择线GSL供应电源电压Vcc。向第二公共源极线CSL2和位线供应0伏电压。这将伪晶体管522编程为具有正阈值电压。因为向第一公共源极线CSL1供应电源电压Vcc，所以不对第一存储单元串510的晶体管进行编程。
图10是图示了根据本发明一些实施例的用于对具有沿着参考图5和8如上所述的线的结构的闪存装置进行编程的操作的流程图。所选择的存储块中的晶体管被擦除(块S110)。由于该擦除操作，所以伪晶体管和浮置晶体管的阈值电压可成为负的。选择的伪晶体管(例如，伪晶体管512和522)被编程(块S120)，使得增加它们的阈值电压。存储单元浮置栅极晶体管被后编程，以补偿由擦除操作引起的过分擦除(块S130)。在某些实施例中，可省略后编程操作。存储单元浮置栅极晶体管被选择性编程以存储特定数据值(块S140)。
图11是图示了根据本发明一些实施例的用于对具有图5中图示的结构的闪存进行编程的偏置条件的电路图。现在将参考图11来描述对与第n字线WLn相连的第二串520的浮置栅极晶体管524进行的编程。向串选择线SSL供应电源电压Vcc或0伏电压。当向串选择线SSL供应电源电压Vcc时，可抑制到位线BL的泄漏电流。向第一伪字线DWL1供应0伏电压，并且向第二伪字线DWL2供应电压Vdd+Vth。由此，与第一伪字线DWL1相连的第一串510的伪晶体管截止，并且与第一伪字线DWL1相连的第二串的伪晶体管接通。向其他字线WL1、WL2、......、WL3供应导通电压Vpass。向地选择线GSL供应电源电压Vcc。向第一公共源极线CSL1供应电源电压Vcc，并向第二公共源极线CSL2和位线BL供应0伏电压。在这些条件下对浮置栅极晶体管824进行编程，同时第一存储单元串从位线BL断开连接，使得不对其浮置栅极晶体管进行编程。
然而，如果第一存储单元串510中的浮置栅极晶体管已经被编程，则来自第一公共源极线CSL的编程禁止电压Vcc可不被转移到第一串510的沟道。结果，沟道可被不充分地提升，以防止编程干扰。根据一些实施例，在对第二存储单元串520进行编程之前，第一存储单元串510的沟道电压被提升。
图12图示了这样的两阶段处理，其中在对第二单元串520的浮置栅极晶体管进行编程之前，提升第一存储单元串510的沟道电压。向串选择线SSL供应电源电压Vcc，以接通串选择晶体管。向第一伪字线DWL1供应电压Vdd+Vth，以接通与其相连的伪晶体管。向第二伪字线DWL2供应0伏电压，以接通与其相连的第一串510中的伪晶体管，并关断与其相连的第二串520中的伪晶体管。结果，第一存储单元串510与位线BL相连。向位线BL供应电源电压Vcc。向地选择线GSL供应电源电压Vcc。向第一公共源极线供应电源电压Vcc。由于这些偏置条件，提高了第一存储单元串510的沟道电压。
在该提升之后，向串选择线SSL供应0伏电压，以关断串选择晶体管。向第一伪字线DWL1供应0伏电压，以关断与其相连的第一串510的伪晶体管，并接通与其相连的第二串520的伪晶体管。向第二伪字线DWL2供应Vdd+Vth，以接通与其相连的伪晶体管。向地选择线GSL供应电源电压Vcc。向第一公共源极线CSL1供应电源电压Vcc，并向第二公共源极线CSL2供应0伏电压。在这些偏置条件下，对浮置栅极晶体管524进行编程，而不对第一存储单元串510的浮置栅极晶体管进行编程。
然而，本发明不限于前面，并且，如果必要的话，可改变偏置条件。本实施例的技术特征在于，在提高未选择的存储单元串的沟道电压之后，对所选择的存储单元串中的浮置栅极晶体管进行编程。为了实现该技术特征，可改变偏置条件。
图13图示了根据本发明一些实施例的用于读取图11中示出的浮置栅极晶体管524的偏置条件。向串选择线SSL供应0伏电压。向第一伪字线DWL1供应0伏电压，并向第二伪字线DWL2供应电压Vdd+Vth。由此，第二存储单元串520与位线BL相连。向第n字线WLn供应0伏电压。向其他字线WL1、WL2、......、WLn-1和地选择线GSL供应读取电压Vread。向第一公共源极线CSL1供应0伏电压。作为选择，可向第一公共源极线CSL1供应更高电压(例如，1.5伏)，以防止读取干扰。具体地，可利用比0伏更高的电压来驱动第一公共源极线CSL1，这提高第一存储单元串510的沟道电压，以防止由读取电压Vread引起的软编程。向第二公共源极线CSL2供应0伏电压。向位线BL供应预充电电压VBL。由此，可读取浮置栅极晶体管524中存储的数据。因为第一存储单元串510不与位线BL相连，所以不读取与第n字线相连的浮置栅极晶体管中存储的数据。
图14是包括沿着上述线的根据本发明一些实施例的可采取该形式并提供操作的闪存的计算系统100的框图。如图14中所示，计算系统100包括处理器110、存储器控制器120、输入装置130、输出装置140、闪存150、和主存储装置160。实线代表通过其传送数据或指令的系统总线。
存储器控制器120和闪存150可被包括在例如存储卡中。处理器110、输入装置130、输出装置140、和主存储装置160可以是使用存储卡的主机的部分。计算系统100通过输入装置(例如，键盘、相机等)接收数据。所接收的数据可以是例如用户指令或多媒体数据，例如相机等生成的视频数据。所接收的数据可以被存储在闪存150或主存储装置160中。
处理器110所获得的处理结果可被存储在闪存150或主存储装置160中。输出装置140可输出闪存150或主存储装置160中存储的数据。输出装置140可输出例如人可感觉的数据。例如，输出装置140可包括显示器或扬声器。可向闪存150施加根据本发明一些实施例的位线共享结构。因为增强了闪存150的集成密度和可靠性，所以也可增强计算系统100的集成密度和可靠性。
闪存150和/或存储器控制器120可使用各种类型封装来安装，例如层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、华夫封装的小片(Diein Waffle Pack)、晶片形式的小片(Die in Wafer Form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料方型扁平式封装(MQFP)、薄方型扁平式封装(TQFP)、小外形(SOIC)、缩小小外形封装(SSOP)、薄小外形封装(TSOP)、薄方型扁平式封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、和晶圆级处理堆叠封装(WSP)。尽管图中没有示出，但是电源可为计算系统100的操作供应电力。在计算系统100是移动装置的情况下，电源可包括电池。
图15是根据本发明一些实施例的固态驱动器(SSD)系统200的框图。如图15中所示，SSD系统200包括可沿着如上所述的线操作的SSD控制器210和闪存220-223。期望SSD装置将用来代替硬盘驱动器(HDD)装置。最近几年，SSD装置在下一代存储器市场中具有增长的吸引力。SSD是使用在典型硬盘驱动器中使用的印刷电路板(platter)上安置的例如闪存的存储芯片的数据存储装置。有利的是，SSD可比HDD系统提供更高速度、更大抗冲击性和/或更低功率耗散。
中央处理单元(CPU)从主机接收指令，判断是在闪存中存储来自主机的数据还是在读取闪存中存储的数据之后传送存储的数据。ATA接口212根据CPU的控制与主机方交换数据。ATA接口212包括串行ATA(SATA)协议和并行ATA(PATA)协议。ATA接口212从主机方取出指令和地址，并通过CPU总线向CPU 211传送所取出的指令和地址。通过ATA接口从主机输入的数据或要传送到主机的数据根据CPU 211的控制而被传送到SRAM高速缓存213，却不经过CPU总线。
SRAM高速缓存213被配置为暂时存储在主机和闪存220-223之间传送的数据，并存储CPU 211执行的程序。SRAM高速缓存213可被看作一种缓冲存储器，并不必须包括SRAM。闪存接口214从/向用作存储装置的非易失性存储器接收/传送数据。闪存接口214可被配置为支持NAND闪存、OneNAND闪存或多级闪存。根据本发明一些实施例的半导体存储系统可被用作移动存储装置。所以，半导体存储系统可被用作MP播放器、数字相机、个人数字助理(PDA)、和电子书的存储装置。此外，半导体存储系统可被用作数字电视机或计算机的存储装置。
如迄今为止所解释的，根据本发明一些实施例的闪存装置使用伪晶体管来选择公共位线结构的存储单元串。由此，不存在对于其中布置串选择晶体管的区域的需求。根据本发明的一些实施例，改善了闪存装置的集成密度，并降低了其制造成本。
尽管已结合附图中图示的本发明的实施例而描述了本发明，但是本发明不限于此。本领域技术人员将清楚的是，可进行各种替换、变型和修改，而不脱离本发明的范围和精神。

Claims (14)

1.一种闪存装置，包括：
第一存储单元串，包括多个串联连接的存储单元、以及被配置为将所述串联连接的存储单元耦接到位线的第一和第二串联连接的伪晶体管；和
第二存储单元串，包括多个串联连接的存储单元、以及被配置为将所述串联连接的存储单元耦接到位线的第一和第二串联连接的伪晶体管，
其中所述第一和第二存储单元串的第一伪存储单元具有与第一伪字线共同连接的栅极并具有不同的阈值电压，并且其中所述第一和第二存储单元串的第二伪存储单元具有与第二伪位线共同连接的栅极并具有不同的阈值电压，
其中该第一存储单元串的第一伪存储单元和该第二存储单元串的第二伪存储单元具有正阈值电压，并且其中该第一存储单元串的第二伪存储单元和该第二存储单元串的第一伪存储单元具有负阈值电压。
2.根据权利要求1的闪存装置，还包括控制电路，被配置为控制伪存储单元的阈值电压。
3.根据权利要求2的闪存装置，其中该控制电路被配置为擦除所述第一和第二存储单元串的第一和第二伪存储单元，并其后对所述第一和第二存储单元串的第一和第二伪存储单元进行选择性编程。
4.根据权利要求1的闪存装置，其中该第一存储单元串还包括被配置为将该第一存储单元串的串联连接的存储单元连接到第一公共源极线的第一地选择晶体管，并且其中该第二存储单元串还包括被配置为将该第二存储单元串的串联连接的存储单元连接到第二公共源极线的第二地选择晶体管。
5.根据权利要求4的闪存装置，还包括控制电路，被配置为分别向第一伪字线、第二伪字线、和第一公共源极线施加编程电压、导通电压和地电压，以对该第一存储单元串的第一伪晶体管进行编程。
6.根据权利要求4的闪存装置，还包括控制电路，被配置为分别向第一伪字线、第二伪字线、和第二公共源极线施加导通电压、编程电压和地电压，以对该第二存储单元串的第二伪晶体管进行编程。
7.根据权利要求4的闪存装置，其中该第一存储单元串的串联连接的存储单元是浮置栅极晶体管，并且其中该闪存装置还包括控制电路，被配置为分别向第一伪字线、第二伪字线、和第二公共源极线施加比该第一存储单元串的第一伪晶体管的阈值电压高的电压、地电压和地电压，以对该第一存储单元串的浮置栅极晶体管中所选择的晶体管进行编程。
8.根据权利要求7的闪存装置，其中该控制电路还被配置为在对该第一存储单元串的浮置栅极晶体管中所选择的晶体管进行编程之前，增加该第二存储单元串的沟道电压。
9.根据权利要求4的闪存装置，其中该第二存储单元串的串联连接的存储单元是浮置栅极晶体管，并且其中该闪存装置还包括控制电路，被配置为分别向第一伪字线、第二伪字线、和第一公共源极线施加地电压、比该第二存储单元串的第二伪晶体管的阈值电压高的电压和地电压，以对该第二存储单元串的浮置栅极晶体管中所选择的晶体管进行编程。
10.根据权利要求9的闪存装置，其中该控制电路还被配置为在对该第二存储单元串的浮置栅极晶体管中所选择的晶体管进行编程之前，增加该第一存储单元串的沟道电压。
11.根据权利要求4的闪存装置，其中该第一存储单元串还包括被配置为将该第一存储单元串的串联连接的存储单元与该第一地选择晶体管相连的第三和第四串联连接的伪存储单元，并且其中该第二存储单元串还包括被配置为将该第二存储单元串的串联连接的存储单元与该第二地选择晶体管相连的第三和第四串联连接的伪存储单元。
12.根据权利要求11的闪存装置，其中所述第一和第二存储单元串的第三伪存储单元与第三伪字线相连并具有不同的阈值电压，并且其中所述第一和第二存储单元串的第四伪存储单元与第四伪字线相连并具有不同的阈值电压。
13.根据权利要求12的闪存装置，其中该第一存储单元串的该第三伪存储单元和该第二存储单元串的该第四伪存储单元具有大于预定电压的阈值电压，并且其中该第一存储单元串的该第四伪存储单元和该第二存储单元串的该第三伪存储单元具有小于预定电压的阈值电压。
14.根据权利要求12的闪存装置，其中该第一存储单元串的该第三伪存储单元和该第二存储单元串的该第四伪存储单元具有正阈值电压，并且其中该第一存储单元串的该第四伪存储单元和该第二存储单元串的该第三伪存储单元具有负阈值电压。
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