CN1226747C - 包含显现强磁性隧道效应的存储元件的磁性存储装置 - Google Patents

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Abstract

本发明提供一种在防止放大器(读出放大器)构成变得复杂的同时能够高速读出的磁性存储装置。该磁性存储装置由显现强磁性隧道效应的，两个第1及第2存储元件、两个第1及第2晶体管构成存储单元的同时，并且利用放大器检测出与两个第1及第2存储元件连接的位线及反相位线的电位差。由此，能够容易地读出数据。又，如由显现强磁性隧道效应的1个存储元件与1个晶体管构成的存储单元的情况那样，不必检测出流过位线的微小的电流值。其结果是，放大器的构造不会变得复杂。又，由于不需采用结构复杂的放大器，故能高速地读出。

Description

包含显现强磁性隧道效应的存储元件的磁性存储装置
技术领域
本发明涉及磁性存储装置，尤其涉及包含显现强磁性隧道效应的存储元件的磁性存储装置。
背景技术
以往，已知作为利用磁性来记录数据的非易失性存储器的MARM(MagneticRandom Access Memory，磁性随机存储器)。对于该MRAM，在NIKKEIELECTRONICS 1999.11.15(no.757)pp.49-56等中已详细揭示。
图18以及图19是用于说明在上述文献中揭示的MRAM的存储元件的构造的概要图。参照图18，以往的MRAM的存储元件110具备强磁性层101、强磁性层103、配置在强磁性层101与103之间的非磁性层102。
强磁性层101比强磁性层103更加不容易反转。这里，所谓强磁性是指磁性原子或者金属的自由原子通过正的交换相互作用使得磁矩平行整齐地排列而形成自发磁化时的磁性，显现该强磁性的物质称为强磁性体。强磁性层101以及103由该强磁性体形成。又，以往，作为非磁性层102采用金属的GMR(GiantMagnetoresistnace巨形磁阻)膜。近年，作为非磁性层102开发了采用绝缘体的TMR(Tunneling Magneto Resistance，隧道效应磁阻)膜。该TMR膜具有比GMR膜电阻大的优点。具体地，对于GMR膜的MR比(电阻变化率)为10％相比，而TMR膜的MR(电阻变化率)为20％。又，由该TMR膜形成的存储元件110以下称为TMR元件110。
其次，参照图18以及图19，对于采用了以往的TMR元件110的MRAM的存储原理进行说明。首先，如图18所示，将2层强磁性层101以及103的磁化为同向(平行)的状态对应为数据“0”。又，如图19所示，将2层强磁性层101以及103的磁化为反向(反平行)的状态对应为数据“1”。这里，TMR元件110具有当磁化方向为平行时电阻(R0)小，而反平行时电阻(R1)较大的性质。利用根据该磁化方向为平行或者反平行TMR元件110的电阻不同的性质，来判别为“0”或“1”。
图20表示由以往的一个TMR元件与一个晶体管构成存储单元时MRAM全体构造的框图。以下，参照图20对以往的MRAM150的构成进行说明。
存储单元阵列151是将多个存储单元120配置成矩阵状而构成(图20为简化图面而仅表示了4个存储单元120)。一个存储单元120由一个TMR元件110与一个NMOS晶体管111构成。
在配置在行(row)方向上的各存储单元120，NMOS晶体管111的栅极与共用的读出用字线RWL1～RWLn连接。又，在配置在行(row)方向上的各存储单元120，在TMR元件110一方的强磁性层上配置改写用字线WWL1～WWLn。
对于配置在列(column)方向上的各存储单元120，TMR元件110的另一方的强磁性层与共用的位线BL1～BLn连接。
各读出用字线RWL1～RWLn与行解码器152连接，各位线BL1～BLn与列解码器153连接。
将由外部指定的行地址以及列地址输入地址信号输入接头154。将该行地址以及列地址从地址信号输入接头154传送到地址锁存器155。在由地址锁存器155锁存的各地址中行地址通过地址缓冲器156传送到行解码器152、列地址通过地址缓冲器156传送到列解码器153。
行解码器152在各读出用字线RWL1～RWLn中选择由地址锁存器155锁存后的行地址所对应的读出用字线RWL，同时在各改写用字线WWL1～WWLn中选择由地址锁存器155锁存后的行地址所对应的改写用字线WWL。又，行解码器152根据来自电压控制电路157的信号控制各读出用字线RWL1～RWLn的电位与各改写用字线WWL1～WWLn的电位。
列解码器153在各位线BL1～BLn中选择由地址锁存器155锁存后的列地址所对应的位线，同时根据来自电压控制电路158的信号控制各位线BL1～BLn的电位。
由外部指定的数据输入数据输入接头159。该数据通过数据输入接头159通过输入缓冲器160而传送到列解码器153。列解码器153对应于该数据控制各位线BL1～BLn的电位。
从任意存储单元120读出的数据从各位线BL1～BLn通过列解码器153传送到读出放大器群161。读出放大器群161为电流读出放大器。由读出放大器群161判别后的数据从输出缓冲器162通过数据输入接头159输出到外部。
又，上述各电路(152～162)的动作由控制磁芯电路163进行控制。
其次，对于上述构成的以往的MRAM150的写入(改写)动作以及读出动作进行说明。
(写入动作)
进行该写入动作时，在所选择的改写用字线WWL与位线BL上流过正交的电流。因此，仅位于该位线BL与改写用字线WWL的交点上的TMR元件110能够进行改写。具体地，流过改写用位线WWL与位线BL的各电流产生磁场，2个磁场的和(合成磁场)在TMR元件110上发生作用。此时，由于合成磁场TMR元件110的磁化方向反转，例如从“1”变为“0”。
又，在交点以外的TMR元件110上有的完全没有电流流过，而有的仅在一个方向上有电流流过。对于没有电流流过的TMR元件110，由于没有产生磁场，磁化方向没有变化。对于仅在一个方向上有电流通过的TMR元件110，虽然产生磁场，而其大小还不足以使磁化反转。因此，对于仅在一个方向上有电流流过的TMR元件110，磁化的方向没有变化。
如上，通过让电流在选择好的地址所对应的位线BL与改写用字线WWL上流过，能够使得位于该选择好的位线BL与改写用字线WWL的交点上的TMR元件110的磁化方向写入为图18或图19所示的方向。由此，能够写入数据“0”或“1”。
(读出动作)
如上，当读出写入的数据时，在读出用字线RWL上施加电压而使NMOS晶体管111导通。在该状态下，通过判别流过位线BL的电流值比基准电流值大还是小来判定是“1”还是“0”。
此时，为图18所示数据“0”的情形，由于磁化方向为平行，电阻值(R0)小。因此，流过位线BL的电流值比基准电流值大。对于此，为图19所示数据“1”的情形，由于磁化方向为反平行，电阻值(R1)比图18所示的场合要大。因此，流过位线BL的电流值比基准电流值要小。
对于上述以往的MRAM150，当读出数据时，必须使得位线的电位为很低的电位(0.4V以下)而检测出电流值。这是由于TMR元件110具有这样的特性，即当在该TMR元件110的两端施加的电位差不是很小时不能够确认电阻变化。因此，必须使得施加在TMR元件110联上端的电位差为很小(0.4V以下)，结果流过的电流值也很小。以往，为了检测出这样微小的电流值，存在读出放大器(放大器)的结构变得复杂的不良情况。当要检测出微小电流值时，又存在读出速度变慢的问题。
发明内容
本发明的目的之一在于提供一种读出放大器(放大器)的结构不会得变复杂的磁性存储装置。
本发明的另一目的在于提供一种比通过检测微小电流值进行数据判别时能够提高读出速度的磁性存储装置。
本发明的再一目的在于，对于上述的磁性存储装置能够容易地从DRAM进行替换构成。
本发明第1方面的磁性存储装置具备：由显视强磁性隧道效应的第1存储元件以及第2存储元件、与第1以及第2存储元件分别连接的第1以及第2晶体管形成的存储单元、连接在第1以及第2晶体管的控制端上的字线；通过第1晶体管与第1存储元件连接的位线、通过第2晶体管与第2存储元件连接并且与位线构成位线对的反相位线、以及与位线及反相位线连接的放大器。而且，在读出数据时向选择的字线输入信号，同时通过向字线输入信号而采用放大器读出产生在位线与反相位线之间的电位差。
本发明第1方面的磁性存储装置，如上，由显视强磁性隧道效应的两个第1及第2存储元件与两个第1以及第2晶体管构成存储单元，并且利用放大器检测出与2个第1及第2存储元件连接的位线以及反相位线的电位差，从而能够容易地读出数据。由此，不需要如以往的由显视强磁性隧道效应的1个存储元件与1个晶体管构成存储单元时那样要检测出流过位线的微小电流值。结果是放大器的构造不会变得复杂。又，采用放大器读出因向字线输入信号而在位线与反相位线之间产生的电位差，与以往的读出流过位线的微小电流值的情况不同，即使在存储元件的电阻较大的情况下，也能够容易地检测出该电位差。
又，对于第1方面的磁性存储装置，如上，通过利用放大器检测出位线与反相位线之间的的电位差，采用与以往的DRAM所用的放大器(读出放大器)同样简单的读出放大器，能够读出存储在磁性存储装置中的数据。因此，没有必要如以往的由显现强磁性隧道效应的1个存储元件与1个晶体管构成存储单元时，采用结构复杂的读出放大器，故能够高速地读出数据。又，读出放大器的构成、电路构成以及动作方法由于类似于以往的DRAM，故可以原样地利用DRAM的技术。结果是能够容易地替换DRAM。
对于上述第1方面的磁性存储装置，最好第1存储元件与第2存储元件分别包含第1磁性层、与第1磁性层通过绝缘隔离层对向配置，比第1磁性层更不容反转的第2磁性层，并且还具备用于连接第1存储元件的第2磁性层与第2存储元件的第2磁性层，与输入字线的信号的上升时刻相对应使得第1存储元件的第2磁性层与第2存储元件的第2磁性层的电位下降到接地电位用的辅助字线。根据这样的构造，利用辅助字线能使得第1存储元件的第磁性层与第2存储元件的第2磁性层的电位下降到接地电位。由此，在使得第1存储元件的第2磁性层与第2存储元件的第2磁性层的电位下降到接地电位时，由于第1存储元件及第2存储元件的电阻值的差使得在位线与反相位线之间产生电位差。因此，通过利用放大器检测出该电位差从而能够容易地检测所存储的数据。
在上述第1方面的磁性存储装置，最好输入字线的信号的下降时刻是在第1存储元件的第2磁性层电位与第2存储元件的第2磁性层的电位变为接地电位之前。根据这样的构造，能够防止位线与反相位线间不存在电位差。即仅在过度状态时产生位线与反相位线之间的电位差。因此，当第1及第2存储元件的第2磁性层的电位变为接地电位时，与第1磁性层连接的位线及反相位线也变为接地电位。结果是位线与反相位线之间不存在电位差。在本发明中，通过在第1及第2存储元件的第2磁性层的电位变为接地电位之前向字线输入信号下降，在位线与反相位线之间的电位差变为0之前利用放大器能够检测该电位差。
对于上述第1方面的磁性存储装置，最好还具备根据输入字线的信号的下降时刻用于分离放大器与位线及反相位线的分离用晶体管。根据上述构造，在第1及第2存储元件第2磁性层的电位变为接地电位之前，利用分离用晶体管分离放大器、分离位线及反相位线，故能够利用放大器读出位线与反相位线之间的电位差。
在上述第1方面的磁性存储装置中，最好在第1存储元件以及第2存储元件中互存相反的数据。根据这样的构造，利用第1存储元件以及第2存储元件的电阻差能够容易地读出数据。
在上述第1方面的磁性存储装置中，最好还具备：通过第1晶体管与第1存储元件连接的空位线；检测空位线的下降时刻的检测电路。根据这样的构造，采用空位线与检测电路能够检测位线的下降时刻。由此，在该检测出的时刻若利用放大器检测出位线与反相位线之间的电位差，则能够容易地读出所存储的数据。此时，最好还具备根据由检测电路检测的空位线的下降时刻用于分离放大器与位线及反相位线的分离用晶体管，上述放大器根据由检测电路检测的空位线的下降时刻被活化。根据这样的构造，能够容易地检测位线与反相位线之间的电位差。
在上述的磁性存储装置中，最好检测电路包括在栅极施加输入电压的第1晶体管与在栅极施加基准电压的第2晶体管，通过使得流过第1晶体管的电流大于流过第2晶体管的电流，在输入电压与基准电压相等时输出L电平(低电平)。根据这样的构造，当输入电压与基准电压相同时，能够有效地防止输出变得不稳定。此时，也可以使得第1晶体管的栅极宽度大于第2晶体管的栅极宽度，也可以使得第1晶体管的栅极长度小于第2晶体管的栅极长度。
对于上述的磁性存储装置，最好在写入数据时在选择的辅助字线中从上向下流过电流，同时通过在位线与反相位线中流过相互相反方向的电流，在第1存储元件第1磁性层与第2存储元件的第1磁性层写入相互相反的数据。根据这样的构造，容易地写入数据。
本发明第2方面的磁性存储装置具备：由包含第1磁性层、介于第1磁性层表面上的第1绝缘隔离层并与其一表面对向配置的第2磁性层、介于第2磁性层另一表面上的第2绝缘隔离层并对向配置的第3磁性层在内的1个显现强磁性隧道效应的存储元件、连接在存储元件的第1磁性层及第2磁性层连接的第1及第2晶体管形成的存储单元；连接在第1及第2晶体管的控制端上的字线；通过第1晶体管连接在第1磁性层上的位线；通过第2晶体管连接在第3磁性层上并且与位线构成位线对的反相位线；与位线及反相位线连接的放大器。并且在读出数据时向选择的字线输入信号，同时通过向字线输入信号利用放大器读出产生在位线与反相位线之间的电位差。
对于第2方面的磁性存储装置，如上，由包含第1、第2及第3磁性层显现强磁性隧道效应的1个存储元件与两个第1及第2晶体管构成存储单元，同时利用放大器检测出连接在第1及第3磁性层上的位线及反相位线的电位差，能够容易地读出数据。因此，没有必要如以往的由显现强磁性隧道效应的1个存储元件与1个晶体管构成存储单元的情况那样要检测出流过位线的微小电流值。结果是放大器的构造不会变得复杂。又，通过向位线输入信号可以采用放大器读出产生在位线与反相位线之间的电位差，与以往的读出流过位线的微小电流值的情况不同，即使存储元件的电阻较大，也能够容易地检测该电位差。
又，对于第2方面的磁性存储装置，由包含第1、第2及第3磁性层的显现强磁性隧道效应的1个存储元件、两个第1及第2晶体管构成存储单元，与由两个存储元件与两个晶体管构成存储单元的情况相比，能够减小存储单元的面积。
又，对于第2方面的磁性存储装置，如上，利用放大器检测出位线与反相位线之间的电位差那样的构成，采用与以往的DRAM用的放大器(读出放大器)同样简单的放大器，能够读出存储在磁性存储装置中的数据。因此，没有必要如以往的由显视强磁性隧道效应的1个存储元件与1个晶体管构成存储单元时那样地采用结构复杂的读出放大器，故能够高速地读出数据。又，读出放大器的构成、电路构成以及动作方法由于类似于以往的DRAM，故可以原样地利用DRAM的技术。结果是能够容易地替换DRAM。
对于上述第2方面的磁性存储装置，最好第1磁性层包含介于第2磁性层的一侧面上的第1绝缘隔离层而形成的侧壁状的第1磁性层，第3磁性层包含介于第2磁性层的另一侧面上的第2绝缘隔离层而形成的侧壁状的第3磁性层。根据这样的结构，能够容易地形成由第1磁性层、第2磁性层及第3磁性层构成的1个存储元件。此时，最好在通过绝缘隔离材料层形成和同覆盖第2磁性层一般的磁性材料层之后，通过对磁性材料层进行各向异性蚀刻而形成侧壁状的第1磁性层以及第3磁性层。根据这样的结构，采用与以往的形成侧面壁的步骤相同的步骤，能够容易地由第1磁性层、第2磁性层及第3磁性层形成1个存储元件。
对于上述第2方面的磁性存储装置，最好第1磁性层以及第3磁性层相对于第2磁性层呈交错。
对于上述第2方面的磁性存储装置，最好形成的存储元件的第2磁性层比第1磁性层以及第3磁性层更不容易反转，并且还具备根据输入字线的信号的上升时刻使得存储元件的第2磁性层的电位下降到接地电位用的辅助字线。根据这样的结构，利用辅助字线，能够容易地使得存储元件的第2磁性层的电位下降到接地电位。由此，在使得存储元件的第2磁性层的电位下降到接地电位时，因存储元件的电阻值的差使得在位线与反相位线之间产生电位差。因此，利用放大器检测该电位差，能够容易地检测出所存储的数据。
对于上述第2方面的磁性存储装置，最好输入字线的信号的下降时刻是在存储元件的第2磁性层的电位变为接地电位之前。根据这样的结构，能够防止位线与反相位线之间的电位差变为0。即，仅在过度状态时产生位线与反相位线之间的电位差。因此，当存储元件的第2磁性层的电位变为接地电位时，与第1磁性层以及第3磁性层连接的位线以及反相位线也变为接地电位。结果在于位线与反相位线的电位差变为0。在本发明中，通过在存储元件的第2磁性层的电位变为接地电位之前使得输入字线的信号下降，由此能够利用放大器在位线与反相位线之间的电位差变为0之前检测出该电位差。
对于上述第2方面的磁性存储装置，最好还具备根据输入字线的信号的下降时刻用于分离放大器与位线及反相位线的分离用晶体管。根据这样的构造，在存储元件的第2磁性层的电位变为接地电位之前，通过利用分离用晶体管将放大器与位线以及反相位线分离，能够利用放大器读出位线与反相位线之间的电位差。
在上述第2方面的磁性存储装置中，最好在第1磁性层以及第2磁性层上存储相互相反的数据。根据这样的构造，利用第1磁性层以及第2磁性层的电阻与第3磁性层以及第2磁性层的电阻的电阻差，能够容易地读出数据。
本发明第3方面的磁性存储装置，具备：由包含第1磁性层、第1绝缘隔离层介于第1磁性层的表面上并与其一表面上对向配置的第2磁性层、第2绝缘隔离层介于第2磁性层的另一表面是并对向配置的第3磁性层在内的1个显现强磁性隧道效应的存储元件；分别与存储元件的第1磁性层以及第3磁性层连接的第1以及第2晶体管组成的存储单元。
对于该第3方面的磁性存储装置，如上，通过由包含第1、第2及第3磁性层的强磁性隧道效应的1个存储元件与2个第1及第2晶体管构成存储单元，与由两个存储元件与两个晶体管构成存储单元的情况相比，能够减小存储单元的面积。
对于上述第3方面的磁性存储装置，最好第1磁性层包含使第1绝缘隔离层介于第2磁性层的一侧面并形成侧壁状的第1磁性层，
第3磁性层包含使第2绝缘隔离层介于第2磁性层的另一侧面上并形成侧壁状的第3磁性层。根据这样的构造，能够容易地形成由第1磁性层、第2磁性层以及第3磁性层构成的1个存储元件。此时，最好在通过绝缘隔离材料层形成如同覆盖第2磁性层一般的磁性材料层之后，通过对磁性材料层进行各向异性蚀刻，形成侧壁状的第1磁性层以及第3磁性层。根据这样的构造，采用与以往的形成侧面壁的步骤相同的步骤，能够容易地形成由第1磁性层、第2磁性层及第3磁性层构成的1个存储元件。
对于上述第3方面的磁性存储装置，最好第1磁性层以及第3磁性层相对于第2磁性层呈交错状。
对于上述第3方面的磁性存储装置，最好第1磁性层以及第3磁性成上存储相互相反的数据。根据这样的构造，利用第1磁性层及第2磁性层的电阻与第3磁性层及第2磁性层的电阻之电阻差，能够容易地读出数据。
附图说明
图1是表示本发明第1实施形态MRAM的全体构造的框图。
图2是表示图1所示的第1实施形态的MRAM的存储单元部分以及读出放大器部分构造的电路图。
图3用于说明图1以及图2所示的第1实施形态的MRAM的读出动作的说明波形图。
图4是表示图1以及图2所示的第1实施形态的MRAM的存储单元部分的剖面构造的剖视图。
图5是表示本发明第2实施形态的MRAM的全体构造的框图。
图6是表示图5所示的第2实施形态MRAM的存储单元部分以及读出放大器部分的构造的电路图。
图7是表示图5以及图6所示的变换器的内部构造的电路图。
图8是用于说明第2实施形态的读出动作的动作波形概要图。
图9是用于说明第2实施形态的MRAM的读出动作的动作波形模拟图。
图10用于说明第2实施形态MRAM的读出动作的动作波形模拟图。
图11是表示本发明第3实施形态的MRAM的全体构造的框图。
图12是表示图11所示第3实施形态的MRAM的存储单元部分以及读出放大器部分的构造的电路图。
图13是表示图11以及图12所示第3实施形态MRAM的存储电源的平面布置图。
图14是表示沿图13所示的第3实施形态的MRAM的100-100线的剖视图。
图15是用于说明图14所示的存储单元部分的双重接合TMR元件的制造过程的剖视图。
图16是用于说明图14所示的存储单元部分的双重接合TMR元件的制造过程的剖视图。
图17是用于说明图14所示的第3实施形态的双重接合TMR元件的制造过程的立体图。
图18是用于说明以往的MRAM的存储元件的构造的概要图。
图19是用于说明以往的MRAM的存储元件的构造的概要图。
图20是表示以往的MRAM的全体构造的框图。
最佳实施形态
以下，根据附图对于将本发明具体化的实施形态进行说明。
(第1实施形态)
首先，参照图1以及图2，对于第1实施形态的MRAM的全体构造进行说明。对于第1实施形态的MRAM，除了存储单元阵列之外具有与以往的DRAM相同的构造。以下，具体地进行说明。第1实施形态的MRAM以矩阵状的存储单元阵列为中心构成。存储单元阵列151由配置在行方向及列方向上配置排列的存储单元52构成。存储单元52存储存储的最小单位为1位的数据。
对于第1实施形态的MRAM，1个存储单元52由两个TMR元件4a以及4b、两个NMOS晶体管5a以及5b构成。TMR元件4a如图2所示包含强磁性层3a、绝缘隔离层2a以及比强磁性层3a更不容易极性反转的强磁性层1a。又，TMR元件4b包含强磁性层3b、绝缘隔离层2b以及比强磁性层3b更不容易极性反转的强磁性层1b。又，在两个NMOS晶体管5a以及5b的栅极上连接字线WL。
又，TMR元件4a是本发明的“显视强磁性隧道效应的第1存储元件”的一一示例，TMR元件4b是本发明的“显视强磁性隧道效应的第2存储元件”的一一示例。又，强磁性层3a、3b是本发明的“第1磁性层”的一示例，强磁性层1a、1b是本发明的“第2磁性层”的一示例。又，NMOS晶体管5a以及5b分别是本发明的“第1晶体管”以及“第2晶体管”的一示例。又，2个NMOS晶体管5a以及5b的栅极是本发明的“控制端子”的一示例。
存储单元阵列51中，在行方向(图1为纵方向)上配置排列的各存储单元52与字线WL以及辅助字线SWL连接。又，在列方向(图1为横方向)排列配置上的各存储单元52与位线BL以及反相位线/BL连接。反相位线/BL构成存在对应关系的位线BL与一组的位线对。
又，各位线BL、/BL与交叉耦合锁存形(cross couple lanch)的各读出放大器(SA)53连接。对于各位线BL、/BL，位线BL与反相位线/BL的信号电平相补地进行变化。又，在各位线对BL、/BL与各读出放大器(SA)53之间设有用于分离各位线对BL、/BL与各读出放大器(SA)53的NMOS晶体管8a以及8b。在该NMOS晶体管8a以及8b的栅极上连接信号线Φ3。又，NMOS晶体管8a以及8b是本发明的“分离用晶体管”的一示例。又，读出放大器53是本发明的“放大器”的一示例。
各字线WL与行解码器54连接。从外部指定行地址RA时，从行地址缓冲器55开始将该行地址RA送至行解码器54。由此，通过行解码器54选择该行地址RA所对应的字线WL。
在各字线WL上通过包含NMOS晶体管6以及PMOS晶体管7在内的变换器电路连接在辅助字线SWL的一端上。在该辅助字线SWL的另一端上通过PMOS晶体管9与Vcc连接。在该PMOS晶体管9的栅极上连接信号线Φ4。
又，字线WL与与门电路11的一输入端连接的同时，与与门电路11的输出端连接。在与门电路11的另一输入端上，在写入时，通常连接成为0(L电平)的信号线Φ6。
又，在位线BL以及反相位线/BL上分别连接NMOS晶体管10a以及10b。在NMOS晶体管10a以及10b上连接信号线Φ5。在NMOS晶体管10a以及10b的另一端相互连接。该相互连接的NMOS晶体管10a以及10b上连接预充电电路67。
各读出放大器53通过各传输门56与输入输出线I/O以及反转输入输出线/I/O连接。由输入输出线I/O与反转输入输出线/I/O构成输入输出线对I/O、/I/O。输入输出线对I/O、/I/O与读出放大器57连接。读出放大器57通过数据母线DB以及反转数据母线/DB与数据的输出电路58连接。由数据母线DB与反转数据母线/DB构成数据母线对DB、/DB。又，在输入输出线对I/O、/I/O上连接预充电电路59。
又，输入输出线I/O与反转输入输出线/I/O的电平相补地进行变化。又，数据母线DB与反转数据母线/DB的电平相补地进行变化。然后，从输出电路58向外部输出数据。
各传输门56通过列选择线CSL与列解码器60连接。各传输门56由连接在输入输出线对I/O、/I/O与读出放大器53之间的一对NMOS晶体管构成。此对NMOS晶体管的栅极通过一条列选择线CSL连接在列解码器60上。因此，当列选择线CSL为H电平时，成对的NMOS晶体管导通、传输门56闭合的状态。
从外部指定列地址CA时，将该列地址CA从列地址缓冲器61送至列解码器60以及地址迁移检测电路(ATD：Address Transistion Detector)62。
ATD检测列地址CA的变化且检测从外部指定了列地址CA，并且生成一个脉冲的脉冲信号ATD1。即，每当列地址CA进行变化时，生成脉冲信号ATD1。将该脉冲信号ATD1输出到列解码器控制电路63、预充电控制电路64以及读出放大器控制电路65。
预充电控制电路64根据脉冲信号ATD1从H电平下降到L电平，生成预订时间H电平的一个脉冲的预充电电路活化信号PC。将该活化信号PC输出到预充电电路59。
预充电电路59一经激活，输入输出线对I/O、/I/O为相同电位，同时进行设定为规定电位(例如，1/2Vcc：Vcc为MRAM的驱动电压)的预充电。
预充电电路59当输入活化信号PC时成为非活化(活化备用状态)，停止输入输出线对I/O、/I/O的预充电。列解码器控制电路63根据脉冲信号ATD1从H电平下降到L电平，生成预定时间H电平的一个脉冲的列解码活化信号YS。将该活化信号YS输出到列解码器60。
列解码器60当输入活化信号YS时，进行活化并且选择由外部指定的列地址CA所对应的存储单元阵列51的列(1组的位线对BL、/BL)。即，列解码器60当输入活化信号YS时进行活化。然后，列解码器60一经激活化化时，选择由外部指定的列地址CA所对应的列选择线CSL，同时使得该列选择线CSL为高电平。由此，连接在该列选择线CSL上的传输门56为导通状态。因此，通过该传输门56对应的读出放大器53，选择由外部指定的列地址CA所对应的存储单元阵列51的列。
读出放大器控制电路65根据脉冲信号ATD1从高电平下降到低电平产生使得脉冲信号ATD1延迟规定时间的1个脉冲的读出放大活化信号READ。预先设定该活化信号READ的时刻以及脉冲幅度。然后，将该活化信号READ顺粗到读出放大器57。
该活化信号READ的延迟时间是为了读出数据而直到输入输出线对I/O、/I/O的电位差成为足够大的电位差的时间。即，根据从存储单元52读出的数据，设定成输入输出线对I/O、/I/O从预充电的电位变化到为了不让读出放大器57误读出的足够大的电位差的待机时间。
即，在各控制电路63～65上分别设有接收脉冲信号ATD1从高电平下降到低电平并且以适当时刻及脉冲幅度生成活化信号YS、PC、READ的延迟电路以及脉冲发生电路。
又，在检测数据母线对DB、/DB的电位差的同时，设置根据该检测结果输出读出检测信号READ的读出检测电路66。由此，当数据母线对DB、/DB的电位大于规定电位差时，确定从存储单元52读出的数据并且输出到外部。因此，通过检测数据母线对DB、/DB的电位差，能够检测数据的输出(读出动作)。然后，读出检测电路66根据数据母线对DB、/DB的电位差检测读出动作，同时根据该检测结果输出H电平的读出检测信号READ。将该检测信号READ输出到列解码器控制电路、预充电控制电路64以及读出放大器65。
图4表示图1以及图2所示的第1实施形态的存储单元部分的剖视构造图。以下，参照图4对于第1实施形态的存储单元52的剖视构造进行说明。对于该第1实施形态的存储单元52，在基板71的表面规定区域上形成分离区域72。在被分离区域72所包围的元件形成区域上，隔开规定间隔形成N型源极/漏极区域73，在位于邻接的N型源极/漏极区域73间的通道区域上形成构成字线WL1以及WL2的栅极电极。由该栅极电极与一对N型源极/漏极区域构成NMOS晶体管5a。
又，在位于两端的N型源极/漏极区域73上，通过导电层74以及75连接TMR元件4a的强磁性层3a。该强磁性层3a容易反转，而且如图4所示能够根据数据变化其方向。又，在强磁性层3a的另一面上通过绝缘隔离层2a形成比强磁性层3a更加不容易反转的强磁性层1a。该强磁性层1a不能够根据数据进行反转而是规定在一个方向。在强磁性层1a上通过导电层77连接有辅助字线SWL1以及SWL2。又，在中央的N型源极/漏极区域73上通过导电层76连接位线BL。又，在位线BL与基板71之间形成层间绝缘膜78。
若采用具有上述剖面构造的存储单元，能够容易地实现具有图1以及图2所示的电路构造的第1实施形态的MRAM的存储单元52。
其次，对于上述构造的MRAM的写入以及读出动作进行说明。
(写入动作)
对于该写入动作中向连接在字线WL1的存储单元52进行写入时的情况进行说明。在第1实施形态的MRAM中，当写入数据时，首先使得信号线Φ6为低电平。由此，向或门电路11的另一输入端输入低电平信号。此时，输入到或门电路11一端的字线WL1是由行解码器54选择的字线。，故为高电平。因此，从所选择的字线WL1的或门电路11输出的部分为低电平。如此，通过使得信号线Φ6为L电平而强制地使得连接在或门电路11的输出的字线WL1为L电平。
由此，连接在与或门电路11的输出端的字线WL1上的NMOS晶体管5a以及5b为截止状态。接着，通过使得信号线Φ4降低为低电平而使得PMOS晶体管9导通。此时，由于通过变换器与SWL1连接的字线WL1为H电平的状态，构成变换器的NMOS晶体管6为导通状态。由此，SWL1的下侧部分为接地电位。SWL1的上侧部分由于Φ4的下降，PMOS晶体管9导通成为Vcc电位，故在SWL1上电流从上向下流过。
又，采用输入输出线对I/O、/I/O分别使得所选择的位线BL与反相位线/BL为高电平以及低电平。再者，通过使得信号线Φ5上升到高电平而使得NMOS晶体管10a以及10b导通。由此，使得位线BL以及与其对应的反相位线/BL为短路的状态，从H电平状态的位线BL向L电平状态的反相位线/BL流过电流。即，在位线BL上流过向左的电流，在反相位线/BL上流过向右的电流。
又，使得流过位线BL与反相位线/BL的电流为与上述相反的方向时，向位线BL供给L电平的信号的同时向反相位线/BL供给H电平的信号。
如上，在所选择的存储单元，在辅助字线SWL1上从上向下流过电流的同时，通过在位线对BL、/BL上流过相互相反方向的电流，由此能够容易地在所选择的存储单元TMR元件4a的强磁性层3a与TMR元件4b的强磁性层3b中写入相反的数据(例如，“1”、“0”)。
又，欲在TMR元件4a的强磁性层3a与TMR元件4b的强磁性层3b中写入与上述相反的数据(例如，“0”、“1”)时，使流过BL与/BL电流的方向为反向即可。
又，对于没有被选择的存储单元，由于在辅助字线SWL中电流不流过，所以不进行数据改写。
(读出动作)
如上，在数据的写入动作中，在与位线BL连接的TMR元件4a的强磁性层3a以及与反转字线/BL连接的TMR元件4b的强磁性层3b上分别写入变成相反磁场的数据。以下，参照图2对于选择了与字线WL1相关联的存储单元52时的读出动作进行说明。
首先，在字线WL1上升之前，字线WL1为L电平状态。此时，由于与字线WL1连接的倒相器电路的PMOS晶体管为导通状态，辅助字线SWL1的电位为Vcc。由此，节点a的电位变成Vcc。又，由于TMR元件4a以及4b为导体，TMR元件4a以及4b的电位也变成Vcc。在该状态下，在使得Φ5上升到H电平的同时，利用预充电电路67将位线BL以及反相位线/BL预充电到Vcc。又，当字线WL1上升时，通过行解码器54而将字线WL1设定为H电平，故与字线WL1连接的NMOS晶体管5a以及5b为导通状态。由此，位线BL以及反相位线/BL与TMR元件4a以及4b也为导通状态。在该状态下，位线BL、反相位线/BL以及节点a的电位为Vcc。
又，当字线WL1上升到H电平时，Φ5变成L电平，在切断预充电电路67的同时，由于与字线WL1连接的倒相电路的NMOS晶体管6为导通状态，辅助字线SWL1的电位逐渐向GND(接地)电位下降。由此，节点a的电位也逐渐而GND电位下降，由此，位线BL以及反相位线/BL的电位也逐渐向GND电位下降。这里，连接在位线BL侧的TMR元件4a其磁场方向因上下的强磁性层3a及1a而相反，故比与反相位线/BL连接的TMR元件4b电阻率高。
又，在位线BL以及反相位线/BL的电位向GND电位开始下降的时刻，位线BL以及反相位线/BL、和节点a间由于存在微小的电位差，因此，MR比(电阻变化率)为最大。
随着节点a的电位逐渐下降，位线BL以及反相位线/BL的电位也逐渐下降。此时，由于位线BL侧的TMR元件4a电阻稍大，所以电位下降的程度比反相位线/BL慢。由此，在位线BL与反相位线/BL之间产生电位差。在产生该电位差的时刻，如图3所示，使得字线从H电平下降到L电平。
该字线WL1的下降时刻是在节点a的电位变成GND电位之前。这是由于下述理由。即，位线BL与反相位线/BL的电位差仅在过度状态时产生。因此，当TRM元件4a以及4b的强磁性层1a以及1b的电位(节点a的电位)变为GND电位时，分别与强磁性层3a以及3b连接的位线BL以及反相位线/BL也变为接地电位。此时，由于位线BL与反相位线/BL之间不存在电位差，因此检测不出电位差。
在过度时刻，虽然位线BL以及反相位线/BL上产生电位差，但由于TMR元件4a以及4b为导体，最终位线BL以及反相位线/BL变为等电位。因此，与字线WL1的下降时刻相对应使信号线Φ3下降。由此，由于NMOS晶体管(分离用晶体管)8a以及8b变为截止状态，使得位线BL以及反相位线/BL与读出放大器53分离。此后，通过使得读出放大器53的Φ1以及Φ2上升，让读出放大器53活化。由此，使得读出放大器53一侧的位线BL与读出放大器53侧的反相位线/BL的电位差被增大，分别为Vcc与GND。如此，进行数据读出的动作。
又，在信号线Φ3的下降时刻，使得Φ5上升的同时使得预充电电路67打开并且预先将位线BL以及反相位线/BL充电到Vcc。
在第1实施形态中，如上，两个TMR元件4a以及4b与两个NMOS晶体管5a以及5b构成1个存储单元52，同时通过采用读出放大器53检测出与两个TMR元件4a以及4b连接的位线BL以及反相位线/BL的电位差，由此，能够容易地读出数据。这样，由于检测电位差，不需要如以往的由1个TMR元件与1个NMOS晶体管构成1个存储单元的情况那样检测流过位线的微小的电流值。结果，能够防止为了检测出微小的电流值而读出放大器的构造变得复杂的不良情况。
又，在第1实施形态中，如上，通过利用读出放大器53检测位线BL与反相位线/BL之间的电位差，采用与以往的DRAM所用的读出放大器同样简单的读出放大器53，能够读出存储在MRAM中的数据。如此，由于采用简单的读出放大器53能够读出数据，与采用以往的构造复杂的读出放大器的情况相比，能够高速地进行读出。
又，对于第1实施形态中的MRAM，由于读出放大器53的构成、整体电路构造以及动作方法类似于以往的DRAM，能够原样地利用DRAM的技术。结果是能够容易地替换DRAM。
(实施形态2)
参照图5以及图6，该第2实施形态的MRAM与图1以及图2所示的第1实施形态的MRAM的不同点在于，在设置空位线(空BL)的同时，还设置了用于检测该空位线的电位的比较器201。又，比较器201是本发明的“读出电路”的一一示例。以下进行详细说明。
在第2实施形态中，如图5以及图6所示，设有具有与位线BL相同构成的空位线(空BL)。即，在空位线上通过晶体管5a连接着TMR元件4a。在该空位线上连接的所有的TMR元件4a设定成强磁性层1a与3a的磁化方向相同(平行)。然后，该空位线连接在比较器201一输入端上。在比较器201的另一输入端上连接Vcc(参照电压)。在该比较器201的输出上连接反相器203、反相器202的输出上连接反相器203。将反相器202的输出作为信号Φ1使用，将反相器203的输出作为信号Φ2使用。将该信号Φ1以及Φ2作为读出放大器53的活化信号使用。
比较器201如图7所示，包含一对PMOS晶体管213及214、和在栅极上施加有输入电压(空位线电压)Vin的NMOS晶体管211、及在栅极上施加有Vcc的NMOS晶体管212。又，NMOS晶体管211为本发明的“第1晶体管”的一一示例，NMOS晶体管212为本发明“第2晶体管”的一一示例。又，在NMOS晶体管211以及212的一端上连接恒流源215。又，在PMOS晶体管213以及214的另一端上连接Vcc。从PMOS晶体管213的另一端与NMOS晶体管211的另一端的连接点上输出输出电压Vout。
这里，对于图7所示的第2实施形态的比较器201，构成使得流过施加有Vin的NMOS晶体管211的电流量比流过施加有Vcc的NMOS晶体管212的电流量要大。具体地，通过使得NMOS晶体管211的选通脉冲宽度比NMOS晶体管212的栅极选通脉冲宽度稍大，使得流过NMOS晶体管211的电流量比流过NMOS晶体管212的电流量大。又，不改变选通脉冲宽度，也可以通过使得NMOS晶体管211的栅长比NMOS晶体管212的栅长稍小而使得流过NMOS晶体管211的电流量大于流过NMOS晶体管212的电流量。
如此，通过构成使得施加有Vin的NMOS晶体管211电流量大于施加有Vcc的NMOS晶体管212的电流量，即使在Vin为与基准电压Vcc相同的Vcc时，作为输出电压Vout，也能够输出L电平的信号。由此，当比较器201的输入电压Vin为Vcc时，能够防止比较器201的输出变得不稳定。即，对于第2实施形态的比较器201，当Vin为与基准电压Vcc相同的Vcc时，在输出L电平信号的同时，当Vin低于基准电压Vcc时，输出H电平的信号。
又，在第2实施形态中，如图5以及图6所示，信号Φ7与列解码器60的输出输入与门电路205。然后，该与门电路205的输出与用于连接位线BL与反相位线/BL的晶体管204的栅极连接。通过这样的构成，能够容易地仅使得选择的位线BL以及与其对应的反相位线/BL短路。
其次，对于上述构造的第2MRAM的读出动作以及写入动作进行说明。
(读出动作)
图8是用于说明本发明第2实施形态的MRAM的读出动作的动作波形概要图。图9以及图10是用于说明第2实施形态的MRAM的读出动作的动作波形模拟图。又，在该第2实施形态中，对连接在位线BL上的TMR元件4a的电阻比连接在反相位线/BL上的TMR元件4b的电阻小时的读出动作进行说明。即，如图6所示的字线WL2连接的存储单元52那样，对TMR元件4a的磁化为同向(平行)、TMR元件4b的磁化为反向(反平行)时的读出动作进行说明。以下，对选择了字线WL2时的读出动作进行说明。
首先，参照图6，在字线WL2上升之前的初始状态下，字线WL2为L电平状态。此时，由于与字线WL2连接的倒相电路PMOS晶体管7为导通状态，辅助字线SWL2的电位为Vcc。由此，节点a的电位也为Vcc。又，由于TMR元件4a以及4b为导体，TMR元件4a以及4b的电位也为Vcc。在该状态下，在使得Φ5上升到H电平的同时，由预充电电路67对于位线BL与反相位线/BL以及空位线进行预充电而达到Vcc。
又，当字线WL2上升到H电平时，与字线WL2连接的NMOS晶体管5a以及5b为导通状态。由此，位线BL以及反相位线/BL与TMR元件4a以及4b为导通状态。在该状态下，位线BL、反相位线/VL、空位线(空BL)、节点a、节点b以及节点c的电位为Vcc。
又，当字线WL2上升到H电平之前，Φ5为L电平，在切断预充电电路67的同时，连接在字线WL2上的倒相电路的NMOS晶体管6为导通状态，使得辅助字线SWL2的电位逐渐下降到GND电位。由此，节点a的电位也逐渐下降到GND电位。因此，位线BL以及反相位线/BL的电位也逐渐下降到GND电位。
在图8中表示使得字线WL上升、使得辅助字线SWL逐渐下降时的波形。如图8所示，通过使得字线WL上升、辅助字线SWL逐渐下降，节点b以及节点c(参照图6)下降。此时，对于磁化方向同向(平行)的TMR元件4a与磁化方向反向(反平行)的TMR元件4b，由于电阻值不同，在节点b与节点c之间产生电位差。又，单元一侧(存储单元52侧)的位线BL以及反相位线/BL从节点b以及节点c的电位小于Vcc-Vt(阀值电位)时开始下降。此时，磁化方向平行电阻小的TMR元件4a比磁化方向反平行、电阻大的TMR元件4b电位要早开始下降。
这里，与单元一侧的位线BL以及反相位线/BL连接的晶体管5a以及5b的导通电阻依赖于晶体管5a及5b的栅极与元件之间的电位差VgsB及VgsC(参照图6)。此时，由于节点b与节点c之间的电位不同，晶体管5a的VgsB与晶体管5b的VgsC不同。因此，与电阻较低(平行)的TMR元件4a连接的晶体管5a其Vgs也变大、电阻变小。因此，单元一侧的位线BL与反相位线/BL间的电位差比节点b与节点c之间的电位差要大。同样地，由于分离用的NMOS晶体管8a以及8b的Vgs的影响，读出放大器侧的位线BL与反相位线/BL之间的电位差(Vsig)变得更大。
然而，由于读出放大器一侧的位线BL以及反相位线/BL的布线电容比单元一侧的位线BL以及反相位线/BL的布线电容要小，当经过一段时间后，读出放大器侧的位线BL以及反相位线/BL与单元一侧的位线BL以及反相位线/BL为同电位。因此，从读出放大器一侧的位线以及反相位线从Vcc开始下降起到与单元一侧的位线以及反相位线变成同电位止的时刻能取输入读出放大器53两端的电位差为最大的时刻。
在上述的第1实施形态中，在单元一侧的位线BL以及反相位线/BL成为0V为止的任意的时刻开始由读出放大器53进行检测。此时，可能会错过检测效率高的时刻。
这里，在该第2实施形态中，通过设置用于检测空位线(空BL)与其空位线的电位的比较器201而可以检测出读出放大器一侧的位线BL的下降时刻。然后，在该时刻分离单元一侧的位线及反相位线、与读出放大器一侧的位线及反相位线而使得读出放大器53工作。
具体为，在初始状态下，如上，位线BL及反相位线/BL、空位线(空BL)、辅助位线SWL2的电位为Vcc。此受，字线WL2开始上升、辅助字线SWL逐渐开始上升。由此，在单元一侧的位线BL与反相位线/BL之间产生电位差。此后，在单元一侧的位线BL及反相位线/BL的电位小于Vcc-Vt处，如图8所示，读出放大器侧的位线BL以及反相位线/BL的电位从Vcc开始下降。此时，由于与空位线连接的TMR元件4a设定为磁化方向平行、电阻小的状态，故空位线在与位线BL及反相位线/BL中电阻小的一方(在第2实施形态中为位线BL)相同的时刻电位开始下降。
又，在初始状态下，连接空位线的比较器201的输入Vin为Vcc，与基准电压Vcc相同。在第2实施形态中，如上，当比较器201的输入Vin与基准电压Vcc相同为Vcc时，作为输出Vout输出L电平信号。然后，空位线(比较器一侧)的电位从Vcc开始下降并且当空位线(比较器一侧)一小于Vcc的电压时，因比较器201的基准电压为Vcc，所以比较器201就输出H电平。接受该信号并且信号Φ2成为H电平、信号Φ1成为L电平。由此，使得读出放大器53活化。又，在该时刻信号Φ3下降。由此，因分离用NMOS晶体管8a以及8b为截止状态，使得单元一侧的位线及反相位线、与读出放大器一侧的位线及反相位线分离。
此后，读出放大器一侧的位线及反相位线的电位与DRAM读出放大器动作相同地被放大、读出。又，通过使信号Φ5上升到H电平，单元一侧的位线BL以及反相位线/BL返回初始状态。
又，实际的模拟波形如图9以及图10所示。在图9中，表示开始没有利用读出放大器53的读出而仅观察到位线BL的变化波形。在图10中表示使比较器201动作并使读出放大器53动作时的波形图。
(写入动作)
对于该第2实施形态的写入动作，由于基本上与第1实施形态的写入动作相同，这里省略详细说明。然而，在该第2实施形态中，如上，在将信号Φ7与列解码器输出一起输入与门电路205的同时，将该与门电路205的输出与用于连接位线BL与反相位线/BL的晶体管204的栅极连接。由此，在进行写入动作时，能够容易地使得所选择的位线BL仅与其对应的反相位线/BL短路。
在第2实施形态中，如上，采用空位线与比较器201，能检测读出放大器一侧的位线BL的下降时刻。而且，在由比较器201检测的空位线的下降时刻，使得分离用的NMOS晶体管8a以及8b截止的同时，通过活化读出放大器53，利用读出放大器53能够容易地检测出读出放大器侧的位线与反相位线的电位差(Vsig)。
(第3实施形态)
参照图11以及图12，在该第3实施形态中，与图1以及图2所示的第1实施形态的不同点仅在于存储单元部分。即，对于该第3实施形态的MRAM，1个存储单元82由1个双重接合TMR元件24与两个NMOS晶体管5a及5b构成。又，第3实施形态的存储单元部分以外的电路构成与第1实施形态相同。
该第3实施形态的双重接合TMR元件24如图12所示，包含强磁性层23a、绝缘隔离层22a、强磁性层23b、绝缘隔离层22b、比强磁性层23a及23b更加不容反转的强磁性层21。即，在中央的难反转的强磁性层21的两表面上通过绝缘隔离层22a以及22b分别形成强磁性层23a以及23b。
这里，对于第3实施形态的双重接合TNR元件24，通过图12所示的1个强磁性层21使得图2所示的第1实施形态的TMR元件4a的强磁性层1a与TMR元件4b的强磁性层1b共用。由此，在第3实施形态中，通过1个双重接合TMR元件24能够具有与第1实施形态的两个TMR元件4a及4b相同的功能。
又，双重接合TMR元件24是表示本发明的“强磁性隧道效应的存储元件”的一一示例。又，强磁性层23a是本发明的“第1磁性层”的一一示例，强磁性层21是本发明的“第2磁性层”的一一示例，强磁性层23b是本发明的“第3磁性层”的一一示例。又，绝缘隔离层22a是本发明的“第1绝缘隔离层”的一一示例，绝缘隔离层22b是本发明的“第2绝缘隔离层”的一一示例。
又，在第3实施形态中，如上，仅将第1实施形态的两个TMR元件4a及4b替换成1个双重接合TMR元件24，其他电路构成与实施形态1相同。因此，第3实施形态的MRAM的写入以及读出动作也与上述第1实施形态相同。因此，其详细说明在此省略。
如上，在第3实施形态中，由包含强磁性层21、23及23b与绝缘隔离层22a及22b的1个双重接合TMR元件24、和2个NMOS晶体管5a及5b构成1个存储单元82，与由两个TMR元件4a及4b、两个NMOS晶体管5a及5b构成1个存储单元52的第1实施形态相比，能够减小存储单元的面积。
又，在第3实施形态中，由于进行与上述第1实施形态相同的读出动作，能够获得与第1实施形态相同的效果。即，通过采用读出放大器(参照图12)检测连接在1个双重接合TMR元件24上的位线BL及反相位线/BL的电位差，由此能够容易地读出数据。如此，由于检测电位差，就没有必要如同以往由1个TMR元件与1个NMOS晶体管构成1个存储单元的情况那样，检测出流过位线的微小电流值。结果是可以防止为了检测出微小的电流值而导致读出放大器的构造变得复杂的不良情况。
又，在第3实施形态中，与上述的第1实施形态相同，利用读出放大器53(参照图12)检测出位线BL与反相位线/BL之间的电位差，从而能采用与以往的DRAM所用的读出放大器相同简单的读出放大器53，读出存储在MRAM中的数据。如此，由于能够采用简单的读出放大器53读出数据，与采用以往结构复杂的读出放大器相比，能够高速地进行读出。
又，对于第3实施形态的MRAM，与第1实施形态相同，读出放大器53的构成、整体的电路构成以及动作方法类似于以往的DRAM，因此能够原样地利用DRAM的技术。结果是能够容易地替换DRAM。又，通过将脉冲状的信号输入到所选择的字线而采用读出放大器53(参照图12)读出产生在位线与反相位线之间的电位差，由此与以往的读出微小电流值的情况不同，即使在双重接合TMR元件24的电阻较大时，也能够容易地检测数据。
图13是用于图11及图12所示第3实施形态的MRAM电路构成的平面布置图，图14是沿图13所示的100-100线的剖视图。以下，参照图13以及图14，对于第3实施形态中的MRAM的存储单元82的结构进行说明。
首先，在图13所示的平面布置图中，为了简化图面，仅表示了位线BL及反相位线/BL、构成双重接合TMR元件24的强磁性层21、23a以及23b、和位线接点部分94。
作为第3实施形态的MRAM存储单元82的剖视结构，如图14所示，在基片91的表面上的规定区域上形成分离区域92。在由分离区域92所包围的元件形成区域上隔开一定的间隔，形成N型源极/漏极区域93。在位于邻接的N型源极/漏极区域93之间的通道区域上形成构成字线WL1以及WL2的栅极电极。
在位于两端的N型源极/漏极区域93上，通过导电层96。连接着双重接合TMR元件24的容易反转的侧壁状的强磁性层23a。此时，导电层96与强磁性层23a通过接触孔99而连接。又，为了防止导电层96与强磁性层23a发生反应，在导电层96与强磁性层23a之间也可以形成阻挡膜(没有图示)。使绝缘隔离层22a介于在强磁性层23a的侧面上，形成难以反转的强磁性层21。使绝缘隔离层22b介于强磁性层21的另一侧面上形成容易反转的侧壁状的强磁性层23b。
这里，双重接合TMR元件24的强磁性层23a以及23b如图13所示相对于中央的强磁性层21呈交错状。
又，在位于中央的N型元件/漏极区域93的表面上的位线接触部分94上通过导电层98连接位线BL。又，形成层间绝缘膜95以及97使得覆盖全面。
图15～17是说明图13以及图14所示的双重接合TMR元件部分的制造过程用的剖视图以及立体图。其次，参照图15～图17对双重接合TMR元件24部分的制造过程进行说明。
首先，如图15所示，在层间绝缘膜95上形成具有规定形状图案形成的强磁性层21。
为了覆盖强磁性层21以及层间绝缘膜95，在形成作为绝缘隔离材料的氧化铝22之后，在位于氧化铝22的导电层96上的区域上，形成接触孔99。此后，在整个面上形成强磁性材料层23。然后，使得整个为各向异性而进行蚀刻，由此，如图16所示，形成侧壁状的强磁性层23a以及23b。此时，由于在接触孔99内也形成强磁性层23a，强磁性层23a与导电层96为电路连接状态。
在第3实施形态中，如上，采用与以往形成侧壁相同的步骤，能够容易地形成由强磁性层21、23a以及23b组成的双重接合TMR元件24。
又，作为上述第3实施形态的强磁性层21、23a以及23b的材料，例如，在容易反转的强磁性层23a以及23b上，采用由Co75-Fe25层、Py层和Ta层形成的多层膜的同时，在不容易反转的强磁性层21上采用Co75-Fe25层、Ir-Mn层、Py层、Cu层、Py层和Ta层形成的多层膜。对于该强磁性层的材料，如日本应用磁性学会第116回研究会资料“MRAM以及竞争技术的现状与将来的展望”(2000年11月17日)的第5页揭示。
此后，如图17所示，使得强磁性层23a以及23b作交错状图案形成。由此，能够容易地形成图13以及图14所示的双重接合TMR元件24。
又，本次揭示的实施形态应认为仅是列举的一示例并不限于此。本发明的范围不仅限于上述的实施形态的说明而是如权利要求书的范围，并且包含与权利要求书的范围一样的意思以及在该范围内所有的变化。
例如，在上述的实施形态中，作为构成存储单元的存储元件，虽然采用了TMR元件，而本发明不仅限于此，只要是显视出强磁性隧道效应的存储元件，也可以采用TMR元件之外的存储元件。又，即使采用显视强磁性隧道效应的存储元件以外的呈显磁阻效应的存储元件，也能够获得与上述实施形态相同的效果。
又，在上述的第2实施形态中，在包含第1实施形态的存储单元52的结构上列举了在追加空位线(空BL)以及比较器201等后的一示例，本发明不仅限于此，若在包含第3实施形态的存储单元82的结构上追加空位线(空BL)以及比较器201，也能够获得相同的效果。

Claims (22)

1.一种磁性存储装置，其特征在于，
具备：由显现强磁性隧道效应的第1存储元件以及第2存储元件、与所述第1以及第2存储元件分别连接的第1以及第2晶体管形成的存储单元；连接在所述第1以及第2晶体管的控制端上的字线；通过所述第1晶体管与所述第1存储元件连接的位线；通过所述第2晶体管与所述第2存储元件连接并且与所述位线构成位线对的反相位线；和与所述位线及所述反相位线连接的放大器，
在读出数据时，向所选择的所述字线输入信号，同时通过向所述字线输入信号而采用所述放大器读出在所述位线与所述反相位线之间产生的电位差。
2.如权利要求1所述的磁性存储装置，其特征在于，
所述第1存储元件与所述第2存储元件分别包含第1磁性层、和使绝缘隔离层介于所述第1磁性层上并相对配置的比所述第1磁性层更不容易反转的第2磁性层，
还具备连接所述第1存储元件的第2磁性层与所述第2存储元件的第2磁性层，并且根据输入所述字线的信号的上升时刻，使得所述第1存储元件的第2磁性层与所述第2存储元件的第2磁性层的电位下降到接地电位用的辅助字线。
3.如权利要求2所述的磁性存储装置，其特征在于，
输入所述字线的信号的下降时刻是在所述第1存储元件的第2磁性层电位与所述第2存储元件的第2磁性层的电位变为接地电位之前进行。
4.如权利要求1所述的磁性存储装置，其特征在于，
还具备根据输入所述字线的信号的下降时刻，用于分离所述放大器与所述位线及所述反相位线的分离用晶体管。
5.如权利要求1所述的磁性存储装置，其特征在于，
在所述第1存储元件以及所述第2存储元件中存储彼此相反的数据。
6.如权利要求1所述的磁性存储装置，其特征在于，
还具备：通过所述第1晶体管与所述第1存储元件连接的空位线；检测出所述空位线的下降时刻的检测电路。
7.如权利要求6所述的磁性存储装置，其特征在于，
还具备根据由所述检测电路检测的所述空位线的下降时刻用于分离所述放大器与所述位线及所述反相位线的分离用晶体管，
根据由所述检测电路检测的所述空位线的下降时刻使得所述放大器活化。
8.如权利要求6所述的磁性存储装置，其特征在于，
所述检测电路包含在栅极施加输入电压的第1晶体管与在栅极施加基准电压的第2晶体管，
通过使得流过所述第1晶体管的电流大于流过所述第2晶体管的电流，在所述输入电压与所述基准电压相等时输出L电平。
9.如权利要求8所述的磁性存储装置，其特征在于，
所述第1晶体管的选通脉冲宽度比所述第2晶体管的选通脉冲宽度要大。
10.如权利要求8所述的磁性存储装置，其特征在于，
所述第1晶体管的栅长比所述第2晶体管的栅长要小。
11.如权利要求2所述的磁性存储装置，其特征在于，
在写入数据时，在所选择的所述辅助字线中从上向下流过电流，同时通过在所述位线与所述反相位线中流过互为反向的电流，在所述第1存储元件所述第1磁性层与所述第2存储元件的所述第1磁性层写入彼此相反的数据。
12.一种磁性存储装置，其特征在于，
具备：由包含第1磁性层、使第1绝缘隔离层介于所述第1磁性层的表面上并与其一表面上对向配置的第2磁性层、和使第2绝缘隔离层介于所述第2磁性层的另一表面上并对向配置的第3磁性层在内的1个显现强磁性隧道效应的存储元件、和分别与所述存储元件的第1磁性层及第3磁性层相连接的第1及第2晶体管形成的存储单元；连接在所述第1及第2晶体管的控制端上的字线；通过所述第1晶体管连接在所述第1磁性层上的位线；通过所述第2晶体管连接在所述第3磁性层上并且与所述位线构成位线对的反相位线；和与所述位线及反相位线连接的放大器，
在读出数据时向已选择的所述字线输入信号，同时通过向所述字线输入信号采用所述放大器读出在所述位线与所述反相位线之间产生的电位差。
13.如权利要求12所述的磁性存储装置，其特征在于，
所述第1磁性层包含使所述第2绝缘隔离层介于所述第2磁性层的一侧面上而形成的侧壁状的第1磁性层，
所述第3磁性层包含使所述第1绝缘隔离层介于所述第2磁性层的另一侧面上而形成的侧壁状的第3磁性层。
14.如权利要求12所述的磁性存储装置，其特征在于，
所述第1磁性层以及所述第3磁性层相对于所述第2磁性层呈交错状。
15.如权利要求12所述的磁性存储装置，其特征在于，
所述存储元件的第2磁性层比所述第1磁性层以及所述第3磁性层更不容易反转，
还具备根据输入所述字线的信号的上升时刻，用于使得所述存储元件的第2磁性层的电位下降到接地电位的辅助字线。
16.如权利要求15所述的磁性存储装置，其特征在于，
输入所述字线的信号的下降时刻是在所述存储元件的第2磁性层的电位变为接地电位之前进行。
17.如权利要求12所述的磁性存储装置，其特征在于，
还具备根据输入所述字线的信号的下降时刻，用于分离所述放大器与所述位线及所述反相位线的分离用晶体管。
18.如权利要求12所述的磁性存储装置，其特征在于，
在所述第1磁性层以及所述第3磁性层上存储彼此相反的数据。
19.一种磁性存储装置，其特征在于，
具备存储单元，
所述存储单元由包含第1磁性层、使第1绝缘隔离层介于所述第1磁性层的表面上并与其一表面上对向配置的第2磁性层、使第2绝缘隔离层介于所述第2磁性层的另一表面上并对向配置的第3磁性层在内的1个显现强磁性隧道效应的存储元件；分别与所述存储元件的第1磁性层以及第3磁性层连接的第1以及第2晶体管组成。
20.如权利要求19所述的磁性存储装置，其特征在于，
所述第1磁性层包含使所述第1绝缘隔离层介于所述第2磁性层的一侧面上而形成的侧壁状的第1磁性层，
所述第3磁性层包含使所述第2绝缘隔离层介于所述第2磁性层的另一侧面上而形成的侧壁状的第3磁性层。
21.如权利要求19所述的磁性存储装置，其特征在于，
所述第1磁性层以及所述第3磁性层相对于所述第2磁性层呈交错状。
22.如权利要求19所述的磁性存储装置，其特征在于，
在所述第1磁性层以及所述第3磁性成上存储彼此相反的数据。
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