TW584976B - Magnetic memory device - Google Patents

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TW584976B TW090126458A TW90126458A TW584976B TW 584976 B TW584976 B TW 584976B TW 090126458 A TW090126458 A TW 090126458A TW 90126458 A TW90126458 A TW 90126458A TW 584976 B TW584976 B TW 584976B
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Kouichi Yamada
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584976 A7 B7 五、發明說明（i ) [發明所屬之技術領域] 本發明係有關於磁性記憶裝置，尤指含有表示強磁性 隨道效應（tunnel effect)之記憶元件的磁性記憶裝置。 [習知技術] 習知有利用磁性記錄數據之非揮發性記憶體的 MRAM(Magnetic Random Access Memory)。對於 MRAM 例 如於 NIKKEI ELECTRONICS 1999、11、15(ηο·757) ρρ·49 至56有詳細揭示。 第18及19圖表示上述文獻中揭示的MRAM記憶元件 之構造概略圖。如第18圖所示，習知之MRAM記憶元件 11 〇具備強磁性層101、強磁性層1 03、強磁性層1 〇 1及1 〇3 之間所設置之非磁性層1 02。 強磁性層101比強磁性層103不容易反轉。於此之強 磁性指磁性原子或金屬之自由原子由於正的交換相互作用 將磁矩（magnetic moment)整列成平行而形成自發磁化之狀 態的磁性，而表示有該強磁性之物質稱為強磁性體。強磁 性層1 01及103即由該強磁性體形成。又習知上之非磁性 層 102 為採用金屬之 GMR(Giant Magneto resistance)膜。 近年來開發有用絕緣體之TMR(Tunneling Magneto Resistance)膜。TMR膜比GMR膜具有電阻較大的優點。 具體言之，對於GMR膜之MR比（電阻變化率）為1〇%程 度，TMR膜之MR比（電阻變化率）為2〇%以上。以下稱由 TMR膜形成之記憶元件11 〇為TMR元件11 〇。 其次參照第1 8及19圖說明習知之採用TMR元件11 〇 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮） 313122 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
* 0 I ,l:eJ· £ύ I I I I I 1· I ϋ I ϋ ϋ ϋ n I ϋ ϋ ϋ ϋ n ϋ n H ϋ ϋ I ϋ I I 1 584976
五、發明說明（2 (請先閲讀背面之注意事項再填寫本頁) 之MRAM的記憶原理。如第18圖所示，設兩強磁層ι〇1 及103之磁化為相同方向（平行）時之狀態為對應於數 據”0”。又如第19圖所示設兩磁性層ιοί及1〇3之磁化為 相反方向（反平行）之狀態為對應於數據”〗”。於此TMR元 件110具有磁化方向平行時其電阻（rg)小，又於反平行時 其電阻（Ri)大的性質。而由利用上述磁化方向為平行或反 平行使得TMR元件11 〇之電阻不同的性質以判別數據 為或 ”1”。 第20圖表示以習知之一 TMR元件與一電晶體構成記 憶體單元時之MRAM全體構成的方塊圖。以下參照第2〇 圖說明習知之MRAM 150之構成。 記憶體單元15 1為由複數之記憶體單元12〇配置成矩 陣狀構成（第2 0圖中為簡化圖面只表示四個記憶體單元 120)。一個記憶體單元120由一個TMR元件11〇及一個 NMOS電晶體111構成。 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 列（row)方向編排之各記憶體單元120之NMOS電晶體 111之閘極為連接於共通的讀出用字元（word)線RWLi至 RWLn。又於列方向編排之各記憶體120之TMR元件11〇 之一方的強磁層上設置有換寫用字元線WWLi至WWLn。 行（column)方向編排之各記憶體單元120之TMR元件 110之一方的強磁性層為連接於共通位元（bit)線BL:至 BLn。 各讀出用字元線RWL i至RWLn為連接於列解碼器 152，而各位元線為連接於行解碼器153。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 2 313122 584976 經濟部智慧財產局員工消費合作社印製 A7 B7_ 五、發明說明（3 ) 由外部指定之列位址及行位址為輸入於位址端 (address pin)154。其中之列位址及行位址由位址端154轉 送至位址閂鎖（address latch)155。由位址閂鎖155所閂鎖 之位址中，列位比為經由位址緩衝器156轉送至列解碼器 152，而行位址則經由位址緩衝器156轉送至行解碼器 153 〇 列解碼器152選擇各讀出用字元線RWM至RWLn中 之對應於位址閂鎖155所閂鎖之列位址的讀出用字元線 RWL，並選擇各換寫用字元線WWL!至WWLn中之對應於 位址閂鎖155所閂鎖的列位址之換寫用字元線WWL。列 解碼器152並依據電壓控制電路157之訊號控制各讀出用 字元線RWL至RWLn之電位及各換寫用字元線wWh至 WWLn的電位。 行解碼器153選擇各位元線中對應於位址 閃鎖155所閂鎖之行位址的位元線，並依據電壓控制電路 158的訊號控制各位元線81^至BLn之電位。 由外部指定之數據為輸入數據端丨59。該數據由數據 端159經由輸入緩衝器16〇轉送至行解碼器ι53。行解碼 器153對應於該數據控制各位元線BLi至BLn的電位。 從任意之記憶體單元12〇讀出之數據由各位元線BLl 至經行解碼器153轉送至感測放大器（sense amplifier) 群161。感測放大器群161為由電流感測放大器形成。由 感測放大器群16丨判別之數據由輸出緩衝器162經數據端 159向外部輪出。 本紙張尺fiii^7_CNS)A4規格⑵〇 χ 297公爱）--- 3 313122 -----------01 — (請先閱讀背面之注意事項再填寫本頁) I tt — lllllt — — — — — — — — — — — — —— — — — — — —___ 584976 A7
___ B7 五、發明說明（4 ) 上述各電路（152至162)之動作由主控制電路163控 制。 f靖先閱讀背面之注意事項再填寫本頁) 以下說明如上述構成之習知MR AM 150之寫入（換寫） 動作及讀出動作。 (寫入動作） 實行寫入動作時，對選擇之換寫用字元線WWL及位 元線BL流通直交的電流。如此能能只對位在該位元線bl 與換寫用字元線WWL之交點的TMR元件11〇實行換寫。 具體言之，流通換寫用字元線WWL與位元線BL之各電流 產生磁場’兩個磁場之和（合成磁場）作用於TMR元件 11〇。該合成磁場使TMR元件110之磁化方向反轉，例如 由”1”變為，，0，，。 至於在交點以外之TMR元件110則有全無電流流通， 及只有單方向流通電流者。無電流流通之TMR元件1 i 〇 因不發生磁場而其磁化方向不變。只有一方向流通電流之 TMR元件110則因所發生磁場不夠大而不足以改變其磁化 方向。 經濟部智慧財產局員工消費合作社印制衣 如上所述，由流通電流於選擇之位址所對應之位元線 BL及換寫用字元線WWL，使位在選擇之位元線BL與換 寫用字元線WWL之交點的TMR元件110的磁化方向轉化 為第18圖或第19圖所示的方向。由此可寫入數據，，〇，， 或 ”1，、 (讀出動作） 欲讀出如上述寫入之數據時，由施加電壓於讀出用字 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 4 313122 584976 A7 經 濟 部 智 慧 財 產 局 消 費 合 作 社 印 製 五、發明說明（5 ) 疋線RWL使NM〇S電晶體丨丨丨導通。在上述狀態由判定 l通位元線BL之電流比參照之電流值為大或小以判定數 據為”1”或。 此時如數據為第丨8圖所示，，〇 ”時，因磁化方向平行而 電阻值（RG)小。亦即流通位元線Bl的電流值比參照電流值 大。又如數據為如第19圖所示”1”時，則因磁化方向反平 行而其電阻值（Ri)比第18圖所示狀態大。由而淥通位元線 BL的電流值比參照電流值小。 [發明所欲解決的課題] 以上述習知之MRAM 150於讀出數據時，有必要使位 疋線具有微小的電位（0·4ν以下）以檢測電流值。其原因在 TMR元件11〇具有如施加於其兩端的電位差非為微小則無 法確認其電阻變化的特性。因此有必要於TMR元件11 〇 之兩端施加微小電位差（〇 4V以下），其結果流通的電流值 亦為微小。習知用於檢測上述微小之電流值的感測放大器 (放大器）的構造複雜而不方便。又為了讀出微小的電流值 亦構成使讀出速度較慢的問題。 本發明為解決上述的問題，本發明之一目的為提供感 測放大器（放大器）的構造不複雜的磁性記憶裝置。 本發明之另一目的為提供比較以檢測微小的電流值判 別數據的狀態能提高讀出速度之磁性記憶裝置。 本發明之又一目的對於上述磁性記憶裝置，使得容易 從DRAM將其更換。 [解決課題的手段] 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 5 313122 (請先閱讀背面之注意事項再填寫本頁) ♦ • 0 丨訂· --------線 584976 A7 經濟部智慧財產局員工消費合作社印製 — ___ _________ B7 _五、發明說明（6 ) 申請專利範圍第1項之磁性記憶裝置為具備：由具有 強磁性隧道效應之第1記憶元件及第2記憶元件以及各連 接於第1及第2記憶元件之第1及第2電晶體形成的記憶 體單元；連接於第1及第2電晶體之控制端子的字元線； 經由第1電晶體連接於第1記憶元件的位元線；經由第2 電晶體連接於第2記憶元件與位元線構成位元線對之反轉 位元線；以及連接於位元線及反轉位元線之放大器，而於 數據之讀出時對選擇之字元線輸入訊號，並對於由輸入訊 號於字元線所產生位元線與反轉位元線之間的電位差用放 大器讀出。 · 如上所述依申請專利範圍第1項之發明，由於用具有 強磁性隧道效應之兩個第1及第2記憶元件及兩個第1及 第2電晶體構成記憶體單元，並且對於連接在兩個第1及 第2記憶元件之位元線及反轉位元線間的電位差用放大器 檢測，因此能容易的讀出數據。由此可不必如習知之具強 磁性隧道效應之一記憶元件與一電晶體構成記憶體單元的 狀態檢測流通於位元線的微小電流值。其結果使放大器的 架構不會複雜。又由於對字元線輸入訊號使用放大器讀出 位元線與反轉位元線間產生的電位差，因此不同於習知之 讀出位元線流通的微小電流值的狀態，即使記憶元件具有 高電阻值亦能容易讀出。 又依申請專利範圍第1項的發明為如上所述對於位元 線與反轉位元線間的電位差以放大器讀出的架構，因此可 使用與習知之DRAM採用之放大器（感測放大器）同樣簡單 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 6 313122 — — — J— — — — — — — —— I I (請先閱讀背面之注意事項再填寫本頁) :訂· -線 I,--------------------.' 584976 經濟部智慧財產局員工消費合作社印製 7 A7 B7___ 五、發明說明（7 ) 的放大器讀出記憶在磁性記憶裝置中的數據。而由於不必 如習知之以強磁性隧道效應之一記憶元件與一電晶體所構 成之記憶體單元需用複雜的感測放大器，因此能達成高速 讀出。又感測放大器及電路之構成以及動作方法因與習知 之DRAM類似，因此可照樣應用DRAM的技術。其結果 使得容易從DRAM將其更換。 申請專利範圍第2項之磁性記憶裝置，為對於申請專 利範圍第1項的構成，而以第1記憶元件及第2記憶元件 各包含第1磁性層及介以絕緣障壁層與第1磁性層對向配 置之比第1磁性層更不易反轉之第2磁性層，及更具備連 接於第1記憶元件之第2磁性層及第2記憶元件之第2磁 性層而應於施加在字元線之訊號上升的時序（timing)將第 1記憶元件之第2磁性層及第2記憶元件之第2磁性層之 電位拉下至接地電位用之補助字元線。 申請專利範圍第2項之發明以上述的架構由設置補助 字元線能容易的將第1記憶元件之第2磁性層與第2記憶 元件之第2磁性層之電位拉下於接地電位方向。由此使得 於第1記憶元件之第2磁性層與第2記憶元件之第2磁性 層之電位拉下至接地電位時，能起因於第1記憶元件及第 2 s己憶元件之電阻值的差而於位元線與反轉位元線之間產 生電位差。然後對該電位差用放大器檢測即可容易的檢測 所記憶的數據。 申請專利範圍第3項之磁性記憶裝置，為對於申請專 利範圍第1或第2項的架構，以對於字元線之訊號的下降 I紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱)"' ---- 313122 (請先閱讀背面之注意事項再填寫本頁) ί 訂 i-------線1·- 經濟部智慧財產局員工消費合作社印製 8 584976
五、發明說明（8 ) 時序為在第1記憶元件之第2磁性層及第2記憶元件之第 2磁性層的電位達到接地電位之前實行。依申請專利範圍 第3項的架構可防止位元線與反轉位元線的電位差消失。 因位疋線與反轉位元線間的電位差只在過渡狀態發生，如 第1及第2記憶元件之第2磁性層的電位到達接地電位， 則連接第1磁性層之位元線及反轉位元線亦變成接地電 位。其結果位元線與反轉位元線間的電位差消失。申請專 利範圍第3項的架構由於在第1及第2記憶元件之第2磁. 性層的電位達到接地電位之前使施加於字元線的訊號下 降’由此可在位元線與反轉位元線間的電位差消失前由放 大器檢測其電位差。 申請專利範圍第4項之磁性記憶裝置為於申請專利範 圍第1至3項之任一項的架構，更具備應於施加在字元線 之訊號的下降時序將放大器與位元線及反轉位元線分離之 分離用電晶體。申請專利範圍第4項由於如上述的架構， 在第1及第2記憶元件之第2磁性層的電位達到接地電位 之則’以分離用電晶體將放大器與位元線及反轉位元線分 離，因此能將位元線與反轉位元線間的電位差由放大器讀 出。 申請專利範圍第5項之磁性記愧裝置為對於申請專利 範圍第1至3項之任一項的構成而使第1記憶元件及第2 記憶元件記憶互為相反的數據。申請專利範圍第5項由上 述的架構而能利用第1記憶元件及第2記憶元件的電阻差 容易的讀出數據。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮） 313122 J-----ΚΙΙΦ-------•—訂---------線 (請先閱讀背面之注意事項再填寫本頁) 584976 A7
五、發明說明（9 ) 經濟部智慧財產局員工消費合作社印製 9 申請專利範圍第6項之磁性記憶裝置為對於申請專利 範圍第1或第2項之構成更具備介以第1電晶體連接於第 1記憶元件之虛擬位元（dummy bit)線，及檢測虛擬位元線 之下降時序的檢測電路。申請專利範圍第6項由於上述的 構成可利用虛擬位元線及檢測電路以檢測位元線的下降時 序。而以檢測所得時序使放大器測出位元線與反轉位元線 間的電位差即可容易的讀出所記憶的數據。 申請專利範圍第7項之磁性記憶裝置為以申請專科範 圍第6項的構成，更具備應於檢測電路檢測所得虛擬位元 線之下降時序使放大器與位元線及反轉位元線分離之分離 用電晶體，而上述放大器為應於檢測電路所得虛擬位元線 的下降時序活性化。申請專利範圍第7項由於上述的構成 而使位元線與反轉位元線間的電位差由放大器容易的讀 出。 申清專利範圍第8項之磁性記憶裝置為以申請專利範 圍第6或第7項的構成，而以其檢測電路包含輸入電壓為 施加在閘極之第1電晶體及參照電壓為施加在閘極的第2 電晶體’並使流通第1電晶體之電流比流通第2電晶體的 電流大而於輸入電壓與參照電壓相等時輸出L(低）電位。 申請專利範圍第8項由於上述的構成，能有效的防止輸入 電壓與參照電壓相同時輸出變成不安定。 申請專利範圍第9項之磁性記憶裝置為具備：由含有 第1磁性層及於第1磁性層的表面介以第1絕緣障壁層而 其一方表面為對向配置之第2磁性層及於第2磁性層之另 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 313122 __________0i_____丨訂；_______線> (請先閱讀背面之注意事項再填寫本頁) 584976 A7
五、發明說明（10 ) 一方表面介以第2絕緣障壁層對向配置之第3磁性層之 (讀先閱讀背面之注意事項再壎寫本頁) 個具有強磁性隧道效應的記憶元件，及各連接於記憶元件 之第1磁性層及第3磁性層之第丨及第2電晶體所形成之 記憶體單元·，連接於第1及第2電晶體之控制端子的字元 線；介由第1電晶體連接於前述第1磁性層之位元線；介 由第2電晶體連接於第3磁性層與位元線構成位元線對的 反轉位元線；以及連接於位元線及反轉位元線的放大器。 而於讀出數據時’對選擇的字元線輸入訊號，並依輸入字 元線的訊號使用放大器讀出位元線與反轉位元線間產生之 電位差。 經濟部智慧財產局員工消費合作社印製 依申請專利範圍第9項如上所述為由含有第丨、第2 及第3磁性層之具備強磁性隧道效應之一記憶元件及第j 與第2電晶體構成記憶體單元，並且使用放大器檢測連接 於第1及第3磁性層之位元線及反轉位元線的電位差，因 此能容易的讀出數據。由此不必如習知之以具有強磁性隨 道效應的一記憶元件與一電晶體形成記憶體單元的狀態檢 測流通於位元線之微小的電流值。其結果放大器的構成不 會變複雜。又對於由輸入訊號於字元線而於位元線與反轉 位元線之間產生的電位差為用放大器讀出，因而與習知之 讀出流通於位元線之微小電流值的狀態不同，對於記憶元 件具有高電阻的狀態亦可容易實行檢測。 又申請專利範圍第9項的發明由於以含有第1、第2 及第3磁性層之具強磁性隧道效應之一記憶元件及兩個的 第1及第2電晶體構成記憶體單元，與使用兩個記憶元 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） 313122 10 584976 A7 _______ B7 _____ 五、發明說明（11 ) 及兩個電晶體構成記憶體單元的狀態能減小記憶體單元的 面積。 (請先閱讀背面之注意事項再填寫本頁) 依申請專利範圍第9項如上所述為以放大器檢測位元 線與反轉位元線之間的電位差的架構，因此可使用於習知 之DRAM所採用的放大器讀出記憶在磁性記憶裝置的數 據。由而不必如習知之以具強磁性隧道效應之一記憶元件 與一電晶體構成記憶體單元的狀態需用複雜構成的感測放 大器’能達成高速的讀出動作。又感測放大器之構成、電 路架構及動作方法因與習知之DRAM類似，DRAM之技術 可照樣予以利用。其結果使得自DRAM的更換容易。 申請專利範圍第1 0項之磁性記憶裝置為以申請專利 範圍第7項之構成，而以第丨磁性層含有介由第1絕緣障 壁層形成在第2磁性層之一方之侧面的侧壁（side wall)形 狀的第1磁性層，第3磁性層含有介由第2絕緣障壁層形 成在第2磁性層之另一方之側面的側壁形狀的第3磁性 層。申請專利範圍第1〇項由於如上述的構成，能容易的形 經 濟 部 智 慧 財 產 局 員 工 消 f 合 作 社 印 製 成由第1磁性層、第2磁性層及第3磁性層構成之一記憶 體元件。 申請專利範圍第11項之磁性記憶裝置為以申請專利 範圍第10項之構成，而以側壁形狀之第丨磁性層及第3 磁性層為介以絕緣障壁材料層以被覆第2磁性層的狀態形 成磁性材料層後，對其實行具方性蝕刻以形成磁性材^ / 層。申請專利範圍第11項由於如上述的架構，能使用與習 知之侧壁形成處理同樣的處理而容易的形成第i磁性層、 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 11 313122 584976 A7 經濟部智慧財產局員工消費合作社印製 --------- -B7______五、發明說明（12 ) 第2磁性層及第3磁性層構成的一記憶元件。 申請專利範圍第12項之磁性記憶裝置為以申請專利 範圍第9至π項之任一項的構成，而將記憶元件之第2 磁性層形成比第1磁性層及第3磁性層更不易反轉，並更 具備應於對字元線施加之訊號的上升時序將記憶元件之第 2磁性層的電位拉下至接地電位之補助字元線。 申請專利範圍第12項為如上述的構成，由設置補助字 元線而能容易的將記憶元件之第2磁性層的電位向接地電 位方向拉下。而於記憶元件之第2磁性層的電位拉下至接 地電位時’能使其因記憶元件之電阻值的差於位元線與反 轉位元線之間發生電位差。又以放大器檢測該電位差而得 容易的檢測所記憶之數據。 申請專利範圍第13項之磁性記憶裝置為以申請專利 軏圍第9至13項之任一項的構成，而以對於字元線之訊號 的下降時序設定在記憶元件之第2磁性層的電位達到接地 電位之前。依申請專利範圍第13項的上述構成能防止位元 線與反轉位元線間的電位差消失。位元線與反轉位元線間 的電位差只在過渡狀態產生，因此如記憶元件之第2磁性 層的電位成為接地電位，則連接於第1磁性層及第3磁性 層之位元線及反轉位元線亦成為接地電位。其結果使位元 線與反轉位元線間之電位差消失。申請專利範圍第13項的 構成由於在記憶元件之第2磁性層的電位成為接地電位之 前使對於字元線之訊號下降，因而能在位元線與反轉位元 線間的電位差消失前以放大器對其實行檢測。
12 313122 (請先閱讀背面之注意事項再填寫本頁) 0 I丨訂： -I線< 584976 A7 五、發明說明（13 申請專利範園第14項之磁性記憶裝置為以申請專利 範圍第9至13項之任一項的構成，而更具備應於施加在字 兀線之訊號的下降時序使放大器與位元線及反轉位元線分 離之分離用電晶體。申請專利範圍第14項如上述的構成而 於記憶元件之第2磁性層的電位達到接地電位之前，由分 離用電晶體將放大器與位元線及反轉位元線分離，因此能 由放大器讀出位元線與反轉位元線間的電位差。 申請專利範圍第1 5項之磁性記憶裝置為以申請專利 範圍第9至14項之任一項的構成，而以第1磁性層及第3 磁性層記憶有相反的數據。 申請專利範圍第16項由如上述的構成，能容易利用第 1磁性層及第2磁性層之電阻與第3磁性層及第2磁性層 之電阻的電阻值差以讀出所記憶數據。 申請專利範圍第17項之磁性記憶裝置具備：含有第夏 磁性層及於第1磁性層的表面介以第1絕緣障壁層而其一 方面表為對向配置之第2磁性層及於第2磁性層之另一方 表面介以第2絕緣障壁層而對向配置之第3磁性層之一個 具有強磁性隧道效應的記憶元件；以及各連接於記憶元件 之第1磁性層及第3磁性層之第1及第2電晶體所形成的 記憶體單元。 申請專利範圍第17項如上所述由含有第1、第2及第 3磁性層之具強磁性隧道效應之一記憶元件，及兩個的第1 及第2電晶體構成記憶單元，比較由兩個記憶元件及兩個 電晶體構成記憶體單元時，可減小記憶體單元的面積。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 313122 !.---------_ί (請先Μ讀背面之注意事項再填寫本頁) J 訂·ί· 經濟部智慧財產局員工消費合作社印製 13 584976 A7 B7 五、發明說明（14 ) [發明之實施形態] 以下參照圖面說明本發明為具體化的實施形態。 (請先閱讀背面之注意事項再填寫本頁) 第1實施形態 第1圖表示本發明第1實施形態之MRAM全體構成的 方塊圖。第2圖表示第1圖所示第1實施形態之MRAM的 記憶體單元部及感測放大器部的電路圖。第3圖為說明第 1及第2圖所示MRAM之讀出動作的動作波形圖。 首先參照第1、2圖說明第1實施形態之MRAM的全 體構成。第1實施形態之MRAM除記憶體單元陣列（array) 以外與習知之ORAM具有同樣的構成。第1實施形態之 MRAM以矩陣（matrix)狀之記憶體單元陣列51為中心所構 成。記憶體單元降列5 1則由列（row)方向及行（column)方 向編排之記憶體單元（52)構成。記憶體單元52記憶有記憶 之最小單位的一位元之數據。 經濟部智慧財產局員工消費合作社印製 第1實施形態之MRAM中之一個記憶體單元52由兩 個TMR元件4a及4b，及兩個NMOS電晶體5a及5b構成。 如第2圖所示，TMR元件4a含有強磁性層3a、絕緣障壁 層2a及比強磁性層3a不易反轉的強磁性層la。又TMR 元件4b含有強磁性層3b、絕緣障壁層2b及比強磁性層3b 不易反轉的強磁性層lb。兩個NMOS電晶體5a及5b之閘 極為連接字元線WL。 TMR元件4a表示本發明之「具強磁性隧道效應之第1 記憶元件」之一例，TMR元件4b表示本發明之「具強磁 性隨道效應之第2記憶元件」之一例。又強磁性層3a、3b 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 14 313122
經濟部智慧財產局員工消費合作社印製 15 584976 五、發明說明（l5 ) 表示本發明之「第1磁性層」之一例，而強磁性層Ia、lb 表不本發明之「第2磁性層」之一例。又NM〇s電晶體5a 及5b各表示本發明之r第！電晶體」及「第2電晶體」之 一例。以及兩個之NMOS電晶體5&及讣之閘極表示本發 明之「控制端子」之一例。 記憶體單元陣列51中，編排於列方向（第！圖中為縱 方向）之各記憶體單元52為連接於字元線WL及補助字元 線SWL。又編排於行方向（第！圖中為橫方向）之各記憶體 單元52為連接於位元線bL及反轉位元線/BL。反轉位元 線/BL與對應關係之位元線BL構成一組的位元線對。 各位元線對BL、/BL連接於交叉叙合閂鎖（cr〇ss couple latch)形之各感測放大器（SA)53。各位元線對BL、 /BL之位元線BL與反轉位元線/BL之訊號電位為互補的變 化。又於各位元線對BL、/BL與各感測放大器（sa)53之間 設有將各位元線對BL、/BL與各感測放大器（SA)53分離用 之NMOS電晶體8a及8b。該NMOS電晶體8a及8b之閘 極為連接訊號線03。NMOS電晶艎8a及8b表示本發明之 「分離用電晶體」之一例。又感測放大器5 3表示本發明之 「放大器」之一例。 各字元線WL為連接於列解碼器54。當由外部輸入列 位址RA時，列位址ra經列位址緩衝器55供給於列解碼 器54。列解碼器54則據以選擇對應列位址ra之字元線 WL。 各字元線WL經由包含NMOS電晶體6及PMOS電晶 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 313122 • m 0 1---.·--------.Awi-----j t_i------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 16 584976 A7 B7 五、發明說明（16 ) 體7之反相器（inverter)電路連接於補助字元線SWL·之一 方的端子。補助字元線SWL之另一方的端子則經由PMOS 電晶體9連接於Vcc。該PMOS電晶體9之閘極為連接於 訊號線4 4。 字元線WL連接於AND電路11之一方的輸入端子， 並連接於AND電路11之輸出端子。AND電路11之另一 方輸入端子連接於寫入時經常為〇(L電位）之訊號線0 6。 對於位元線BL及反轉位元線/BL各連接NMOS電晶 體10a及10b。NMOS電晶體10a及10b之閘極連接訊號 線0 5。NMOS電晶體10a及10b之一方的端子為互相連 接。對於互相連接之NMOS電晶體10a及10b連接以預充 電（precharge)電路 67。 各感測放大器53經由各傳遞閘（transfer gate)56連接 於輸入出線I/O及反轉輸入出線/1/0。輸入出線I/O與反轉 輸入出線/1/0構成輸入出線對I/O、/1/0。輸入出線對I/O、 /1/0連接於讀出放大器（Read amplifier)57。讀出放大器57 經由數據匯流排DB及反轉數據匯流排/DB連接於數據之 輸出電路58。數據匯流排DB及反轉數據匯流排/DB構成 數據匯流排對DB、/DB。又輸入出線對I/O、/1/0連接於 預充電電路59。 又輸入出線I/O及反轉輸入出線/1/0之電位為互補的 變化。數據匯流排DB及反轉數據匯流排/DB的電位亦為 互補的變化。而由輸出電路58將數據輸出外部。 各傳遞閘56為經由列選擇線CSL連接於列解碼器 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 313122 ---------------------""7 訂 --------M —^wi <請先閱讀背面之注意事項再填寫本頁) 584976 Α7 ---------- B7 五、發明說明（17 ) (請先閱讀背面之注意事項再填寫本頁) 60。而各傳遞閘56為由連接於輸入出線對1/〇、/1/〇與感 測放大器53之間的一對NMOS電晶體構成。該一對NMOS 電晶體之閘極經由一條列選擇線CSL連接於行解碼器 60。因此當行選擇線CSL成為η(高）電位時，一對NMOS 電晶體導通，傳遞閘56成為導通狀態。 當由外部輸入行位址CΑ時，該列位址CA為由行位 址緩衝器61供給於行解碼器60及位址遷移檢測電路 (ATD : Address Transition Detector)62 〇 ATD62檢測列位址CA的變化而檢測由外部輸入有行 位址CA，產生1脈衝之脈衝訊號ATD1。亦即每於行位址 CA變化時產生脈衝訊號ATD1。該脈衝訊號ATD1輸出至 行解碼器控制電路63、預充電控制電路64及讀出放大器 控制電路65。 _線· 預充電控制電路64依據脈衝訊號ATD1之由Η電位 下降至L電位而產生在預先設定的時間成為高電位之一脈 衝的預充電電路活性化訊號PC。該活性化訊號PC輸出至 預充電電路59。 經濟部智慧財產局員工消費合作社印製 預充電電路59活性化時將使輸入出線對I/O、/1/0為 同電位，並預充電至預定的電位（例如為l/2Vcc ·· Vcc為 MRAM)之驅動電壓。 預充電電路59於活性化訊號PC成為L電位時變成非 活性化（活性化待機狀態），停止對於輸入出線對I/O、/1/0 的預充電。行解碼器控制電路63依據脈衝訊號ATD1之由 Η電位下降至L電位而產生預定時間成為Η電位之一脈衝 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 17 313122 584976 A7 B7 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 五、發明說明（18 ) 的行解碼器活性化訊號YS。該活性化訊號YS輸出至行解 碼器60。 行解碼器6 0於輸入活性化訊號Y S時成為活性化’選 擇對應於自外部輸入之行位址CA之記憶體陣列5 1之行 (一組的位元線對BL、/BL)。亦即行解碼器60於輸入活性 化訊號YS時成為活性化。而於行解碼器60活性化時選擇 對應於自外部輸入之行位址CA之行選擇線CSL，並使該 行選擇線CSL成為Η電位。由以使連接於該行選擇線CSL 之傳遞閘56成為導通狀態。然後經由對應於該傳遞閘56 之感測放大器53選擇對應於自外部輸入之行位址CA的記 憶體單元陣列5 1之列。 讀出放大器控制電路65依據脈衝訊號ATD1之由Η 電位下降至L電位產生比脈衝訊號ATD1延遲預定時間之 一脈衝的讀出放大器活性化訊號READ。該活性化訊號 READ之時序及脈衝幅由預先設定。活性化訊號read輸 出至讀入放大器57。 上述活性化訊號READ之延遲時間為使輸入出線對 I/O、/1/0之電位差成為對數據之讀出為充分的電位差的時 間。即依據由記憶體單元52讀出之數據設定使讀出放大器 57不致發生誤讀的狀態由輸入出線對1/〇、/1/〇從預充電 的電位待機至變化到有充分的電位差的時間。 亦即對於各控制電路63至65各設有接受脈衝訊號 ATD1之由η電位下降至L電位而以適當的時序及脈衝幅 產生活性化訊號YS、PC、READ之延遲電路及脈衝產生電 本紙張尺度過用中國國家標準（CNS)A4規格⑵〇 χ 297公爱） 18 313122 (請先閱讀背面之注意事項再填寫本頁) # -I訂·ί --線· 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 19 584976 Α7 _ Β7 五、發明說明（19 ) 路0 又設有用以檢測數據匯流排線對DB、/DB之電位差並 依據檢測結果產生讀出檢測訊號READ之讀出檢測電路 66。由而在數據匯流排線對DB、/DB之電位達到預定的電 位差以上時，確定由記憶體單元52讀出之數據而將其輸出 外部。由此可從檢測數據匯流排線對DB、/DB之電位差以 檢測數據之輸出（讀出動作）。然後讀出檢測電路66依據數 據匯流排線對DB、/DB之電位差檢測讀出動作，並依據其 檢測結果產生Η電位之讀出檢測訊號READ。該檢測訊號 READ輸出至行解碼器控制電路63、預充電控制電路64 及讀出放大器65。 第4圖表示第丨及2圖所示第1實施形態之記憶體單 元的部分剖面構造圖。以下參照第4圖說明第i實施形態 之記憶體單元52的剖面構造。第丨實施形態之記憶體單元 52的基板71的表面之預定領域形成分離領域72。在分離 領域72圍繞的元件形成領域隔以預定的間隔形成n型源 極/汲極領域73。在鄰接之N型源極/汲極領域73間的通 道（channel)領域上形成有構成字元線WL1 及WL2之閘 極。該閘極與一對之N型源極/汲極領域構成NMQS電晶 體5a。 又於位在兩端之N型源極/汲極領域73介以導電層74 及75連接TMR 7〇件4a之強磁性層3a。強磁性層的容 易反轉而如第4圖所示應於數據變化其方向。又於強磁性 層3a的另一面為^以絕緣障壁層2a形成比強磁性層3a 本紙張尺度過用中國國家標準297公爱） 313122 (請先閱讀背面之注意事項再填寫本頁) 1.1訂 i. 584976 Α7 ——-- Β7 五、發明說明（20 ) 不易反轉的強磁性層la。該強磁性層la不應於數據反轉 而為固定於一方向。對強磁性層la為介由導電層77連接 於補助字元線SWL1及SWL2。又對於中央之N型源極/ 汲極領域73則介以導電層76連接於位元線BL。位元線 BL與基板71之間形成層間絕緣膜78。 採用如上述剖面構造之記憶體單元即可容易的實現第 1及第2圖所示電路構成之第丨實施形態的MRAM之記憶 艘單元52。 其次說明如上述構成之MRAM之寫入及讀出動作。 (寫入動作） 以下就對於連接字元線WL1之記憶體單元52實行寫 入的狀態說明寫入動作。依第1實施形態之MRAM實行數 據寫入時，首先使訊號線0 6為L電位。以此對AND電路 11之另一方端子輸入L電位。此時輸入AND電路11之一 方輸入端子之字元線WL1因係列解碼器54所選擇的字元 線而為Η電位。因此選擇之字元線WL1之AND電路11 輸出之部分為L電位。如上所述由於訊號線06為L電位 而強制的使連接AND電路11之輸出的字元線WL1為L 電位。 由而使連接於AND電路11之輸出端子所連接之字元 線WL1的NMOS電晶體5a及5b成為斷通狀態。其次使 訊號線04降下為L電位而使PMOS電晶體9導通。此時 經反相器連接於SWL1之字元線WL1為Η電位，因此構 成反相器之NMOS電晶體6為導通狀態。由此使SWL1之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 313122 (請先閱讀背面之注意事項再填寫本頁) Φ'------------線· 經濟部智慧財產局員工消費合作社印製 20 584976 A7 """""" ---——2Z--------------------- 五、發明說明（21 ) 下側部分為接地電位。由於SWL1之上側部分因必4之降 下使PMOS電晶體9導通成為Vcc電位，SWL1為由上向 下流通電流。 其次用輸入出線對I/O、/；[/〇使選擇之位元位線Bl及 反轉位το線/BL各為Η電位及L電位。又使訊號線0 5上 升為Η電位而使NM0S電晶體i〇a及1〇b導通。由此使位 元線BL與各所對應的反轉位元線/BL短路而使電流由η 電位狀態的位元線BL流向L電位狀態的反轉位元線/Bl。 亦即於位元線BL流通左方向的電流而於反轉位元線/BL 流通右方向的電流。 對於位元線BL及反轉位元線/BL欲流通與上述相反 方向的電流時，則對位元線BL施加L電位的訊號並對反 轉位元線/BL施加Η電位的訊號。 如上所述對選擇之記憶體單元之補助字元線Swl 1流 通由上至下方向的電流，並對位元線對BL、/BL流通互相 相反的電流而對選擇之記憶體單元之TMR元件4a之強磁 性層3a與TMR元件4b之強磁性層3b容易的寫入相反的 數據（例如”1”與，，〇，，）。 又如對TMR元件4a之強磁性層3a與TMR元件4b 之強磁性層3b欲寫入與上述相反的數據（例如，，〇，，與”厂，） 時，則使流通BL與/BL之電流方向相反即可。 對於未被選擇之記憶體單元則因其補助字元線SWL 無電流流通而不發生數據的換寫。 (讀出動作） 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 313122 (請先閱讀背面之注意事項再填寫本頁) -1---I— 訂--------•線 經濟部智慧財產局員工消費合作社印製 21 584976 A7 B7 __ 五、發明說明（22 ) 如上所述在數據寫入動作時，對於連接位元線丨卜之 TMR元件4a之強磁性層3a及連接於反轉位元線/bl之 TMR元件4b之強磁性層补各寫入成為相反磁場的數據。 以下參照第2圖說明對於選擇連接於字元線wu之記憶體 單元52時的讀出動作。 首先在字το線WL1上升之前，字元線WL1為在乙電 位的狀態。此時由於連接字元線WL1之反相器電路的 PMOS電晶體7為導通狀態，因此補助字元線swu為在 Vcc電位。由而節點a的電位亦為Vcc。又由於TMR元件 4a及4b為導體，因此TMr元件4a及扑的電位亦成為 Vcc。在此狀態使05上升為Η電位，並由預充電電路67 將位元線BL及反轉位元線/BL預充電成Vcc。又於字元線 WL1上升時’字元線WL1由行解碼器54設定於Η電位， 因此連接於字元線WL1之NMOS電晶體5a及5b成為導 通狀態。由而位元線BL及反轉位元線/BL，以及tMr元 件4a及4b成為導通狀態。在此狀態下，位元線bl、反轉 位元線/BL及節點a的電位為vcc。 於字元線WL1上升為Η電位時，05成為L電位，切 斷預充電電路67,並且連接字元線WL1之反相器電路的 NMOS電晶體6成為導通狀態，因此補助字元線SWL1之 電位慢慢被拉下至GND電位。由而節點a的電位亦慢慢被 拉下至GND電位。又位元線BL及反轉位元線/BL之電位 亦慢慢被拉下至GND電位。於此之連接於位元線BL側之 TMR元件4a由於磁場的方向在上下層之強磁性層3a及la 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公釐） 313122 C請先Μ讀背面之注意事項再填寫本頁) ί訂·ί 線· 經濟部智慧財產局員工消費合作社印製 22 584976 A7 -------- Β7__ 五、發明說明（23 ) 互相相反’因此比較連接於反轉位元線/BL之TMR元件4b 其電阻高出若干。 (請先閱讀背面之注意事項再填寫本頁) 又於位元線BL及反轉位元線/BL之電位開始拉向 GND電位的時序，由於位元線BL及反轉位元線，及 節點a只有微小的電位差，因此其MR比（電阻變化率）為 最大的狀態。 隨著節點a之電位的下降，位元線BL及反轉位元線 /BL的電位亦下降。此時由於位元線BL側之tmr元件 的電阻高出若干，因此其電位下降比反轉位元線/BL慢。 由而在位元線BL與反轉位元線/BL之間產生電位差。而 如第3圖所示，在該發生該電位差的時序使字元線由η電 位下降至L電位。 經濟部智慧財產局員工消費合作社印製 上述字元線WL1之下降時序在節點&的電位達到 GND電位之前實行。其理由如下。由於位元線bl與反轉 位線/BL之電位差只在過渡狀態下發生，因此如tmr元件 4a及4b之強磁性層la及lb之電位（節點a的電位）成為 GND電位，則各連接於強磁性層3a及3b之位元線及 反轉位元線/BL亦成為GND電位。如此則位元線BL與反 轉位元線/BL間的電位差消失而無法檢測。 在過渡時序中，雖然在位元線BL及反轉位元線/BL 間有電位差發生，但由於TMR元件4a及4b為導體，因此 位元線BL及反轉位元線/BL最後成為同電位。由此為應 於字元線WL1之下降時序使訊號線0 3下降。由而NM〇s 電晶體（分離用電晶體）83及8b成為斷通狀態，使位元線 I紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚) ---------- 23 313122 584976 A7 __ B7 五、發明說明（24 ) BL及反轉位元線/BL與感測放大器53分離。其後由0 1 及0 2的上升使感測放大器53活性化。感測放大器53側 之位元線BL與感測放大器53侧之反轉位元線/BL的電位 差得以放大，各分為Vcc與GND。如上所述完成數據的讀 出動作。 又於訊號線03的下降時序使05上升，並使預充電電 路67導通將位元線BL及反轉位元線/BL預充電至Vcc。 第1實施形態為如上所述由兩個TMR元件4a與4b， 兩個NMOS電晶體5a與5b構成一個記憶體單元52,並對 於連接兩TMR元件4a與4b之位元線BL與反轉位元線/BL 之電位差用感測放大器53檢測，因而能容易的實行數據之 讀出。由於依上述方法檢測電位差，因此比較習知之由一 個TMR元件與一個NMOS電晶體構成一個記憶體單元的 狀態則不必檢測流通於位元線的微電流值。其結果可避免 需備檢測微小電流值用之複雜構成的檢測放大器之麻煩。 依第1實施形態由於如上所述以感測放大器5 3檢測位 元線BL與反轉位元線/BL間之電位差的構成，因此可採 用與習知之DRAM所使用之簡單的感測放大器53以讀出 記憶在MRAM之數據。如上所述由於能用簡單的感測放大 器53讀出數據，比較使用複雜構成的感測放大器則可實行 高速讀出動作。
又依第1實施形態之MRAM其感測放大器53之構成 及全體的電路構成及動作方法均與習知之DRAM類似，因 此可照樣利用DRAM之技術。其結果使得容易從DRAM 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 313122 (請先閱讀背面之注意事項再填寫本頁) -------"T -------線- 經濟部智慧財產局員工消費合作社印製 24 584976 A7 B7 五、發明說明（25 ) 更換。 12實施形態 第5圖表示本發明第2實施形態之MRAM之全髏構成 的方塊圖。第6圖表示第5圖之第2實施形態之MRAM記 憶體單元部及感測放大器部的電路圖。第7圖表示第5及 第6圖之第2實施形態的MRAM之比較（compareator)部之 内部構成電路圖。 參照第5及第6圖，第2實施形態之MRAM與第1 及第2圖所示第1實施形態之MRAM不同之處在設置虛擬 位元（dummy bit)線（虛擬BL)，及設置檢測該虛擬位元線之 電位的比較器201。比較器201表示本發明之「檢測電路」 之一例。以下詳細說明。 如第5及第6圖所示，第2實施形態設置與位元線BL 同樣構成的虛擬位元線（虛擬BL)。即虛擬位元線經由電晶 體5a連接於TMR元件4a。連接該虛擬位元線之全部TMR 元件4a為設定使強磁性層la與3a的磁化方向相同（平 行）。然後該虛擬位元線為連接於比較器201之一方輸入 端。比較器201之另一方輸入端連接於Vcc(參照電壓）。 比較器201之輸出連接於反相器202，反相器202之輸出 連接反相器203。反相器202之輪出用做訊號0 1，反相器 203之輸出用做訊號02。訊號01及02用做感測放大器 53的活性化訊號。 如第7圖所示，比較器201含有一對pm〇S電晶體213 與214、輸入電壓（虛擬位元線的電壓）vin施加於其閘極之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 313122 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 * 0 .0 .I訂 --------線------------------------ 25 584976 A7 B7 五、發明說明（26 ) NMOS電晶體211、Vcc施加於其閘極之NMOS電晶體 212。NMOS電晶體211表示本發明之「第i電晶體」之一 例，又NMOS電晶體212表示本發明之「第2電晶體」的 一例。NMOS電晶體211及212之一方端子連接於定電流 源215cPMOS電晶體213及214之一方端子連接於vcc。 由PMOS電晶體213之另一方端子與NMOS電晶體211之 另一方端子的連接點輸出其輸出電壓Vout。 依第7圖所示第2實施形態之比較器201，為構成使 施加有Vin之NMOS電晶體211流通的電流量比施加有 Vcc之NMOS電晶體212流通的電流量為大。具體言之， 由於使NMOS電晶體211之閘極幅比NMOS電晶體212之 閘極幅大若干而使流於NMOS電晶體211之電流量比流於 NMOS電晶體212的電流量為大。又不變更閘極幅，而將 NMOS電晶體211之閘極長度形成比NMOS電晶體212之 閘極長更細長亦可使流於NMOS電晶體211之電流量比流 於NMOS電晶體212之電流量為大。 如上述由於將施加Vin之NMOS電晶體2 11之電流量 構成比施加Vcc之NMOS電晶體212的電流量為大，因此 即使Vin為相等於參照電壓Vcc的Vcc時，亦可輸出L電 位之訊號的輸出電壓Vout。由於此，在比較器2〇 1之輸入 電壓Vin為Vcc時，亦可防止比較器201之輪出不安定。 即第2實施形態之比較器201於Vin為相同於參照電壓Vcc 之Vcc時，輸出L電位之訊號，而於Vin比參照電壓低時， 則輸出Η電位的訊號。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 313122 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
;0-------Jtri-------,♦--------------------II 26 584976 A7 五、發明說明（27 ) 第2實施形態又如第5及第6圖所示，訊號07與列 解碼器之輸出6 0之輸出為輸入於AND電路2 0 5。而該AND 電路205之輸出則連接於為連接位元線BL與反轉位元線 /BL之電晶體204的閘極。由於上述的構成容易只將選擇 之位元線BL及其所對應之反轉位元線/BL短路。 其次說明如上述構成之第2實施例之MRAM的讀出及 寫動作。 (讀出動作） 第8圖表示本發明第2實施形態之MRAM之讀出動作 的動作波形概念圖。第9及第10圖表示第2實施形態之 MRAM讀出動作之動作波形摸擬圖。又第2實施形態為就 連接於位元線BL之TMR元件4a之電阻比連接於反轉位 元線/BL之TMR元件4b之電阻為低的狀態的讀出動作做 說明。即如連接於第6圖所示之字元線WL2之記憶體單元 52，TMR元件4a之磁化方向相同（平行），而TMR元件4b 之磁化方向為相反（反平行）的狀態的讀出動作。以下以選 擇字元線WL2的狀態說明其讀出動作。 參照第6圖’在字元線WL2上升前之初期狀態字元線 WL2在L電位狀態。此時連接字元線WL2之反相器電路 之PMOS電晶體7為導通狀態，因此補助字元線sWL2之 電位成為Vcc。由而節點a的電位亦成為Vcc。由於TMR 元件4a及4b為導體，因而TMR元件4a及4b之電位亦成 為Vcc。在此狀態使05上升為Η電位，並由預充電電路 67將位元線BL、反轉位元線/BL以及虛擬位元線預充電 ^紙張尺度適用中國國家標準（CNS)A4規格⑵G X 297公楚)-------'" 27 313122 (請先閱讀背面之注意事項再填寫本頁)
• · -ί 訂 --------線 -m 經濟部智慧財產局員工消費合作社印製 584976 A7 _______ B7 五、發明說明（28 ) 成 Vcc 〇 又於字元線WL2上升至η電位時，連接於字元線WL2 之NMOS電晶體5a及5b成為導通狀態。由而位元線bl 及反轉位元線/BL，TMR元件4a及4b成為導通狀態。在 此狀態下，位元線BL、反轉位元線/bl、虛擬位元線（虛擬 BL)、點a、節點b及節點c的電位成為Vcc。 又於字元線WL2上升為Η電位前，05成為L電位， 預充電電路67切斷而連接於字元線WL2之反相器電路之 NMOS電晶體6成為導通狀態，因此補助字元線s WL2之 電位向GND電位慢慢下降。由於此使節點a的電位亦慢慢 拉下至GND電位。亦由此將位元線bl及反轉位元線/BL 的電位徐徐拉下至GND電位。 第8圖表示使字元線WL上升而補助字元線SWL慢慢 下降之狀態的波形。如第8圖所示，由於使字元線WL上 升而補助字元線SWL慢慢下降，節點b及節點c(參照第6 圖）下降。此時由於磁化方向相同（平行）之TMR元件4a與 磁化方向相反（反平行）之TMR元件4b之電阻值不同，因 此在節點b與節點c之間產生電位差。又單元側（記憶艎單 元52側）之位元線BL及反轉位元線/BL為由節點及節點c 之電位為Vcc-Vt(閾值電壓）以下之處開始下降。此時磁化 方向為平行之電阻為較低的TMR元件4a之電位下降比磁 化方向為反平行之電阻為較高的TMR元件4b為早。 此時連接於單元側之位元線BL及反轉位元線/BL之 電晶體5a及5b之導通電阻為依存於電晶體5a及5b之閘 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公t ) 313122 (請先閱讀背面之注意事項再填寫本頁) fi 線丨 經濟部智慧財產局員工消費合作社印製 28 584976 經濟部智慧財產局員工消費合作社印製 29 A7 五、發明說明（29 ) 極之源極之電位差VgsB及VgsC(參照第6圖）。在上述狀 態下由於節點b與節點C的電位不同，因此電晶體&之 VgsB與電晶體5b之VgsC不同。由而電阻較低之一方（平 行）的TMR元件4a連接之電晶體5a其Vgs大，電阻低。 因而單元侧之位元線BL與反轉位元線/BL之電位差比節 點b及節點0之電位差為大。同樣的由於受分離用之1^]^〇8 電晶體8a及8b之Vgs的影響，感測放大器侧之位元線bl 與反轉位元線/BL之電位差（Vsig)將更大。 但由於感測放大器侧之位元線BL及反轉位元線/BL 配線容量比單元側之位元線BL及反轉位元線/BL之配線 容量為小’因而經過時間後，感測放大器側之位元線Bl 及反轉位元線/BL將與單元側之位元線BL及反轉位元線 /BL成為同電位。由於此，由感測放大器側之位元線及反 轉位元線由Vcc開始下降至與單元側之位元線及反轉位元 線成為同電位的時序為能取得輸入於感測放大器53之兩 端的電位差較大的時間。 依上述第1實施形態時，為於單元側之位元線BL及 反轉位元線/BL變成0V之任意的時序用感測放大器53開 始檢測。如此則可能失去對檢測效率較佳的時序。 然而依第2實施形態時，由於設置檢測虛擬位元線（虛 擬BL)及檢測該虛擬位元線之電位的比較器2〇1而檢測感 測放大器侧之位元線BL之下降的時序。然後以其時序將 單元側之位元線及反轉位元線與感測放大器侧之位元線及 反轉位元線分離而使感測放大器53動作。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 313122 (請先閱讀背面之注意事項再填寫本頁)
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五、發明說明（30 ) 具體言之，如上述在初期狀態之位元線BL及反轉位 元線/BL、虛擬位元線（虚擬bl)、補助字元線s WL2之電 位為Vcc。其後字元線WL2上升，補助字元線SWL開始 慢慢下降。由此使單元侧之位元線BL與反轉位元線/BL 之間產生電位差。其後於單元侧之位元線BL與反轉位元 線/BL的電位達到Vcc-Vt以下時，如第8圖所示，感測放 大器侧之位元線BL及反轉位元線/BL之電位開始從Vcc 下降。虛擬位元線（比較器侧）之電位亦於此時序開始下 降。此時連接於虛擬位元線之TMR元件4a為設定於磁化 方向為平行之低電阻狀態，因此虛擬位元線為與位元線BL 及反轉位元線/BL中之電阻較低的一方（第2實施形態中為 位元線BL)相同的時序開始電位的下降。 又於初期狀態時，連接虛擬位元線之比較器201之輸 入Vin為Vcc，與參照電壓Vcc相同。依第2實施形態如 上述其比較器201之輸入Vin與參照電壓Vcc相同的Vcc 時’輸出Vout為L電位的訊號。其後虛擬位元線（比較器 侧）之電位從Vcc開始下降而虛擬位元線（比較器側）的電壓 比Vcc低時，由於比較器201之參照電壓為Vcc，因此比 較器201輸出Η電位。由該訊號使訊號02成為Η電位， 訊號0 1成為L電位。由此使感測放大器53活性化。又於 該時序使訊號03下降。由此使分離用之NMOS電晶體8a 及8b成為斷通狀態，由而使單元侧之位元線及反轉位元線 與感測放大器侧之位元線及反轉位元線分離。 其後感測放大器側之位元線及反轉位元線的電位與 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 313122 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 * 櫸 畢 ϋ ϋ ϋ n ϋ»^—^0, · *1 n ·ϋ «ϋ ·1» I I ϋ ·.1 n — ϋ ·ϋ H «I ϋ I I ϋ I I n ϋ an I I ϋ I _ 30 584976 A7 經濟部智慧財產局員工消費合作社印製
五、發明說明（Μ ) DR AM的感測同樣的經放大而讀出。至於單元側之位元線 BL及反轉位元線/BL則於訊號0 5上升至Η電位而恢復到 初期狀態。 第9及10圖表示實際的模擬波形。第9圖表示未開始 感測放大器53的感測時觀察位元線BL之波動的波形。第 10圖表示使比較器201動作而使感測放大器53動作時的 波形。(寫入動作） 第2實施形態之寫入動作基本上與上述第1實施形態 之寫入動作相同而於此省略其詳細說明。但依第2實施形 態如上所述將訊號07及列解碼器輸出為輸入於AND電路 205，並將AND電路205之輸出連接於用以連接位元線Bl 與反轉位元線/BL之電晶體204的閘極。由此於寫入動作 時，可容易的只將選擇之位元線BL與其對應之反轉位元 線/BL短路。 如上所述，依第2實施形態可用虛擬位元線與比較器 201檢測感測放大器側之位元線BL之下降時序。然後用比 較器201檢測之虛擬位元線之下降時序使分離用之NM〇s 電晶體8a及8b斷通，並使感測放大器53活性化而可用感 測放大器5 3容易的檢測到感測放大器側之位元線與反轉 位元線間的電位差（Vsig)。 第3實施形態 第11圖表示本發明第3實施形態之MRAM之全體構 成方塊圖。第12圖表示第11圖之第3實施形態之MRAM 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 31 313122 (請先閱讀背面之注意事項再填寫本頁) φ!:ί. 線丨 584976 A7 ________ B7 五、發明說明（32 ) 之記憶體單元部及感測放大器部的電路圖。參照第丨1及 12圖，第3實施形態與第1及第2圖所示第1實施形態不 同之處只在記憶體單元部分。即第3實施形態之MRAM之 一記憶體單元82為由一個二重接合TMR元件24及兩個 NMOS電晶體5a及5b構成。第3實施形態之記憶體單元 部分以外之電路構成則與第1實施形態相同。 如第12圖所示，第3實施形態之二重接合TMR元件 24包含強磁性層23a、絕緣障壁層22a、強磁性層23b、絕 緣障壁層22b、及比強磁性層23a與強磁性層23b更不易 反轉之強磁性層21。即於中央之不易反轉的強磁性層21 的兩表面介以絕緣障壁層22a及22b各形成強磁性層23a 及 23b 〇 依第3實施形態之二重接合TMR元件24，為將第2 圖所示第1實施形態之TMR元件4a之強磁性層la與TMR 元件4b之強磁性層lb以第12圖所示一個強磁性層21共 有化。因此依第3實施形態由一個二重接合TMR元件24 即可具有與第1實施形態之兩個TMR元件4a及4b相同的 功能。 上述二重接合TMR元件24表示本發明之「具強磁性 隧道效應之記憶元件」之一例。又強磁性層23a表示本發 明之「第1磁性層」之一例，強磁性層21表示本發明之「第 2磁性層」之一例，強磁性層23b表示本發明之「第3磁 性層」之一例。又絕緣障壁層22a表示本發明之「第1絕 緣障壁層」之一例，及絕緣障壁層22b表示本發明之「第 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 313122 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 . I ·_ ίντ-------線 1#--------------------丨！ 32 584976 A7 B7 五、發明說明（33 ) 2絕緣障壁層」之一例。 C請先閱讀背面之注意事項再填寫本頁) 如上所述’依第3實施形態只將第1實施形態之兩個 TMR元件4a及4b用一個二重接合TMR元件24替換，其 他的電路構成則與第1實施形態相同。因而第3實施形態 之MRAM的寫入及讀出動作亦與上述第1實施形態相同而 省略其詳細說明。 如上所述’依第3實施形態為由強磁性層21、23a及 23b，含有絕緣障壁層22a及22b之一個二重接合TMR元 件24,以及兩個NMOS電晶體5a及5b構成一個記憶體單 元82,因而比較用兩個TMR元件4a及4 b以及兩個NMOS 電晶體5a及5b構成一個記憶體單元52的第1實施形態可 減小記憶艘單元的面積。 線丨 經濟部智慧財產局員工消費合作社印製 又依第3實施形態由於讀出動作與第1實施形態相同 而可得與第1實施形態相同的效果。即以感測放大器53(參 照第12圖）檢測連接於一個二重接合TMR元件24之位元 線BL及反轉位元線/BL之電位差而可容易的讀出數據。 因此可不必如以一個TMR元件與一個NMOS電晶體形成 記憶體單元之習知構成而檢測流通於位元線之微小的電流 值。其結果可避免檢測微小電流值用之複雜構成的感測放 大器。 又依第3實施形態為與上述第一實施形態同樣的以感 測放大器53(參照第12圖）檢測位元線BL與反轉位元線 /BL間之電位差的構成，因此可用與習知之dram使用之 感測放大器相同之簡單的感測放大器53讀出數據。因而比 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 33 313122 584976 經濟部智慧財產局員工消費合作社印製 34 A7 B7 五、發明說明（34 ) 較習知之使用複雜構成之感測放大器時，可使用於高速動 出動作。 又第3實施形態之MRAM為與第1實施形態同樣，其 感測放大器53之構成及全體電路構成以及其動作方法由 於與習知之ORAM類似，因此可照樣採用DRAM的技術。 其結果使得容易從DRAM的替換。又由於對選擇的字元線 輸入脈衝狀的訊號而以感測放大器53(參照第12圖）讀出 產生於位元線與反轉位元線間的電位差，與習知之讀出微 小的電流值不同，因此於二重接合TMR元件24的電阻較 高的狀態亦能容易檢測數據。 第13圖為實現第π及12圖之第3實施形態的MR AM 之電路構成的平面配置圖，第14圖表示第13圖之沿 100-100線的剖面圖。以下參照第13及14圖說明第3實 施形態之MRAM的記憶體單元82的構造。 第1 3圖之平面配置圖為簡化圖面只表示位元線bl及 反轉位元線/BL，構成二重接合TMR元件24之強磁性層 21、23a及23b，及位元線接觸部94。 如第14圖所示，第3實施形態之MRam之記憶體單 元82的斷面構造於基板91的表面的之預定領域形成有分 離領域92。由分離領域92將圍繞的元件形成領域隔以預 定的間隔形成N型源極/汲極領域93。在位於鄰接之N型 源極/汲極領域93間的通道領域上形成構成字元線WL1及 WL2之閘極。 _對於上在兩端之N型源極/汲極領域93為介由導電層 本紙張尺度_中格⑵〇 x 297公爱)~ --- 313122 (請先閱讀背面之注意事項再填寫本頁)
經濟部智慧財產局員工消費合作社印製 35 584976 A7 ___ B7 五、發明說明（35 ) 96連接二重接合TMR元件24之容易反轉的侧壁形狀的強 磁性層23a。導電層96與強磁性層23a為介由接觸孔99 連接。又為防止導電層96與強磁性層23 a起反應，於導電 層96與強磁性層23a之間形成障壁層（未圖示）亦可。又於 強磁性層23a之侧面上介以絕緣障壁層22a形成不易反轉 之強磁性層21。而於強磁性層21之另一方側面上則介以 絕緣障壁層22b形成容易反轉之側壁形狀的強磁性層 23b 〇 於此將二重接合TMR元件24之強磁性層23a及23b 為如第13圖所示對於中央的強磁性層21形成鋸齒狀。 又對於位在中央之N型源極/汲極領域93的表面上之 位元線接觸部94為介以導電層98連接位元線BL。然後以 被覆全面的狀態形成層間絕緣膜95及97。 第15至17圖表示第13及14圖所示二重接合TMr 元件部分的製造程序剖面圖及透視圖。以下參照第15至 17圖說明二重接合TMR元件24部分的製造程序。 首先如第15圖所示，於層間絕緣膜95上形成已形成 有預定形狀之圖形的強磁性層2 1。 然後以被覆磁性層21及層間絕緣膜95的狀態形成用 做絕緣障壁材料的氧化鋁22，其後於氧化鋁22之位在導 電層96上的領域形成接觸孔99。其次對全面形成強磁性 材料層23。然後對全面實施異方性蚀刻以形成如第16圖 所示侧壁形狀之強磁性層23a及23b。於此由於強磁性層 23a亦形成在接觸孔99内，因此強磁性層23a與導電層96 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 313122 (請先閱讀背面之注意事項再填寫本頁) # • t --------線 1·" 584976 A7 一 . J37 五、發明說明（36 ) 成為電氣連接狀態。 如上所述，第3實施形態為應用同樣於習知之側壁形 成程序的程序而能容易的形成由強磁性層21、23a及23b 構成之二重接合TMR元件24。 又上述第3實施形態之強磁性體21、23a及23b之材 料例如對於容易反轉之強磁性體23a及23b使用〔…邛心 層、Py層及Ta層形成的多層膜，又對於不易反轉之強磁 性層21則採用由c〇75-Fe25層、Ir-Mn層、Py層、Cu層、 py層及Ta層形成的多層臈。上述強磁性層之材料在曰本 應用磁氣學會第116回研究會資料「mrAm及競爭技術之 現狀及將來展望」（2〇〇0年U月17日）中第5頁有所開示。 其後如第17圖所示，將強磁性層23a及23b做成鋸齒 狀圖形。由此可容易的形成如第13及第14圖所示二重接 合TMR元件24。 以上所舉實施形態之各點僅做舉例表示而本發明不受 其限制。本發明之範圍表示於本發明之專利申請範圍，並 包含與專利申請範圍均等意味及範圍内之所有變更。 例如於上述實施形態中，構成記憶體元件之記憶元件 為採用TMR元件，但本發明不限於此，只要為具有強磁 性隨道效應之記憶元件則可採用TMR元件以外之記憶元 件。又使用具有強磁性隧道效應之記憶元件以外的具有磁 氣電阻效果的記憶元件亦可得與上述實施形態同樣的效 果。 又於上述第2實施形態為對於第1實施形態之含有記 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 313122 (锖先閱讀背面之注意事項再填寫本頁)
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*· I · #1 ·1 ϋ ϋ ϋ ϋ ϋ I I ϋ I ϋ ϋ ϋ n ϋ 1· I ϋ H 1 ^1 ϋ ϋ .1 I H ϋ 1 I 36 584976 A7 B7 五、發明說明（37 ) 憶體單元52的構成以追加虛擬位元線（虛擬bl)及比較器 201等為例’但本發明不限於此，而對於第3實施形態之 含有3己憶體單元82的構成追加虛擬位元線（虛擬bl)及比 較器201等亦可得同樣的效果。 [發明的效果] 如上所述，依本發明由於以具有強磁性隧道效果之兩 個的第1及第2記憶元件及兩個的第1及第2電晶逋構成 記憶體單元，並以放大器檢測連接於兩個之第1及第2記 憶元件之位元線及反轉位元線的電位差，因此不必如習知 由具有強磁性隨道效應之一個記憶元件與一個記憶元件以 及一個電晶體構成記憶體單元的狀態需使用複雜構成之感 測放大器’因此能實行高速的讀出。又由於感測放大器之 構成及電路構成以及其動作方法為與習知之DRAM類 似’因此可照樣利用DRAM之技術，其結果使得自DRAM 的替換容易。 又由於以含有第1、第2及第3磁性層之具有強磁性 隨道效應之一記憶元件，及兩個之第1及第2電晶體構成 記憶體單元，因此在上述效果之外，比較以兩個記憶元件 與兩個電晶體構成記憶體單元的狀態更具有減少記憶體單 元之面積的效果。 [圖面的簡單說明] 第1圖表示本發明第1實施形態之MRAM全體構成的 方塊圖。 第2圖表示第1實施形態之MRAM記憶體單元部及感 本紙張尺度過用中國國家標準（CNS)A4規格⑽χ挪公爱） 313122 (請先閱讀背面之注音？事項再填寫本頁) -Φ. -· .I訂 --------線 經濟部智慧.財產局員工消費合作社印製 37 584976 五、發明說明（38 ) 測放大器部之構成的電路圖。 (請先閱讀背面之注意事項再填寫本頁) 第3圖表7K第1及第2圖所示第1實施形態之MRAM 的讀出動作之動作波形圖。 第4圖表示第1及第2圖所示第1實施形態之MRAM 記憶體單元部之剖面構造。 第5圖表示本發明第2實施形態之MRAM全體構成方 塊圖。 第6圖表示第5圖所示第2實施形態之“RAM記憶體 單元部及感測放大器部之電路圖。 第7圖表示第5及第6圖所示比較器之内部構成電路 圖。 第8圖表示第2實施形態之讀出動作的動作波形概念 第9圖表示第2實施形態之MraM的讀出動作之動作 波形模擬圖。 第1〇圖表示第2實施形態之MRAM的讀出動作之動 作波形模擬圖。 經濟部智慧財產局員工消費合作社印製 第11圖表示本發明第3實施形態之MRAM全體構成 之方塊圖。 第12圖表示第11圖之第3實施形態之MRAM記憶體 單元部及感測放大器部電路圖。 第13圖表示第11及第12圖之第3實施形態之MRAM 記憶體單元部的平面配置圖。 第14圖表示第13圖所示第3實施形態之MR AM沿 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 38 313122 584976 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明（39 ) 100-100線之剖面圖& 第15圖表示第14圖之記憶體單元部之二重接合TMR 元件之製造程序說明用剖面圖。 第16圖表示第14圖之記憶體單元部之二重接合tmr 元件製造程序說明用剖面圖。 第17圖表示第14圖之第3實施型態之二重接合TMr 元件製造程序說明用透視圖。 第1 8圖表示習知之MRAM記憶元件之構成概略圖。 第19圖表示習知之MRAM記憶元件之構成概略圖。 第20圖表示習知之MRAM全體構成方塊圖Q [元件符號說明] la、lb、21 強磁性層（第2磁性層） 2b絕緣障壁層 3b、23a強磁性層（第1磁性層） TMR元件（第1記憶元件） 丁MR元件（第2記憶元件） 211 NMOS電晶體（第1電晶體） 212 NMOS電晶體（第2電晶體） 6 > 10a > 10b NMOS 電晶體 7 ' 9 PMOS電晶體 8a、8b NMOS電晶體（分離用電晶體） 22a 絕緣障壁層（第1絕緣障壁層） 22b 絕緣障壁層（第2絕緣障壁層） 23b 強磁性層（第3磁性層） '本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) '' ---- 39 313122 2a 3a 4a 4b 5a 5b (請先閱讀背面之注意事項再填寫本頁) .i訂· --線. 584976 五、發明說明（4〇 ) 經濟部智慧財產局員工消費合作社印製 A7 ___B7 24 二重接合TMR元件（記憶元件） 51 記憶體陣列 52 〜82 記憶體單元 53 感測放大器（放大器） 54 列解碼器 60 行解碼器 201 預充電電路 (請先閱讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 40 313122

Claims (1)

  1. 584976 ___^經濟部中央標準局員工福利委員會印製 槪 第90126458號專利申請案 申請專利範圍修正本 (92年8月5曰）| 1 · 一種磁性記憶裝置，具備： 由具有強磁性隧道效應之第丨記憶元件及第2記憶 兀件，及各連接於前述第2及第2記憶元件之第丨及第 2電晶體構成之記憶體單元； 連接於前述第1及第2電晶體之控制端子的字元 線； 介以前述第1電晶體連接於前述第丨記憶元件冬位 元線； 介以刚述第2電晶體連接於前述第2記憶元件而與 前述位元線構成位元線對之反轉位元線；以及 連接於前逑位元線及反轉位元線之放大器，而以 、於數據之讀出時，對選擇的前述字元線輸入訊號， 並用前述放大器讀出由於輸入訊號於前述字元線而產 生於前述位元線與前述反轉位元線間之電位差。 2.如申請專利範園第〗項之磁性記憶裝置，其中前逑第^ 記憶元件與前逑第2記憶元件各包含第〗磁性層及介以 絕緣障壁層與前逑第1磁性層對向配置之比前述第^磁 性層更不易反轉之第2磁性層；及更具備： 連接於前逑第1記憶元件之第2磁性層及前述第2 記憶元件之第2磁性層而應於施加在前述字元線之訊 號上升的時序將前逑第1記憶元件之第2磁性層及前述 紙張尺度適用中關家標準（CNS) A4規格（21G X297公爱） 1 (修正本）313122 584976 第2記憶元件之第2磁性層的電位拉下至接地電位用之 補助字元線。 3.如申請專利範圍第1項之磁性記憶裝置，其中對於前述 字元線之訊號的下降時序為在前述第1記憶元件之第2 磁性層及第2記憶元件之第2磁性層的電位達到接地電 位之前實行。 4·如申請專利範圍第1項之磁性記憶裝置，其中更具備應 於施加在前述字元線之訊號的下降時序將前述放大器 與前述位元線及反轉位元線分離之分離用電晶體。 5·如申請專利範圍第1項之磁性記憶裝置，其中使前述第 1 §己憶元件及前述第2記憶元件為記憶互相相反的數 據。 6·如申請專利範園第1或第2項之磁性記憶裝置，其中更 具備：介以前述第1電晶體連接於前述第2記憶元件之 虛擬位元線；及 檢測前述虛擬位元線之下降時序的檢測電路。 經濟部中央標準局員工福利委員會印製 7·如申請專利範圍第6項之磁性記憶裝置，其中更具備應 於别述檢測電路檢測所得前述虛擬位元線之下降時序 以使前述放大器與前述位元線及反轉位元線分離之分 離用電晶體，而以 前述放大器為應於前述檢測電路所得虛擬位元線 之下降時序活性化。 8·如申請專利範圍第6項之磁性記憶裝置，其中前述檢測 電路包含輸入電壓為施加在閘極之第丨電晶體及參照 本紙張^國家標準（CNS) A4規格（210 X 297公釐）-------- 2 (修正本）313122 9. 電壓為施加在閘極之第2電晶體，而以 使流通前述第Ϊ電晶體之電流比流通前述第2電晶 體的電流大而於前述輸入電壓與前述參照電壓相等時 則輪出L電位。 一種磁性記憶裝置，具備： 由含有第1磁性層及於前述第1磁性層的表面介以 第1絕緣障壁層而其一方表面為對向配置之第2磁性層 及於前述第2磁性層之另一方表面介以第2絕緣壁層對 向配置之第3磁性層之一個具有強磁性隧道效應的記 隱元件，及各連接於前述記憶元件之第1磁性層及第3 磁性層之第1及第2電晶體所形成之記憶體單元； 連接於前述第1及第2電晶體之控制端子的字元 線； 介由前述第1電晶體連接於前述第丨磁性層之位元 線； 介由前述第2電晶體連接於前述第3磁性層並與前 述位元線構成位元線對之反轉位元線；以及 經濟部中央標準局員工福利委員會印製 連接於前述位元線及反轉位元線的放大器，而以 於讀出數據時，對選擇之前述字元線輸入訊號，並 依輸入前述字元線的訊號使用前述放大器讀出前述位 元線與前述反轉位元線之間產生的電位差。 10.如申請專利範圍第9項之磁性記憶裝置，其中前述第1 磁性層含有介由前述第1絕緣障壁層形成在前述第2磁 性層之一方之側面的側壁形狀的第1磁性層， 本紙張尺度適用中國國家標準（CNS) A4規格（21〇 χ297公釐） 3 (修正本> 3Β122 584976 H3 前述第3磁性層含有介由前述第2絕緣障壁層形成 在前述第2磁性層之另一方之侧面的側壁形狀的第3磁 性層。 11 ·如申請專利範圍第1 〇項之磁性記憶裝置，其中前述側 壁形狀之第1磁性層及第3磁性層為介以絕緣障壁材料 層以被覆前述第2磁性層的狀態形成磁性材料層後，對 其實行異方性蝕刻雨形成。 12·如申請專利範園第9項之磁性記憶裝置，其中前述記憶 元件之第2磁性層為形成比前逑第1磁性層及前述第3 磁性層不易反轉，又具備·· 應於施加在前述字元線之訊號上升時序將前述記 憶元件之第2磁性層之電位拉下至接地電位的補助字 元線。 13·如申請專利範圍第9項之磁性記憶裝置，其中施加在前 述字元線之訊號的下降時序為設在前述記憶元件之第2 磁性層的電位達到接地電位之前。 經濟部中央標準局員工福利委員會印製 14·如申請專利範園第9項之磁性記憶裝置，其中更具備應 於施加在前述字元線之訊號的下降時序將前述放大器 與前述位元線及前述反轉位元線分離的分離用電晶 體。 15·如申請專利範爵第9至14項之任一項的磁性記憶裝 置’其_刖述第I磁性層及前述第3磁性層記憶互相相 反之數據。 16·—種磁性記憶裝置，具備：
    4 (修正本)313122 584976 經濟部中央標準局員工福利委員會印製 H3 含有第1磁性層及於前述第1磁性層的表面介以第 1絕緣障壁層而其一方表面為對向配置之第2磁性層及 於前逑第2磁性層之另一方表面介以第2絕緣壁層而對 向配置之第3磁性層之一個具有強磁性隧道效應的記 憶元件；以及 各連接於前述記憶元件之第1磁性層及第3磁性層 之第1及第2電晶體所構成之記憶體單元。 5 (修正本）313122 本紙張尺度適用中國國家標準（CNS) A4規格（210 x 297公釐）
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