JP3778100B2 - 強磁性トンネル接合素子を用いた磁気記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、強磁性トンネル接合素子を用いた磁気記憶装置に関するものである。
【０００２】
【従来の技術】
近年、コンピュータの記憶装置としては、高速に書込みが可能で、書込み回数に制限がなく、しかも、不揮発性のものが望まれている。
【０００３】
そして、上記性能を有する記憶装置として、強磁性トンネル接合素子を用いた磁気記憶装置が注目されている。
【０００４】
かかる強磁性トンネル接合素子は、２枚の薄膜状の強磁性体を薄膜状の絶縁体を介して積層して構成している。ここで、一方の強磁性体は、常に一定の方向に向けて磁化されていることから固定磁化層と呼ばれる。また、もう一方の強磁性体は、強磁性トンネル接合素子での記憶状態に応じて磁化方向を固定磁化層の磁化方向と同一方向（平行方向）又は反対方向（反平行方向）に反転させることから自由磁化層と呼ばれる。さらに、絶縁体は、固定磁化層と自由磁化層との間に電圧を印加すると電子が絶縁体をトンネルして電流を発生させることからトンネル障壁層と呼ばれる。
【０００５】
そして、強磁性トンネル接合素子は、固定磁化層の磁力の作用によって自由磁化層を固定磁化層の磁化方向と同一方向に磁化した場合、或いは固定磁化層の磁化方向と反対方向に磁化した場合の２つの異なる磁化方向の状態を安定に保持し、これにより２つの異なる磁化方向の状態を記憶する構造となっており、これら２つの異なる磁化方向の状態を「０」又は「１」といった２つの異なる記憶状態に対応させることによって２つの異なる記憶状態を記憶可能としたものである。
【０００６】
したがって、強磁性トンネル接合素子は、外部から自由磁化層を固定磁化層の磁化方向と同一方向又は反対方向に磁化させることによって２つの異なる記憶状態を書込むことができるようになっている。尚、強磁性トンネル接合素子に書込んだ記憶状態は、自由磁化層の磁化方向に応じてトンネル障壁層でのトンネルコンダクタンスが異なるといった巨大磁気抵抗効果を利用して読み出すことができるようになっている。
【０００７】
また、強磁性トンネル接合素子を用いた磁気記憶装置は、半導体基板上に強磁性トンネル接合素子の固定磁化層の磁化方向に向けて複数の第一の配線を形成する一方、半導体基板上に強磁性トンネル接合素子の固定磁化層の磁化方向と直交する方向に向けて複数の第二の配線を形成し、これら格子状に設けた第一の配線と第二の配線の各交差部に強磁性トンネル接合素子をそれぞれ配設したものである。ここで、従来のＤＲＡＭやＳＲＡＭ等の記憶装置に準拠して、第一の配線はワード線と呼ばれ、第二の配線はビット線と呼ばれる。
【０００８】
上記構成の強磁性トンネル接合素子を用いた磁気記憶装置において、強磁性トンネル接合素子に記憶を行う場合には、ワード線に通電することによって通電方向に直交するワード線磁力を発生させるとともに、ビット線にも通電することによって通電方向に直交するビット線磁力を発生させる。これにより、ワード線磁力とビット線磁力との合成磁力が自由磁化層に作用し、自由磁化層が固定磁化層の磁化方向と同一方向又は反対方向に向けて磁化される。このようにして、自由磁化層に２つの異なる磁化方向の状態のいずれかが発生し、かかる自由磁化層での磁化方向の状態を固定磁化層の磁力の作用で安定に保持することによって、強磁性トンネル接合素子での記憶が行われる。
【０００９】
そして、従来においては、強磁性トンネル接合素子に所望の記憶状態を書込むに際し、ワード線への通電方向を常に一定方向に維持して常に一定方向のワード線磁力を発生させ、そのままの状態でビット線への通電方向だけを反転させることによってビット線磁力を反転させ、これによりワード線磁力とビット線磁力との合成磁力の磁化方向を変更し、かかる合成磁力が自由磁化層に作用することで自由磁化層の磁化方向が反転され、これにより強磁性トンネル接合素子に所望の記憶状態を書込むようにしていた。
【００１０】
【発明が解決しようとする課題】
ところが、上記従来の強磁性トンネル接合素子を用いた磁気記憶装置にあっては、強磁性トンネル接合素子に所望の記憶状態を書込む際に、ビット線への通電方向は反転するのに対して、ワード線への通電方向は常に一定方向に維持していたため、強磁性トンネル接合素子への書込み時にワード線には常に一定方向に向けて電流が流れることになり、ワード線とその周縁の半導体基板との間に常に一定の電位差が生じていた。
【００１１】
しかも、磁気記憶装置ではワード線への通電によって磁力を発生させる必要があることから、ワード線に数10mAもの通電を行う必要があった。
【００１２】
そのため、ワード線を流れる一定方向の電流やワード線とその周縁との間に生じる一定の電位差に起因してワード線を組成する金属が析出してしまうエレクトロマイグレーションが発生し、ワード線同士の短絡やワード線自体の破断等が生じ、これによって磁気記憶装置が故障するおそれがあった。
【００１３】
かかるエレクトロマイグレーションの発生を未然に防止する方法としては、ワード線自体の線幅を増大することによってワード線のエレクトロマイグレーション耐性を向上させることが考えられるが、ワード線の線幅の増大により磁気記憶装置が大型化するといった不具合が生じる。
【００１４】
そこで、本発明では、ワード線の線幅を増大させることなくワード線のエレクトロマイグレーション耐性を向上させた磁気記憶装置を提供することを目的とするものである。
【００１５】
【課題を解決するための手段】
すなわち、本発明では、固定磁化層と自由磁化層とをトンネル障壁層を介して積層することにより強磁性トンネル接合素子を形成し、同強磁性トンネル接合素子の固定磁化層の磁化方向に向けてワード線を配線するとともに、強磁性トンネル接合素子の固定磁化層の磁化方向と直交する方向に向けてビット線を配線し、同ビット線への通電方向を反転させることによって強磁性トンネル接合素子に「０」と「１」の２つの異なる記憶状態を書込めるべく構成した強磁性トンネル接合素子を用いた磁気記憶装置において、強磁性トンネル接合素子に「０」の記憶状態を書込む場合と、前記強磁性トンネル接合素子に「１」の記憶状態を書込む場合とで、強磁性トンネル接合素子への書込みに際してワード線への通電方向を反転させるように構成した。
【００１６】
また、ワード線における通電方向の反転は、ワード線の両端にそれぞれ接続したＰ型ＦＥＴのゲート電極に制御信号を入力するナンド素子と、ワード線の両端にそれぞれ接続したＮ型ＦＥＴのゲート電極に制御信号を入力するアンド素子を設け、所定の記憶状態が書込まれる強磁性トンネル接合素子を指定する信号から生成したアドレスデコード信号と、強磁性トンネル接合素子に記憶するインプットデータから生成したトゥルー信号及びインプットデータを反転させたフォールス信号とを用い、ワード線の一方側のナンド素子にはアドレスデコード信号とトゥルー信号とを入力するとともに、アンド素子にはアドレスデコード信号とフォールス信号とを入力し、ワード線の他方側のナンド素子にはアドレスデコード信号とフォールス信号とを入力するとともに、アンド素子にはアドレスデコード信号とトゥルー信号とを入力するように構成して行うことにした。
【００１７】
このように、強磁性トンネル接合素子への書込みに際してビット線のみならずワード線への通電方向をも反転することによって、ワード線への通電方向が常に一定方向ではなく経時的に反転することになり、ワード線を流れる電流が擬似的に交流化される。
【００１８】
かかるワード線を流れる電流の交流化によって、ワード線とその周縁の半導体基板との間に生じる電位差が経時的に逆転し、常に一定の電位差が生じることに起因するエレクトロマイグレーションの発生を未然に防止することができ、ワード線の線幅を増大させて磁気記憶装置を大型化することなくエレクトロマイグレーション耐性を向上させることができ、磁気記憶装置の故障を防止して長寿命化を図ることができる。
【００１９】
特に、強磁性トンネル接合素子への書込みごとにワード線への通電方向を反転した場合には、ワード線とその周縁の半導体基板との間で一定の電位差が生じる時間を可及的に短縮することができ、エレクトロマイグレーションの発生をより一層防止することができ、エレクトロマイグレーション耐性をより一層向上させることができる。
【００２０】
【発明の実施の形態】
以下に、本発明の具体的な実施の形態について図面を参照しながら説明する。
【００２１】
本発明に係る磁気記憶装置１は、例えば「０」又は「１」といった２つの異なる記憶状態を記憶するための記憶素子として強磁性トンネル接合素子２を用いたものである。
【００２２】
まず、強磁性トンネル接合素子２の構造について説明すると、図１に示すように、強磁性トンネル接合素子２は、薄膜状の固定磁化層３と薄膜状の自由磁化層４とをトンネル障壁層５を介して積層したものである。
【００２３】
ここで、固定磁化層３は、強磁性体（例えば、CoFe）からなり、常に一定の方向に向けて磁化されている。また、自由磁化層４は、強磁性体（例えば、NiFe）からなり、固定磁化層３の磁化方向と同一方向（平行方向）又は反対方向（反平行方向）に向けて磁化されている。さらに、トンネル障壁層５は、絶縁体（例えば、Al2O3）からなる。
【００２４】
次に、強磁性トンネル接合素子２を用いた磁気記憶装置１の構造について説明すると、図２に示すように、磁気記憶装置１は、半導体基板６に強磁性トンネル接合素子２の固定磁化層３の磁化方向に向けて複数のワード線７を形成する一方、半導体基板６に強磁性トンネル接合素子２の固定磁化層３の磁化方向と直交する方向に向けて複数のビット線８を形成し、これら格子状に形成されたワード線７とビット線８の各交差部分に強磁性トンネル接合素子２をそれぞれ配設している。尚、本説明では、磁気記憶装置１の構造のうちで強磁性トンネル接合素子２に記憶状態を書込むために必要な構造についてだけ説明しており、強磁性トンネル接合素子２に書込んだ記憶状態を読み出す構造については省略している。
【００２５】
次に、上記構成の磁気記憶装置１の強磁性トンネル接合素子２に２つの異なる記憶状態を書込む場合の原理について説明する。ここでは、強磁性トンネル接合素子２の自由磁化層４を固定磁化層３の磁化方向と同一方向に磁化した場合が記憶状態「０」に対応し、強磁性トンネル接合素子２の自由磁化層４を固定磁化層３の磁化方向と反対方向に磁化した場合が記憶状態「１」に対応するものとして説明する。尚、自由磁化層４の磁化方向の状態と記憶状態との対応は上記と逆の関係とすることもできる。
【００２６】
強磁性トンネル接合素子２に「０」又は「１」のいずれかの記憶状態を書込むことは、換言すれば、強磁性トンネル接合素子２の自由磁化層４を固定磁化層３の磁化方向と同一方向又は反対方向に向けて磁化することになる。
【００２７】
そして、強磁性トンネル接合素子２の自由磁化層４の磁化は、ワード線７に通電することによって発生するワード線磁力９とビット線８に通電することによって発生するビット線磁力10との合成磁力11を自由磁化層４に作用させることによって行う。
【００２８】
例えば、ワード線７に右側から左側へ向けて通電を行うと強磁性トンネル接合素子２にワード線７への通電方向に直交する前側から後側へ向けてワード線磁力９が発生し、一方、ビット線８に後側から前側へ向けて通電を行うと強磁性トンネル接合素子２にビット線８への通電方向に直交する左側から右側へ向けてビット線磁力10が発生し、図３に示すように、これらワード線磁力９とビット線磁力10との合成である右斜め後向きの合成磁力11が自由磁化層４に作用し、かかる合成磁力11が固定磁化層３の磁力12によって自由磁化層４の内部で固定磁化層３の磁化方向と同一方向に向けた磁力13となって安定に保持される。そして、前述したように、自由磁化層４の磁化方向が固定磁化層３の磁化方向と同一方向の場合には、強磁性トンネル接合素子２で記憶状態「０」を記憶していることになる。
【００２９】
これを、図４に示す記憶状態説明図を用いて説明する。かかる記憶状態説明図は、ワード線磁力９とビット線磁力10との合成磁力11の方向によって記憶状態が「０」又は「１」のいずれになるかを示す説明図であり、同記憶状態説明図では、横軸がワード線磁力９の大きさを示しており、ワード線７に右側から左側へ向けて左向きの通電を行った場合を正方向とし、一方、縦軸がビット線磁力10の大きさを示しており、ビット線８に後側から前側へ向けて前向きの通電を行った場合を正方向としており、合成磁力11が横軸よりも上方に向いている場合には記憶状態が「０」となることを示し、一方、合成磁力11が横軸よりも下方に向いている場合には記憶状態が「１」となることを示している。尚、記憶状態説明図において中心部分の４個の円弧で囲まれた略菱形状の領域は非反転領域であり、合成磁力11が非反転領域内に位置する場合には、合成磁力11が弱すぎて自由磁化層４を有効に磁化することができない。
【００３０】
図４に示すように、ワード線７に右側から左側へ向けて通電を行うとワード線磁力９の向きが正方向となり、一方、ビット線８に後側から前側へ向けて通電を行うとビット線磁力10の向きが正方向となり、これら正方向のワード線磁力９と正方向のビット線磁力10とで合成磁力11の向きが右上方向になるので、強磁性トンネル接合素子２での記憶状態は「０」となる。
【００３１】
ここで、強磁性トンネル接合素子２に記憶状態「０」を記憶するには、上述したように、正方向のワード線磁力９と正方向のビット線磁力10とで発生する合成磁力11の向きが右上方向の場合（図４に示す場合）に限られず、図５に示すように、負方向のワード線磁力９と正方向のビット線磁力10とによって左上方向の合成磁力11を発生させた場合でもよい。また、強磁性トンネル接合素子２に記憶状態「１」を記憶するには、図６に示すように、正方向のワード線磁力９と負方向のビット線磁力10とによって右下方向の合成磁力11を発生させた場合でもよく、また、図７に示すように、負方向のワード線磁力９と負方向のビット線磁力10とによって左下方向の合成磁力11を発生させた場合でもよい。
【００３２】
そして、従来においては、強磁性トンネル接合素子２に「０」又は「１」の記憶状態を書込むに際し、ワード線７への通電方向を常に一定の正方向に維持して常に一定方向のワード線磁力９を発生させ、そのままの状態でビット線８への通電方向だけを正方向又は負方向に反転させることによってビット線磁力10を反転させ、これによりワード線磁力９とビット線磁力10との合成磁力11の磁化方向を変更していた。
【００３３】
すなわち、従来においては、強磁性トンネル接合素子２に記憶状態「０」を記憶する場合には、図４に示すように正方向のワード線磁力９と正方向のビット線磁力10とによって右上方向の合成磁力11を発生させ、一方、強磁性トンネル接合素子２に記憶状態「１」を記憶する場合には、図６に示すように正方向のワード線磁力９と負方向のビット線磁力10とによって右下方向の合成磁力11を発生させていた。
【００３４】
そのため、従来においては、強磁性トンネル接合素子２への書込み時にワード線７には常に数10mAもの電流が正方向に向けて流れ続けることになり、ワード線７とその周縁の半導体基板６との間には常に一定の電位差が生じており、これにより、ワード線７にエレクトロマイグレーションが発生して、ワード線７同士の短絡やワード線７自体の破断等が生じ、磁気記憶装置１が故障するおそれがあった。
【００３５】
そこで、本発明では、強磁性トンネル接合素子２への書込みに際してワード線７への通電方向を固定磁化層３の磁化方向と同一方向と反対方向とに反転するようにした。
【００３６】
すなわち、強磁性トンネル接合素子２に記憶状態「０」を記憶する場合には、図４に示すように正方向のワード線磁力９と正方向のビット線磁力10とによって右上方向の合成磁力11を発生させることとし、一方、強磁性トンネル接合素子２に記憶状態「１」を記憶する場合には、図７に示すように負方向のワード線磁力９と負方向のビット線磁力10とによって左下方向の合成磁力11を発生させることとした。
【００３７】
強磁性トンネル接合素子２への書込みに際してワード線７への通電方向を固定磁化層３の磁化方向と同一方向と反対方向とに反転する方法としては、上記組合わせ（図４に示した状態と図７に示した状態との組合わせ）に限られず、強磁性トンネル接合素子２に記憶状態「０」を記憶する場合には、図５に示すように負方向のワード線磁力９と正方向のビット線磁力10とによって左上方向の合成磁力11を発生させることとし、一方、強磁性トンネル接合素子２に記憶状態「１」を記憶する場合には、図６に示すように正方向のワード線磁力９と負方向のビット線磁力10とによって右下方向の合成磁力11を発生させることとしてもよい。
【００３８】
また、上記２つのワード線７の通電方向の反転方法では、強磁性トンネル接合素子２に記憶する記憶状態が「０」であるか「１」であるかに応じてワード線７への通電方向を反転させているが、これに限られず、強磁性トンネル接合素子２への書込みを行うたびにワード線７への通電方向を反転させるようにしてもよい。
【００３９】
すなわち、最初に強磁性トンネル接合素子２に記憶状態「０」を記憶する場合には、図４に示すように正方向のワード線磁力９と正方向のビット線磁力10とによって右上方向の合成磁力11を発生させ、次に続けて強磁性トンネル接合素子２に記憶状態「０」を記憶する場合には、図５に示すように負方向のワード線磁力９と正方向のビット線磁力10とによって左上方向の合成磁力11を発生させ、さらに続けて強磁性トンネル接合素子２に記憶状態「０」を記憶する場合には、再び図４に示すように正方向のワード線磁力９と正方向のビット線磁力10とによって右上方向の合成磁力11を発生させるようにしてもよい。
【００４０】
これは、強磁性トンネル接合素子２に連続して記憶状態「１」を記憶する場合でも同様であり、具体的には、最初に強磁性トンネル接合素子２に記憶状態「１」を記憶する場合には、図６に示すように正方向のワード線磁力９と負方向のビット線磁力10とによって右下方向の合成磁力11を発生させ、次に続けて強磁性トンネル接合素子２に記憶状態「１」を記憶する場合には、図７に示すように負方向のワード線磁力９と負方向のビット線磁力10とによって左下方向の合成磁力11を発生させ、さらに続けて強磁性トンネル接合素子２に記憶状態「１」を記憶する場合には、再び図６に示すように正方向のワード線磁力９と負方向のビット線磁力10とによって右下方向の合成磁力11を発生させるようにする。
【００４１】
このように、強磁性トンネル接合素子２への書込みに際してワード線７への通電方向を固定磁化層３の磁化方向と同一方向又は反対方向に反転することによって、ワード線７への通電方向が常に一定方向ではなく経時的に反転することになり、ワード線７を流れる電流が擬似的に交流化され、ワード線７とその周縁の半導体基板６との間に生じる電位差が経時的に逆転し、これにより常に一定の電位差が生じることに起因するエレクトロマイグレーションの発生を未然に防止することができ、したがって、ワード線７の線幅を増大させて磁気記憶装置１を大型化することなくエレクトロマイグレーション耐性を向上させることができ、磁気記憶装置１の故障を防止して長寿命化を図ることができる。
【００４２】
特に、強磁性トンネル接合素子２への書込みを行うたびにワード線７への通電方向を反転した場合には、ワード線７とその周縁の半導体基板６との間で一定の電位差が生じる時間を可及的に短縮することができ、エレクトロマイグレーションの発生をより一層防止することができ、エレクトロマイグレーション耐性をより一層向上させることができる。
【００４３】
次に、上記したようにワード線磁力９とビット線磁力10の磁化方向を変更するための回路について説明する。ワード線磁力９とビット線磁力10の磁化方向を変更するには、ワード線７やビット線８への通電方向を反転してやればよく、そのための回路を図８に示す。
【００４４】
図８に示すように、ワード線７の左端に電源VDDに接続したＰ型ＦＥＴ14とグランドGNDに接続したＮ型ＦＥＴ15とを接続するとともに、ワード線７の右端に電源VDDに接続したＰ型ＦＥＴ16とグランドGNDに接続したＮ型ＦＥＴ17とを接続し、一方、ビット線８の後端に電源VDDに接続したＰ型ＦＥＴ18とグランドGNDに接続したＮ型ＦＥＴ19とを接続するとともに、ビット線８の前端に電源VDDに接続したＰ型ＦＥＴ20とグランドGNDに接続したＮ型ＦＥＴ21とを接続し、これらのＰ型ＦＥＴ14,16,18,20のゲート電極22,24,26,28とＮ型ＦＥＴ15,17,19,21のゲート電極23,25,27,29に制御回路30を接続して、Ｐ型ＦＥＴ14,16,18,20とＮ型ＦＥＴ15,17,19,21とがスイッチングトランジスタとして機能するようにしている。
【００４５】
そして、制御回路30から各ゲート電極22〜29に制御信号31〜38を入力することによって、Ｐ型ＦＥＴ14,16,18,20とＮ型ＦＥＴ15,17,19,21とを選択的にスイッチングすることによってワード線７やビット線８への通電方向を反転するようにしている。
【００４６】
具体的には、制御回路30からＰ型ＦＥＴ14のゲート電極22とＮ型ＦＥＴ17のゲート電極25に制御信号31,34を入力することによってＰ型ＦＥＴ14とＮ型ＦＥＴ17とをＯＮ状態とするとともに、Ｎ型ＦＥＴ15のゲート電極23とＰ型ＦＥＴ16のゲート電極24に制御信号32,33を入力することによってＮ型ＦＥＴ15とＰ型ＦＥＴ16とをＯＦＦ状態とすると、ワード線７の左端が電源VDDと接続されるとともに、ワード線７の右端がグランドGNDに接続され、これにより、ワード線７に左端から右端へ向けて右方向に通電される。一方、制御回路30によってＰ型ＦＥＴ14とＮ型ＦＥＴ17とをＯＦＦ状態とするとともに、Ｎ型ＦＥＴ15とＰ型ＦＥＴ16とをＯＮ状態とすると、ワード線７の左端がグランドGNDと接続されるとともに、ワード線７の右端が電源VDDに接続され、これにより、ワード線７に右端から左端へ向けて左方向に通電される。
【００４７】
また、制御回路30からＰ型ＦＥＴ18のゲート電極26とＮ型ＦＥＴ21のゲート電極29に制御信号35,38を入力することによってＰ型ＦＥＴ18とＮ型ＦＥＴ21とをＯＮ状態とするとともに、Ｎ型ＦＥＴ19のゲート電極2 7とＰ型ＦＥＴ20のゲート電極28に制御信号36,37を入力することによってＮ型ＦＥＴ19とＰ型ＦＥＴ20とをＯＦＦ状態とすると、ビット線８の後端が電源VDDと接続されるとともに、ビット線８の前端がグランドGNDに接続され、これにより、ビット線８に後端から前端へ向けて前方向に通電される。一方、制御回路30によってＰ型ＦＥＴ18とＮ型ＦＥＴ21とをＯＦＦ状態とするとともに、Ｎ型ＦＥＴ19とＰ型ＦＥＴ20とをＯＮ状態とすると、ビット線８の後端がグランドGNDと接続されるとともに、ビット線８の前端が電源VDDに接続され、これにより、ビット線８に前端から後端へ向けて後方向に通電される。
【００４８】
次に、制御回路30の一例を図９に示す。この制御回路30は、強磁性トンネル接合素子２に記憶する記憶状態が「０」であるか「１」であるかに応じてビット線８とともにワード線７への通電方向を反転させる回路である。
【００４９】
図９では、各強磁性トンネル接合素子２の格納位置を示すロウアドレス（Row Address）信号39とコラムアドレス（Column Address）信号40とをそれぞれロウアドレスデコーダ41とコラムアドレスデコーダ42でデコードしてアドレスデコード信号43,44を生成し、一方、強磁性トンネル接合素子２に記憶するインプットデータ45（Input Data）から２個のインバータ素子46,47を用いてインプットデータ45そのものを表すトゥルー（True）信号48とインプットデータ45を反転させたフォールス（False）信号49を生成し、これらアドレスデコード信号43,44とトゥルー信号48とフォールス信号49との組合せからナンド素子50〜53とアンド素子54〜57とを用いて制御信号31〜38を生成するようにしている。図中、58はライトイネーブル（Write Enable）信号である。
【００５０】
そして、ロウアドレス信号39とコラムアドレス信号40とによって特定の強磁性トンネル接合素子２が指定され、ライトイネーブル信号58がアクティブ（ここでは「１」とする。）となると、ロウアドレスデコーダ41とコラムアドレスデコーダ42によってアドレスデコード信号43,44がアクティブ（ここでは「１」とする。）となる。
【００５１】
その時に、インプットデータ45が「０」の場合には、トゥルー信号48は２個のインバータ素子46,47によって「０」となり、フォールス信号49はインバータ素子46によって「１」となり、これにより、制御信号31がナンド素子50によって「１」となってＰ型ＦＥＴ14をＯＦＦ状態とするとともに、制御信号32がアンド素子54によって「１」となってＮ型ＦＥＴ15をＯＮ状態とする一方、制御信号33がナンド素子51によって「０」となってＰ型ＦＥＴ16をＯＮ状態とするとともに、制御信号34がアンド素子55によって「０」となってＮ型ＦＥＴ17をＯＦＦ状態とし、したがって、ワード線７の左端がグランドGNDに接続されるとともに、ワード線７の右端が電源VDDに接続され、これにより、ワード線７に右端から左端に向けて左向きに通電される。ビット線８への通電も上記と同様にして行われる。
【００５２】
上述した図９に示す回路の動作をタイミングチャートで示すと図10に示すようになる。尚、図10では、ワード線７に左向きに通電される場合を「０」、ワード線７右向きに通電される場合を「１」、ビット線８に前向きに通電される場合を「０」、ビット線８に後向きに通電される場合を「１」としている。
【００５３】
図10に示すように、インプットデータ45が「０」の場合には、トゥルー信号48が「０」となり、フォールス信号49が「１」となり、その状態で、ライトイネーブル信号58がアクティブ（ここでは、「１」とする。）となると、有効なロウアドレス信号39とコラムアドレス信号40とによって指定された特定の強磁性トンネル接合素子２のワード線７に左向きに通電されるとともに、ビット線８に後向きに通電される。
【００５４】
次に、インプットデータ45が「０」から「１」に反転した場合には、トゥルー信号48が「１」となり、フォールス信号49が「０」となり、その状態で、ライトイネーブル信号58がアクティブ（ここでは、「１」とする。）となると、有効なロウアドレス信号39とコラムアドレス信号40とによって指定された特定の強磁性トンネル接合素子２のワード線７への通電方向が左向きから右向きに反転されるとともに、ビット線８への通電方向が後向きから前向きに反転される。
【００５５】
このようにして、強磁性トンネル接合素子２に記憶する記憶状態が「０」であるか「１」であるかに応じてビット線８とともにワード線７への通電方向をも反転するようにしている。
【００５６】
尚、制御回路30を適宜設計することにより、強磁性トンネル接合素子２への書込みごとにワード線７への通電方向を反転させることや、連続した複数回の書込み後にワード線７への通電方向を反転させることや、所定時間ごとにワード線７への通電方向を反転させることもでき、さらには、１回の書込みの間にワード線７への通電方向を反転させることもできる。
【００５７】
【発明の効果】
本発明は、以上に説明したような形態で実施され、以下に記載されるような効果を奏する。
【００５８】
すなわち、本発明では、強磁性トンネル接合素子に「０」の記憶状態を書込む場合と、前記強磁性トンネル接合素子に「１」の記憶状態を書込む場合とで、強磁性トンネル接合素子への書込みに際してワード線への通電方向を反転させることにしているため、ワード線への通電方向が常に一定方向ではなく経時的に反転することになり、ワード線を流れる電流が擬似的に交流化され、ワード線とその周縁の半導体基板との間に生じる電位差が経時的に逆転し、これにより常に一定の電位差が生じることに起因するエレクトロマイグレーションの発生を未然に防止することができ、したがって、ワード線の線幅を増大させて磁気記憶装置を大型化することなくエレクトロマイグレーション耐性を向上させることができ、磁気記憶装置の故障を防止して長寿命化を図ることができる。
【００５９】
特に、強磁性トンネル接合素子への書込みごとにワード線への通電方向を反転した場合には、ワード線とその周縁の半導体基板との間で一定の電位差が生じる時間を可及的に短縮することができ、エレクトロマイグレーションの発生をより一層防止することができ、エレクトロマイグレーション耐性をより一層向上させることができる。
【図面の簡単な説明】
【図１】強磁性トンネル接合素子を示す説明図。
【図２】強磁性トンネル接合素子を用いた磁気記憶装置を示す説明図。
【図３】強磁性トンネル接合素子の記憶状態を示す説明図。
【図４】記憶状態説明図（合成磁力が右上方向を向いている場合）。
【図５】記憶状態説明図（合成磁力が左上方向を向いている場合）。
【図６】記憶状態説明図（合成磁力が右下方向を向いている場合）。
【図７】記憶状態説明図（合成磁力が左下方向を向いている場合）。
【図８】ワード線やビット線への通電方向を反転する回路を示す回路図。
【図９】制御回路を示す回路図。
【図１０】強磁性トンネル接合素子への書込み時のフローチャート。
【符号の説明】
１ 磁気記憶装置
２ 強磁性トンネル接合素子
３ 固定磁化層
４ 自由磁化層
５ トンネル障壁層
６ 半導体基板
７ ワード線
８ ビット線
９ ワード線磁力
10 ビット線磁力
11 合成磁力
14,16,18,20 Ｐ型ＦＥＴ
15,17,19,21 Ｎ型ＦＥＴ
30 制御回路
31〜38 制御信号
39 ロウアドレス信号
40 コラムアドレス信号
41 ロウアドレスデコーダ
42 コラムアドレスデコーダ
43,44 アドレスデコード信号
45 インプットデータ
46,47 インバータ素子
48 トゥルー信号
49 フォールス信号
50〜53 ナンド素子
54〜57 アンド素子
58 ライトイネーブル信号
【発明の属する技術分野】
本発明は、強磁性トンネル接合素子を用いた磁気記憶装置に関するものである。
【０００２】
【従来の技術】
近年、コンピュータの記憶装置としては、高速に書込みが可能で、書込み回数に制限がなく、しかも、不揮発性のものが望まれている。
【０００３】
そして、上記性能を有する記憶装置として、強磁性トンネル接合素子を用いた磁気記憶装置が注目されている。
【０００４】
かかる強磁性トンネル接合素子は、２枚の薄膜状の強磁性体を薄膜状の絶縁体を介して積層して構成している。ここで、一方の強磁性体は、常に一定の方向に向けて磁化されていることから固定磁化層と呼ばれる。また、もう一方の強磁性体は、強磁性トンネル接合素子での記憶状態に応じて磁化方向を固定磁化層の磁化方向と同一方向（平行方向）又は反対方向（反平行方向）に反転させることから自由磁化層と呼ばれる。さらに、絶縁体は、固定磁化層と自由磁化層との間に電圧を印加すると電子が絶縁体をトンネルして電流を発生させることからトンネル障壁層と呼ばれる。
【０００５】
そして、強磁性トンネル接合素子は、固定磁化層の磁力の作用によって自由磁化層を固定磁化層の磁化方向と同一方向に磁化した場合、或いは固定磁化層の磁化方向と反対方向に磁化した場合の２つの異なる磁化方向の状態を安定に保持し、これにより２つの異なる磁化方向の状態を記憶する構造となっており、これら２つの異なる磁化方向の状態を「０」又は「１」といった２つの異なる記憶状態に対応させることによって２つの異なる記憶状態を記憶可能としたものである。
【０００６】
したがって、強磁性トンネル接合素子は、外部から自由磁化層を固定磁化層の磁化方向と同一方向又は反対方向に磁化させることによって２つの異なる記憶状態を書込むことができるようになっている。尚、強磁性トンネル接合素子に書込んだ記憶状態は、自由磁化層の磁化方向に応じてトンネル障壁層でのトンネルコンダクタンスが異なるといった巨大磁気抵抗効果を利用して読み出すことができるようになっている。
【０００７】
また、強磁性トンネル接合素子を用いた磁気記憶装置は、半導体基板上に強磁性トンネル接合素子の固定磁化層の磁化方向に向けて複数の第一の配線を形成する一方、半導体基板上に強磁性トンネル接合素子の固定磁化層の磁化方向と直交する方向に向けて複数の第二の配線を形成し、これら格子状に設けた第一の配線と第二の配線の各交差部に強磁性トンネル接合素子をそれぞれ配設したものである。ここで、従来のＤＲＡＭやＳＲＡＭ等の記憶装置に準拠して、第一の配線はワード線と呼ばれ、第二の配線はビット線と呼ばれる。
【０００８】
上記構成の強磁性トンネル接合素子を用いた磁気記憶装置において、強磁性トンネル接合素子に記憶を行う場合には、ワード線に通電することによって通電方向に直交するワード線磁力を発生させるとともに、ビット線にも通電することによって通電方向に直交するビット線磁力を発生させる。これにより、ワード線磁力とビット線磁力との合成磁力が自由磁化層に作用し、自由磁化層が固定磁化層の磁化方向と同一方向又は反対方向に向けて磁化される。このようにして、自由磁化層に２つの異なる磁化方向の状態のいずれかが発生し、かかる自由磁化層での磁化方向の状態を固定磁化層の磁力の作用で安定に保持することによって、強磁性トンネル接合素子での記憶が行われる。
【０００９】
そして、従来においては、強磁性トンネル接合素子に所望の記憶状態を書込むに際し、ワード線への通電方向を常に一定方向に維持して常に一定方向のワード線磁力を発生させ、そのままの状態でビット線への通電方向だけを反転させることによってビット線磁力を反転させ、これによりワード線磁力とビット線磁力との合成磁力の磁化方向を変更し、かかる合成磁力が自由磁化層に作用することで自由磁化層の磁化方向が反転され、これにより強磁性トンネル接合素子に所望の記憶状態を書込むようにしていた。
【００１０】
【発明が解決しようとする課題】
ところが、上記従来の強磁性トンネル接合素子を用いた磁気記憶装置にあっては、強磁性トンネル接合素子に所望の記憶状態を書込む際に、ビット線への通電方向は反転するのに対して、ワード線への通電方向は常に一定方向に維持していたため、強磁性トンネル接合素子への書込み時にワード線には常に一定方向に向けて電流が流れることになり、ワード線とその周縁の半導体基板との間に常に一定の電位差が生じていた。
【００１１】
しかも、磁気記憶装置ではワード線への通電によって磁力を発生させる必要があることから、ワード線に数10mAもの通電を行う必要があった。
【００１２】
そのため、ワード線を流れる一定方向の電流やワード線とその周縁との間に生じる一定の電位差に起因してワード線を組成する金属が析出してしまうエレクトロマイグレーションが発生し、ワード線同士の短絡やワード線自体の破断等が生じ、これによって磁気記憶装置が故障するおそれがあった。
【００１３】
かかるエレクトロマイグレーションの発生を未然に防止する方法としては、ワード線自体の線幅を増大することによってワード線のエレクトロマイグレーション耐性を向上させることが考えられるが、ワード線の線幅の増大により磁気記憶装置が大型化するといった不具合が生じる。
【００１４】
そこで、本発明では、ワード線の線幅を増大させることなくワード線のエレクトロマイグレーション耐性を向上させた磁気記憶装置を提供することを目的とするものである。
【００１５】
【課題を解決するための手段】
すなわち、本発明では、固定磁化層と自由磁化層とをトンネル障壁層を介して積層することにより強磁性トンネル接合素子を形成し、同強磁性トンネル接合素子の固定磁化層の磁化方向に向けてワード線を配線するとともに、強磁性トンネル接合素子の固定磁化層の磁化方向と直交する方向に向けてビット線を配線し、同ビット線への通電方向を反転させることによって強磁性トンネル接合素子に「０」と「１」の２つの異なる記憶状態を書込めるべく構成した強磁性トンネル接合素子を用いた磁気記憶装置において、強磁性トンネル接合素子に「０」の記憶状態を書込む場合と、前記強磁性トンネル接合素子に「１」の記憶状態を書込む場合とで、強磁性トンネル接合素子への書込みに際してワード線への通電方向を反転させるように構成した。
【００１６】
また、ワード線における通電方向の反転は、ワード線の両端にそれぞれ接続したＰ型ＦＥＴのゲート電極に制御信号を入力するナンド素子と、ワード線の両端にそれぞれ接続したＮ型ＦＥＴのゲート電極に制御信号を入力するアンド素子を設け、所定の記憶状態が書込まれる強磁性トンネル接合素子を指定する信号から生成したアドレスデコード信号と、強磁性トンネル接合素子に記憶するインプットデータから生成したトゥルー信号及びインプットデータを反転させたフォールス信号とを用い、ワード線の一方側のナンド素子にはアドレスデコード信号とトゥルー信号とを入力するとともに、アンド素子にはアドレスデコード信号とフォールス信号とを入力し、ワード線の他方側のナンド素子にはアドレスデコード信号とフォールス信号とを入力するとともに、アンド素子にはアドレスデコード信号とトゥルー信号とを入力するように構成して行うことにした。
【００１７】
このように、強磁性トンネル接合素子への書込みに際してビット線のみならずワード線への通電方向をも反転することによって、ワード線への通電方向が常に一定方向ではなく経時的に反転することになり、ワード線を流れる電流が擬似的に交流化される。
【００１８】
かかるワード線を流れる電流の交流化によって、ワード線とその周縁の半導体基板との間に生じる電位差が経時的に逆転し、常に一定の電位差が生じることに起因するエレクトロマイグレーションの発生を未然に防止することができ、ワード線の線幅を増大させて磁気記憶装置を大型化することなくエレクトロマイグレーション耐性を向上させることができ、磁気記憶装置の故障を防止して長寿命化を図ることができる。
【００１９】
特に、強磁性トンネル接合素子への書込みごとにワード線への通電方向を反転した場合には、ワード線とその周縁の半導体基板との間で一定の電位差が生じる時間を可及的に短縮することができ、エレクトロマイグレーションの発生をより一層防止することができ、エレクトロマイグレーション耐性をより一層向上させることができる。
【００２０】
【発明の実施の形態】
以下に、本発明の具体的な実施の形態について図面を参照しながら説明する。
【００２１】
本発明に係る磁気記憶装置１は、例えば「０」又は「１」といった２つの異なる記憶状態を記憶するための記憶素子として強磁性トンネル接合素子２を用いたものである。
【００２２】
まず、強磁性トンネル接合素子２の構造について説明すると、図１に示すように、強磁性トンネル接合素子２は、薄膜状の固定磁化層３と薄膜状の自由磁化層４とをトンネル障壁層５を介して積層したものである。
【００２３】
ここで、固定磁化層３は、強磁性体（例えば、CoFe）からなり、常に一定の方向に向けて磁化されている。また、自由磁化層４は、強磁性体（例えば、NiFe）からなり、固定磁化層３の磁化方向と同一方向（平行方向）又は反対方向（反平行方向）に向けて磁化されている。さらに、トンネル障壁層５は、絶縁体（例えば、Al2O3）からなる。
【００２４】
次に、強磁性トンネル接合素子２を用いた磁気記憶装置１の構造について説明すると、図２に示すように、磁気記憶装置１は、半導体基板６に強磁性トンネル接合素子２の固定磁化層３の磁化方向に向けて複数のワード線７を形成する一方、半導体基板６に強磁性トンネル接合素子２の固定磁化層３の磁化方向と直交する方向に向けて複数のビット線８を形成し、これら格子状に形成されたワード線７とビット線８の各交差部分に強磁性トンネル接合素子２をそれぞれ配設している。尚、本説明では、磁気記憶装置１の構造のうちで強磁性トンネル接合素子２に記憶状態を書込むために必要な構造についてだけ説明しており、強磁性トンネル接合素子２に書込んだ記憶状態を読み出す構造については省略している。
【００２５】
次に、上記構成の磁気記憶装置１の強磁性トンネル接合素子２に２つの異なる記憶状態を書込む場合の原理について説明する。ここでは、強磁性トンネル接合素子２の自由磁化層４を固定磁化層３の磁化方向と同一方向に磁化した場合が記憶状態「０」に対応し、強磁性トンネル接合素子２の自由磁化層４を固定磁化層３の磁化方向と反対方向に磁化した場合が記憶状態「１」に対応するものとして説明する。尚、自由磁化層４の磁化方向の状態と記憶状態との対応は上記と逆の関係とすることもできる。
【００２６】
強磁性トンネル接合素子２に「０」又は「１」のいずれかの記憶状態を書込むことは、換言すれば、強磁性トンネル接合素子２の自由磁化層４を固定磁化層３の磁化方向と同一方向又は反対方向に向けて磁化することになる。
【００２７】
そして、強磁性トンネル接合素子２の自由磁化層４の磁化は、ワード線７に通電することによって発生するワード線磁力９とビット線８に通電することによって発生するビット線磁力10との合成磁力11を自由磁化層４に作用させることによって行う。
【００２８】
例えば、ワード線７に右側から左側へ向けて通電を行うと強磁性トンネル接合素子２にワード線７への通電方向に直交する前側から後側へ向けてワード線磁力９が発生し、一方、ビット線８に後側から前側へ向けて通電を行うと強磁性トンネル接合素子２にビット線８への通電方向に直交する左側から右側へ向けてビット線磁力10が発生し、図３に示すように、これらワード線磁力９とビット線磁力10との合成である右斜め後向きの合成磁力11が自由磁化層４に作用し、かかる合成磁力11が固定磁化層３の磁力12によって自由磁化層４の内部で固定磁化層３の磁化方向と同一方向に向けた磁力13となって安定に保持される。そして、前述したように、自由磁化層４の磁化方向が固定磁化層３の磁化方向と同一方向の場合には、強磁性トンネル接合素子２で記憶状態「０」を記憶していることになる。
【００２９】
これを、図４に示す記憶状態説明図を用いて説明する。かかる記憶状態説明図は、ワード線磁力９とビット線磁力10との合成磁力11の方向によって記憶状態が「０」又は「１」のいずれになるかを示す説明図であり、同記憶状態説明図では、横軸がワード線磁力９の大きさを示しており、ワード線７に右側から左側へ向けて左向きの通電を行った場合を正方向とし、一方、縦軸がビット線磁力10の大きさを示しており、ビット線８に後側から前側へ向けて前向きの通電を行った場合を正方向としており、合成磁力11が横軸よりも上方に向いている場合には記憶状態が「０」となることを示し、一方、合成磁力11が横軸よりも下方に向いている場合には記憶状態が「１」となることを示している。尚、記憶状態説明図において中心部分の４個の円弧で囲まれた略菱形状の領域は非反転領域であり、合成磁力11が非反転領域内に位置する場合には、合成磁力11が弱すぎて自由磁化層４を有効に磁化することができない。
【００３０】
図４に示すように、ワード線７に右側から左側へ向けて通電を行うとワード線磁力９の向きが正方向となり、一方、ビット線８に後側から前側へ向けて通電を行うとビット線磁力10の向きが正方向となり、これら正方向のワード線磁力９と正方向のビット線磁力10とで合成磁力11の向きが右上方向になるので、強磁性トンネル接合素子２での記憶状態は「０」となる。
【００３１】
ここで、強磁性トンネル接合素子２に記憶状態「０」を記憶するには、上述したように、正方向のワード線磁力９と正方向のビット線磁力10とで発生する合成磁力11の向きが右上方向の場合（図４に示す場合）に限られず、図５に示すように、負方向のワード線磁力９と正方向のビット線磁力10とによって左上方向の合成磁力11を発生させた場合でもよい。また、強磁性トンネル接合素子２に記憶状態「１」を記憶するには、図６に示すように、正方向のワード線磁力９と負方向のビット線磁力10とによって右下方向の合成磁力11を発生させた場合でもよく、また、図７に示すように、負方向のワード線磁力９と負方向のビット線磁力10とによって左下方向の合成磁力11を発生させた場合でもよい。
【００３２】
そして、従来においては、強磁性トンネル接合素子２に「０」又は「１」の記憶状態を書込むに際し、ワード線７への通電方向を常に一定の正方向に維持して常に一定方向のワード線磁力９を発生させ、そのままの状態でビット線８への通電方向だけを正方向又は負方向に反転させることによってビット線磁力10を反転させ、これによりワード線磁力９とビット線磁力10との合成磁力11の磁化方向を変更していた。
【００３３】
すなわち、従来においては、強磁性トンネル接合素子２に記憶状態「０」を記憶する場合には、図４に示すように正方向のワード線磁力９と正方向のビット線磁力10とによって右上方向の合成磁力11を発生させ、一方、強磁性トンネル接合素子２に記憶状態「１」を記憶する場合には、図６に示すように正方向のワード線磁力９と負方向のビット線磁力10とによって右下方向の合成磁力11を発生させていた。
【００３４】
そのため、従来においては、強磁性トンネル接合素子２への書込み時にワード線７には常に数10mAもの電流が正方向に向けて流れ続けることになり、ワード線７とその周縁の半導体基板６との間には常に一定の電位差が生じており、これにより、ワード線７にエレクトロマイグレーションが発生して、ワード線７同士の短絡やワード線７自体の破断等が生じ、磁気記憶装置１が故障するおそれがあった。
【００３５】
そこで、本発明では、強磁性トンネル接合素子２への書込みに際してワード線７への通電方向を固定磁化層３の磁化方向と同一方向と反対方向とに反転するようにした。
【００３６】
すなわち、強磁性トンネル接合素子２に記憶状態「０」を記憶する場合には、図４に示すように正方向のワード線磁力９と正方向のビット線磁力10とによって右上方向の合成磁力11を発生させることとし、一方、強磁性トンネル接合素子２に記憶状態「１」を記憶する場合には、図７に示すように負方向のワード線磁力９と負方向のビット線磁力10とによって左下方向の合成磁力11を発生させることとした。
【００３７】
強磁性トンネル接合素子２への書込みに際してワード線７への通電方向を固定磁化層３の磁化方向と同一方向と反対方向とに反転する方法としては、上記組合わせ（図４に示した状態と図７に示した状態との組合わせ）に限られず、強磁性トンネル接合素子２に記憶状態「０」を記憶する場合には、図５に示すように負方向のワード線磁力９と正方向のビット線磁力10とによって左上方向の合成磁力11を発生させることとし、一方、強磁性トンネル接合素子２に記憶状態「１」を記憶する場合には、図６に示すように正方向のワード線磁力９と負方向のビット線磁力10とによって右下方向の合成磁力11を発生させることとしてもよい。
【００３８】
また、上記２つのワード線７の通電方向の反転方法では、強磁性トンネル接合素子２に記憶する記憶状態が「０」であるか「１」であるかに応じてワード線７への通電方向を反転させているが、これに限られず、強磁性トンネル接合素子２への書込みを行うたびにワード線７への通電方向を反転させるようにしてもよい。
【００３９】
すなわち、最初に強磁性トンネル接合素子２に記憶状態「０」を記憶する場合には、図４に示すように正方向のワード線磁力９と正方向のビット線磁力10とによって右上方向の合成磁力11を発生させ、次に続けて強磁性トンネル接合素子２に記憶状態「０」を記憶する場合には、図５に示すように負方向のワード線磁力９と正方向のビット線磁力10とによって左上方向の合成磁力11を発生させ、さらに続けて強磁性トンネル接合素子２に記憶状態「０」を記憶する場合には、再び図４に示すように正方向のワード線磁力９と正方向のビット線磁力10とによって右上方向の合成磁力11を発生させるようにしてもよい。
【００４０】
これは、強磁性トンネル接合素子２に連続して記憶状態「１」を記憶する場合でも同様であり、具体的には、最初に強磁性トンネル接合素子２に記憶状態「１」を記憶する場合には、図６に示すように正方向のワード線磁力９と負方向のビット線磁力10とによって右下方向の合成磁力11を発生させ、次に続けて強磁性トンネル接合素子２に記憶状態「１」を記憶する場合には、図７に示すように負方向のワード線磁力９と負方向のビット線磁力10とによって左下方向の合成磁力11を発生させ、さらに続けて強磁性トンネル接合素子２に記憶状態「１」を記憶する場合には、再び図６に示すように正方向のワード線磁力９と負方向のビット線磁力10とによって右下方向の合成磁力11を発生させるようにする。
【００４１】
このように、強磁性トンネル接合素子２への書込みに際してワード線７への通電方向を固定磁化層３の磁化方向と同一方向又は反対方向に反転することによって、ワード線７への通電方向が常に一定方向ではなく経時的に反転することになり、ワード線７を流れる電流が擬似的に交流化され、ワード線７とその周縁の半導体基板６との間に生じる電位差が経時的に逆転し、これにより常に一定の電位差が生じることに起因するエレクトロマイグレーションの発生を未然に防止することができ、したがって、ワード線７の線幅を増大させて磁気記憶装置１を大型化することなくエレクトロマイグレーション耐性を向上させることができ、磁気記憶装置１の故障を防止して長寿命化を図ることができる。
【００４２】
特に、強磁性トンネル接合素子２への書込みを行うたびにワード線７への通電方向を反転した場合には、ワード線７とその周縁の半導体基板６との間で一定の電位差が生じる時間を可及的に短縮することができ、エレクトロマイグレーションの発生をより一層防止することができ、エレクトロマイグレーション耐性をより一層向上させることができる。
【００４３】
次に、上記したようにワード線磁力９とビット線磁力10の磁化方向を変更するための回路について説明する。ワード線磁力９とビット線磁力10の磁化方向を変更するには、ワード線７やビット線８への通電方向を反転してやればよく、そのための回路を図８に示す。
【００４４】
図８に示すように、ワード線７の左端に電源VDDに接続したＰ型ＦＥＴ14とグランドGNDに接続したＮ型ＦＥＴ15とを接続するとともに、ワード線７の右端に電源VDDに接続したＰ型ＦＥＴ16とグランドGNDに接続したＮ型ＦＥＴ17とを接続し、一方、ビット線８の後端に電源VDDに接続したＰ型ＦＥＴ18とグランドGNDに接続したＮ型ＦＥＴ19とを接続するとともに、ビット線８の前端に電源VDDに接続したＰ型ＦＥＴ20とグランドGNDに接続したＮ型ＦＥＴ21とを接続し、これらのＰ型ＦＥＴ14,16,18,20のゲート電極22,24,26,28とＮ型ＦＥＴ15,17,19,21のゲート電極23,25,27,29に制御回路30を接続して、Ｐ型ＦＥＴ14,16,18,20とＮ型ＦＥＴ15,17,19,21とがスイッチングトランジスタとして機能するようにしている。
【００４５】
そして、制御回路30から各ゲート電極22〜29に制御信号31〜38を入力することによって、Ｐ型ＦＥＴ14,16,18,20とＮ型ＦＥＴ15,17,19,21とを選択的にスイッチングすることによってワード線７やビット線８への通電方向を反転するようにしている。
【００４６】
具体的には、制御回路30からＰ型ＦＥＴ14のゲート電極22とＮ型ＦＥＴ17のゲート電極25に制御信号31,34を入力することによってＰ型ＦＥＴ14とＮ型ＦＥＴ17とをＯＮ状態とするとともに、Ｎ型ＦＥＴ15のゲート電極23とＰ型ＦＥＴ16のゲート電極24に制御信号32,33を入力することによってＮ型ＦＥＴ15とＰ型ＦＥＴ16とをＯＦＦ状態とすると、ワード線７の左端が電源VDDと接続されるとともに、ワード線７の右端がグランドGNDに接続され、これにより、ワード線７に左端から右端へ向けて右方向に通電される。一方、制御回路30によってＰ型ＦＥＴ14とＮ型ＦＥＴ17とをＯＦＦ状態とするとともに、Ｎ型ＦＥＴ15とＰ型ＦＥＴ16とをＯＮ状態とすると、ワード線７の左端がグランドGNDと接続されるとともに、ワード線７の右端が電源VDDに接続され、これにより、ワード線７に右端から左端へ向けて左方向に通電される。
【００４７】
また、制御回路30からＰ型ＦＥＴ18のゲート電極26とＮ型ＦＥＴ21のゲート電極29に制御信号35,38を入力することによってＰ型ＦＥＴ18とＮ型ＦＥＴ21とをＯＮ状態とするとともに、Ｎ型ＦＥＴ19のゲート電極2 7とＰ型ＦＥＴ20のゲート電極28に制御信号36,37を入力することによってＮ型ＦＥＴ19とＰ型ＦＥＴ20とをＯＦＦ状態とすると、ビット線８の後端が電源VDDと接続されるとともに、ビット線８の前端がグランドGNDに接続され、これにより、ビット線８に後端から前端へ向けて前方向に通電される。一方、制御回路30によってＰ型ＦＥＴ18とＮ型ＦＥＴ21とをＯＦＦ状態とするとともに、Ｎ型ＦＥＴ19とＰ型ＦＥＴ20とをＯＮ状態とすると、ビット線８の後端がグランドGNDと接続されるとともに、ビット線８の前端が電源VDDに接続され、これにより、ビット線８に前端から後端へ向けて後方向に通電される。
【００４８】
次に、制御回路30の一例を図９に示す。この制御回路30は、強磁性トンネル接合素子２に記憶する記憶状態が「０」であるか「１」であるかに応じてビット線８とともにワード線７への通電方向を反転させる回路である。
【００４９】
図９では、各強磁性トンネル接合素子２の格納位置を示すロウアドレス（Row Address）信号39とコラムアドレス（Column Address）信号40とをそれぞれロウアドレスデコーダ41とコラムアドレスデコーダ42でデコードしてアドレスデコード信号43,44を生成し、一方、強磁性トンネル接合素子２に記憶するインプットデータ45（Input Data）から２個のインバータ素子46,47を用いてインプットデータ45そのものを表すトゥルー（True）信号48とインプットデータ45を反転させたフォールス（False）信号49を生成し、これらアドレスデコード信号43,44とトゥルー信号48とフォールス信号49との組合せからナンド素子50〜53とアンド素子54〜57とを用いて制御信号31〜38を生成するようにしている。図中、58はライトイネーブル（Write Enable）信号である。
【００５０】
そして、ロウアドレス信号39とコラムアドレス信号40とによって特定の強磁性トンネル接合素子２が指定され、ライトイネーブル信号58がアクティブ（ここでは「１」とする。）となると、ロウアドレスデコーダ41とコラムアドレスデコーダ42によってアドレスデコード信号43,44がアクティブ（ここでは「１」とする。）となる。
【００５１】
その時に、インプットデータ45が「０」の場合には、トゥルー信号48は２個のインバータ素子46,47によって「０」となり、フォールス信号49はインバータ素子46によって「１」となり、これにより、制御信号31がナンド素子50によって「１」となってＰ型ＦＥＴ14をＯＦＦ状態とするとともに、制御信号32がアンド素子54によって「１」となってＮ型ＦＥＴ15をＯＮ状態とする一方、制御信号33がナンド素子51によって「０」となってＰ型ＦＥＴ16をＯＮ状態とするとともに、制御信号34がアンド素子55によって「０」となってＮ型ＦＥＴ17をＯＦＦ状態とし、したがって、ワード線７の左端がグランドGNDに接続されるとともに、ワード線７の右端が電源VDDに接続され、これにより、ワード線７に右端から左端に向けて左向きに通電される。ビット線８への通電も上記と同様にして行われる。
【００５２】
上述した図９に示す回路の動作をタイミングチャートで示すと図10に示すようになる。尚、図10では、ワード線７に左向きに通電される場合を「０」、ワード線７右向きに通電される場合を「１」、ビット線８に前向きに通電される場合を「０」、ビット線８に後向きに通電される場合を「１」としている。
【００５３】
図10に示すように、インプットデータ45が「０」の場合には、トゥルー信号48が「０」となり、フォールス信号49が「１」となり、その状態で、ライトイネーブル信号58がアクティブ（ここでは、「１」とする。）となると、有効なロウアドレス信号39とコラムアドレス信号40とによって指定された特定の強磁性トンネル接合素子２のワード線７に左向きに通電されるとともに、ビット線８に後向きに通電される。
【００５４】
次に、インプットデータ45が「０」から「１」に反転した場合には、トゥルー信号48が「１」となり、フォールス信号49が「０」となり、その状態で、ライトイネーブル信号58がアクティブ（ここでは、「１」とする。）となると、有効なロウアドレス信号39とコラムアドレス信号40とによって指定された特定の強磁性トンネル接合素子２のワード線７への通電方向が左向きから右向きに反転されるとともに、ビット線８への通電方向が後向きから前向きに反転される。
【００５５】
このようにして、強磁性トンネル接合素子２に記憶する記憶状態が「０」であるか「１」であるかに応じてビット線８とともにワード線７への通電方向をも反転するようにしている。
【００５６】
尚、制御回路30を適宜設計することにより、強磁性トンネル接合素子２への書込みごとにワード線７への通電方向を反転させることや、連続した複数回の書込み後にワード線７への通電方向を反転させることや、所定時間ごとにワード線７への通電方向を反転させることもでき、さらには、１回の書込みの間にワード線７への通電方向を反転させることもできる。
【００５７】
【発明の効果】
本発明は、以上に説明したような形態で実施され、以下に記載されるような効果を奏する。
【００５８】
すなわち、本発明では、強磁性トンネル接合素子に「０」の記憶状態を書込む場合と、前記強磁性トンネル接合素子に「１」の記憶状態を書込む場合とで、強磁性トンネル接合素子への書込みに際してワード線への通電方向を反転させることにしているため、ワード線への通電方向が常に一定方向ではなく経時的に反転することになり、ワード線を流れる電流が擬似的に交流化され、ワード線とその周縁の半導体基板との間に生じる電位差が経時的に逆転し、これにより常に一定の電位差が生じることに起因するエレクトロマイグレーションの発生を未然に防止することができ、したがって、ワード線の線幅を増大させて磁気記憶装置を大型化することなくエレクトロマイグレーション耐性を向上させることができ、磁気記憶装置の故障を防止して長寿命化を図ることができる。
【００５９】
特に、強磁性トンネル接合素子への書込みごとにワード線への通電方向を反転した場合には、ワード線とその周縁の半導体基板との間で一定の電位差が生じる時間を可及的に短縮することができ、エレクトロマイグレーションの発生をより一層防止することができ、エレクトロマイグレーション耐性をより一層向上させることができる。
【図面の簡単な説明】
【図１】強磁性トンネル接合素子を示す説明図。
【図２】強磁性トンネル接合素子を用いた磁気記憶装置を示す説明図。
【図３】強磁性トンネル接合素子の記憶状態を示す説明図。
【図４】記憶状態説明図（合成磁力が右上方向を向いている場合）。
【図５】記憶状態説明図（合成磁力が左上方向を向いている場合）。
【図６】記憶状態説明図（合成磁力が右下方向を向いている場合）。
【図７】記憶状態説明図（合成磁力が左下方向を向いている場合）。
【図８】ワード線やビット線への通電方向を反転する回路を示す回路図。
【図９】制御回路を示す回路図。
【図１０】強磁性トンネル接合素子への書込み時のフローチャート。
【符号の説明】
１ 磁気記憶装置
２ 強磁性トンネル接合素子
３ 固定磁化層
４ 自由磁化層
５ トンネル障壁層
６ 半導体基板
７ ワード線
８ ビット線
９ ワード線磁力
10 ビット線磁力
11 合成磁力
14,16,18,20 Ｐ型ＦＥＴ
15,17,19,21 Ｎ型ＦＥＴ
30 制御回路
31〜38 制御信号
39 ロウアドレス信号
40 コラムアドレス信号
41 ロウアドレスデコーダ
42 コラムアドレスデコーダ
43,44 アドレスデコード信号
45 インプットデータ
46,47 インバータ素子
48 トゥルー信号
49 フォールス信号
50〜53 ナンド素子
54〜57 アンド素子
58 ライトイネーブル信号
Claims (2)
- 固定磁化層と自由磁化層とをトンネル障壁層を介して積層することにより強磁性トンネル接合素子を形成し、同強磁性トンネル接合素子の前記固定磁化層の磁化方向に向けてワード線を配線するとともに、前記強磁性トンネル接合素子の前記固定磁化層の磁化方向と直交する方向に向けてビット線を配線し、同ビット線への通電方向を反転させることによって前記強磁性トンネル接合素子に「０」と「１」の２つの異なる記憶状態を書込めるべく構成した強磁性トンネル接合素子を用いた磁気記憶装置において、
前記強磁性トンネル接合素子に「０」の記憶状態を書込む場合と、前記強磁性トンネル接合素子に「１」の記憶状態を書込む場合とで、前記強磁性トンネル接合素子への書込みに際する前記ワード線への通電方向を反転させるように構成したことを特徴とする強磁性トンネル接合素子を用いた磁気記憶装置。 - 前記ワード線における通電方向の反転は、
前記ワード線の両端にそれぞれ接続したＰ型ＦＥＴのゲート電極に制御信号を入力するナンド素子と、前記ワード線の両端にそれぞれ接続したＮ型ＦＥＴのゲート電極に制御信号を入力するアンド素子を設け、
所定の記憶状態が書込まれる前記強磁性トンネル接合素子を指定する信号から生成したアドレスデコード信号と、
前記強磁性トンネル接合素子に記憶するインプットデータから生成したトゥルー信号及びインプットデータを反転させたフォールス信号とを用い、
前記ワード線の一方側のナンド素子には前記アドレスデコード信号と前記トゥルー信号とを入力するとともに、アンド素子には前記アドレスデコード信号と前記フォールス信号とを入力し、
前記ワード線の他方側のナンド素子には前記アドレスデコード信号と前記フォールス信号とを入力するとともに、アンド素子には前記アドレスデコード信号と前記トゥルー信号とを入力するように構成して行うことを特徴とする請求項１記載の強磁性トンネル接合素子を用いた磁気記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002031986A JP3778100B2 (ja) | 2002-02-08 | 2002-02-08 | 強磁性トンネル接合素子を用いた磁気記憶装置 |
| PCT/JP2003/001348 WO2003067601A1 (fr) | 2002-02-08 | 2003-02-07 | Unite de stockage magnetique utilisant un element de jonction a effet tunnel ferromagnetique |
| KR1020047012253A KR100951189B1 (ko) | 2002-02-08 | 2003-02-07 | 강자성터널 접합소자를 이용한 자기기억장치 |
| EP03706934A EP1484766B1 (en) | 2002-02-08 | 2003-02-07 | Magnetic storage unit using ferromagnetic tunnel junction element |
| CN038079186A CN1714402B (zh) | 2002-02-08 | 2003-02-07 | 使用铁磁隧道结器件的磁存储装置 |
| US10/503,658 US7020010B2 (en) | 2002-02-08 | 2003-02-07 | Magnetic storage apparatus using ferromagnetic tunnel junction devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002031986A JP3778100B2 (ja) | 2002-02-08 | 2002-02-08 | 強磁性トンネル接合素子を用いた磁気記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003233982A JP2003233982A (ja) | 2003-08-22 |
| JP3778100B2 true JP3778100B2 (ja) | 2006-05-24 |
Family
ID=27677951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002031986A Expired - Lifetime JP3778100B2 (ja) | 2002-02-08 | 2002-02-08 | 強磁性トンネル接合素子を用いた磁気記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7020010B2 (ja) |
| EP (1) | EP1484766B1 (ja) |
| JP (1) | JP3778100B2 (ja) |
| KR (1) | KR100951189B1 (ja) |
| CN (1) | CN1714402B (ja) |
| WO (1) | WO2003067601A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004047411B3 (de) * | 2004-09-28 | 2006-05-11 | Funktionale Materialien Rostock E.V. | Magnetisches Speicherschichtsystem |
| US7486550B2 (en) | 2006-06-06 | 2009-02-03 | Micron Technology, Inc. | Semiconductor magnetic memory integrating a magnetic tunneling junction above a floating-gate memory cell |
| US7999338B2 (en) * | 2009-07-13 | 2011-08-16 | Seagate Technology Llc | Magnetic stack having reference layers with orthogonal magnetization orientation directions |
| KR101040851B1 (ko) | 2010-03-23 | 2011-06-14 | 삼성모바일디스플레이주식회사 | 터치 스크린 패널 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6365286B1 (en) * | 1998-09-11 | 2002-04-02 | Kabushiki Kaisha Toshiba | Magnetic element, magnetic memory device, magnetoresistance effect head, and magnetic storage system |
| DE10032278C1 (de) | 2000-07-03 | 2001-11-29 | Infineon Technologies Ag | Verfahren zur Verhinderung von Elektromigration in einem MRAM |
| US6236590B1 (en) | 2000-07-21 | 2001-05-22 | Hewlett-Packard Company | Optimal write conductors layout for improved performance in MRAM |
| TW584976B (en) * | 2000-11-09 | 2004-04-21 | Sanyo Electric Co | Magnetic memory device |
| JP3920564B2 (ja) * | 2000-12-25 | 2007-05-30 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
| JP2003007982A (ja) * | 2001-06-22 | 2003-01-10 | Nec Corp | 磁気記憶装置及び磁気記憶装置の設計方法 |
| US6888742B1 (en) * | 2002-08-28 | 2005-05-03 | Grandis, Inc. | Off-axis pinned layer magnetic element utilizing spin transfer and an MRAM device using the magnetic element |
-
2002
- 2002-02-08 JP JP2002031986A patent/JP3778100B2/ja not_active Expired - Lifetime
-
2003
- 2003-02-07 KR KR1020047012253A patent/KR100951189B1/ko not_active IP Right Cessation
- 2003-02-07 EP EP03706934A patent/EP1484766B1/en not_active Expired - Fee Related
- 2003-02-07 US US10/503,658 patent/US7020010B2/en not_active Expired - Fee Related
- 2003-02-07 CN CN038079186A patent/CN1714402B/zh not_active Expired - Fee Related
- 2003-02-07 WO PCT/JP2003/001348 patent/WO2003067601A1/ja active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| US7020010B2 (en) | 2006-03-28 |
| JP2003233982A (ja) | 2003-08-22 |
| KR20040079992A (ko) | 2004-09-16 |
| EP1484766A1 (en) | 2004-12-08 |
| WO2003067601A1 (fr) | 2003-08-14 |
| US20050105347A1 (en) | 2005-05-19 |
| EP1484766B1 (en) | 2011-06-01 |
| CN1714402A (zh) | 2005-12-28 |
| WO2003067601A8 (fr) | 2004-09-16 |
| KR100951189B1 (ko) | 2010-04-06 |
| EP1484766A4 (en) | 2008-12-10 |
| CN1714402B (zh) | 2012-05-23 |
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Legal Events
| Date | Code | Title | Description |
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|
| A131 | Notification of reasons for refusal |
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|
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|
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|
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|
| TRDD | Decision of grant or rejection written | ||
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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Free format text: PAYMENT UNTIL: 20120310 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130310 Year of fee payment: 7 |