CN1505055A - 具备稳定地提供期望电流的电路的非易失性存储装置 - Google Patents

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CN1505055A
CN1505055A CNA031530974A CN03153097A CN1505055A CN 1505055 A CN1505055 A CN 1505055A CN A031530974 A CNA031530974 A CN A031530974A CN 03153097 A CN03153097 A CN 03153097A CN 1505055 A CN1505055 A CN 1505055A
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Abstract

存储块(MB)分割成可执行并行数据写入的块单元(BU)。另外，对各个块单元独立设置可提供电源电压Vcc及接地电压GND的电流供给部VC0a、VC0b、VC1a、VC1b。从而，各个块单元通过来自与独立的电源电压及接地电压连接的电流供给部的数据写入电流，向选择的存储单元写入数据。即，可以缩短提供电源电压及接地电压的电源线的配线长度，因而抑制电源线的配线电阻，提供期望的数据写入电流。

Description

具备稳定地提供期望电流的电路的非易失性存储装置
技术领域
本发明涉及非易失性存储装置，具体地说，涉及在数据写入时驱动供给电流的电路的电路结构。
背景技术
近来，可存储非易失的数据的非易失性存储装置成为主流。例如可高度集成的闪速存储器。作为新一代的非易失性存储装置，2000IEEE Digest of Technical Papers，TA7.2，A 10ns Read and WriteNon-Volatile Memory Array Using a Magnetic Tunnel Junction andFET Switch in each Cell中公开了采用薄膜磁性体进行非易失数据存储的MRAM(Magnetic Random Access Memory：磁性随机存取存储器)装置。另外，“不揮発性メモル一最前線：フラッシュからOUMヘ米Interが描く将来像”、日経マィクロデバィス，日経BP社2002年3月号中，公开了采用所谓薄膜的硫属元素化物的材料进行数据存储的OUM(R)(Ovonic Unified Memories：双向一体化存储器)装置。
一般地说，在对作为这些非易失性存储装置的存储元件的存储单元执行数据存储时，通常通过施加规定电压，向存储单元供给电流，执行数据的写入。
例如，MRAM装置中，一般形成这样的构成，即，为了执行与磁化方向对应的数据存储，向存储单元供给规定的数据写入电流，以施加磁场。因而在数据写入时，必须向成为写入对象的存储单元供给期望的数据写入电流。
但是，伴随大容量化的要求，存储阵列的面积增大，用于供给上述数据写入电流等中采用的电源配线等的配线长度有变长的倾向。
伴随上述情况，会产生电源配线等的配线电阻增加，由于配线电阻等的电压降而导致从电源配线供给的电压电平变低的情况。
因而，有数据写入电流的电流量减少到低于期望值，导致数据写入动作的延迟的问题。
发明内容
本发明的目的在于提供：在数据写入时，通过供给期望的稳定的数据写入电流，可实现高速的数据写入动作的非易失性存储装置。
本发明的非易失性存储装置包括存储阵列和多个电流供给部。存储阵列包含各自接受与存储数据对应的数据写入电流并执行数据存储的多个存储单元。存储阵列分割成多个块单元，将在数据写入时并行写入的多比特中的每一部分比特写入这些单元。多个电流供给部分别与多个块单元对应设置，分别提供数据写入电流。
本发明中，由于与多个块单元分别对应地设置多个电流供给部，因而可根据独立的电源电压提供数据写入电流，从而，可以抑制电源配线的配线电阻，供给稳定的数据写入电流，并可执行高精度的数据写入动作。
另外，该非易失性存储装置包括存储阵列、写入电流线、电流供给电路以及控制电路。存储阵列包含各自接受与存储数据对应的数据写入电流并执行数据存储的多个存储单元。写入电流线向从多个存储单元中选择的选择存储单元提供数据写入电流。电流供给电路与写入电流线对应设置，在数据写入时激活，将数据写入电流提供给电流供给结点。控制电路在数据写入前从电流供给电路向电流供给结点流入规定电流。
另外，还设置了在数据写入前向电流供给结点提供规定电流的控制电路。从而，可以在数据写入开始时立刻提供数据写入电流，可执行高速的数据写入。
另外，该非易失性存储装置包括存储阵列、写入电流线、电流供给电路以及生成基准电压的基准电压生成电路。存储阵列包含各自接受与存储数据对应的数据写入电流并执行数据存储的多个存储单元。写入电流线向从多个存储单元中选择的选择存储单元提供数据写入电流。电流供给电路与写入电流线对应设置，在数据写入时激活，提供数据写入电流。电流供给电路包括电压调节电路，其在接收基准电压的输入的同时，将在数据写入时电气连接的写入电流线的电压电平调节到基准电压的电压电平。基准电压生成电路包含电流通路生成部和恒流供给部。电流通路生成部形成与流过写入电流线的数据写入电流的电流通路相同的电流通路。恒流供给部向电流通路生成部提供基准电流。另外，基准电压由恒流供给部和电流通路生成部之间设置的输出结点提供。
另外，还设置了将写入电流线的电压电平调节到基准电压的电压电平的电压调节电路和生成基准电压的基准电压生成电路。基准电压生成电路包括电流通路生成部，其形成与数据写入电流的电流通路同样的电流通路。由于基准电压是通过向电流通路生成部提供基准电流而生成的，因而通过调节基准电流的值，可以调节写入电流线的电压电平，提供期望的数据写入电流。从而，可执行高精度的数据写入动作。
另外，该非易失性存储装置包括存储阵列、与各个存储单元列分别对应设置的多根位线、第1及第2电源线以及第1及第2电压供给部。存储阵列包括各自接受与存储数据对应的数据写入电流并执行数据存储的行列状配置的多个存储单元。第1电源线与多根位线的一端对应地设置成共用，在数据写入时与多根位线中的至少1根位线电气连接，提供第1电压。第2电源线与多根位线的另一端对应地设置成共用，在数据写入时与多根位线中的至少1根位线电气连接，提供第2电压。第1电压供给部分别与第1电源线的两端对应设置，供给第1电压。第2电压供给部分别与第2电源线的两端对应设置，供给第2电压。
另外，设置供给第1电压的第1电源线和供给第2电压的第2电源线，第1电源线的一端及另一端与第1电压连接，第2电源线的一端及另一端与第2电压连接。因而，可以缩短位线和电源线的连接点与电源线的端部的距离。从而，可以向位线提供期望的数据写入电流，执行高精度的数据读出动作。
附图说明
图1是表示作为本发明的实施例1的非易失性存储装置的代表例的MRAM装置1的全体结构的概略方框图。
图2是表示具有磁性隧道结的MTJ存储单元的构成的概略图。
图3是说明MTJ存储单元的构造及数据存储原理的概念图。
图4是表示对MTJ存储单元进行的数据写入电流的提供和隧道磁阻元件的磁化方向的关系的概念图。
图5是本发明的实施例1的提供数据写入电流的电路带的概念图。
图6是表示分割的块单元和外围区域中设置的写驱动器带的结构的概念图。
图7A～图7C是详细说明驱动单元在通常时及数据写入时的动作的概念图。
图8是说明实施例1的数据写入动作的时序图。
图9是本发明的实施例2的电流驱动电路的概念图。
图10是说明本发明的实施例2的数据写入动作的时序图。
图11是本发明的实施例2的变形例1的电流驱动电路的概念图。
图12是说明本发明的实施例2的变形例1的数据写入动作的时序图。
图13是本发明的实施例2的变形例2的电流驱动电路的概念图。
图14是生成提供给电流供给部的基准电压的基准电压发生电路的电路结构图和块单元的外围电路图。
图15是说明常温动作时(室温时)的星形特性线向低温动作时迁移的情况的概念图。
图16是说明常温动作时的星形特性线向高温动作时迁移的情况的概念图。
图17是本发明的实施例3的数位线驱动器的电路结构图。
图18是本发明的实施例3的变形例1的数位线驱动器的电路结构图。
图19是本发明的实施例3的变形例2的数位线驱动器的电路结构图。
图20是对数位线驱动器设置的基准电压发生电路的概念图。
图21是生成向数位线驱动器供给基准电压的基准电压发生电路和可置换的基准电压发生电路的电路结构图。
图22是说明数据写入电流流过位线时的电源配线的阻抗的概念图。
图23A～图23C是本发明实施例4的写驱动器带的结构图。
具体实施方式
参照图面详细说明本发明的实施例。另外，图中同一或相当部分附上同一符号，不重复其说明。
实施例1
从以下的说明可以明白，本发明的应用不限于具备MTJ存储单元的MRAM装置，也适用于具备在数据写入及读出时流过通过电流的存储单元的非易失性存储装置。
参照图1，图中表示了本发明实施例1的非易失性存储装置的代表例。MRAM装置1包括：控制电路5，其响应与时钟信号CLK同步输入的控制信号CMD，控制MRAM装置1的全体动作；多个存储块MB0～MBk(k：自然数)，各个存储块包含有行列状配置的MTJ存储单元MC。以下，存储块MB0～MBk统称为存储块MB。
这里，各个存储块MB中成行列状集成配置的多个存储单元MC的行及列分别称为存储单元行及存储单元列。
另外，MRAM装置1包括行选择电路20、列选择电路25、输入输出控制电路10。行选择电路20根据地址信号ADD所包含的行地址RA，执行成为存取对象的存储块MB的行选择。另外，列选择电路25根据地址信号ADD所包含的列地址CA，执行成为存取对象的存储块MB的列选择。另外，输入输出控制电路10控制输入数据DIN及输出数据DOUT等的数据的输入输出，响应来自控制电路5的指示，将数据传送到内部电路或向外部输出。另外，本实施例1的MRAM装置执行与时钟信号CLK同步的动作。
另外，MRAM装置1还包括写入读出控制电路15及16，其设置在各存储块MB的两侧，对在执行数据写入及数据读出时的数据写入电流及数据读出电流的供给进行控制。另外，以下，信号、信号线及数据等的2值的高电压状态及低电压状态分别称为「H」电平及「L」电平。
另外，各存储块MB还具备与存储单元行分别对应设置的多根字线WL及数位线DL、与存储单元列分别对应设置的多根位线BL。图1中，代表性地表示了一个存储单元MC，并与存储单元MC的存储单元行对应，分别表示了一根字线WL及数位线DL。另外，与存储单元MC的存储单元列对应，代表性地表示了一根位线BL。
其他存储块也具有同样的构成，因而不重复其说明。
这里，说明MTJ存储单元MC的构成。
参照图2，具有磁性隧道结的MTJ存储单元MC(以下，简称为存储单元MC)包括：根据磁性写入的存储数据的数据电平而改变电气电阻的隧道磁阻元件TMR和存取晶体管ATR。存取晶体管ATR与隧道磁阻元件TMR串联连接于位线BL及接地电压GND之间。作为代表性的存取晶体管ATR，可采用在半导体基片上形成的场效应型晶体管。
对存储单元MC设置了在数据写入时用于流过不同方向的数据写入电流的位线BL及数位线DL和在数据读出时激活的字线WL。在数据读出时，响应存取晶体管ATR的导通，隧道磁阻元件TMR电气连接到接地电压GND及位线BL之间。
接着，说明MTJ存储单元的构造及数据存储原理。
参照图3，隧道磁阻元件TMR包括：具有固定的一定磁化方向的强磁性体层(以下，简称「固定磁化层」)FL和根据外部的已知磁场可磁化方向的强磁性体层(以下，简称「自由磁化层」)VL。固定磁化层FL及自由磁化层VL之间，设置用绝缘体膜形成的隧道势垒(隧道膜)TB。自由磁化层VL根据写入的存储数据的电平，磁化成与固定磁化层FL同向或与固定磁化层FL反向。这些固定磁化层FL、隧道势垒TB及自由磁化层VL形成磁性隧道结。
隧道磁阻元件TMR的电气电阻根据固定磁化层FL及自由磁化层VL的分别的磁化方向的相对关系而变化。具体地说，隧道磁阻元件TMR的电气电阻在固定磁化层FL的磁化方向和自由磁化层VL的磁化方向相同(平行)时达到最小值Rmin，在两者的磁化方向相反(反向平行)时达到最大值Rmax。
数据写入时，字线WL被去激活，存取晶体管ATR截止。该状态下，用于磁化自由磁化层VL的数据写入电流在位线BL中以对应写入数据的电平的方向(±Iw)流动。另外，电流也流过数位线DL。此时，根据由位线BL产生的磁场H(BL)和数位线DL产生的磁场H(DL)设定自由磁化层VL的磁化方向。
图4说明向MTJ存储单元进行的数据写入电流的供给和隧道磁阻元件的磁化方向的关系。
参照图4，横轴H(EA)表示隧道磁阻元件TMR内的自由磁化层VL中在磁化容易轴(EA：Easy Axis)方向施加的磁场。另一方面，纵轴H(HA)表示自由磁化层VL中在磁化困难轴(HA：Hard Axis)方向作用的磁场。磁场H(EA)及H(HA)分别对应于由分别流过位线BL及数位线DL的电流产生的两个磁场。
在MTJ存储单元中，固定磁化层FL的被固定的磁化方向沿着自由磁化层VL的磁化容易轴，自由磁化层VL按照存储数据的电平，沿着磁化容易轴方向与固定磁化层FL平行或反平行(相反)的方向磁化。MTJ存储单元对应于自由磁化层VL的两个磁化方向，可存储1位的数据。
自由磁化层VL的磁化方向仅在外加的磁场H(EA)与H(HA)之和达到图4所示的星形特性线外侧区域的场合才能重新改写。就是说，外加的数据写入磁场相当于星形特性线的内侧区域的强度时，自由磁化层VL的磁化方向不改变。
如星形特性线所示，可以通过对自由磁化层VL施加沿磁化困难轴方向的磁场来降低沿磁化容易轴的磁化方向改变所需的磁化阈值。如图4所示，将数据写入时的工作点设计成，当数位线DL和位线BL上均流过预定的数据写入电流的时候，使得MTJ存储单元的存储数据，即隧道磁电阻元件TMR的磁化方向被改写。
图4所示的工作点上，在作为数据写入对象的MTJ存储单元上，沿磁化容易轴方向的数据写入磁场的强度设计为HWR。就是说，为得到该数据写入磁场HWR而设计流入位线BL或数位线DL的数据写入电流的值。一般，数据写入磁场HWR由切换磁化方向所需的切换磁场HSW和边限ΔH之和表示。就是说，HWR＝HSW+ΔH。
一旦写入隧道磁电阻元件TMR的磁化方向，即MTJ存储单元的存储数据，在进行新的数据写入之前被非易失地保存。各存储单元的电阻，严格地说是隧道磁阻元件TMR、存取晶体管ATR的通态电阻以及其它的寄生电阻之和，但由于隧道磁阻元件TMR之外的电阻不按存储数据变化而为定值，因此，下面对应于存储数据的两种正规存储单元的电阻，也用Rmax与Rmin表示，两者之差由ΔR(即，ΔR＝Rmax-Rmin)表示。
参照图5，本发明的实施例1的供给数据写入电流的电路带(以下，也称为「电流驱动电路」)包括：与各存储块MB分别对应地在两侧设置的写入读出控制电路15及16、行选择电路20以及输入输出控制电路10。另外，本例中，代表性地表示了存储块MB0～MB2及其外围电路。
写入读出控制电路15及16与对应的存储块对应设置，分别包含用于供给数据写入电流的写驱动器带WDB0及WDB1。行选择电路20包括：行解码器21，其响应行地址RA及来自控制电路5的指示信号而对选择的存储块执行行选择；数位线驱动器带DDB，其与各存储块MB对应地设置，响应来自行解码器21的用于地址选择的解码信号Rd，向成为选择对象的存储块MB的数位线DL提供数据写入电流。另外，数位线驱动器带DDB具有多个数位线驱动器，其与数位线DL分别对应设置，根据来自行解码器21的解码信号Rd，选择性地供给数据写入电流。
输入输出控制电路10接收输入数据DIN的输入，将写入数据WDT<3:0>有选择地传送到与各存储块MB对应设置的写入读出控制电路16的写驱动器带。另外，本说明书中，信号W<j:k>的标记简略地表示信号Wk～Wj。以下也一样。
另外，本发明的实施例1的电流驱动电路还包括为各数位线设置的晶体管Td，其与行选择电路20将存储块MB夹持，处于行选择电路20的相反一侧的区域中，用于将数位线DL下拉到接地电压GND。晶体管Td响应在数据写入时激活的控制信号WE的输入，将对应的数位线DL下拉到接地电压GND。
这里，如图5的虚线所示，本发明的实施例1的电流驱动电路分割存储块MB。具体地说，分割成在数据写入时执行并行的数据写入的各个块单元。另外，根据各个分割的块单元，将供给写驱动器带的电源电压及接地电压分离。
图5中，作为一例，表示了在执行4比特的并行数据写入时，将存储块MB分割成4分的结构。另外，以下，被分割的存储块MB的被分割的各块也称为块单元BU。
参照图6，在被分割的块单元BU的两侧设置的写驱动器带WDB0包括：与块单元BU对应设置的写驱动单元WDBU0；包含有用于向写驱动单元WDBU0供给电源电压Vcc的电源配线的电流供给部VC0a；以及包含有用于向写驱动单元WDBU0供给接地电压GND的电源配线的电流供给部VC0b。
另外，写驱动器带WDB1包括：与块单元BU对应设置的写驱动单元WDBU1；包含有用于向写驱动单元WDBU1供给电源电压Vcc的电源配线的电流供给部VC1a；以及包含有用于向写驱动单元WDBU1供给接地电压GND的电源配线的电流供给部VC1b。通过这样的构成，由于电源配线变短，因而可减少电压供给时的负荷。即，可抑制电源配线的配线电阻。从而，可减小因数据写入时的电源配线的配线电阻等引起的电压降，提供期望的电压，并可执行高速的数据写入动作。
写驱动单元WDBU0包括与位线BL的一端对应设置的驱动单元DU0，其用于接收由电流供给部VC0a及VC0b分别提供的电源电压Vcc及接地电压GND，向对应位线供给数据写入电流。另外，写驱动单元WDBU1包括与位线BL0的另一端对应设置的驱动单元DU1，其用于接收由电流供给部VC1a及VC1b分别提供的电源电压Vcc及接地电压GND，向对应位线供给数据写入电流。图6中，代表性地表示了与位线BL0对应设置的驱动单元DU0及DU1，其他位线BL也设计成同样的结构。
电流供给部VC0a包括：配置于电压供给结点Np和电源电压Vcc之间、其栅极接收控制信号/PC的输入的晶体管Tp；配置于接地电压GND和电压供给结点Np之间的电容Cp。电流供给部VC0b包括：配置于接地电压GND和电压供给结点Nq之间、其栅极接收控制信号PC的输入的晶体管Tn；配置于电源电压Vcc和电压供给结点Nq之间的电容Cq。另外，电流供给部VC0a和VC1a具有相同的电路构成，电流供给部VC0b和电流供给部VC1b具有相同的电路构成，因而不重复其详细说明。另外，作为一例，晶体管Tn采用N沟道MOS晶体管，晶体管Tp采用P沟道MOS晶体管。
另外，块单元BU中还设置了与各位线对应的2组数据线对DBP。本例中，代表性地表示了与位线BL0对应设置的数据线对DBP0及DBP1。另外，数据线对DBP表示数据线对的总称。
另外，写驱动单元WDBU1包括为各位线BL设置的数据控制器DCT，其根据基于来自数据输入控制电路125的写入数据及来自列选择电路25所包含的列解码器的列地址CA的输入(未图示)的列选择结果，生成传送到2组数据线对DBP0及DBP1的数据信号。本例中，代表性地，数据控制器DCT接收写入数据WDT<3:0>中的写入数据WDT0的输入。另外，写入数据WDT<3:0>输入分别对分割的块单元BU执行并行数据写入的各写驱动单元WDBU1。
参照图7A，驱动单元DU0包括晶体管30及31。晶体管30配置于位线BL0的一端和电流供给部VC0a的电压供给结点Np之间，其栅极与数据线对DBP0的一方的数据线DB0电气连接。另外，晶体管31配置于位线BL0的一端和电流供给部VC0b的电压供给结点Nq之间，其栅极与数据线对DBP1的一方的数据线DB1电气连接。驱动单元DU1包括晶体管32及33。晶体管32配置于位线BL0的另一端和电流供给部VC1a间，其栅极与数据线对DBP0的另一侧的数据线/DB0电气连接。晶体管33配置于位线BL0的另一端和电流供给部VC1b之间，其栅极与数据线对DBP1的另一方的数据线/DB1电气连接。
另外，作为一例，晶体管30及32采用P沟道MOS晶体管。另外，晶体管31及33采用N沟道MOS晶体管。
数据控制器DCT响应写入数据WDT0及未图示列解码器的列选择结果的输入，分别驱动数据线对DBP0及DBP1。具体地说，在通常动作时，将2组数据线对DBP0及DBP1分别设定成「H」电平及「L」电平。从而，各晶体管为截止状态，位线BL0和电源配线被电气绝缘，不能供给数据写入电流。本例中，根据未图示列解码器的列选择结果选择位线BL0。
参照图7B，数据控制器DCT响应写入数据WDT0(数据「0」)及列选择结果的输入，将数据线对DBP0的数据线DB0、/DB0分别设定成「L」电平及「H」电平。另外，将数据线对DBP1的数据线DB1、/DB1分别设定成「L」电平及「H」电平。从而，晶体管30及33导通，从位线BL0的一端向另一端提供数据写入电流。
参照图7C，数据控制器DCT响应写入数据WDT0(数据「1」)及列选择结果的输入，将数据线对DBP0的数据线DB0、/DB0分别设定成「H」电平及「L」电平。另外，将数据线对DBP1的数据线DB1、/DB1分别设定成「H」电平及「L」电平。从而，晶体管31及32导通，从位线BL0的另一端向一端提供数据写入电流。
采用图8的时序图说明本实施例1的数据写入动作。本例中，与时钟信号CLK同步执行各种内部电路的动作。
参照图8，在与时钟信号CLK的上升沿同步的时刻T1中，响应未图示的予充电指令的输入，控制电路5将控制信号PC设定成「H」电平。从而，电流供给部VC0a中，晶体管Tp导通，对电容Cp执行充电。另外，电流供给部VC0b中，晶体管Tn导通，对电容Cq执行充电。本构成中，根据电容Cp及Cq的充电电荷向位线BL供给数据写入电流。
接着，在时刻T2，输入控制信号CS及控制信号WT。从而，控制电路5向各内部电路传送数据写入动作的指示。响应输入的未图示地址信号ADD，行解码器及列解码器分别执行成为选择对象的存储块的列选择及行选择。
另外，虽然未图示，在时刻T2大致同样的定时，控制信号WE设定成「H」电平。从而，晶体管Td导通，将数位线DL下拉到接地电压GND。从而，从被选择的数位线驱动器带向被选择的数位线DL提供数据写入电流。
另外，时刻T3中，虽然未图示，数据控制器DCT响应来自数据输入控制电路125的写入数据WDT，生成数据信号，传送到数据线对。从而，驱动单元DU0及DU1执行用上述的图7A-7C说明的动作。例如，响应晶体管30的导通，位线的一端和电流供给部VC0a电气连接。另一方面，响应晶体管33的导通，位线的另一端和电流供给部VC1b电气连接。
从而，从由电源电压Vcc充电的电容Cp的结点Np向由接地电压GND充电的电容Cq的结点Nq流入充电电荷。即，与该电位差对应的数据写入电流供给位线BL。
通过根据本构成的电容Cp及Cq的充电电荷来提供数据写入电流，与未设置电容等而直接向电压供给结点Np及Nq的分别供给电源电压Vcc及接地电压GND的构成比较，可以抑制电压供给结点Np及Nq中的电压变动即图5的虚线所示的电压变动。
从而，可尽早提供期望的数据写入电流，执行高速的数据写入。
另外，本构成中，由数据输入控制电路125生成写入数据<3:0>，分别传送到与各块单元BU对应的各写驱动单元WDBU。从而，各块单元BU中，可以向与共通的数位线对应的选择存储单元并行执行数据写入。
另外，本实施例1说明的电容Cp及Cq可采用所谓平行平板电容器及MOS晶体管的所谓MOS电容元件或所谓PN结的结电容元件设计。
另外，通过调节本构成的电容Cp及Cq的大小可调节电容容量，从而，可调节流过位线BL的数据写入电流量。
实施例2
参照图9，本发明的实施例2的电流驱动电路，与用图6说明的本发明的实施例1的电流驱动电路比较，其不同点在于电流供给部VC0a及VC1a被电流供给部VC0a#及VC1a#置换。其他电路构成与实施例1相同，不重复其详细说明。另外，由于电流供给部VC0a#及VC1a#具有相同的电路构成，因而以电流供给部VC0a#为代表进行说明。
电流供给部VC0a#包括：电压下降电路40(以下，也称为VDC电路40)、晶体管Tp以及电容41。
VDC电路40接收控制信号/EN(「L」电平)的输入而被激活，接收基准电压Vref1和来自电压供给结点Npp的供给电压，向晶体管Tp的栅极输出电压信号。晶体管Tp配置于电源电压Vcc和电压供给结点Npp之间，其栅极接收VDC电路40的输出信号的输入。电容41配置于接地电压GND和电压供给结点NPP之间。该电容41设计成所谓的稳定化电容。
VDC电路40调节向晶体管Tp输出的电压信号，使得电压供给结点Npp的电压电平等于基准电压Vref1的电压电平。从而，通过调节基准电压Vref1的电压电平，可调节电压供给结点Npp的电压电平。
图10的时序图说明了本发明的实施例2的数据写入动作。
与时钟信号CLK的上升沿同步，在时刻T1输入「H」电平的控制信号CS及控制信号WT。同时，控制电路5向各内部电路传送数据写入动作的指示。
虽然未图示，响应输入的地址信号ADD，由行解码器及列解码器执行成为选择对象的存储块的列选择及行选择。
另外，以与时刻T1大致同样的定时激活数位线DL。
另外，在时刻T2中，控制信号/EN设定成「L」电平。从而，电流供给部VC0a#的VDC电路40被激活。另外，虽然未图示，数据控制器DCT响应来自数据输入控制电路125的写入数据WDT，生成数据信号，传送到数据线对。同时，驱动单元DU0及DU1执行上述的图7说明的动作，向选择的位线BL提供数据写入电流。此时，虽然电源配线的配线电阻导致电压供给结点Npp的电压电平下降，但是VDC电路40接受基准电压Vref1的输入，调节电压供给结点Npp的电压电平，基于电容41的放电电荷，可以抑制电压供给结点Npp的电压变动电平。
从而，可以向选择存储单元MC提供期望的数据写入电流，同时，可以与实施例1一样执行高速的数据写入动作。
接着，在时刻T3，输入与时刻T1同样的「H」电平的控制信号CS及WT。从而，在时刻T3中执行与时刻T1同样的动作。另外，执行与时刻T2中所描述的动作相同的动作。从而，通过与时钟信号CLK同步，连续输入「H」电平的控制信号CS及WT，可以执行所谓突发写入的连续的数据写入动作。
通过本构成，在考虑电源配线和位线等的配线电阻伴随的电压下降的基础上调节基准电压Vref1，可以向电压供给结点Npp提供期望的电压电平。从而，可以供给稳定的数据写入电流，执行精度高的数据写入动作。
另外，与实施例1的构成不同，由于不仅仅根据电容的充电电荷向选择的位线提供数据写入电流，因而电容41可采用比电容Cp的电容量小的电容，即电容41的占有面积减小。
另外，本构成中，电压供给部VC0b及VC1b中，形成由接地电压GND对电容Cq充电，向结点Nq流入数据写入电流的结构，但是，电压供给部VC0b及VC1b中也可以形成除去晶体管Tn，将接地电压GND和结点Nq直接电气连接的结构。以下的变形例中也同样适用。
参照图11，本发明的实施例2的变形例1的电流驱动电路与图9所示实施例2的电流驱动电路比较，其不同点在于电流供给部VC0a#及VC1a#被电流供给部VCC0a及VCC1a置换。其他部分具有相同的构成，因而不重复其详细说明。另外，由于电流供给部VCC0a及VCC1a具有同样的电路构成，这里仅代表性地说明电流供给部VCC0a的构成。
电流供给部VCC0a与电流供给部VC0a#比较，其不同点在于电压供给结点Npp和接地电压GND之间还包含晶体管Tn1。其他部分具有与图9说明的电流供给部VC0a#同样的构成，因而不重复其说明。
晶体管Tn1接收控制信号EN1的输入而导通，电气连接电压供给结点Npp和接地电压GND。
上述的实施例2中说明了通过采用接收基准电压Vref1的输入的VDC电路40对电压供给结点Npp的电压电平进行调节，以提供稳定的数据写入电流的构成。
但是，电压供给结点Npp的电压电平变化后，VDC电路40动作，经由晶体管Tp调节电压供给结点Npp的电压电平。从而，需要有用于电压供给结点Npp的电压电平的调节的必要的调节时间。
本发明的实施例2的变形例1的电流驱动电路可以比实施例2说明的电流驱动电路提供更高速的稳定的数据写入电流。以下对其进行说明。
图12的时序图说明了本发明的实施例2的变形例1的数据写入动作。
参照图12，与图10所述一样，设定成「H」电平的控制信号CS及WT与时钟信号CLK同步输入，对此响应，控制电路5执行数据写入动作。具体地说，根据与上述同样的方式激活数位线DL(设定成「H」电平)。
本例中，在与数位线DL的激活大致同样的定时，将控制信号/EN设定成「L」电平。另外，将控制信号EN1设定成「H」电平。从而，VDC电路40被激活。另外，晶体管Tn1响应控制信号EN1，经由晶体管Tn1将接地电压GND和电压供给结点Npp电气连接。从而，形成从电源电压Vcc经由晶体管Tp及Tn1到接地电压GND的电流通路。
本构成中，晶体管Tn1设计成具有与电源配线及位线的配线电阻同样的电阻值的晶体管。从而，可以向经由晶体管Tn1的通路供给与流入位线的正规的数据写入电流不同的模拟伪电流。
接着，在与稳定供给伪电流时大致同样的定时的时刻T2a中，控制信号EN1截止。结果，经由晶体管Tn1的电流通路没有伪电流流过。
另外，在与时刻T2a相同的定时，虽然未图示，响应来自数据输入控制电路125的写入数据WDT，数据控制器DCT生成数据信号，传送到数据线对。然后，驱动单元DU0及DU1执行上述图7A-图7C说明的动作，向选择的位线BL提供数据写入电流。
从而，根据本构成，通过预先提供伪电流，用VDC电路40先调节电压供给结点Npp中的电源变动。从而，可以立即向位线BL提供与伪电流大致相同的稳定的正规数据写入电流，执行高速的数据写入动作。
实施例2的变形例2
上述的实施例2的变形例1中，在电流供给部中供给正规的数据写入电流之前供给伪电流，调节电压供给结点Npp的电压电平后再供给数据写入电流。从而，说明了使数据写入动作高速化的构成。
本发明的实施例2的变形例2中，说明向VDC电路40供给期望的基准电压Vref1的构成。
参照图13，本发明的实施例2的变形例2的电流驱动电路与实施例2的变形例说明的图10所示电流驱动电路比较，其不同点在于还设置了基准电压发生电路50。其他方面与图10相同，不重复其说明。
基准电压发生电路50包括供给基准电流的恒流源53、晶体管51及52以及电阻Rdm等。恒流源53接收电源电压Vcc的供给，设置于电源电压Vcc和结点Np之间。晶体管51、电阻Rdm、晶体管52在结点Np和接地电压GND之间串联连接，晶体管51的栅极与接地电压GND连接。另外，晶体管52的栅极与电源电压Vcc的栅极电气连接。这里作为一例，晶体管51采用P沟道MOS晶体管。另外，晶体管52采用N沟道MOS晶体管。
这里，晶体管51及52形成作为伪单元的晶体管群，向位线供给数据写入电流时，数据写入电流通过该晶体管群。具体地说，晶体管51及52设计成与晶体管30及33或晶体管32及31同样的晶体管尺寸。另外，电阻Rdm作为伪单元而设置，具有在数据写入电流通路之间的位线等的配线电阻值。另外，电阻Rdm可以配置成与位线等的配线电阻值等价的电阻元件，也可以配置成与位线等同样长度的信号线。此时，通过在与位线相同的配线层形成该信号线，同时设定相同配线宽度，可以设计具有与位线等具有的配线电阻值等价的配线电阻值的信号线。
从而，该基准电压发生电路50，根据恒流源53供给的基准电流在结点Np上生成期望的基准电压Vref1。即，基准电压发生电路50中，通过模拟形成与流过数据写入电流的电流通路等价的电流通路，向结点Npp提供基准电压Vref1，可以向选择的位线供给与基准电流和同样的数据写入电流。从而，通过调节基准电流，可以生成精度更高的基准电压Vref1，供给期望的数据写入电流。
本例中，代表性地说明了与电流供给部VCC0a对应设置1个基准电压发生电路50的构成，该构成也可以为各个电流供给部设置，设置成与各电流供给部对应的共用结构。
实施例2的变形例3
上述的实施例2的变形例2中，说明了采用基准电压发生电路50生成精度高的基准电压Vref1，供给期望的数据写入电流的构成。但是，在动作环境(动作温度)中，存储单元的数据写入时的数据改写特性发生变化。
本实施例2的变形例3中，说明根据伴随存储单元的动作环境的数据改写特性的变化，可调节数据写入电流的电路构成。
参照图14，本发明的实施例2的变形例3的基准电压发生电路55包括恒流发生电路60和生成基准电压Vref1的基准电压发生单元50#。
恒流发生电路60包括晶体管61～65。晶体管61配置于与电源电压Vcc电气连接的结点N1和输出结点N2之间，其栅极与结点N2电气连接。晶体管62及63配置于结点N2和接地电压GND之间，其栅极分别与结点N3电气连接。晶体管64配置于结点N3和接地电压GND之间，其栅极与结点N3电气连接，用以与晶体管62构成电流镜像电路。晶体管65配置于接收电源电压Vcc的供给的结点N1和结点N3之间，其栅极与结点N1电气连接，用以与晶体管61构成电流镜像电路。该恒流发生电路60根据动作环境调节流过各晶体管的通过电流。另外，作为一例，晶体管61、65采用P沟道MOS晶体管，晶体管62～64采用N沟道MOS晶体管。通过该恒流发生电路60的电流量Ip用下式表示。
I p = ( kT q ) ln ( W 2 W 1 &times; W 4 W 3 ) R 1
这里，k是波尔兹曼常数，T是绝对温度，q是电荷量，R1是晶体管63的导通电阻，W1～W4表示晶体管64、62、61、65的晶体管尺寸。
这里，晶体管63的导通电阻R1具有温度依存性，在高的动作温度中，电阻R1的值上升。从而，电流量Ip减少。另一方面，低动作温度中电阻R1的值减少。从而，电流量Ip增加。另外，晶体管63可以用温度依存性高的多晶硅材料等设计。
基准电压发生单元50#包括调谐电路100、调谐单元TU、晶体管51及52以及电阻Rdm。基准电压发生单元50#与基准电压发生电路50比较，其不同点在于还设置了调谐单元TU和调谐电路100。其他部分具有相同的构成，因而省略其详细说明。
调谐单元TU包括：在电源电压Vcc和结点Np之间并联设置的P个晶体管PT的晶体管群；与响应来自调谐电路100的解码信号而导通的晶体管NT串联连接，同时，在电源电压Vcc和结点Np之间并联设置的Q个晶体管PT的晶体管群。晶体管PT具有与恒流发生电路60的晶体管61相同的晶体管尺寸。从而，由于P个晶体管PT导通，P倍的电流量Ip供给输出结点Np。该P个晶体管PT可根据供给输出结点Np的电流量自由设计。另外，响应来自控制电路5的指示信号，调谐电路100中生成解码信号。响应该解码信号，晶体管NT导通。从而，响应来自控制电路5的指示信号，还可以微调供给输出结点Np的电流。该Q个晶体管PT也可以根据供给输出结点Np的电流量自由设计。
用图15说明常温动作时(室温时)的星形特性线向低温动作时迁移的情况。
如本图所示，在低温动作时，星形特性线从中心向远方迁移。从而，在低温动作时的数据写入时，与常温动作时相比，必须增加数据写入电流。从而，通过采用本构成的恒流生成电路，可以在低温动作时增加基准电流，本发明的实施例2的变形例3的基准电压发生电路可生成与动作环境对应的基准电压，供给稳定的数据写入电流。
用图16说明常温动作时(室温时)的星形特性线向高温动作时迁移的情况。
如本图所示，高温动作时，星形特性线向靠近中心的方向迁移。从而，在高温动作时的数据写入时，与常温动作时相比即使数据写入电流减少，也足够改写数据。
从而，通过采用本构成的恒流生成电路，在高温动作时可以减少基准电流，本发明的实施例2的变形例3的基准电压发生电路可以生成与动作环境对应的基准电压，供给稳定的数据写入电流。另外，可以降低高温动作时的消耗功率。
另外，通过向基准电压发生单元50#供给正规的数据写入电流的1/L(L：自然数)的基准电流，可以降低消耗功率。
具体地说，调谐单元TU中，根据晶体管PT的个数将基准电流的电流量调节到正规的数据写入电流的1/L，同时使电阻Rdm的电阻值达到L倍。另外，晶体管51及52的晶体管尺寸设定成晶体管30及33或32及31的1/L倍。
从而，可以生成期望的基准电压Vref1，同时降低供给基准电压发生单元50#的基准电流，降低消耗功率。
实施例3
上述的实施例1及2中，说明了向位线BL提供期望的数据写入电流的构成。
本实施例3中，说明驱动被供给数据写入电流的数位线DL的数位线驱动器DV的构成。
如上所述，数位线驱动器DV响应在数据写入时传送到数位线驱动器带DDB的来自行解码器21的解码信号Rd，选择性地提供数据写入电流。
参照图17，本发明实施例3的数位线驱动器DV包括晶体管46、47和电容45。另外，作为一例，晶体管47采用P沟道MOS晶体管。另外，晶体管46采用N沟划MOS晶体管。
晶体管46配置于数位线DL和电压供给结点Nr之间，其栅极接收解码信号Rd的输入。电容45配置于电压供给结点Nr和接地电压GND之间。另外，晶体管47配置于电压供给结点Nr和电源电压Vcc之间，其栅极接收控制信号/PC的输入。
本发明的实施例3中，与实施例1同样，在数据写入前，响应来自控制电路5的指示，设定控制信号/PC(「L」电平)。对此响应，向电容45充电。另外，在数据写入时响应控制信号/PC(「H」电平)，使晶体管47截止。另外，通过向晶体管46输入解码信号Rd，由充电到电容45的充电电荷向数位线DL提供数据写入电流。另外，数据写入时，如上所述，控制信号WE设定成「H」电平。以下也同样。
从而，与实施例1同样，可防止在数据写入时电压供给结点Nr的剧烈的电压变动，可以向数位线DL供给期望的数据写入电流，执行高速的数据写入动作。
实施例3的变形例1
本发明的实施例3的变形例1中，说明驱动被供给数据写入电流的数位线DL的数位线驱动器DV#的构成。
参照图18，本发明的实施例3的变形例1的数位线驱动器DV#包括晶体管42、46、VDC电路41a以及电容48。另外，作为一例，晶体管42采用P沟道MOS晶体管。另外，晶体管46采用N沟道MOS晶体管。另外，电容48设计成所谓稳定化电容。
VDC电路41a接收控制信号/EN(「L」电平)的输入而被激活，接收基准电压Vref2和来自电压供给结点Nd的供给电压，向晶体管42的栅极输出电压信号。晶体管42配置于电压Vcc和电压供给结点Nd之间，其栅极接收VDC电路41a的输出信号的输入。晶体管46配置于电压供给结点Nd和数位线DL之间，其栅极接收解码信号Rd的输入。电容48配置于结点Nd和接地电压GND之间。
VDC电路41a调节向晶体管42输出的电压信号，使得电压供给结点Nd的电压电平等于基准电压Vref2的电压电平。从而，通过调节基准电压Vref2的电压电平，可调节数位线的配线电阻导致的电压供给结点Nd的电压降。另外，通过电容48可调节电压供给结点Nd的剧烈的电压变动。
通过本构成，可抑制结点Nd的电压变动，同时，可在考虑数位线的配线电阻导致的电压降等的情况下调节基准电压Vref2，可以将期望的数据写入电流提供给数位线DL，执行高速的数据写入动作。
另外，与实施例3的构成不同，由于不仅仅是根据电容的充电电荷向选择的数位线供给数据写入电流的构成，因而可采用电容量比电容45小的电容48，即可以缩小电容48的占有面积。
实施例3的变形例2
本发明的实施例3的变形例2中，说明驱动被供给数据写入电流的数位线DL的数位线驱动器DV#a的构成。
参照图19，本发明的实施例3的变形例2的数位线驱动器DV#a与实施例3的变形例1的数位线驱动器DV#比较，还包括晶体管43。其他构成与图18说明的实施例3的变形例1的数位线驱动器DV#相同，因而不重复详细的说明。另外，作为一例，晶体管43采用N沟道MOS晶体管。
在将数据写入电流供给数位线DL前，数位线驱动器DV#a将控制信号EN2设定成「H」电平。从而，形成从电源电压Vcc经由晶体管42及43到接地电压GND的电流通路。即，在提供流过选择的数位线的正规的数据写入电流前，流过伪电流。这里，晶体管43设计成具有与电源配线及数位线的配线电阻同样的电阻值的晶体管尺寸。
接着，在与稳定地供给伪电流的同样的定时，将控制信号TN2设定成「L」电平，切断伪电流的通路。另外，在同样的定时输入解码信号Rd(「H」电平)。
从而，在向数位线DL供给的正规的数据写入电流流过之前，供给伪电流，在VDC电路41a中，调节电压供给结点Nd的电压电平。从而，由于可以先调节结点Nd中的电压变动，因而可以比上述的实施例3的变形例1的数位线驱动器DV#更高速地供给稳定的数据写入电流。
实施例3的变形例3
上述的实施例3的变形例2中，说明了在数位线驱动器DV#a中通过在供给正规的数据写入电流前供给伪电流，调节电压供给结点Nd的电压电平后再供给正规的数据写入电流，可使数据写入动作高速化的构成。
本发明的实施例3的变形例3中，说明向VDC电路41a提供期望的基准电压Vref2的构成。
参照图20，对数位线驱动器DV#a设置的基准电压发生电路55包括供给基准电流的恒流源57、晶体管56及58以及电阻Rd1。恒流源57接收电源电压Vcc的供给，设置在电源电压Vcc和输出结点Npd之间。晶体管58、电阻Rd1、晶体管56在输出结点Npd和接地电压GND之间串联连接，晶体管58的栅极与电源电压Vcc电气连接。另外，晶体管56的栅极与电源电压Vcc电气连接。这里，作为一例，晶体管56及58采用N沟道MOS晶体管。
这里，晶体管56及58形成作为伪单元的晶体管群，向数位线供给数据写入电流时，数据写入电流通过该晶体管群。具体地说，晶体管56及58设计成与晶体管46及Td同样的晶体管尺寸。另外，电阻Rd1作为伪单元而设置，具有在数据写入电流通路之间的数位线等的配线电阻值。另外，电阻Rd1可以配置成与数位线等的配线电阻值等价的电阻元件，也可以配置成与数位线等同样长度的信号线。此时，通过在与数位线相同的配线层形成该信号线，同时设定相同配线宽度，可以设计具有与数位线等具有的配线电阻值等价的配线电阻值的信号线。
从而，该基准电压发生电路55，根据恒流源57供给的基准电流在输出结点Npd上生成期望的基准电压Vref2。即，基准电压发生电路55中，通过模拟形成与流过数据写入电流的电流通路等价的电流通路，向输出结点Npd提供基准电压Vref2，可以向选择的位线供给与基准电流和同样的数据写入电流。从而，通过调节基准电流，可以生成精度更高的基准电压Vref2，供给期望的数据写入电流。
本例中，说明了与数位线驱动器DV#a对应设置1个基准电压发生电路55的构成，该构成也可以设置成与各数位线驱动器DV#对应的共用结构。
实施例3的变形例4
上述的实施例3的变形例3中，说明了利用基准电压发生电路55生成精度高的基准电压Vref2，提供期望的数据写入电流的构成。但是，在动作环境(动作温度)中，存储单元的数据写入时的数据改写特性发生变化。
本实施例3的变形例3中，说明了根据伴随存储单元的动作环境的数据改写特性的变化，可调节数据写入电流的电路构成。
参照图21，基准电压发生电路80可以与生成向数位线驱动器DV#a供给的电压Vref2的基准电压发生电路55置换，它包括恒流发生电路60和生成基准电压Vref2的基准电压发生单元70。
恒流发生电路60与图14所示电路具有同样的电路结构，因而不重复其详细的说明。基准电压发生单元70与基准电压发生电路55比较，其不同点在于设置了置换恒流源57的调谐单元TU#，且设置了调谐电路110。其他方面具有同样的构成，因而不重复其详细说明。
调谐单元TU#包括：在电源电压Vcc和结点Npd之间并联设置的S个晶体管PTT的晶体管群；与响应来自调谐电路110的解码信号而导通的晶体管NTT串联连接的同时，在电源电压Vcc和结点Npd之间并联设置的T个晶体管PTT的晶体管群。晶体管PTT具有与恒流发生电路60的晶体管61相同的晶体管尺寸。从而，与上述相同，由于S个晶体管PTT导通，S倍的电流量Ip供给输出结点Np。该S个晶体管PTT可以根据供给输出结点Npd的电流量自由地设计。另外，响应来自控制电路5的指示信号，调谐电路110中生成解码信号。响应该解码信号，晶体管NTT导通。从而，响应来自控制电路5的指示信号，还可以微调供给输出结点Npd的电流。该T个晶体管PTT也可以根据供给输出结点Npd的电流量而自由地设计。从而，如上所述，从常温动作时(室温时)转移到低温动作时或高温动作时，可以生成与动作环境对应的基准电压，供给稳定的数据写入电流。
另外，通过向基准电压发生单元70供给正规的数据写入电流的1/M(M：自然数)的基准电流，可以降低消耗功率。
具体地说，调谐单元TU#中，根据晶体管PTT的个数调节基准电流的电流量的同时，使电阻Rd1的电阻值达到L倍。另外，将晶体管58及56的晶体管尺寸设定成晶体管46及Td的1/L倍。从而，在生成期望的基准电压Vref2的同时，可以降低供给基准电压发生单元70的基准电流，降低消耗功率。
实施例4
上述的实施例1～3中，说明了对数位线及位线提供期望的数据写入电流的构成。
本实施例4中，说明抑制由选择的位线的配置引起的电源配线的阻抗偏差的构成。
图22说明在位线流过数据写入电流时，由选择的位线的配置引起的电源配线的阻抗的偏差。
这里，块单元BU中，采用电流供给部VC0a及VC1b向位线BL提供数据写入电流。
如果着眼于与电流供给部VC0a连接的电源配线，配置于最近点的位线和配置于最远点的位线中，电源配线的电阻分量即阻抗差别很大。从而，供给配置于最近点的位线BL的数据写入电流和供给配置于最远点的位线BL的数据写入电流中产生电流量的偏差。从而，有可能不能向配置于最远点的位线提供期望的数据写入电流，与最近点的位线比较，数据写入动作有可能显著延迟。
参照图23A，本发明的实施例4的写驱动器带WDBB，在供给电源电压Vcc的电源配线的一端和另一端分别设置电流供给部。另外，在供给接地电压GND的电源配线的一端和另一端分别设置电流供给部。
具体地说，在供给电源电压Vcc的电源配线的一端设置电流供给部VC0a，在另一端设置电流供给部VC0aa。
电流供给部VC0aa包括晶体管Tp#和电容Cp#。晶体管Tp#及电容Cp#与晶体管Tp及电容Cp相同，电路的连接关系及动作也与电流供给部VC0a相同，因而不重复其说明。
另外，供给接地电压GND的电源配线的一端及另一端分别设置电流供给部。
具体地说，供给接地电压GND的电源配线的一端设置电流供给部VC0b，另一端设置电流供给部VC0bb。
电流供给部VC0bb包括晶体管Tn#和电容Cq#。晶体管Tn#及电容Cq#与晶体管Tn及电容Cq相同，电路的连接关系及动作也与电流供给部VC0b相同，因而不重复其说明。
图23B是表示靠近电流供给部VC0a及电流供给部VC0bb的位线BL被选择的情况的图。该场合中，电流供给部VC0a的电压驱动力变得比电流供给部VC0aa大。另外，电流供给部VC0bb的电压驱动力变得比VC0b大。
图23C是表示远离电流供给部VC0a及电流供给部VC0bb的位线BL被选择的情况的图。该场合中，电流供给部VC0aa的电压驱动力变得比电流供给部VC0a大。另外，电流供给部VC0b的电压驱动力变得比VC0bb大。
从而，通过本构成，可以抑制与位线BL连接的电源配线的最远点和最近点的差别。
从而，可以抑制数据写入电流的供给量的偏差，执行高速的数据写入动作。

Claims (9)

1.一种非易失性存储装置，包括：
存储阵列，包含各自接受与存储数据对应的数据写入电流并执行数据存储的多个存储单元；
所述存储阵列分割成多个块单元，将在数据写入时并行写入的多比特中的每一部分比特写入这些单元，
所述非易失性存储装置还包括：
多个电流供给部，分别与所述多个块单元对应设置，分别提供所述数据写入电流。
2.如权利要求1所述的非易失性存储装置，其特征在于还包括：
与各个所述块单元对应设置的至少一根写入电流线，用于在所述数据写入时，向对应的块单元内被作为数据写入对象选择的选择存储单元提供所述数据写入电流，
各个所述电流供给部包括：
第1电源线，在所述数据写入时，与所述写入电流线的一端电气连接，提供第1电压；
第2电源线，在所述数据写入时，与所述写入电流线的另一端电气连接，提供第2电压。
3.如权利要求2所述的非易失性存储装置，其特征在于，
各个所述电流供给部包括：与所述第1及第2电源线至少一方对应设置、电气连接到提供给对应的电源线的笫1及第2电压的一方的电容。
4.一种非易失性存储装置，包括：
存储阵列，包含各自接受与存储数据对应的数据写入电流并执行数据存储的多个存储单元；
写入电流线，向从所述多个存储单元中选择的选择存储单元提供所述数据写入电流；
电流供给电路，与所述写入电流线对应设置，在数据写入时激活，将所述数据写入电流提供给电流供给结点；
控制电路，在数据写入前从所述电流供给电路向所述电流供给结点流入规定电流。
5.如权利要求4所述的非易失性存储装置，其特征在于：
所述规定电流和所述数据写入电流设定成相同值。
6.一种非易失性存储装置，包括：
存储阵列，包含各自接受与存储数据对应的数据写入电流并执行数据存储的多个存储单元；
写入电流线，向从所述多个存储单元中选择的选择存储单元提供数据写入电流；
电流供给电路，与所述写入电流线对应设置，在数据写入时激活，提供所述数据写入电流，
所述电流供给电路包括：
电压调节电路，其在接收基准电压的输入的同时，将在所述数据写入时电气连接的所述写入电流线的电压电平调节到所述基准电压的电压电平，
所述非易失性存储装置还包括用于生成所述基准电压的基准电压生成电路，
所述基准电压生成电路包含：
电流通路生成部，形成与流过所述写入电流线的所述数据写入电流的电流通路相同的电流通路；
恒流供给部，向所述电流通路生成部提供基准电流，
所述基准电压由所述恒流供给部和所述电流通路生成部之间设置的输出结点提供。
7.如权利要求6所述的非易失性存储装置，其特征在于：
所述基准电流和所述电流通路生成部的负载电阻的积，设定成与所述数据写入电流和所述写入电流线的负载电阻的积相同的值。
8.如权利要求6所述的非易失性存储装置，其特征在于：
所述恒流供给部包括用于根据温度变化调节所述基准电流的电流量的电流调节电路。
9.一种非易失性存储装置，包括：
存储阵列，包括各自接受与存储数据对应的数据写入电流并执行数据存储的行列状配置的多个存储单元；
与存储单元列分别对应设置的多根位线；
第1电源线，与所述多根位线的一端对应地设置成共用，在数据写入时与所述多根位线中的至少1根位线电气连接，提供第1电压；
第2电源线，与所述多根位线的另一端对应地设置成共用，在所述数据写入时与所述多根位线中的所述至少1根位线电气连接，提供第2电压；
第1电压供给部，分别与所述第1电源线的两端对应设置，供给所述第1电压。
第2电压供给部，分别与所述第2电源线的两端对应设置，供给所述第2电压。
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