CN110797067A - 存储阵列模块及其控制方法、装置、模组 - Google Patents

存储阵列模块及其控制方法、装置、模组 Download PDF

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Abstract

本发明提供一种存储阵列模块及其控制方法、装置、模组，存储阵列模块中设置有包括一个或多个并行的目标电流单元目标电流产生模块，该目标电流产生模块由多个存储单元组成，其存储单元中存储有预设的电流值，这些电流值的不同组合可以涵盖电流比特位精度所对应的所有电流值，同时，各存储单元的电流输出端并联后作为目标电流单元的输出端，这样，当通过控制端使得目标电流单元中不同的第二存储单元处于电流输出状态时，不同的存储单元提供预设的电流值，从而可以使得输出端的电流能够达到预设的比特位精度。

Description

存储阵列模块及其控制方法、装置、模组
技术领域
本发明涉及神经网络集成电路设计领域，特别涉及一种存储阵列模块及其控制方法、装置、模组。
背景技术
神经网络是模仿动物神经网络行为特征，进行分布式并行信息处理的算法模型，这种算法模型广泛应用于人工智能领域。
在神经形态计算处理过程中，包含了大量的矩阵运算，存储计算一体化芯片，也称作类脑芯片或突触芯片应运而生，其是利用模拟信号与模拟存储阵列之间的电流电压关系进行大规模矩阵运算，进而模拟突触行为。而在存储计算一体化芯片进行矩阵运算时，需要将模拟值写入存储阵列中的每一个存储器中，该模拟值可以为电流值，在写入时通过与各自的目标电流值反复比较，对各存储器进行擦或写的操作，进而使得存储器的电流值达到目标电流值。这样，在每一次矩阵运算时，需要对每一个存储器进行电流比较，每个存储器需要一个独立的目标电流，该目标电流与存储器中输入的模拟值相当，因此，对目标电流的实现具有响应速度快以及精度高的要求，此外，还需要考虑芯片的面积及成本。
发明内容
有鉴于此，本发明的目的在于提供一种存储阵列模块及其控制方法、装置、模组，目标电流的实现响应快且精度高。
为实现上述目的，本发明有如下技术方案：
一种存储阵列模块，包括：
存储阵列，由多个第一存储单元构成；
目标电流产生模块，包括一个或多个并行的目标电流单元，所述目标电流单元用于向第一存储单元提供模拟值写入时的目标电流，所述目标电流单元包括多个第二存储单元；
其中，第二存储单元和第一存储单元包括控制端和非易失性存储器，所述控制端用于控制非易失性存储器的电流输出状态；所述第二存储单元用于提供预设的电流值，各所述第二存储单元的电流输出端并联后作为所述目标电流单元的输出端，当所述目标电流单元中不同的第二存储单元处于电流输出状态时，不同的第二存储单元提供预设的电流值而使得所述输出端的电流能够达到预设的比特位精度。
可选地，所述第二存储单元的数量等于所述预设的比特位精度，各所述第二存储单元的预设的电流值依次呈2的倍数递增。
可选地，所述第二存储单元的数量等于所述预设的比特位精度对应的信号数量，各所述第二存储单元的预设的电流值相同。
可选地，所述第二存储单元的预设的电流值通过外部参考电流进行校准后确定。
可选地，所述第一存储单元和/或所述第二存储单元由非易失性存储器构成，所述控制端为非易失性存储器的栅极端；或者，所述第一存储单元和/或所述第二存储单元由串联的MOS器件和非易失性存储器构成，所述控制端为MOS器件的栅极端。
可选地，所述存储阵列为存储计算一体化阵列、模拟值存储单元阵列或多比特存储单元阵列。
可选地，还包括比较单元，用于在第一存储单元进行模拟值写入时，将第一存储单元的电流与目标电流产生模块的输出端的目标电流进行比较。
可选地，所述比较单元包括差分放大器，所述差分放大器的第一输入端连接第一存储单元的输出电流对应的电压信号，所述差分放大器的第二输入端连接目标电流单元的输出电流对应的电压信号。
可选地，所述比较单元包括差分放大器，所述目标电流单元与第一存储单元串联，所述差分放大器的第一输入端连接于所述目标电流单元与第一存储单元之间的分压点，所述差分放大器的第二输入端设置为固定电压，所述固定电压为所述目标电流单元和第一存储单元的工作电压之和的一半。
一种存储阵列模块的控制方法，用于对上述任一的存储阵列模块进行控制，其特征在于，所述方法包括：
以目标电流单元的输出端的电流作为第一存储单元写入模拟值的目标电流，通过对第一存储单元进行写入操作和/或擦除操作而写入模拟值。
可选地，通过对第一存储单元进行写入操作和/或擦除操作而写入模拟值，包括：
直接将第一存储单元的测量电流与目标电流进行比较，并根据比较结果进行写入操作/或擦除操作，直至测量电流逼近目标电流；或者，
将存储阵列区块中的第一存储单元擦除至最小电流值，而后，将第一存储单元的测量电流与目标电流进行比较，并根据比较结果进行写入操作，直至测量电流逼近目标电流；或者
将存储阵列区块中的第一存储单元写入至最大电流值，而后，将第一存储单元的测量电流与目标电流进行比较，并根据比较结果进行擦除操作，直至测量电流逼近目标电流。
一种存储阵列的控制装置，用于对上述任一的存储阵列模块进行控制，所述控制装置包括控制单元，用于以目标电流产生模块的输出端的电流作为第一存储单元写入模拟值的目标电流，通过对第一存储单元进行写入操作和/或擦除操作而写入模拟值。
一种存储模组，包括如权利要求上述任一的存储阵列模块以及上述任一的控制装置。
本发明实施例提供的存储阵列模块及其控制方法、装置、模组，存储阵列模块中设置有包括一个或多个并行的目标电流单元目标电流产生模块，该目标电流产生模块由多个存储单元组成，其存储单元中存储有预设的电流值，这些电流值的不同组合可以涵盖电流比特位精度所对应的所有电流值，同时，各存储单元的电流输出端并联后作为目标电流单元的输出端，这样，当通过控制端使得目标电流单元中不同的第二存储单元处于电流输出状态时，不同的存储单元提供预设的电流值，从而可以使得输出端的电流能够达到预设的比特位精度。采用存储单元来构成目标电流单元，通过在存储单元中预先写入预设的电流值，并通过控制不同存储单元的电流输出，不同的预设的电流值的组合能够提供所需大小的目标电流值，可以实现目标电流的精细调节，且实现响应快且精度高。同时，该存储单元可以一并与存储阵列形成，相较于专门的基准源具有面积小、成本低的优势。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了根据本发明实施例的存储阵列模块的结构示意图；
图2示出了根据本发明收视率的存储阵列模块中目标电流单元的结构示意图；
图3示出了根据本发明实施例的存储阵列模块中存储阵列的结构示意图；
图4示出了根据本发明实施例的存储阵列模块中存储单元的结构示意图；
图5和图6示出了根据本发明实施例的存储阵列模块中比较单元的结构示意图；
图7示出了根据本发明实施例一的存储阵列模块的控制方法的流程示意图；
图8为实施例一的控制方法对第一存储单元进行操作时电流变化的示意图；
图9示出了根据本发明实施例二的存储阵列模块的控制方法的流程示意图；
图10为实施例二的控制方法对第一存储单元进行操作时电流变化的示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
参考图1-4所示，本申请提出了一种存储阵列模块，包括：
存储阵列110，由多个第一存储单元112构成；
目标电流产生模块100，包括一个或多个并行的目标电流单元102，所述目标电流单元102用于向第一存储单元112提供模拟值写入时的目标电流，所述目标电流单元包括多个第二存储单元104；
其中，第二存储单元104和第一存储单元112包括控制端D和非易失性存储器106，所述控制端D用于控制非易失性存储器106的电流输出状态；所述第二存储单元104用于提供预设的电流值，各所述第二存储单元104的电流输出端I并联后作为所述目标电流单元104的输出端Ig，当所述目标电流单元104中不同的第二存储单元104处于电流输出状态时，不同的第二存储单元104提供预设的电流值而使得所述输出端Ig的电流能够达到预设的比特位精度。
在本申请实施例中，参考图3和4所示，存储阵列110是由多个存储单元112构成的阵列，为了便于描述，该存储单元记做第一存储单元112，该第一存储单元112至少包括非易失性存储器106，具有掉电仍能保留数据的特点。在本申请实施例中，该存储阵列110可以用于存储或者存储及计算，在进行存储时，需要将目标电流的模拟值存储至存储单元中。
在一些应用中，该存储阵列110为存储计算一体化阵列，这些第一存储单元112行、列连接之后，进而可以利用存储单元的电流值进行矩阵运算，其存储阵列110可以用于运算，例如可以用于神经网络的矩阵运算，在进行矩阵运算时，一个算子对应的模拟值为第一存储单元112中非易失性存储器中写入模拟值后对应的电流值。其中，非易失性存储器106例如可以为忆阻器、相变存储器、铁电存储器、自旋磁矩耦合存储器、浮栅场效应管或SONOS（硅-氧化硅-氮化硅-氧化硅-硅，Si-Oxide-SiN-Oxide-Si）场效应器件等，该存储阵列模块可以应用于存储计算一体化芯片中。
在另一些应用中，存储阵列110还可以为模拟值存储单元阵列或者多比特存储单元阵列，该存储阵列模块可以应用于模拟值存储单元的芯片中或者多比特存储单元的芯片中。
在本申请实施例中，参考图3所示，该第一存储单元112至少包括非易失性存储器106，非易失性存储器106作为存储及计算的器件，在一些应用中，参考图4中（a）所示，第一存储单元112可以仅包括非易失性存储器106，通过控制非易失性存储器114的栅极端实现对非易失性存储器106电流状态的控制，即以非易失性存储器106的栅极端作为第一存储单元112的控制端D；在另一些应用中，第一存储单元112可以包括非易失性存储器106以及与其串联的MOS器件108，该MOS器件108用于辅助控制非易失性存储器106的状态，即以MOS器件108的栅极端作为第一存储单元112的控制端D；参考图4中（b）和（c）所示， 分别示出了忆阻器与MOS器件串联的存储单元以及浮栅场效应管的非易失性存储器106的电流输出端与MOS器件108的电流输出端串联在一起的存储单元，当需要将非易失性存储器106的电流输出时，则可以通过控制MOS器件的栅极D使得MOS器件108开启，进而，当非易失性存储器106处于导通状态时，使得非易失性存储器106的电流输出。
在本申请实施例中，存储阵列110的阵列排布方式可以是整齐对位的行、列排布，也可以为错位的行、列排布，即后一行的存储单元位于前一行两个存储单元之间。该存储阵列110的规模可以为k*j个，即k行j列个存储器单元。
在本申请一些实施例中，参考图3所示，存储阵列110为存储计算一体化阵列，第一方向X上每一条非易失性存储器的第一源漏极DS1电连接第一电连线AL，第二方向Y上每一条非易失性存储器的第二源漏极DS2电连接第二电连线BL，第一方向X或第二方向Y上每一条非易失性存储器的栅极G电连接第三电连线CL。第一电连线AL用于加载输入信号，第二电连线BL的末端作为信号输出端，用于输出输出信号。
在该实施例的一个应用中，该存储矩阵110用于神经网络的矩阵运算，非易失性存储器中写入的模拟值对应于根据卷积核函数获得的数值，第一电连线AL上加载的输入信号依次为采样信号对应的电信号，采样信号例如可以为通过传感器采集到的声音、图像或电磁波信号等，采样信号通常是按照一定的采样频率获得的时域上的信号，这些信号在采集之后被转换为电信号，在计算时，对于每一列的存储单元，相当于电信号的时域值与某一频率上的卷积核各时域值进行相乘并求和，也就是进行对该电信号进行了某一频率的卷积运算，这样，在不同的第二连线的输出端，则输出了电信号在频域上的卷积运算结果。
需要说明的是，在上述实施例中，第一方向X和第二方向Y为阵列排布的两个正交的方向，在阵列中也称作行方向、列方向。此外，在本发明实施例的图示中，在存储阵列中，仅将第一行和第一列的存储单元进行了图示，其他部分的存储单元省略了图示，而其他部分实际也是设置有存储单元的。
在本申请一些实施例中，在进行矩阵运算时，需要先在第一存储单元的非易失性存储器中写入模拟值，该模拟值作为运算的一个算子，在本申请另一些实施例中，该存储单元用于存储，则需要写入模拟值，而希望写入的模拟值是精确的，而模拟值难以通过一次写入即精确实现，在具体的应用中，是通过多次读和/或写操作来实现的，具体的，通过检测非易失性存储器中的模拟值，即其电流值，将该电流值与一个目标电流值进行比对，当比对后，当检测到的电流值过大时，则对该存储器进行擦操作，当电流值过小时，则对该存储器进行写操作，直到检测到的电流值与目标电流值相当，则认为在存储器中写入了所需的模拟值。
在本申请实施例中，设置有目标电流产生模块100，该目标电流产生模块100包括一个或多个并行的目标电流单元102，用于向存储阵列110提供第一存储单元模拟值写入时的目标电流，该目标电流单元102是由多个第二存储单元104构成。当存在多个目标电流单元102时，这些目标电流单元102可以并行地向存储阵列110提供目标电流，提高处理速度，具体目标电流单元102的数量可以根据芯片并行度的要求来确定，可以为数个到数万个。
该第二存储单元104与第一存储单元112可以具有相同或不同的结构，更优地，第二存储单元104与第一存储单元112可以采用相同的结构，即具有相同的器件结构，有利于工艺的集成。参考图2及图4所示，第二存储单元104包括控制端D和非易失性存储器106，控制端D用于控制非易失性存储器106的电流输出状态，即控制非易失性存储器106是否输出电流。同上述第一存储单元112，第二存储单元104可以仅包括非易失性存储器106，以非易失性存储器106的栅极端作为控制端D，第二存储单元104还可以串联的MOS器件108和非易失性存储器106，以MOS器件108的栅极端作为控制端D，由MOS器件控制非易失性存储器106的电流输出状态，当然可以理解的是，该控制端D是在非易失性存储器106处于导通状态时，控制非易失性存储器106的电流是否输出的端口，为了使得非易失性存储器106处于导通状态，需要向非易失性存储器106提供合适的偏置电压，如在栅极端加载电压以及在源漏端施加电压Vd。
在每个目标电流单元102中，各第二存储单元104的电流输出端I并联后作为目标电流单元102的输出端Ig，而每个第二存储单元104的存储器中都可以提供预设的电流值，这些不同的预设电流值在输出端进行不同的组合之后，即不同的预设的电流值进行相加之后，可以组合出不同的电流值，这些电流值可以覆盖预设的比特位精度所对应的所有电流值，即可以提供所需精度的所有电流值作为目标电流。那么，在利用目标电流单元102提供目标电流时，只需要通过控制端控制不同的第二存储单元处于电流输出状态，使得不同的第二存储单元提供预设的电流值，就可以在输出端上提供能够达到预设的比特位精度的电流值。这样，可以实现目标电流的精细调节，实现高精度的目标电流的输出，且相较于外置目标电流源，无需模拟信号的传送，具有响应快的有点，同时，存储单元可以一并与存储阵列形成，相较于专门的基准源具有面积小、成本低的优势。
在具体的实施例中，可以根据具体的需要进行目标电流单元102的设计，根据不同的设计，目标电流单元102中第二存储单元的数量可以有所不同。
在一些实施例中，参考图2所示，目标电流单元102中第二存储单元的数量等于所述预设的比特位精度，各所述第二存储单元的预设的电流值依次呈2的倍数递增，这样，可以通过设置最少数量的第二存储单元，而覆盖所有比特位精度对应的电流值。在具体的应用中，可以通过改变存储单元中非易失性存储器的器件尺寸，来使得不同存储单元能够提供不同的预设电流值，例如可以改变存储器的沟道长宽比，使得不同的存储单元提供不同大小的电流值。
在另外一些实施例中，目标电流单元中第二存储单元的数量等于所述预设的比特位精度对应的信号数量（图未示出），这些存储单元的预设的电流值相同，这样，在具体的应用中，可以采用相同尺寸的存储单元来形成该目标电流单元，可以简化制造工艺，降低制造成本。
当然，在其他实施例中，第二存储单元的数量可以在预设的比特位精度与所述预设的比特位精度对应的信号数量之间的数量，当然也可以更多，通过合理设置这些存储单元能够提供的预设的电流值，则可以覆盖预设的比特位精度所对应的所有电流值。
为了便于理解本申请的技术方案，以下以一个具体的示例进行说明，在该示例中，目标电流需要达到8比特位精度，对应的电流范围为I0-256I0，即预设的比特位精度为8比特位，需要能够提供256个从I0逐个递增至256I0的电流值作为目标电流。在一个实施例中，参考图2所示，可以采用8个第二存储单元（104-0至104-7）的电流产生单元102，且这8个第二存储单元（104-0至104-7）能够提供的预设的电流值依次2的倍数递增，即依次为I0、2I0、22I0、23I0、24I0、25I0、26I0、27I0，这样，通过控制端D0-D7，可以使得不同的第二存储单元输出预设的电流值，进而可以使得输出端Ig输出I0-256I0中任一的电流值，例如需要输出3I0时，可以通过控制端D0和D1使得第二存储单元104-0、104-1分别输出预设的电流值I0、2I0，这样，输出端Ig则输出他们的电流和3I0，例如需要输出256I0时，则通过控制端D0-D7使得第二存储单元104-0至104-7分别输出预设的电流值I0至27I0，输出端Ig则输出他们的电流和256I0。
对于第二存储单元104中预设的电流值，可以通过预先的校准来确定，在校准之后该预设的电流值可以一直存储于存储单元中，作为提供目标电流使用。在预先的校准过程中，可以通过与外部的参考电流进行校准后而确定，该校准是指通过与外部的参考电流进行比较，对第二存储单元104进行擦除或者写操作，使得第二存储单元104的电流能够达到外部的参考电流的过程。在具体的应用中，可以通过模拟接口获取第二存储单元104的电流值，可以串行地实现各第二存储单元104的预设的电流值的写入。
在另一个示例中，还可以提供包括256个第二存储单元的电流产生单元（图未示出），该示例中，每个第二存储单元的存储器能够提供相同的预设电流I0，这样，通过控制端使得不同数量的第二存储单元输出预设的电流值I0，则可以输出I0-256I0中任一的电流值。
此外，还可以在芯片中设置比较单元30，在对存储阵列中的第一存储单元进行模拟值写入时，通过该比较单元30将第一存储单元的电流与目标电流产生模块的输出端的目标电流进行比较，从而可以进一步通过比较结果对第一存储单元进行相应操作，直到第一存储单元的模拟电流值能够达到目标电流值，可以是完全相等，也可以是在误差范围内的基本相等。
在一些实施例中，参考图5所示，比较单元30包括差分放大器32，所述差分放大器32的第一输入端连接第一存储单元112的输出电流I对应的电压信号，所述差分放大器32的第二输入端连接目标电流单元102的输出电流I对应的电压信号。也就是说，通过将第一存储单元112和目标电流单元102的电流信号转化为电压信号，并通过差分放大器32比较，通过比较结果可以判断第一存储单元112的电流与目标电流单元102的电流大小的关系，进而决定如何对第一存储单元112进行操作。在一个具体的应用中，目标电流单元中的第二存储单元与存储阵列中的第一存储单元为相同的器件，可以在第一存储单元112与目标电流单元102的电流输出端连接分别电阻R后接地，通过比较这俩电阻R的电压分别作为差分放大器的俩输入。
在另一些实施例中，参考图6所示，比较单元30包括差分放大器32，目标电流单元102与第一存储单元112串联，所述差分放大器32的第一输入端连接于所述目标电流单元102与第一存储单元112之间的分压点，所述差分放大器32的第二输入端设置为固定电压，所述固定电压为所述目标电流单元102和第一存储单元112的工作电压V1、V2之和的一半。其中，目标电流单元102的工作电压V1为输出第二存储单元预定的电流值时源漏端上的偏置电压V1，第一存储单元112的工作电压V2为输出第一存储单元的电流值时源漏端上的偏置电压V2。该实施例中，通过第一存储单元112与目标电流单元102串联连接，利用串联分压原理，将二者的电压作为差分放大器的俩输入，进而进行第一存储单元112与目标电流单元102的输出电流大小的判断。
以上对本申请实施例的存储阵列模块进行了详细的描述，该芯片采用存储单元来构成目标电流单元，通过在存储单元中预先写入预设的电流值，并通过控制不同存储单元的电流输出，不同的预设的电流值的组合能够提供所需大小的目标电流值，可以实现目标电流的精细调节，且实现响应快且精度高。同时，该存储单元可以一并与存储阵列形成，相较于专门的基准源具有面积小、成本低的优势。
此外，本申请还提供了上述存储阵列模块的控制方法，所述方法包括：
以目标电流单元的输出端的电流作为第一存储单元写入模拟值的目标电流，通过对第一存储单元进行写入操作和/或擦除操作而写入模拟值。
第一存储单元写入模拟值是以目标电流单元的输出电流作为目标电流，写入数据过程中，是进行写入操作还是擦除操作，需要根据与目标电流的比较结果进行，通过反复比较与操作，直到第一存储单元写入模拟值达到目标电流。
在一些实施例中，对每一个第一存储单元单独进行数据写入而达到目标电流，参考图7所示，模拟值写入过程包括：直接将第一存储单元的测量电流与目标电流进行比较，并根据比较结果进行写入操作/或擦除操作，直至测量电流逼近目标电流。
具体的，在检测第一存储单元的测量电流之后，将该测量电流与目标电流进行比较，当大于目标电流时，对第一存储单元进行擦除操作，以减小其电流值，当小于目标电流时，对第一存储单元进行写入操作，以增大其电流值，反复进行对比和操作，直到测量电流逼近目标电流，参考图8所示，为第一存储单元多次操作而达到目标电流的操作示意图，其中，电流增大为写入操作，电流减小为擦除操作。
在另一些实施例中，先进行区块操作之后，在对各存储单元进行操作而达到目标电流。具体的，参考图9所示，区块操作可以为擦除操作，模拟值写入过程可以包括：将存储阵列区块中的第一存储单元擦除至最小电流值，而后，将第一存储单元的测量电流与目标电流进行比较，并根据比较结果进行写入操作，直至测量电流逼近目标电流。
在区块操作中，可以将区块内的第一存储单元一并擦除至最小电流值，而后，对每一个存储单元都进行写入操作，每次写入操作后，检测第一存储单元的测量电流，并将该测量电流与目标电流进行比较，若一直小于目标电流，则进行写入操作，增大其电流，直到测量电流逼近目标电流。参考图10所示，为区块擦除之后，第一存储单元多次写入操作而达到目标电流的操作示意图。
区块操作还可以为写入操作，模拟值写入过程还可以包括：将存储阵列区块中的第一存储单元写入至最大电流值，而后，将第一存储单元的测量电流与目标电流进行比较，并根据比较结果进行擦除操作，直至测量电流逼近目标电流。
在区块操作中，可以将区块内的第一存储单元一并写至最大电流值，而后，对每一个存储单元都进行擦除操作，每次擦除操作后，检测第一存储单元的测量电流，并将该测量电流与目标电流进行比较，若一直大于目标电流，则进行擦除操作，减小其电流，直到测量电流逼近目标电流。
此外，本申请实施例还提供了实现上述控制方法的控制装置，用于对上述的芯片进行控制，该控制装置包括控制单元，用于以目标电流产生模块的输出端的电流作为第一存储单元写入模拟值的目标电流，通过对第一存储单元进行写入操作和/或擦除操作而写入模拟值。该控制装置可以设置于芯片中，也可以设置于芯片之外。
本申请实施例还提供了存储模组，包括上述实施例中的存储阵列模块以及存储阵列模块的控制装置。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (13)

1.一种存储阵列模块，其特征在于，包括：
存储阵列，由多个第一存储单元构成；
目标电流产生模块，包括一个或多个并行的目标电流单元，所述目标电流单元用于向第一存储单元提供模拟值写入时的目标电流，所述目标电流单元包括多个第二存储单元；
其中，第二存储单元和第一存储单元包括控制端和非易失性存储器，所述控制端用于控制非易失性存储器的电流输出状态；所述第二存储单元用于提供预设的电流值，各所述第二存储单元的电流输出端并联后作为所述目标电流单元的输出端，当所述目标电流单元中不同的第二存储单元处于电流输出状态时，不同的第二存储单元提供预设的电流值而使得所述输出端的电流能够达到预设的比特位精度。
2.根据权利要求1所述的模块，其特征在于，所述第二存储单元的数量等于所述预设的比特位精度，各所述第二存储单元的预设的电流值依次呈2的倍数递增。
3.根据权利要求1所述的模块，其特征在于，所述第二存储单元的数量等于所述预设的比特位精度对应的信号数量，各所述第二存储单元的预设的电流值相同。
4.根据权利要求1所述的模块，其特征在于，所述第二存储单元的预设的电流值通过外部参考电流进行校准后确定。
5.根据权利要求1所述的模块，其特征在于，所述第一存储单元和/或所述第二存储单元由非易失性存储器构成，所述控制端为非易失性存储器的栅极端；或者，所述第一存储单元和/或所述第二存储单元由串联的MOS器件和非易失性存储器构成，所述控制端为MOS器件的栅极端。
6.根据权利要求1所述的模块，其特征在于，所述存储阵列为存储计算一体化阵列、模拟值存储单元阵列或多比特存储单元阵列。
7.根据权利要求1-6中任意项所述的模块，其特征在于，还包括比较单元，用于在第一存储单元进行模拟值写入时，将第一存储单元的电流与目标电流产生模块的输出端的目标电流进行比较。
8.根据权利要求7所述的模块，其特征在于，所述比较单元包括差分放大器，所述差分放大器的第一输入端连接第一存储单元的输出电流对应的电压信号，所述差分放大器的第二输入端连接目标电流单元的输出电流对应的电压信号。
9.根据权利要求7所述的模块，其特征在于，所述比较单元包括差分放大器，所述目标电流单元与第一存储单元串联，所述差分放大器的第一输入端连接于所述目标电流单元与第一存储单元之间的分压点，所述差分放大器的第二输入端设置为固定电压，所述固定电压为所述目标电流单元和第一存储单元的工作电压之和的一半。
10.一种存储阵列模块的控制方法，用于对如权利要求1-9中任一项所述的模块进行控制，其特征在于，所述方法包括：以目标电流单元的输出端的电流作为第一存储单元写入模拟值的目标电流，通过对第一存储单元进行写入操作和/或擦除操作而写入模拟值。
11.根据权利要求10所述的控制方法，其特征在于，通过对第一存储单元进行写入操作和/或擦除操作而写入模拟值，包括：
直接将第一存储单元的测量电流与目标电流进行比较，并根据比较结果进行写入操作/或擦除操作，直至测量电流逼近目标电流；或者，
将存储阵列区块中的第一存储单元擦除至最小电流值，而后，将第一存储单元的测量电流与目标电流进行比较，并根据比较结果进行写入操作，直至测量电流逼近目标电流；或者
将存储阵列区块中的第一存储单元写入至最大电流值，而后，将第一存储单元的测量电流与目标电流进行比较，并根据比较结果进行擦除操作，直至测量电流逼近目标电流。
12.一种存储阵列的控制装置，其特征在于，用于对如权利要求1-9中任一项所述的存储阵列模块进行控制，所述控制装置包括控制单元，用于以目标电流产生模块的输出端的电流作为第一存储单元写入模拟值的目标电流，通过对第一存储单元进行写入操作和/或擦除操作而写入模拟值。
13.一种存储模组，其特征在于，包括如权利要求1-9中任一项所述的存储阵列模块以及如权利要求12所述的控制装置。
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