CN1490818A - 薄膜磁性体存储器及与之相关的半导体集成电路器件 - Google Patents

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Abstract

在执行数据存储的正规MTJ存储单元(MC)被配置成矩阵状的MTJ存储单元阵列(10)的外围部中，还设置有按照与MTJ存储单元同样的尺寸和结构设计的形状虚设单元(SDC)。MTJ存储单元(MC)和形状虚设单元(SDC)被连续地配置成在整体上具有均匀间距。因此，在分别位于MTJ存储单元阵列(10)的中心部和边界部的MTJ存储单元之间，可消除因周围的存储单元的密度疏密引起的制造时的不均匀性。

Description

薄膜磁性体存储器及与之相关的半导体集成电路器件
技术领域
本发明涉及薄膜磁性体存储器，更特定地说，涉及包括具有磁隧道结(MTJ)的存储单元的薄膜磁性体存储器以及包括该薄膜磁性体存储器作为电路块之一的半导体集成电路器件。
背景技术
作为能够以低功耗进行非易失性数据的存储的存储器，MRAM(磁随机存取存储器)器件正引人注目。MRAM器件是应用在半导体集成电路上形成的多个薄膜磁性体进行非易失性数据存储，对每个薄膜磁性体可随机存取的存储器。
特别是，近年来通过将利用了磁隧道结的薄膜磁性体用作存储单元，发表了MRAM器件的性能正取得飞跃进步的论文，例如RoyScheuerlein等6人，“A 10ns Read and Write Non-volatile MemoryArray Using a Magnetic Tunnel Junction and FET Switch in eachCell(一种在每个单元中应用磁隧道结和FET开关的10毫微秒读写非易失性存储器阵列)”，2000 IEEE ISSCC Digest of TechnicalPapers，TA7.2，以及M.Dulam等5人，“Nonvolatile RAM based onMagnetic Tunnel Junction Elements(基于磁隧道结元件的非易失性RAM)”，2000 IEEE ISSCC Digest of Technical Papers，TA7.3。
图39是示出具有磁隧道结的存储单元(以下也仅称为MTJ存储单元)的结构的概略图。
参照图39，MTJ存储单元包含其电阻随磁写入的存储数据的数据电平而变化的隧道磁阻元件TMR和存取晶体管ATR。在位线BL与源线SL之间，存取晶体管ATR与隧道磁阻元件TMR串联连接。有代表性的情况是，场效应晶体管被用作存取晶体管ATR。
作为对MTJ存储单元直接起作用的布线，设置了在数据写入时和数据读出时分别用于流过数据写入电流和数据读出电流的位线BL、在数据写入时用于流过数据写入电流的写数字线WDL、用于指示数据读出的字线WL以及在数据读出时用于将隧道磁阻元件TMR下拉至接地电压GND的源线SL。
图40是说明对MTJ存储单元的数据写入工作的概念图。
参照图40，隧道磁阻元件TMR包括具有固定磁化方向的磁性体层(以下也仅称为固定磁化层)FL和在对应于由数据写入电流产生的数据写入磁场的方向被磁化的磁性体层(以下也仅称为自由磁化层)VL。在固定磁化层FL与自由磁化层VL之间设置用绝缘体膜形成的隧道阻挡层TB。自由磁化层VL根据所写入的存储数据的电平在与固定磁化层FL相同的方向或相反的方向(正方向或负方向)被磁化。
隧道磁阻元件TMR的电阻随着固定磁化层FL与自由磁化层VL之间的磁化方向的相对关系而变化。具体地说，在固定磁化层FL与自由磁化层VL之间磁化方向一致时的电阻比起两者的磁化方向相反时的电阻要小。
在隧道磁阻元件TMR的下层，为了确保隧道磁阻元件TMR与存取晶体管ATR的电耦合，形成了用导电性物质形成的条SRP。
在数据写入时，字线WL被非激活，存取晶体管ATR关断。在该状态下，用于使自由磁化层VL磁化的数据写入电流在与写入数据的电平对应的方向分别流过位线BL和写数字线WDL。即，自由磁化层VL的磁化方向由分别流过位线BL和写数字线WDL的数据写入电流的方向决定。
图41是示出数据写入电流与MTJ存储单元的磁化状态的关系的概念图。
参照图41，横轴H(EA)表示隧道磁阻元件TMR内的自由磁化层VL中在易磁化轴(EA)方向所施加的磁场。另一方面，纵轴H(HA)表示在自由磁化层VL中在难磁化轴(HA)方向作用的磁场。磁场H(EA)和H(HA)分别对应于由分别流过位线BL和写字线WWL的电流所产生的2个磁场的每一磁场。
在MTJ存储单元中，固定磁化层FL的固定磁化方向沿易磁化轴，而自由磁化层VL根据存储数据的电平(“1”和“0”)沿易磁化轴方向，在与固定磁化层FL平行(相同)或反平行(相反)的方向被磁化。以下，在本说明书中，分别用R1和R0(这里，R1＞R0)表示分别对应于自由磁化层VL的2种磁化方向的隧道磁阻元件TMR的电阻。MTJ存储单元与这样的自由磁化层VL的2种磁化方向对应地能够存储1位数据(“1”和“0”)。
自由磁化层VL的磁化方向仅仅在所施加的磁场H(EA)和H(HA)之和到达图中所示的星形特性线的外侧区域时才能重新改写。即，在所施加的数据写入磁场为相当于星形特性线的内侧区域的强度时，自由磁化层VL的磁化方向不变。
如星形特性线中所示，通过对自由磁化层VL施加难磁化轴方向的磁场，为使沿易磁化轴的磁化方向变化所需的磁化阈值可以下降。
如同图41的例子那样，在设计数据写入时的工作点的情况下，在作为数据写入对象的MTJ存储单元中，易磁化轴方向的数据写入磁场被设计成其强度为HWR。即，流过位线BL或写字线WWL的数据写入电流值被设计成能够取得该数据写入磁场HWR。一般来说，数据写入磁场HWR被表示为切换磁化方向所需的切换磁场HSW与裕量部分ΔH之和。即，用HWR＝HSW+ΔH表示。
图42是说明从MTJ存储单元中进行数据读出的概念图。
参照图42，在数据读出时，存取晶体管ATR响应于字线WL的激活而导通。由此，隧道磁阻元件TMR在被下拉至接地电压GND的状态下与位线BL电耦合。在该状态下，通过使数据读出电流Is流到包含位线BL和隧道磁阻元件TMR的电流路径，可在位线BL中产生对应于隧道磁阻元件TMR的电阻的电压变化，即对应于MTJ存储单元的存储数据的电平的电压变化。例如，如在对位线BL预充电至规定电压后开始数据读出电流Is的供给，则通过检测位线BL的电压，可读出MTJ存储单元的存储数据。
图43是在半导体衬底上制作的MTJ存储单元的结构图。
参照图43，在半导体主衬底SUB上形成的存取晶体管ATR具有作为n型区的源/漏区310和320以及栅330。源/漏区310经在接触孔341中所形成的金属膜，与源线SL电耦合。
写数字线WDL在设置于源线SL的上层的金属布线层上形成。隧道磁阻元件TMR被配置在写数字线WDL的上层一侧。隧道磁阻元件TMR经条SRP和接触孔340上形成的金属膜，与存取晶体管ATR的源/漏区320电耦合。为了将隧道磁阻元件TMR与存取晶体管ATR电耦合而设置条SRP，该条SRP由导电性物质形成。
位线BL被设置在隧道磁阻元件TMR的上层一侧，经缓冲层BFF与隧道磁阻元件TMR电耦合。如已经说明的那样，在数据写入时，有必要使数据写入电流流到位线BL和写数字线WIL双方。另一方面，在数据读出时，通过将字线WL激活到例如高电压状态，存取晶体管ATR导通。由此，经存取晶体管ATR下拉至接地电压GND的隧道磁阻元件与位线BL电耦合。
流过数据写入电流和数据读出电流的位线BL及流过数据写入电流的写数字线WDL用金属布线层形成。另一方面，由于为了控制存取晶体管ATR的栅电压而设置字线WL，所以无需流过大电流。因此，从提高集成度的观点看，字线WL不必新设置独立的金属布线层，一般用多晶硅层或多晶硅化物层等在与栅330的同一布线层上形成。
另一方面，近年来提出了将动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)等存储器件作为1个电路块与具有逻辑功能的电路块混合安装在同一芯片上的各种系统LSI(大规模集成电路)。因此，在将MRAM器件应用于这样的系统LSI时，也必须考虑MRAM器件的结构。
图44是说明安装了MRAM器件的系统LSI的一般的整体结构的概略图。
参照图44，在同一晶片上形成的多个系统LSI350沿着用粗线示出的切割线被切断并分割成各个LSI芯片。各个系统LSI350包含多个电路块。在这些电路块中，包含具有作为MRAM器件的功能的MRAM电路块360及外围电路块。外围电路块由用于进行对MRAM电路块360的工作指示的逻辑电路以及用于在系统LSI350的内部的电路块之间、或在与系统LSI外部之间进行信息和数据的授受的A/D(模拟/数字)变换器等的接口(I/F)电路365构成。
在MRAM电路块360中，配置了以集成方式配置图39至图43所示的MTJ存储单元的存储单元阵列(以下也称为“MTJ存储单元阵列”)。例如，在图44中，在打阴影的区域，配置了MTJ存储单元阵列。
这样，在系统LSI350的内部，由于MTJ存储单元仅在MRAM电路块360中的MTJ存储单元阵列部分形成，所以MTJ存储单元的配置在芯片内产生了疏密。即，在MTJ存储单元阵列的中央部分，由于MTJ存储单元阵列被连续地配置，其配置密度就高，而在MTJ存储单元阵列外围部分，由于与未配置MTJ存储单元的区域邻接，其配置密度就变低。
这样，在同一芯片上，由于MTJ存储单元的配置产生了疏密，所以在存储单元阵列内就产生了难以均匀地制造MTJ存储单元的问题。以下，详细地说明这样的问题。
图45A～45E是说明起因于MTJ配置的疏密而在MTJ存储单元制造时所产生的尺寸、形状和结构的不均匀性的概念图。从以下的说明可知，这样的不均匀性在形成磁隧道结部的隧道磁阻元件TMR中尤为显著。
参照图45A，在工序(a)，按照所设计的图形形状来加工已淀积的条层410，形成图43中所示的条SRP。多晶硅或钨被用作条层410。
一般来说，条层410的加工利用沿设计图形的刻蚀来进行。但是，在刻蚀时，在MTJ存储单元的配置密度低的区域(以下也称为“疏图形区”)，比起MTJ存储单元的配置密度高的区域(以下也称为“密图形区”)，在刻蚀后除去抗蚀剂时膜厚有减薄的趋势。其结果是，已加工完成的条SRP的厚度产生了不均匀性。再有，密图形区相当于MTJ存储单元阵列的中心，疏图形区相当于MTJ存储单元阵列的边界部。
接着，参照图45B，在工序(b)，在所形成的条SRP上，形成了用于形成隧道磁阻元件TMR的磁性体层。即，在工序(a)中所形成的条SRP的上层经缓冲层425、427、429层叠磁性体层420、422、424。磁性体层422相当于图40中所示的固定磁化层FL，磁性体层424相当于图40中所示的自由磁化层VL。磁性体层420由用于使固定磁化层FL的磁化方向固定的反强磁性体形成。缓冲层425、427、429例如由多晶硅形成。
进而，在磁性体层424上，形成了用于形成图43中所示的缓冲层BFF的缓冲层430。如已经说明的那样，为了确保在隧道磁阻元件TMR与相当于在其上层配置的位线BL的金属布线之间的电耦合，缓冲层430用导电性物质形成。
如图所示，在工序(b)的结束时刻，在密图形区与疏图形区之间，在所形成的磁性体层和缓冲层的高度方面产生了不均匀性。这起因于在工序(a)中所产生的条SRP的膜厚的不均匀性。
接着，参照图45C，在工序(c)，在工序(b)中已层叠的缓冲层和磁性体层的上层再涂敷抗蚀剂膜440，并按照MTJ存储单元的形状图形(存储单元图形)有选择地除去抗蚀剂膜440。其结果是，抗蚀剂膜440以符合于存储单元图形的形状而被保留。
在工序(b)中已层叠的缓冲层和磁性体层利用沿着被保留的抗蚀剂膜440的过刻蚀，按照存储单元图形而被微细加工。由此，形成了图39～图43中所示的隧道磁阻元件TMR。但是，在过刻蚀时，在疏图形区中已加工得很薄的条SRP被进一步减薄，在显著的场合，条SRP的图形甚至有消失的可能性。
另外，一般说来，通过曝光将反映了存储单元图形的掩模图形复制到抗蚀剂膜上，以此选择抗蚀剂膜440中的去除区和保留区。因此，例如对保留了曝光部的抗蚀剂膜的“正型”而言，在密图形区中，由于对与外围的MTJ存储单元对应的抗蚀剂进行曝光用的光的干涉和反射，所保留的抗蚀剂膜的宽度有比原来的设计图形加粗的趋势。与此相对照，在疏图形区，由于不产生这样的光的反射和干涉，所保留的抗蚀剂膜的宽度相对地变窄了。其结果是，这样一来，在密图形区与疏图形区之间，在平面的存储单元形状方面产生了不均匀性。
参照图45D，在下面所示的工序(d)中，对于按照存储单元图形而加工的隧道磁阻元件TMR形成了层间绝缘膜450。
接着，参照图45E，在工序(e)中，用化学机械研磨(CMP)法对层间绝缘膜450和缓冲层430进行了平坦化处理后，形成了金属布线层460。金属布线层460例如用Cu布线形成，与图39～图43中所示的位线对应。如已说明过的那样，借助于缓冲层BFF能够确保位线BL与隧道磁阻元件TMR之间的电耦合。
然而，在平坦化处理中，在研磨缓冲层430时，由于密图形区与疏图形区之间产生的台阶的影响，在密图形区的MTJ存储单元中，缓冲层430有过度减薄的危险性。由此，担心在隧道磁阻元件TMR与位线BL之间的电耦合不良(电阻的变化)及担心对形成隧道磁阻元件TMR的磁性体层的不利影响。
如以上说明过的那样，在同一芯片内，当MTJ存储单元的配置密度高的区域和配置密度低的区域混合存在时，在这些区域之间MTJ存储单元的形状和尺寸必然会产生某种程度的不均匀性。因此，在MRAM器件以及混合安装了MRAM器件的系统LSI等中，必须要考虑到这样的问题后再进行设计。
另外，在MRAM器件的制造工序中，必然要包含使图39～图43中所示的固定磁化层FL沿规定方向磁化用的工序。因此，有必要使在该磁化工序中使用的磁场施加装置小型化和高效率化，以改善制造工序。
进而，如图42所示，对MTJ存储单元的数据写入通过施加超过规定强度的磁场来进行。因此，在被选择为数据写入对象的选择存储单元以外，有可能通过磁噪声的施加而发生数据误写入。
特别是，由于易磁化轴(EA)和难磁化轴(HA)的某一方接受了规定强度的数据写入磁场，通过磁噪声的重叠，属于与选择存储单元同一行或同一列的非选择存储单元组达到数据误写入的可能性很高。因此，在MRAM器件中，还必须考虑到成为这样的磁噪声的发生源的布线组的配置规则。
发明内容
本发明的目的在于提供，在薄膜磁性体存储器中，使成为存取对象的MTJ存储单元的尺寸、形状和结构均匀化并内置了那样的薄膜磁性体存储器的半导体集成电路器件。
本发明的另一目的在于提供在薄膜磁性体存储器的制造工序中所使用的磁场施加装置的小型化。
此外，本发明的又一目的在于提供具有可抑制因来自布线组的磁噪声而引起的数据误写入的布线设计规则的薄膜磁性体存储器。
本发明的薄膜磁性体存储器包括多个磁性体存储单元被连续地配置的存储单元阵列，各磁性体存储单元包含具有其至少1个在对应于存储数据的方向上被磁化的多个磁性体层的磁存储元件。薄膜磁性体存储器在存储单元阵列外部还包括与多个磁性体存储单元连续地配置的多个形状虚设单元，各形状虚设单元包含被设计成与磁存储元件有相同结构和尺寸的虚设磁存储元件。
因此，本发明的主要优点在于，在薄膜磁性体存储器中，通过对存储单元阵列外围部配置形状虚设单元，可消除存储单元阵列的中央部与边界部之间的磁性体存储单元配置的疏密。其结果是，可维持存储单元阵列内的磁性体存储单元的尺寸、形状和结构的均匀性。
本发明的另一结构的半导体集成电路器件包括各自含有配置了多个磁性体存储单元的磁存储单元阵列的多个电路块。各磁性体存储单元包含具有其至少1个在对应于存储数据的方向上被磁化的多个磁性体层的磁存储元件，多个磁性体存储单元被配置成在各磁性体存储单元中磁存储元件的易磁化轴相对于多个电路块沿同一方向。
这样的半导体集成电路器件由于在多个电路块之间磁性体存储单元的配置方向(易磁化轴)一致，在制造工序中必然包含的磁性体存储单元的磁化工序中，可一起对各磁性体存储单元有效地进行磁化。
本发明的又一结构的薄膜磁性体存储器包括连续地配置了多个磁性体存储单元的存储单元阵列，各存储单元包含具有其至少1个在对应于存储数据的方向上被磁化的多个磁性体层的磁存储元件。薄膜磁性体存储器还包括使产生被施加在磁存储元件上的数据写入磁场的数据写入电流通过用的数据写入布线和数据写入布线以外的多条布线，数据写入布线和多条布线被排布配置成由多条布线的通过电流分别产生的磁场之和小于规定磁场。
因此，在薄膜磁性体存储器中，由于考虑到来自直接作用于磁性体存储单元的布线组以外的布线的磁噪声的大小来决定这些布线的配置，所以能够抑制由磁噪声引起的数据误写入。
附图说明
图1是说明按照本发明实施例的MRAM器件的整体结构的概略框图。
图2是示出在MTJ存储单元阵列中被配置的用于数据写入的信号布线的配置的框图。
图3是说明按照本发明的实施例的MRAM器件中的MTJ存储单元的均匀性的概念图。
图4是详细地示出正规存储单元和虚设形状单元以及对应的信号线的配置的图。
图5是说明组装了按照实施例1的MRAM器件的系统LSI中的形状虚设单元的配置的概念图。
图6是示出按照实施例1的变例1的MTJ存储单元阵列的结构例的电路图。
图7是详细地说明图6中所示的MTJ存储单元阵列的结构的平面图和剖面图。
图8是示出按照实施例1的变例2的形状虚设单元的配置的概念图。
图9是示出按照实施例2的形状虚设物的配置的概念图。
图10是图9中的V-W剖面图。
图11是示出按照实施例2的变例的形状虚设物的配置的第1概念图。
图12是示出按照实施例2的变例的形状虚设物的配置的第2概念图。
图13A、13B是沿着用于说明图11中所示的虚设列区域的结构的列方向的剖面图。
图14是示出按照实施例3的磁场施加装置的结构的概念图。
图15是说明利用图14中所示的磁场施加装置的芯片磁化工序的概念图。
图16是示出按照实施例3的变例的磁场施加装置的第1结构例的概念图。
图17是示出按照实施例3的变例的磁场施加装置的第2结构例的概念图。
图18是示出按照包括多个MTJ存储单元阵列的半导体集成电路器件的实施例4的第1结构例的概略图。
图19是示出按照包括多个MTJ存储单元阵列的半导体集成电路器件的实施例4的第2结构例的概略图。
图20A～图20D是示出MTJ存储单元形状的变化的概念图。
图21是示出按照包括多个MTJ存储单元阵列的半导体集成电路器件的实施例4的第3结构例的概略图。
图22是示出点对称形状的MTJ存储单元的有效配置的图。
图23是说明作用于存储器阵列的磁噪声源的概念图。
图24是说明来自对MTJ存储单元的布线的磁噪声的作用的概念图。
图25是示出限制成为磁噪声源的布线的通过电流用的结构的电路图。
图26是说明图24中所示的布线组的配置的剖面图。
图27是说明按照实施例5的布线设计规则的第1概念图。
图28是说明按照实施例5的布线设计规则的第2概念图。
图29是说明按照实施例5的布线设计规则的第3概念图。
图30是说明按照实施例5的布线设计规则的第4概念图。
图31是示出按照实施例5的变例的布线设计规则的概念图。
图32是说明作为按照实施例6的半导体集成电路器件而示出的系统LSI的第1结构例的概略图。
图33是说明按照实施例6的系统LSI的第2结构例的概略图。
图34是示出MRAM电路块中的电源布线的配置例的概念图。
图35是说明外围电路区中的电源布线的配置的图。
图36是说明按照实施例6的系统LSI的第3结构例的概略图。
图37是说明按照实施例6的系统LSI的第3结构例的概略图。
图38是说明按照实施例6的系统LSI的第4结构例的概略图。
图39是示出MTJ存储单元的结构的概略图。
图40是说明对MTJ存储单元的数据写入工作的概念图。
图41是示出数据写入电流与MTJ存储单元的磁化状态的关系的概念图。
图42是说明来自MTJ存储单元的数据读出的概念图。
图43是在半导体衬底上制作的MTJ存储单元的结构图。
图44是说明安装了MRAM器件的系统LSI的一般的整体结构的概略图。
图45A～图45E是说明起因于MTJ存储单元配置密度的疏密、在MTJ存储单元的制造时所产生的尺寸、形状和结构的不均匀性的概念图。
具体实施方式
以下，参照附图详细地说明本发明的实施例。再有，图中的同一符号表示相同或相当的部分。
实施例1
在实施例1中，说明用于确保其中配置有执行数据存储的MTJ存储单元的存储器阵列内的存储单元图形(存储单元尺寸、形状和结构)的均匀性的结构。
参照图1，按照本发明的实施例的MRAM器件包括其中执行数据存储的MTJ存储单元MC被连续地配置成行列状的MTJ存储单元阵列10。再有，以下在本说明书中为了与后面将要说明的形状虚设单元相区别，也将被配置在MTJ存储单元阵列10内并且按照地址信号ADD成为存取对象的MTJ存储单元特别地称为“正规存储单元”。
MRAM器件还包括响应于控制信号CMD而控制MRAM器件的整体工作的控制电路12、对用地址信号ADD表示的行地址进行译码、进行正规存储单元的行选择用的行译码器13、对用地址信号ADD表示的列地址进行译码、进行正规存储单元的列选择用的列译码器14以及控制数据写入电流的供给的数字线驱动电路15和位线驱动电路20、21。
图中虽未示出，但各存储单元MC具有与用图39～图43说明过的MTJ存储单元同样的结构，包含作为具有在与存储数据对应的方向上被磁化的自由磁化层(图39中的VL)的磁存储元件而被设置的隧道磁阻元件TMR以及在数据读出时作为控制电流通过隧道磁阻元件TMR的存取元件而被设置的存取晶体管ATR。正规存储单元MC按照地址信号ADD而被选择，成为存取对象。
参照图2，在MTJ存储单元阵列10中，分别与正规存储单元的行(以下，也称为“存储单元行”)对应地设置数字线WDL，分别与正规存储单元的列(以下，也称为“存储单元列”)对应地配置位线BL。另外，图中虽未示出，但分别与存储单元行对应地配置在图39～图43中示出的字线WL和源线SL。
数字线驱动电路15具有按照来自行译码器13的列选择结果来控制写数字线WDL的一端的电压用的写数字线驱动单元WDU。各写数字线WDL的另一端(写数字线驱动单元的相反一侧)以固定的方式与接地电压GND耦合而与行选择结果无关。
在数字线驱动电路15中，与选择行对应的写数字线驱动单元WDU将对应的写数字线即选择行的写数字线的一端与例如电源电压Vcc耦合。由此，在从电源电压Vcc朝向接地电压GND的方向对选择列的写数字线供给规定的数据写入电流。由流过写数字线WDL的数据写入电流所产生的磁场在正规存储单元MC中具有沿着难磁化轴(HA)的方向。
另一方面，在非选择行中，各写数字线驱动单元WDU将对应的写数字线的一端与接地电压GND连接。因此，不对非选择行的写数字线供给选择行那样的数据写入电流。
位线驱动电路20包含分别与位线BL的一端对应地设置的位线驱动单元BDU，位线驱动电路21包含分别与位线BL的另一端对应地设置的位线驱动单元BDU#。
各位线驱动单元BDU根据来自列译码器14的列选择结果和写入数据DIN的电平，控制对应的位线BL的一端的电压。与此相对照，各位线驱动单元BDU#根据来自列译码器14的列选择结果和反转了的写入数据/DIN的电平，控制对应的位线BL的另一端的电压。
在数据写入时，选择列的位线的一端和另一端根据写入数据DIN的电平，被设定在电源电压Vcc和接地电压GND的各一方。例如，在H电平的数据写入时，利用对应的位线驱动单元BDU将选择列的位线的一端与电源电压Vcc连接，而利用对应的位线驱动单元BDU#将选择列的位线的另一端与接地电压GND连接。反之，在写入数据DIN为L电平时，利用对应的位线驱动单元BDU将选择列的位线的一端与接地电压GND连接，而利用对应的位线驱动单元BDU#将选择列的位线的另一端与电源电压Vcc连接。
另一方面，在非选择列中，利用对应的位线驱动单元BDU和BDU#将位线BL的一端和另一端分别与接地电压GND连接。因此，数据写入电流不流过非选择列的位线。
在数据读出时，位线驱动单元BDU和BDU#的每一个将位线BL的一端和另一端与电源电压Vcc和接地电压GND中的某一个分离。在数据读出时，利用未图示的数据读出电路对与选择存储单元电连接的位线BL供给数据读出电流。
再有，在图1和图2中，仅代表性地图示了与数据写入相关的电路，但还包括了在图42中说明过的用于实现对MTJ存储单元的数据读出工作的未图示的数据读出电路。这样的数据读出电路例如具有在数据读出时对位线BL供给数据读出电流的功能和检测与选择存储单元的电阻对应的位线BL的通过电流的功能。
再次参照图1，在按照本发明的实施例1的结构中，在MTJ存储单元阵列10的外围区域，形状虚设单元SDC还被设置成与存储单元MC的配置图形相连续。即，正规存储单元MC和形状虚设单元SDC被连续地配置成在整体上具有均匀的间距。形状虚设单元SDC基本上被设计成与正规存储单元MC有同样的结构和尺寸，但从以后的说明中可知，无需将两者作成完全相同的结构。
在图1中，虽然例示了沿行方向配置各3行、沿列方向配置各2列的形状虚设单元SDC的结构，但对形状虚设单元SDC的配置个数却不作特别限定。
通过作成这样的结构，位于外侧的形状虚设单元SDC被配置成图45A～图45E中所示的“疏图形区”，而位于MTJ存储单元阵列的外围部(边界部)的正规存储单元MC则被配置成图45A～图45E中的“密图形区”。
因此，利用上述形状虚设单元SDC的配置，如图3所示，可均匀地制造构成MTJ存储单元阵列10的正规存储单元MC的全部。即，在处于MTJ存储单元阵列的中心部的正规存储单元与位于MTJ存储单元阵列的边界部的正规存储单元阵列之间，对于条SRP、隧道磁阻元件TMR和缓冲层BFF而言，它们的尺寸、形状和结构，即存储单元图形可维持均匀性。
图4是详细地示出正规存储单元和形状虚设单元以及对应的信号线的配置图。
在图4的中央部，示出了连续配置成行列状的MTJ存储单元和对应的布线组的平面图。在图4中，代表性地示出了5行×4列部分的MTJ存储单元的配置。如参照该平面图，则分别与5个存储单元行对应的5条写数字线WDL和分别与4个存储单元列对应的4条位线BL沿行方向和列方向配置。此外，虽然未图示，但沿行方向还配置了源线SL。
在位线BL与写数字线WDL的各交点处，配置了隧道磁阻元件TMR。在隧道磁阻元件TMR的下层形成了存取晶体管。
在图4中，还示出了平面图上的P-Q剖面图和R-S剖面图。
参照R-S剖面图，形成存取晶体管ATR的源/漏区310的有源层沿行方向延伸设置，使得该有源层被与同一行对应的存取晶体管ATR所共有。即，该有源层与接地电压GND耦合，起源线SL的作用。
源/漏区320经接触孔340与条SRP电耦合。在存取晶体管ATR的栅区330，字线WL沿行方向延伸而配置。另外，在字线WL与条SRP的中间层，写数字线WDL沿行方向延伸而配置。
另外，在图4中的P-Q剖面图上，示出了与写数字线WDL对应的剖面图。再有，在P-Q剖面图中，仅仅图示了写数字线WDL的上层一侧。
写数字线WDL由于流过用于对隧道磁阻元件TMR写入数据的数据写入电流，所以被配置在隧道磁阻元件TMR的正下方区域。因此，在写数字线WDL的上层，配置了与条SRP和位线BL电耦合的隧道磁阻元件TMR。
例如，通过以均匀的间距连续地配置比作为存取对象所需的存储单元个数多的MTJ存储单元，可确保形状虚设单元SDC。在这种情况下，位于外围区域的剩余的MTJ存储单元组作为形状虚设单元SDC而被制造。在该情况下，由于各正规存储单元MC和形状虚设单元SDC具有完全相同的结构，对于隧道磁阻元件TMR、存取晶体管ATR、位线BL、数字线WDL、字线WL和源线SL的每一种，均可确保形状虚设物。
再有，如后面将要详细地说明的那样，虽然无需使形状虚设单元SDC的结构与各正规存储单元MC完全一致，但至少是，对于最担心出现不均匀性的隧道磁阻元件TMR部分，设置形状虚设物却是必须的。
图5是说明组装了按照实施例1的MRAM器件的系统LSI中的形状虚设单元的配置的概念图。
参照图5，作为安装了按照实施例1的MRAM器件的半导体集成电路器件的代表例而示出的系统LSI100包括多个电路块110。与图44一样，多个系统LSI100被制作在同一晶片上，沿图中用粗线表示的切割线切断并分割成一个个LSI芯片。
在各系统LSI100中，多个电路块110的的至少1个被设计为MRAM电路块，在其内部设置了图1中所示的MTJ存储单元阵列。在MTJ存储单元阵列中，配置了至少在多个层具有与多个MTJ存储单元相同的结构的结构。因此，为确保MTJ存储单元的均匀性，所配置的形状虚设单元可被配置在电路块之间的区域150a、其它的电路块内的区域150b、沿切割线的与其它系统LSI的边界区域150c等。
特别是，沿切割线的区域150c由于是没有配置构成电路块的电路元件等的闲置区域，所以如果在该区域配置形状虚设单元，则能避免芯片面积的增加。另外，如果在MRAM电路块以外的电路块内配置形状虚设单元，则改善了在整个芯片中看到的MTJ存储单元配置的疏密。
MRAM电路块以外的电路块相当于对MRAM电路块发出工作指令(图1中的控制信号CMD、地址信号ADD等)的逻辑电路块、对于来自MRAM的读出数据及来自外部的输入数据用于执行规定的图形处理运算等的运算电路块以及在与外部之间授受数据和指令的接口电路块。
通过作成这样的结构，使成为存取对象的正规存储单元的存储单元图形均匀化，可实现具有数据保持特性稳定的MRAM器件作为电路块的系统LSI。
实施例1的变例1
在实施例1中，示出了对于如图1和图3中所示那样的一般的结构的MTJ存储单元阵列应用形状虚设单元SDC的情形，但在其它的存储单元阵列结构中，也能同样地应用形状虚设单元SDC。
参照图6，在实施例1的变例1中，在MTJ存储单元阵列10中配置成行列状的多个MTJ存储单元MC(隧道磁阻元件TMR)沿行方向被分割成多个行块RB(1)～RB(M)(M：2以上的整数)。各行块RB(1)～RB(M)分别有L个(L：2以上的整数)存储单元行。在图2中，作为一例，示出了L＝4时的结构。再有，以下对行块RB(1)～RB(M)进行总称，也仅称为行块RB。
在各存储单元列中，分别与行块RB(1)～RB(M)对应地设置作为沿列方向的信号线而被配置的条SRP。此外，与各条SRP对应地配置存取晶体管ATR。即，在各存储单元列中，存取晶体管ATR和条SRP分别对应于行组按各M个被配置。
在各存储单元列中，属于同一行块的4个(L个)隧道磁阻元件TMR与同一个条SRP耦合。即，各个条SRP和存取晶体管ATR在同一存储单元列中被与同一行块对应的L个隧道磁阻元件TMR所共有。
此外，分别与行块RB(1)～RB(M)对应地配置多条字线WL(1)～WL(M)。对应于同一行块的多个存取晶体管ATR的各栅与对应的字线相耦合。例如，对应于图2所示的行块RB(1)的存取晶体管ATR的各栅与共同的字线WL(1)相耦合。各存取晶体管ATR被电耦合在对应的条SRP与固定电压Vss(例如接地电压)之间。
另外，位线BL分别对应于存储单元列沿列方向配置，写数字线WDL分别对应于存储单元行沿行方向配置。
在数据读出时，字线WL(1)～WL(M)之中与选择存储单元对应的1条按照行选择结果而被有选择地激活。借助于字线WL的激活，与选择存储单元耦合的条(以下也称为“选择条”)与固定电压Vss相耦合。其结果是，包含选择存储单元的与该选择条耦合的L个隧道磁阻元件TMR(以下也称为“选择存储单元组”)被连接在对应的位线BL与固定电压Vss之间。
因此，在数据读出时，对选择列的位线BL流过与整个选择存储单元组的电阻对应的数据读出电流Is。因此，为了检测该选择存储单元组中包含的1个选择存储单元的通过电流(电阻)，包括图6中所示的MTJ存储单元阵列的MRAM器件中的数据读出根据通过该选择存储单元组的数据读出电流Is，利用未设置基准单元的所谓“自基准读出”而进行。
更具体地说，例如如美国专利第6,317,376B1号中公开的那样，在1次数据读出工作内，对选择存储单元强制性地写入规定数据，对该规定数据的写入前后的数据读出电流进行比较以确定读出数据，进而，通过将被确定了的读出数据再写入到选择存储单元，可进行上述自基准读出。
另一方面，由于在数据写入时对写数字线WDL和位线BL的数据写入电流的供给与图1至图3中所示的MTJ存储单元阵列同样地进行，所以不再重复其详细的说明。
图7是详细地说明图6中所示的MTJ存储单元阵列的结构的平面图和剖面图。
参照图7，按照实施例1的变例1的MTJ存储单元阵列的布局与图4比较后可知，条SRP和存取晶体管ATR的配置与按照实施例1的结构不同。即，与位线BL与写数字线WDL的各交点对应地配置具有MTJ存储单元的功能的隧道磁阻元件TMR，而在各存储单元列中，配置条SRP，使之被4个(L个)隧道磁阻元件TMR所共有。
参照图7中的R-S剖面图，对应于存取晶体管ATR的源/漏区310的有源层与图4一样，沿行方向延伸配置，起源线SL的作用。源/漏区320经接触孔340，与已与多个隧道磁阻元件TMR耦合了的条SRP电耦合。
此外，与图4一样，在存取晶体管ATR的栅区330，字线WL沿行方向延伸而配置。另外，在字线WL与条SRP的中间层，写数字线WDL沿行方向延伸而配置。另外，对图7中的P-Q剖面图而言，由于与图4中的P-Q剖面图一样，所以不再重复其详细的说明。
这样，按照实施例1的变例1的MTJ存储单元阵列，通过形成条SRP被多个隧道磁阻元件所共有的结构，可以减少存取晶体管ATR的配置个数，缩小面积。
即使在这样的结构中，通过额外地设置存储单元行和存储单元列(以行块RB为单位)，连续地制造包含作为形状虚设单元SDC而被设置的剩余的MTJ存储单元的MTJ存储单元，与实施例1一样，在MTJ存储单元阵列内，可使正规存储单元的存储单元图形均匀。
另外，在包括具有按照实施例1的变例1的MTJ存储单元阵列的MRAM电路块的系统LSI中，利用与图5中说明过的同样的区域也能配置形状虚设单元SDC。这样，可同样地应用按照本发明的形状虚设单元的配置，而与存储单元阵列的结构无关。
实施例1的变例2
在实施例1的变例2中，示出了将MTJ存储单元阵列细分为多个块时的形状虚设单元的配置例。
参照图8，在实施例1的变例2中，MTJ存储单元阵列10被分割配置为多个存储器块11。在各存储器块11中，正规存储单元MC被配置成行列状。与之相对应，数字线驱动电路15和位线驱动电路20、21也被分割配置成分别与存储器块11相对应。再有，MTJ存储单元阵列的结构未作特别限定，例如可应用图4或图7中所示的结构。
在按照实施例1的变例2的结构中，形状虚设单元SDC在各自的存储器块11中被配置成在行方向和列方向与正规存储单元MC相连续。即对于每个存储器块11独立地配置形状虚设单元SDC。
因此，在各存储器块11中，正规存储单元MC和形状虚设单元SDC以均匀的间距被形成为行列状。其结果是，如图4所示，在各存储器块11中，可按均匀的存储单元图形制造位于存储器块的中央部分和外围部分的各正规存储单元MC。
实施例2
在实施例2中，说明形状虚设单元SDC的更有效的配置方式。
图9是示出按照实施例2的形状虚设物的配置的概念图。
参照图9，在数字线驱动电路15中，对每个存储单元行设置了形成用于构成图2中所示的写数字线驱动单元WDU的晶体管组的晶体管图形180。同样，在位线驱动电路20、21中，对每个存储单元列设置了用于形成构成位线驱动单元BDU、BDU#的晶体管组的晶体管图形170。另外，如已说明的那样，在存储器块上，相当于源线SL的扩散层160沿行方向延伸而形成。
在按照实施例2的结构中，不仅与正规存储单元MC对应的形状虚设单元SDC，而且外围电路的晶体管组，也都设置了形状虚设物。此外，各形状虚设单元SDC不一定具有与正规存储单元MC同样的结构。
具体地说，对于与源线SL对应的扩散层160而言，在存储器块11的外围区域，与扩散层160连续的虚设有源区165按每一行设置。同样，对于晶体管图形170和180而言，虚设物形状图形175和185也按1列或1行设置。
图10是图9中的V-W剖面图。
参照图10，在V-W剖面图的W一侧，示出了位于存储器块11的最端部的正规存储单元MC。如已说明的那样，正规存储单元MC具有隧道磁阻元件TMR和存取晶体管ATR。
利用在虚设有源区165设置的扩散层来设置存取晶体管的形状虚设物ATRd。形状虚设物ATRd具有与正规存储单元中的存取晶体管ATR同样的结构和尺寸。特别是，作为源线SL的形状虚设物SLd而被设置的扩散层沿行方向延伸而形成。
在形状虚设物ATRd的上层，写数字线WDL和隧道磁阻元件TMR各自的形状虚设物WDLd和TMRd按照正规存储单元MC同样的结构和尺寸而设置。其结果是，在虚设有源区165，配置了具有与正规存储单元MC同样的结构的形状虚设单元SDC。因此，对于存取晶体管ATR、字线WL、源线SL和写数字线WDL而言，也可以利用形状虚设物的配置使存储器块内的形状和尺寸均匀。
在晶体管图形170中，配置了构成位线驱动单元BDU、BDU#的多个驱动晶体管。在图10中，代表性地示出了具有源/漏区311、321和栅区331的驱动晶体管DTr1。在多个驱动晶体管的上层，配置了驱动晶体管的电源布线DPL等。
进而，利用晶体管图形170的上层部分，配置了隧道磁阻元件的形状虚设物TMRd和条的形状虚设物SRPd。其结果是，与正规存储单元MC对应的布线组，即源线SL、字线WL和写数字线WDL的形状虚设物被设置成富余1行。与此相对照，在正规存储单元MC中，形状不均匀性的风险较大，对于隧道磁阻元件TMR和条SRP而言，要设置更多数目的3行部分的形状虚设物。
通过形成这样的结构，在抑制了因形状虚设物的配置而造成的面积损失之后，可以有效地配置用于确保正规存储单元MC的均匀性的形状虚设物。再有，参照图9和图10说明对于行方向的形状虚设物部分，但也可同样地设计对于列方向的形状虚设物。
另外，参照图9和图10，说明图8中所示的结构和MTJ存储单元阵列被细分为多个存储器块11时的形状虚设物的配置，但对于如图1所示那样的不具有被分割成存储器块的结构的MTJ存储单元阵列而言，也可应用同样的结构。
实施例2的变例
对于实施例2的变例，说明可兼顾降低在扩散层中所形成的源线SL的电阻和均匀地制造正规存储单元的结构。
图11和图12是示出按照实施例2的变例的形状虚设物的配置的概念图。
参照图11，在相当于存储器块11的边界部的区域配置虚设列区域200。其它部分的结构由于与图8相同，所以不再重复其详细的说明。
参照图12，在按照实施例2的变例的结构中，与按照图9所示的实施例2的结构同样地配置形状虚设物165、175、185。对于虚设列区域200以外部分的结构，由于与图9和图10所示的相同，所以不再重复其详细的说明。
接着，用图13A、图13B详细地说明存储器阵列区域中的虚设列部分的结构。
图13A和图13B是沿着用于说明虚设列区域200的结构的列方向的剖面图。在图13A中示出了虚设列区域200的剖面图，在图13B中示出了正规存储单元配置部分中的沿列方向的剖面图。
参照图13B，在正规存储单元部分，与图3所示的R-S剖面同样地从底层起依次形成存取晶体管ATR(包含源线SL和字线WL)、写数字线WDL、条SRP、隧道磁阻元件TMR和位线BL。
与此相对照，在图13A所示的虚设列区域200中，使用与位线BL相同的金属布线层，配置了沿列方向延伸的分路用布线210。此外，在其下层，设置了隧道磁阻元件和条的形状虚设物TMRd和SRPd。
同样，在底层，存取晶体管的形状虚设物ATRd被配置成在与正规存储单元部分的存取晶体管ATR之间共有沿行方向延伸配置的字线WL和源线SL(扩散层)。即，在虚设列区域200中，也与正规存储单元部连续地配置字线WL和源线SL。同样，也与正规存储单元部连续地配置写数字线WDL。其结果是，即使设置虚设列区域200，由于能确保MTJ存储单元的连续的配置，也能均匀地制造正规存储单元MC。
在虚设列区域200中，为了电耦合源线SL与分路用布线210在所设置的接触孔225内还形成了金属膜。其结果是，在扩散层中形成的源线SL可用金属布线210进行旁路而实现了低电阻。由此，可实现数据读出时的工作的高速化。
这样，在实施例2的变例的结构中，在实现了源线SL的低电阻化以后，对于均匀地制造正规存储单元MC和对应的布线组用的形状虚设物，也能有效地进行配置。
实施例3
在实施例3中，对MRAM器件的制造工序中所使用的磁场施加装置的结构进行了说明。如已说明过的那样，在MRAM器件的制造工序中，使图39～图43中所示的固定磁化层FL沿规定方向磁化用的磁化工序是必要的。
参照图14，实施例3的磁场施加装置510具有被形成为环状且其一部分被切除而构成的螺线管520。磁场施加装置510通过对螺线管供给规定电流，可在螺线管520的切除部分所产生的间隙部发生与该规定电流对应的规定磁场525。即，规定磁场525有可能通过对螺线管520供给的电流而被微调。
另一方面，在晶片500上，形成了成为磁化对象的MRAM器件或系统LSI的芯片100包含多个。进而，通过设置进行磁场施加装置510的位置控制的磁场施加装置位置控制部530和进行晶片500的位置控制的晶片位置控制部540的至少一方，形成可对磁场施加装置510和晶片500的至少一方进行扫描的结构。
图15是说明图14中所示的使用了磁场施加装置的芯片的磁化工序的概念图。
参照图15，对晶片500上的芯片100的磁化工序利用在螺线管520的间隙部所产生的规定磁场525进行。因此，借助于使螺线管520的间隙部接近于成为磁化工序的对象的芯片100，可利用规定磁场525进行磁化工序。
这样的磁化工序可由图14中所示的磁场施加装置位置控制部530和晶片位置控制部540中的至少一方通过控制磁场施加装置510与晶片500之间的相对的位置关系而进行。即，可使任意的芯片100向螺线管520的间隙部移动。
这样，通过形成在螺线管520的间隙部发生在磁化工序中所使用的规定磁场的机构，可进行不是以晶片500为单位，而是以芯片100为单位的磁化。其结果是，与晶片500的尺寸无关地使磁场施加装置510小型化成为可能。换言之，在以晶片500为单位进行同样的磁化工序时，可使多个芯片100一并磁化，而磁场施加装置成为大型时，进而，根据晶片500的直径在磁场施加装置一侧进行调整成为必要。
如以上说明过的那样，按照实施例3的结构，可使磁场施加装置小型化以及对同一晶片上的多个芯片有选择地施加磁场。
实施例3的变例
在实施例3的变例中，说明对多个晶片施加磁场用的磁场施加装置的结构。
图16和图17是示出按照实施例3的变例的磁场施加装置的结构例的概念图。
参照图16，按照实施例3的变例的磁场施加装置包括具有比晶片500的直径大的间隙部的螺线管520a。螺线管520a被构成为具有对重叠起来的多个晶片500可同时施加规定磁场的厚度。
通过形成这样的结构，与图14一样，通过设置磁场施加装置位置控制部530和晶片位置控制部540的至少一方，使晶片500和螺线管520a的某一方移动，可对多个晶片同时施加规定磁场525。因此，可提高MRAM器件的磁化工序中的生产量，提高生产率。
或者，如图17所示，也可形成由更薄型的螺线管520b施加规定磁场525的结构。即，在图17的结构中，螺线管520b被构成为具有对重叠起来的多个晶片500中的一部分可施加规定磁场的厚度。
在图17的结构中，可用磁场施加装置位置控制部530使螺线管520b在2个轴方向移动，可用晶片位置控制部540同样地使晶片500在2个轴方向移动。另外，与图15和图16一样，也可形成仅配置磁场施加装置位置控制部530和晶片位置控制部540中的一方的结构。
通过形成这样的结构，可使同一晶片上的多个芯片同时磁化，并且与图16中所示的磁场施加装置相比可实现小型化。
实施例4
在实施例4中，对于包括多个MTJ存储单元阵列的系统LSI，说明可有效地执行在实施例3中说明过的磁化工序的设计方法。
参照图18，作为按照实施例4的半导体集成电路器件的第1结构例而示出的系统LSI100包括多个MRAM电路块110a～110f。MRAM电路块110a～110f中的各电路块分别包含与图1所示的MTJ存储单元阵列10同样地构成的、MTJ存储单元被配置成矩阵状的MTJ存储单元阵列10a～10f。
分别与MTJ存储单元阵列10a～10f对应地在图1中说明过的外围电路部分也被同样地配置，但在图18中，代表性地示出了行译码器13和列译码器14的配置。再有，在实施例4的结构中，不一定必须对各MTJ存储单元阵列10a～10f配置形状虚设单元。
如已说明过的那样，作为MTJ存储单元的正规存储单元MC包括根据存储数据的电平沿易磁化轴(EA)在正方向或负方向中的某个方向被磁化的隧道磁阻元件TMR。另外，对各正规存储单元MC，配置沿易磁化轴方向施加数据写入磁场用的位线BL和产生沿难磁化轴方向的磁场用的写数字线WDL。即，在数据写入时，对位线BL有选择地流过其方向随写入数据电平而异的数据写入电流，对写数字线WDL有选择地流过固定方向的数据写入电流而与写入数据电平无关。
在系统LSI100中，在MRAM电路块110a～110f的每一电路块中，用于分别选择写数字线WDL和位线BL的行译码器13和列译码器14的配置被固定住。在图18的例子中，行译码器13被配置在对应的MTJ存储单元阵列的左侧，列译码器14被配置在对应的MTJ存储单元阵列的上侧。
在这样的结构中，在MRAM电路块110a～110f的每一电路块中，不仅写数字线WDL和位线BL的配置方向，而且数据写入时流过写数字线WDL和位线BL的电流方向都是共同的。其结果是，在同一系统LSI100中(即同一芯片中)配置的多个MTJ存储单元阵列10a～10f的每一个中，存储单元的配置图形被决定成MTJ存储单元(隧道磁阻元件TMR)的易磁化轴沿着同一方向。
通过形成这样的结构，在实施例4的结构中，对于在同一系统LSI100上，即在同一芯片上形成的多个MTJ存储单元，可对隧道磁阻元件TMR中的固定磁化层FL一并进行磁化。再有，利用实施例3及其变例中所示的磁场施加装置，可有效地执行这样的磁化工序。
在图19中，示出了在按照实施例4的半导体集成器件的第2结构例的系统LSI101中的存储单元配置例。
在系统LSI101中，具有矩形或椭圆形等线对称并且点对称的形状(也称为“完全对称形状”)的MTJ存储单元被配置在MTJ存储单元阵列10a～10f的每一个中。
在完全对称形状的MTJ存储单元中，由于在数据写入时的隧道磁阻元件TMR(自由磁化层VL)中的磁极的旋转方向上没有制约，所以对分别流过位线BL和写数字线WDL的数据写入电流的方向的组合尤其没有制约。因此，如图19所示的那样，在同一芯片中的MTJ存储单元阵列10a～10f的每一个中，这样决定存储单元的配置图形，即，通过使写数字线WDL与位线BL的配置方向一致而使MTJ存储单元(隧道磁阻元件TMR)的易磁化轴沿着同一方向。
换句话说，对于完全对称形状的MTJ存储单元而言，由于如果在写数字线WDL与位线BL的配置方向一致的范围内，则行译码器13和列译码器14可自由地配置，所以布局设计的自由度得以提高。即，在图19的结构例中，用于选择写数字线WDL的行译码器13也可配置在对应的MTJ存储单元的左侧或右侧中的任意一侧，用于选择位线BL的列译码器14也可配置在对应的MTJ存储单元的上侧或下侧中的任意一侧。
图20A～图20D是示出MTJ存储单元形状的变化的概念图。
在图20A中，为了谋求磁化特性的稳定，示出了在矩形上附加突起的形状的MTJ存储单元。在这样的MTJ存储单元中，易磁化轴沿着矩形的长边方向。这样，在配置了既没有点对称又没有线对称的形状(也称为“非对称形状”)的MTJ存储单元的系统LSI的某些情形中，数据写入时的隧道磁阻元件TMR中的磁极的旋转方向受到限制。即使在这样的情形中，通过实现图18所示的配置，在各MTJ存储单元阵列中，可将MTJ存储单元配置成MTJ存储单元(隧道磁阻元件TMR)的易磁化轴沿着同一方向。虽然没有图示，但作为非对称形状的MTJ存储单元，也可应用飞镖形或“L”字形等形状。
在图20B和图20C中，示出了有点对称但没有线对称的形状(也称为“点对称形状”)的MTJ存储单元的代表例。在这些MTJ存储单元中，易磁化轴也沿着长边方向。在点对称形状的MTJ存储单元中，也可限定数据写入时的隧道磁阻元件TMR中的磁极的旋转方向。即，存在必须将写数字线WDL上的数据写入电流的方向相对于位线BL上的数据写入电流的方向固定在写入数据的各电平上的可能性。
在图21中，包含点对称形状的MTJ存储单元的系统LSI102作为按照实施例4的半导体集成电路器件的第3结构例的半导体集成电路器件而示出。
系统LSI102具有考虑了上述点对称形状的MTJ存储单元中的数据写入电流方向的制约后的结构。即，在系统LSI102中，行译码器13和列译码器14相对于配置在同一芯片中的多个MTJ存储单元阵列10a～10f的配置方向被限定为相互点对称的2种(在图19中，MTJ存储单元阵列10a和10f的各自的配置方向)中的某1种。
通过形成这样的结构，在各MTJ存储单元阵列中，写数字线WDL上的数据写入电流的方向相对于位线BL上的数据写入电流的方向被固定在写入数据的各电平上，通过使写数字线WDL与位线BL的配置方向一致，可使MTJ存储单元(隧道磁阻元件TMR)的易磁化轴沿着同一方向配置。
再有，即使是点对称形状的MTJ存储单元，在数据写入时的隧道磁阻元件TMR中的磁极的旋转方向不受限制的情况下，也能以与图18中所示的同样的自由度配置行译码器13和列译码器14。
特别是，对于点对称形状的MTJ存储单元而言，可形成在MTJ存储单元阵列内如图22中所示的有效的配置。
图22是在MTJ存储单元阵列中具有点对称形状的MTJ存储单元的有效的配置的示意图。
参照图22，被连续地配置的点对称形状的MTJ存储单元用与图4同样的平面图和剖面图示出。在图22的结构中，MTJ存储单元只是平面形状与图4不同，与MTJ存储单元对应的信号线组及剖面结构则与图4相同。
点对称形状的MTJ存储单元在整个MTJ存储单元阵列中进而被配置成在同一芯片内易磁化轴的方向一致，而在MTJ存储单元阵列内，与邻接的写数字线WDL对应的MTJ存储单元彼此之间呈相互线对称的关系而在互为相反的方向上被配置。与此相对照，与同一写数字线WDL对应的MTJ存储单元彼此之间在互为相同的方向上被配置。
如已说明过的那样，写数字线WDL上的数据写入电流Ip由于无需根据写入数据来控制方向，所以写数字线的驱动器(相当于图2中示出的写数字线驱动单元WDU)只要被设置在写数字线WDL的两端的任意一端即已足够。因此，只要与写数字线WDL的一端和另一端对应地对每一条写数字线WDL交互配置该驱动器，即可使该配置高效化。
这样，在实现了写数字线驱动器的有效配置的情况下，如使点对称型的MTJ存储单元在同样的方向配置，则对每一条写数字线WDL，隧道磁阻元件TMR中的磁极的旋转方向成为相反的方向，存在数据写入特性变得不均匀的可能性。因此，对于点对称型的MTJ存储单元而言，通过形成图22中所示的交互配置，可兼顾数据写入特性的稳定和写数字线驱动器的有效配置。
此外，利用点对称形状的不同方向性，对于从邻接的写数字线WDL施加的磁场，磁极方向难以发生旋转，从而可抑制数据误写入。
再有，作为MTJ存储单元的形状，也考虑到为图20D所示的“T”字形或图中未示出的“U”字形等的线对称而非点对称的形状(也称为“线对称形状”)。对于线对称形状的MTJ存储单元，按照隧道磁阻元件TMR中的磁极的旋转方向的制约，应用与图18、图19和图20中的任何一幅图同样的配置，可实现MTJ存储单元(隧道磁阻元件TMR)的易磁化轴沿同一方向的配置。
即，在实施例4的结构中，对于同一芯片上配置的多个MTJ存储单元阵列而言，不受MTJ存储单元形状的限定，可决定存储单元的配置图形，使得MTJ存储单元(隧道磁阻元件TMR)的易磁化轴沿着同一方向。由此，对于该芯片上的多个MTJ存储单元，可使隧道磁阻元件TMR中的固定磁化层FL的磁化工序高效化。
再有，即使是配置在同一芯片上的MTJ存储单元，仅仅作为形状虚设物而配置的单元，或者作为如在美国专利第6,324,093B1号中公开的、依据施加电场造成的隧道膜破坏的有无而永久性地存储数据的OTP(单定时编程)元件而配置的单元那样，对于不执行与磁化方向对应的数据存储的MTJ存储单元而言，无需使固定磁化层沿规定方向磁化。因此，无需对这些MTJ存储单元的配置方向作特别的限定。换言之，在实施例4的结构中，通过使在同一芯片内进行与磁化方向对应的数据存储的多个MTJ存储单元的配置方向(易磁化轴方向)一致，其目的在于使固定磁化层FL的磁化工序高效化。
再有，除MRAM电路块以外，不仅配备有其它功能块的系统LSI(半导体集成电路器件)，而且包括多个MTJ存储单元阵列的MRAM器件(半导体存储器)也可应用同样的结构。其结果是，可使将多个MTJ存储单元阵列包含在同一芯片内的半导体器件的制造工序高效化。
实施例5
在实施例5中，对用于防止因磁噪声引起的数据误写入的MRAM器件中的布线设计规则进行说明。
图23是说明作用于存储器阵列的磁噪声源的概念图。
在安装了MRAM器件的系统SLI等之中，存在与其它内部电路620a、620b对应地配置的布线。在这些布线之中，在存储单元阵列10的上部或下部区域，与位线BL或写数字线WDL在同一方向设置的布线610a、610b成为代表性的磁噪声源。布线610a、610b总括地示出了电源布线、信号布线和数据线等，流过恒定的或过渡的电流。
图24是说明来自布线的磁噪声对MTJ存储单元的作用的概念图。
参照图24，对于配置在MTJ存储单元阵列10内的多个正规存储单元MC而言，配置了用于供给数据写入电流的写数字线WDL和位线BL。如已说明过的那样，分别将数据写入电流供给与被选择为存取对象的选择存储单元MC#对应的写数字线WDL和位线BL。具体地说，对选择行的写数字线WDL供给在选择行的存储单元组中为产生沿难磁化轴(HA)的磁场用的规定方向的电流。另外，对选择列的位线BL由位线驱动器BDU、BDU#供给在选择列的存储单元组中为产生沿易磁化轴(EA)的磁场用的与写入数据对应的方向的电流。
因此，对选择存储单元MC#在易磁化轴(EA)方向和难磁化轴(HA)方向双方施加规定的数据写入磁场。其结果是，利用这些数据写入磁场之和达到图41中所示的星形特性线的外侧区域，执行对选择存储单元MC#的数据写入。
MTJ存储单元阵列附近的布线610总称例如图23中所示的布线610a、610b，总称除用于产生数据写入磁场的布线，即位线BL和写数字线WDL以外的布线。
利用流过这样的布线610的恒定的或过渡的电流Ins(以下，也称为“噪声电流”)，发生了磁噪声H(ns)。即，由噪声电流Ins所产生的磁噪声H(ns)作用于各正规存储单元MC。其结果是，尤其是在与布线610接近、并且属于与选择存储单元MC#相同的存储单元列或相同的存储单元行的非选择存储单元中，数据误写入的危险性增高了。
在图25中，示出了用于限制布线610上的噪声电流Ins的结构。在图25中，内部电路620作为具有驱动布线610的电压的功能的电路而被示出。
参照图25，内部电路620具有逻辑门621、电流源622、626、P沟道MOS晶体管624和N沟道MOS晶体管628。
电流源622和P沟道MOS晶体管624被串联配置在电源电压Vcc与布线610之间，电流源626和N沟道M0S晶体管628被串联配置在接地电压GND与布线610之间。逻辑门621的输出被施加到P沟道MOS晶体管624和N沟道MOS晶体管628的各栅上。因此，内部电路620根据末级逻辑门621的输出可将布线610驱动至电源电压Vcc和接地电压GND中的任一电压。
在这样的结构中，可根据电流源622、626的供给电流量限制布线610上的噪声电流Ins。
另外，在布线610不传输恒定电流而传输电压信号时，布线610上的噪声电流Ins相当于在该电压信号的驱动时所产生的充电电流或放电电流。这时，通过省略电流源622、626的配置以限制P沟道MOS晶体管624和N沟道MOS晶体管628的电流驱动能力，使布线610的电压的上升/下降速度降低，也可抑制噪声电流Ins。晶体管的电流驱动能力可借助于晶体管尺寸(栅长度与栅宽度之比)的设计进行调整。
图26是说明图24中所示的布线组的配置的剖面图。
参照图26，如已说明过的那样，正规存储单元MC包含存取晶体管ATR和隧道磁阻元件TMR。存取晶体管ATR具有源区310、漏区320、栅区330，在栅区330中形成字线WL。进而，漏区320经条SRP与隧道磁阻元件TMR连接。位线BL被设置在隧道磁阻元件TMR的正上方的金属布线层上，与隧道磁阻元件TMR电耦合。另外，写数字线WDL被设置在隧道磁阻元件TMR的正下方的金属布线层上。再有，在实施例1中，示出了使扩散层延伸而形成用于将存取晶体管ATR的源区310与接地电压GND耦合的源线SL的结构例，但如图26所示，也可以是设置源线SL作为金属布线的结构。
除了直接作用于这些MTJ存储单元的布线组以外，也使用其它金属布线层来设置多条布线。例如，使用位于写数字线WDL的下层的金属布线层ML0、ML1、…来设置其它的金属布线。或者，对于在位线的上层形成的金属布线层MU0、MU1、…，也可配置其它用途的布线。
再有，各金属布线层在位于更上层或更下层的情况下能够确保相对宽的布线宽度。例如，在比金属布线层MU0更靠上层的金属布线层MU1上形成的金属布线比起在金属布线层MU0上配置的金属布线，能够确保更宽的布线宽度。同样，如将金属布线层ML0与ML1进行比较，在金属布线层MU1上配置的金属布线比起在金属布线层MU0上配置的金属布线，能够确保更宽的布线宽度。
图27是说明按照实施例5的布线设计规则的第1概念图。
参照图27，在比位线BL更靠上层的金属布线层MU0或MU1上配置布线610。布线610与隧道磁阻元件TMR的距离为T1，借助于布线610上的噪声电流Ins，磁噪声H(ns)作用于隧道磁阻元件TMR上。
同样，用比写数字线WDL更靠下层的金属布线层MU0或MU1来配置布线610#。从布线610#到隧道磁阻元件TMR的距离用r2表示，借助于布线610#上的噪声电流Ins#，磁噪声H(ns)#作用于隧道磁阻元件TMR上。
另一方面，从位线BL到隧道磁阻元件TMR的距离用r表示，借助于流过位线BL的数据写入电流Iw，作用于隧道磁阻元件TMR上的数据写入磁场用H(w)表示。
在隧道磁阻元件TMR中，为了不发生数据误写入，数据写入磁场H(w)必须至少大于磁噪声H(ns)与H(ns)#之和。为了满足这样的关系，作为直接作用于MTJ存储单元的布线组以外的布线610、610#的配置规则，在这些布线与隧道磁阻元件的距离r1、r2与布线610和610#的各自的通过电流I(ns)、I(ns)#之间必须满足式(1)的关系。
(Iw/r)＞(Ins/r1)+(Ins#/r2)    …    (1)
或者，应用相当于不发生数据误写入的磁噪声的容许值的规定强度Hnr导出式(2)的布线设计规则。
(Ins/r1)+(Ins#/r2)＜Hnr    …    (2)
这里，在各MTJ存储单元中，即使在将正规的数据写入磁场施加于邻接的MTJ存储单元时，规定强度Hnr也被设定在隧道磁阻元件TMR的磁化方向不被所施加的规定强度Hnr的磁场更新的电平。即，规定强度Hnr相当于将正规的数据写入磁场施加于邻接的MTJ存储单元时的对图41中所示的星形曲线的容差。
再有，在式(1)、(2)中，数据写入电流Iw和布线610、610#的噪声电流Ins、Ins#也依赖于对应的布线的布线宽度、电阻率、膜厚等参数，但也可用图25中所示的结构进行调整。因此，利用这些布线参数和布线的配置部位，即金属布线层的选择，实现满足上述式(1)、(2)的布线设计规则便成为可能。
图28是说明实施例5的布线设计规则的第2概念图。
参照图28，成为噪声发生源的布线610与MTJ存储单元(隧道磁阻元件TMR)的位置关系进而被包括到布线设计规则中去。
在图28中，联结布线610与隧道磁阻元件TMR的直线与隧道磁阻元件TMR的法线方向的夹角θ成为数据写入磁场施加时示出两者的相对角度偏离的参数。例如，用于将充分的数据写入磁场施加于隧道磁阻元件TMR的位线BL被配置在隧道磁阻元件TMR的正下方(即θ＝0°)。
如以角度θ作为参数，来自布线610的磁噪声H(ns)中引起数据误写入的分量，即在易磁化轴方向起作用的分量H(ns)w用H(ns)w＝H(ns)·cosθ给出。因此，对于配置在存储单元阵列的上部和下部区域的布线610，至少可避开MTJ存储单元的正上方和正下方区域，即通过配置成上述角度θ≠0°，可以减轻作用于MTJ存储单元上的磁噪声。
考虑到角度θ并展开上述式(2)，可得到表示布线设计参数的式(3)。
Σ{H(ns)w}＝Σ{(Ins/rn)·cosθ}＜Hnr  …(3)
利用式(3)，依赖于来自成为噪声源的布线610的有效的磁噪声H(ns)w的总和是否超过规定强度Hnr，可评价对于任意的MTJ存储单元(隧道磁阻元件TMR)发生误写入的危险性。
如上所述，在式(3)中，Ins表示成为噪声源的1条布线610上的噪声电流，rn表示该布线610与隧道磁阻元件TMR之间的距离，θ表示该布线610与隧道磁阻元件TMR的相对的角度偏移。
另外，在(1)～(3)中，评价了各时间即同一时刻中的磁噪声H(ns)与H(ns)w的总和。因此，在磁噪声相对较大的布线之间，设计成发生噪声电流的相位(期间)不同，对抑制磁噪声有效。例如，在数据写入用的内部电路和数据读出用的内部电路中，发生噪声电流的相位也随该激活期间的不同而异。即，希望也考虑到磁噪声的发生时刻而设计布线的配置。
另外，即使是对MTJ存储单元(隧道磁阻元件TMR)起作用的同时发生的磁噪声，也因布线的位置关系而相互抵消。例如，从MTJ存储单元看，在位于上侧(或下侧)的2条布线610中，如果各自的布线上的噪声电流为互相相反的方向，则所发生的磁噪声在MTJ存储单元中相互抵消。另外，从MTJ存储单元看，在分别位于上侧(或下侧)的2条布线610中，如果各自的布线上的噪声电流为互相相同的方向，则所发生的磁噪声在MTJ存储单元中相互抵消。
这样，对于上述的式(1)～(3)而言，也必须考虑到磁噪声的发生时刻和作用于MTJ存储单元的磁场方向来评价对MTJ存储单元发生数据误写入的危险性。
再有，在图26～图28中，已经说明了成为噪声源的布线沿着与位线BL同一方向配置的情形，即对隧道磁阻元件TMR发生沿易磁化轴(EA)方向的磁噪声的情形，但是，同样的布线设计规则也可同样应用于在沿写数字线WDL的方向配置的布线组，即在隧道磁阻元件TMR中发生沿难磁化轴(HA)的磁噪声的布线组。
在图29和图30中，示出了布线610、610#在与写数字线WDL同一方向配置的情形的结构例。
在图29中示出了布线610、610#被配置在写数字线WDL的正上方和正下方区域的结构例，在图30中示出了布线610、610#被配置成具有与写数字线WDL相对的角度偏移的结构例。
在这些情形中，对于来自配置在比位线BL更靠上层的布线610的磁噪声H(ns)和来自配置在比写数字线WDL更靠下层的布线610#的磁噪声H(ns)#，通过使该布线设计与图26～图28以及式(1)～(3)中说明过的布线设计相同，可得到相同的效果。
实施例5的变例
图31是示出实施例5的变例的布线设计规则的概念图。
参照图31，直接作用于MTJ存储单元的布线组以外的布线被分类为使用MTJ存储单元阵列的正下方区域和正上方区域而配置的布线610、610#，以及避开MTJ存储单元阵列的正下方区域和正上方区域而配置的布线630、640。布线610、610#、630和640分别被信号线驱动器615、615#、635和645驱动。
此外，使用MTJ存储单元阵列的正下方区域和正上方区域而配置的布线610、610#在满足着眼于在实施例5中说明过的通过电流量和与隧道磁阻元件TMR的距离的布线设计规则之后，至少不用隧道磁阻元件TMR的正上方的布线区域(配置了位线BL的金属布线层)和隧道磁阻元件TMR的正下方的金属布线层(配置了写数字线WDL的金属布线层)，即在图21和图22中比金属布线层ML0更靠下层或比MU0更靠上层处形成。
此外，只有必须对应于MTJ存储单元的行或列而设置的布线才作为布线610、610#而被配置。例如，作为布线610、610#，应用了为实现源线SL低电阻化的旁路用布线，以及在分层次构成字线WL、位线BL、写数字线WDL时的主字线、主位线、主写数字线等的上位布线。
关于其它的无需对应于MTJ存储单元的行或列而设置的布线，像布线630、640那样，则避开MTJ存储单元阵列的正上方区域和正下方区域而被配置。另外，关于数据写入用的布线(位线BL和写数字线WDL)以外的布线，在存储单元阵列的正上方区域和正下方区域，不论布线的种类，均避开与数据写入用的布线相同的布线层而配置。
通过应用这样的布线设计规则，可抑制作为数据误写入的原因而作用于MTJ存储单元阵列内的MTJ存储单元上的磁噪声的恶劣影响。
实施例6
在配备了包含MRAM电路块的多个电路块的系统LSI(半导体集成电路器件)中，必须设置对这些电路块进行电接触用的信号布线及电源布线等的电气路径。在实施例6中，说明考虑到这些电气路径中的影响到MRAM电路块的磁噪声的配置例。
参照图32，实施例6的系统LSI700包括多个电路块701、702和710。特别是，电路块710是包含了MTJ存储单元阵列(未图示)的MRAM电路块。
布线711、712作为在MRAM电路块710与电路块701、702之间用于在这些电路块之间授受信号及数据等的信息的电气路径而被设置。另一方面，作为在电路块701与702之间用于授受信号及数据等的信息的电气路径而被设置的布线713，则避开MRAM电路块710的上部区域和下部区域而被配置。特别是，应考虑到MRAM电路块710中的MTJ存储单元阵列的位置来决定布线713的配置。
通过形成这样的结构，可减轻磁噪声对来自成为噪声源的布线713的MRAM电路块710的影响。
图33是说明实施例6的系统LSI的另一结构例的概略图。在图33中，特别示出了在多个电路块之间所共有的电源布线的配置。
参照图33，电源布线720是对电路块701、702和MRAM电路块710共同地设置的。在电源布线720与接地电压GND之间设置了用于抑制峰值电流、稳定电源电压电平的电容器722、724。关于电源布线720，其布线图形也被设计成避开MRAM电路块710的上部区域和下部区域。
通过形成这样的结构，可减轻磁噪声对来自成为噪声源的电源布线720的MRAM电路块710的影响。由于这样的电源布线也必须配置在MRAM电路块中，所以用图34来说明MRAM电路块中的电源布线的配置例。
参照图34，MRAM电路块710包含电源布线725、多个MTJ存储单元阵列726和外围电路727。外围电路727例如是概括地表示出图1中所示的控制电路12、行译码器13、列译码器14、写数字线驱动电路15和位线驱动电路20、21等的电路。
电源布线725的布线图形被设计成避开MTJ存储单元阵列726的上部区域和下部区域。另一方面，在外围电路727的上部区域和下部区域，也可配置电源布线725。
图35是说明外围电路区中的电源布线的配置的图。
参照图35，构成外围电路727的外围电路晶体管PTR具有源/漏区311#、321#和栅电极331#。电源布线725的布线图形也可被设计成通过外围电路晶体管PTR的上部区域。反之，在MTJ存储单元阵列726的上部区域，电源布线725的布线图形被设计成不产生这样的结构。
通过形成这样的结构，可减轻磁噪声对来自成为噪声源的电源布线725的MTJ存储单元的影响。
图36和图37是说明实施例6的系统LSI的第3结构例的概略图。
参照图36，采取应用了凸点734的无引线键合法将系统LSI700安装在小片(基板)730上。采取无引线键合法可实现因布线延迟的减少而引起的高速工作和芯片面积削减。
在这样的结构中，凸点734与设置在小片730上的布线图形732和系统LSI700上的焊区(未图示)电耦合。如相当于图36的俯视图的图37中所示，布线图形732避开MRAM电路块710的下部区域而被设置。这样，通过避开MRAM电路块710的上部区域和下部区域而设置将系统LSI700与小片730耦合起来的电气路径，可减轻磁噪声对MRAM电路块710的影响。
图38是说明实施例6的系统LSI的第4结构例的概略图。
参照图38，系统LSI700与小片730上的引线框架751～759键合在一起。即，系统LSI700的焊区741～749与引线框架751～759电耦合。
此时，为了使系统LSI700与小片730耦合，分别在焊区741～749与引线框架751～759之间形成的电气路径761～769避开MRAM电路块710的上部区域和下部区域而被设置。另一方面，像电气路径761～763、767、768那样，对于MRAM电路块710以外的电路块701、702的上部区域和下部区域而言，这样的电气路径也可通过。由于电气路径761～769一般用金属丝形成，这时，通过考虑该金属丝的配置来实现上述的电气路径的配置。
通过形成这样的结构，利用引线键合的安装与利用图36和图37中所示的无引线键合的安装一样，可减轻磁噪声对MRAM电路块710的影响。

Claims (15)

1.一种薄膜磁性体存储器，其特征在于：
包括连续地配置了多个磁性体存储单元的存储单元阵列，
各上述磁性体存储单元包含具有在与存储数据对应的方向上其中至少1个被磁化的多个磁性体层的磁存储元件，
在上述存储单元阵列外部，还包括与上述多个磁性体存储单元连续地配置的多个形状虚设单元，
各上述形状虚设单元包含被设计成与上述磁存储元件有相同的结构和尺寸的虚设磁存储元件。
2.如权利要求1所述的薄膜磁性体存储器，其特征在于：
上述存储单元阵列被分割为多个存储器块，
上述多个形状虚设单元在各上述存储器块的外围对上述存储器块内的多个磁性体存储单元连续地配置。
3.如权利要求1所述的薄膜磁性体存储器，其特征在于：
在上述多个形状虚设单元之一中，在与上述虚设磁存储元件同一平面区域，还包括在与上述虚设磁存储元件不同的层内形成的电路元件。
4.如权利要求1所述的薄膜磁性体存储器，其特征在于：
各上述存储单元还包含在与上述磁存储元件不同的层内形成，在数据读出时控制流过上述磁存储元件的电流的存取元件，
上述薄膜磁性体存储器还包括在上述存储单元阵列的外部与上述存取元件连续地配置的多个虚设形状元件，
各上述虚设形状元件具有与上述存取元件相同的结构和尺寸，
上述多个形状虚设单元的至少一部分用与上述多个虚设形状元件之中的1个同一的平面区域形成，
在上述同一的平面区域中，上述虚设磁存储元件和上述虚设形状元件分别在不同的层上形成。
5.一种半导体集成电路器件，其特征在于：
各自包括含有配置了多个磁性体存储单元的存储单元阵列的多个电路块，
各上述磁性体存储单元具有在与存储数据对应的方向上其中至少1个被磁化的多个磁性体层的磁存储元件，
上述多个磁性体存储单元被配置成在各上述磁性体存储单元中上述磁存储元件的易磁化轴对上述多个电路块共同地沿同一方向。
6.如权利要求5所述的半导体集成电路器件，其特征在于：
上述多个电路块的每一个包含：
多条第1数据写入线，用于对上述多个磁性体存储单元有选择地施加沿上述磁存储元件的难磁化轴的数据写入磁场；
多条第2数据写入线，用于在与上述多条第1数据写入线交叉的方向配置的对上述多个磁性体存储单元有选择地施加沿上述易磁化轴的数据写入磁场；
第1译码电路，用于选择上述第1数据写入线；以及
第2译码电路，用于选择上述第2数据写入线，
上述多条第1数据写入线的每一条和上述多条第2数据写入线的每一条对上述多个电路块共同地沿同一方向配置。
7.一种薄膜磁性体存储器，其特征在于：
包括连续地配置多个磁性体存储单元的存储单元阵列，
各上述存储单元包含具有在与存储数据对应的方向上其中至少1个被磁化的多个磁性体层的磁存储元件，
还包括：数据写入布线，用于使产生了施加于上述磁存储元件上的数据写入磁场的数据写入电流通过；以及
上述数据写入线以外的多条布线，
上述数据写入布线和多条布线被排布配置成由上述多条布线的通过电流分别产生的磁场之和小于规定磁场。
8.如权利要求7所述的薄膜磁性体存储器，其特征在于：
上述规定磁场相当于上述数据写入磁场。
9.如权利要求7所述的薄膜磁性体存储器，其特征在于：
上述规定磁场被设定为这样的水平：在各上述磁性体存储单元中，即使在对邻接的磁性体存储单元施加上述数据写入磁场时，上述规定磁场的施加也不至使上述磁存储元件的磁化方向更新。
10.如权利要求7所述的薄膜磁性体存储器，其特征在于：
如设上述数据写入电流为Iw，上述数据写入布线与上述磁存储元件的距离为r，进而设通过上述多条布线的每一条的电流为Ins，与上述磁存储元件的距离为rns，
则上述数据写入布线和上述多条布线被排布配置成与上述多条布线的每一条对应的参数(Ins/rns)的总和小于与上述数据写入布线有关的参数(Iw/r)。
11.如权利要求7所述的薄膜磁性体存储器，其特征在于：
如设上述数据写入电流为Iw，通过上述多条布线的每一条的电流为Ins，与上述磁存储元件的距离为rns，对上述次存储元件的角度偏移为θ，
则上述数据写入布线和上述多条布线被排布配置成作为与上述多条布线的每一条对应的参数(Ins/rns)·cosθ在考虑了磁场方向后的各时刻的总和不超过上述规定磁场。
12.如权利要求7所述的薄膜磁性体存储器，其特征在于：
还包括分别与上述多条布线中的至少1条对应地设置的用于各自驱动对应的布线的电压的至少1个内部电路，
上述至少1个内部电路的每一个包含限制上述对应布线的通过电流的电流限制部。
13.如权利要求7所述的薄膜磁性体存储器，其特征在于：
在上述多条布线的至少一部分中，上述通过电流的发生期间各不相同。
14.如权利要求7所述的薄膜磁性体存储器，其特征在于：
上述多条布线的至少一部分被配置成由来自上述至少一部分布线的上述通过电流分别产生的磁场彼此之间在上述磁性体存储单元中在相互抵消的方向上起作用。
15.如权利要求7所述的薄膜磁性体存储器，其特征在于：
上述多条布线的每一条被配置成在通过上述存储单元阵列的正上方区域和正下方区域时，避开上述磁存储元件的上部区域和下部区域，具有对上述磁存储元件的角度偏移。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102484114A (zh) * 2010-07-08 2012-05-30 松下电器产业株式会社 非易失性半导体存储装置及其制造方法
CN109426628A (zh) * 2017-09-04 2019-03-05 忆锐公司 基于电阻开关存储器的加速器
CN110197836A (zh) * 2018-02-27 2019-09-03 上海磁宇信息科技有限公司 含阵列内哑元的mram阵列

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3906067B2 (ja) * 2001-11-30 2007-04-18 株式会社東芝 磁気ランダムアクセスメモリ
JP4315703B2 (ja) * 2003-02-27 2009-08-19 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP4403264B2 (ja) * 2003-06-05 2010-01-27 独立行政法人産業技術総合研究所 環状単磁区構造微小磁性体およびその製造方法又はそれを用いた磁気記録素子
US6798690B1 (en) * 2004-01-10 2004-09-28 Honeywell International Inc. Magnetic switching with expanded hard-axis magnetization volume at magnetoresistive bit ends
US7448012B1 (en) 2004-04-21 2008-11-04 Qi-De Qian Methods and system for improving integrated circuit layout
JP2005317739A (ja) * 2004-04-28 2005-11-10 Toshiba Corp 磁気記憶装置およびその製造方法
JP4630747B2 (ja) * 2005-07-15 2011-02-09 株式会社東芝 磁気抵抗効果素子及び磁気ランダムアクセスメモリ
JP2006135292A (ja) * 2004-10-08 2006-05-25 Toshiba Corp 磁気抵抗効果素子
JP2006185961A (ja) * 2004-12-24 2006-07-13 Toshiba Corp 磁気ランダムアクセスメモリ
KR100621774B1 (ko) * 2005-04-08 2006-09-15 삼성전자주식회사 반도체 메모리 장치에서의 레이아웃구조 및 그에 따른레이아웃 방법
US7777261B2 (en) * 2005-09-20 2010-08-17 Grandis Inc. Magnetic device having stabilized free ferromagnetic layer
JP4840720B2 (ja) * 2005-10-06 2011-12-21 セイコーエプソン株式会社 半導体記憶装置および電子機器
JP4609722B2 (ja) * 2005-12-09 2011-01-12 セイコーエプソン株式会社 強誘電体記憶装置および電子機器
US20090168126A1 (en) * 2006-02-22 2009-07-02 Nippon Sheet Glass Co., Ltd. Light Emitting Unit, Lighting Apparatus and Image Reading Apparatus
JP2007311488A (ja) * 2006-05-17 2007-11-29 Toshiba Corp 磁気記憶装置
US7880160B2 (en) * 2006-05-22 2011-02-01 Qimonda Ag Memory using tunneling field effect transistors
US7447061B1 (en) * 2007-03-02 2008-11-04 The United States Of America As Represented By The Secretary Of The Navy Magnetoresistive memory array circuit
US7508700B2 (en) * 2007-03-15 2009-03-24 Magic Technologies, Inc. Method of magnetic tunneling junction pattern layout for magnetic random access memory
US7643337B2 (en) * 2007-07-17 2010-01-05 Macronix International Co., Ltd. Multi-bit flash memory and reading method thereof
DE102008021618A1 (de) * 2007-11-28 2009-06-04 Osram Opto Semiconductors Gmbh Chipanordnung, Anschlussanordnung, LED sowie Verfahren zur Herstellung einer Chipanordnung
JP2009283665A (ja) * 2008-05-22 2009-12-03 Toshiba Corp 不揮発性半導体記憶装置
KR20090125378A (ko) * 2008-06-02 2009-12-07 삼성전자주식회사 메모리 장치 및 이를 포함하는 데이터 저장 장치
US7894248B2 (en) * 2008-09-12 2011-02-22 Grandis Inc. Programmable and redundant circuitry based on magnetic tunnel junction (MTJ)
US7881096B2 (en) 2008-10-08 2011-02-01 Seagate Technology Llc Asymmetric write current compensation
JP5412640B2 (ja) * 2008-11-13 2014-02-12 ルネサスエレクトロニクス株式会社 磁気メモリ装置
US8021712B2 (en) * 2009-03-18 2011-09-20 Tdk Corporation Wafer and manufacturing method of electronic component
US8208290B2 (en) * 2009-08-26 2012-06-26 Qualcomm Incorporated System and method to manufacture magnetic random access memory
US8441850B2 (en) * 2010-10-08 2013-05-14 Qualcomm Incorporated Magnetic random access memory (MRAM) layout with uniform pattern
JP5703041B2 (ja) * 2011-01-27 2015-04-15 ルネサスエレクトロニクス株式会社 半導体装置
KR20120132287A (ko) * 2011-05-27 2012-12-05 삼성전자주식회사 반도체 메모리 장치, 반도체 메모리 패키지 및 반도체 메모리 장치의 집적도 증대 방법
US20150055410A1 (en) * 2011-06-06 2015-02-26 Magsil Corporation Memory circuit and method for dissipating external magnetic field
DE102013103968B4 (de) 2012-04-30 2023-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Layout eines MOS-Array-Randes mit Glättung des Dichtegradienten
JP5916524B2 (ja) * 2012-06-07 2016-05-11 ルネサスエレクトロニクス株式会社 半導体装置
CN105981093A (zh) * 2014-02-17 2016-09-28 凸版印刷株式会社 薄膜晶体管阵列装置、el装置、传感器装置、薄膜晶体管阵列装置的驱动方法、el装置的驱动方法以及传感器装置的驱动方法
US9159410B1 (en) * 2014-06-04 2015-10-13 International Business Machines Corporation Accessing a resistive memory storage device
US20160254318A1 (en) * 2015-02-27 2016-09-01 Qualcomm Incorporated MAGNETIC RANDOM ACCESS MEMORY (MRAM) BIT CELLS EMPLOYING SOURCE LINES (SLs) AND/OR BIT LINES (BLs) DISPOSED IN MULTIPLE, STACKED METAL LAYERS TO REDUCE MRAM BIT CELL RESISTANCE
US10199568B2 (en) 2016-03-10 2019-02-05 Toshiba Memory Corporation Magnetic storage device and manufacturing method of magnetic storage device
KR20180120019A (ko) * 2017-04-26 2018-11-05 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조 방법
KR102266035B1 (ko) 2017-05-26 2021-06-17 삼성전자주식회사 자기 저항 메모리 장치의 제조 방법 및 이를 포함하는 반도체 칩 제조 방법
US11424250B2 (en) * 2020-08-27 2022-08-23 Qualcomm Incorporated Memory
CN114566517A (zh) 2020-11-27 2022-05-31 联华电子股份有限公司 半导体元件
CN114725155A (zh) * 2021-01-06 2022-07-08 联华电子股份有限公司 半导体元件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3450657B2 (ja) * 1997-07-16 2003-09-29 株式会社東芝 半導体記憶装置
JP3110328B2 (ja) * 1996-11-19 2000-11-20 日本電気アイシーマイコンシステム株式会社 半導体記憶装置
US6104633A (en) 1998-02-10 2000-08-15 International Business Machines Corporation Intentional asymmetry imposed during fabrication and/or access of magnetic tunnel junction devices
JP4226679B2 (ja) * 1998-03-23 2009-02-18 株式会社東芝 磁気記憶装置
JP2001044276A (ja) * 1999-07-30 2001-02-16 Sony Corp 半導体装置及びその製造方法
US6317376B1 (en) 2000-06-20 2001-11-13 Hewlett-Packard Company Reference signal generation for magnetic random access memory devices
US6324093B1 (en) * 2000-09-15 2001-11-27 Hewlett-Packard Company Write-once thin-film memory
JP4726290B2 (ja) * 2000-10-17 2011-07-20 ルネサスエレクトロニクス株式会社 半導体集積回路
JP2002198419A (ja) * 2000-12-26 2002-07-12 Nec Corp 半導体装置の製造方法、半導体装置の設計方法
JP4570313B2 (ja) * 2001-10-25 2010-10-27 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
CN100358047C (zh) * 2001-11-30 2007-12-26 株式会社东芝 磁随机存取存储器

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102484114A (zh) * 2010-07-08 2012-05-30 松下电器产业株式会社 非易失性半导体存储装置及其制造方法
CN102484114B (zh) * 2010-07-08 2014-10-15 松下电器产业株式会社 非易失性半导体存储装置及其制造方法
CN109426628A (zh) * 2017-09-04 2019-03-05 忆锐公司 基于电阻开关存储器的加速器
CN110197836A (zh) * 2018-02-27 2019-09-03 上海磁宇信息科技有限公司 含阵列内哑元的mram阵列
CN110197836B (zh) * 2018-02-27 2022-06-03 上海磁宇信息科技有限公司 含阵列内哑元的mram阵列

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