DE102013103968B4

DE102013103968B4 - Layout eines MOS-Array-Randes mit Glättung des Dichtegradienten

Info

Publication number: DE102013103968B4
Application number: DE102013103968.5A
Authority: DE
Inventors: Yung-Chow Peng; Wen-Shen Chou; Jui-Cheng Huang
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2012-04-30
Filing date: 2013-04-19
Publication date: 2023-05-04
Anticipated expiration: 2033-04-20
Also published as: CN103377883B; CN103377883A; DE102013103968A1

Abstract

Verfahren zur mehrstufigen Glättung eines Dichtegradienten für ein Halbleiterelement-Array (200), mit folgenden Verfahrensschritten:Anordnen einer Vielzahl von Einheitszellen (202) in einem Array (208), wobei jeweils eine Einheitszelle eine Merkmalsdichte hat;Anordnen einer Vielzahl von ersten Zellen (204) in einem ersten Rand-Unterarray (210) außerhalb wenigstens eines Teils eines Umfangs des Arrays (208), wobei eine jeweilige erste Zelle (204) eine Merkmalsdichte hat, die geringer ist als die Merkmalsdichte der Einheitszelle (202);Anordnen einer Vielzahl von zweiten Zellen (206) in einem zweiten Rand-Unterarray (212) außerhalb wenigstens eines Teils eines Umfangs des ersten Rand-Unterarrays (210), wobei eine jeweilige zweite Zelle (206) eine Merkmalsdichte hat, die geringer ist als die Merkmalsdichte der ersten Zelle (204);Anordnen einer Hintergrundschaltung (216) außerhalb wenigstens eines Teils des Umfangs des zweiten Rand-Unterarrays (212), wobei die Hintergrundschaltung (216) eine Merkmalsdichte hat, die geringer ist als die Merkmalsdichte der zweiten Zelle (206).

Description

Hintergrund
Integrierte Schaltkreise werden oft in Form von Arrays (Anordnungen) gebildet, wobei dieselbe Metall-Oxid-Halbleiter (MOS)-Bauteilgeometrie über einem Gitterfeld mehrfach wiederholt wird. Die Leistungsfähigkeit des integrierten Schaltkreises ist abhängig von der Gleichmäßigkeit der Struktur innerhalb der Formen, die Funktionskomponenten innerhalb der MOS-Bauteile innerhalb des Arrays bilden, um eine Anpassung ihrer elektrischen Eigenschaften zu gewährleisten. Die strukturelle Gleichmäßigkeit der Formen an dem Rand des Arrays ist empfindlich gegenüber der Dichte der Hintergrundschaltung, weil es Dichtegradienten zwischen dem Rand des Arrays und der Hintergrundschaltung gibt. Die bekannte Lösung besteht darin, eine Pufferzone aus Dummy-Bauteilen, die identisch zu dem MOS-Bauteil, jedoch nicht elektrisch aktiv sind, hinzuzufügen. Die Pufferzone führt zu einer besseren strukturellen Gleichmäßigkeit der aktiven MOS-Bauteile innerhalb des Arrays, kann jedoch zu einer erheblichen zusätzlichen Fläche auf dem Chip beitragen.
US 2011 / 0 204 470 A1 offenbart ein Schaltungsentwurfslayout, das eine Vielzahl von Funktionsblöcken aufweist, die in einem Abstand voneinander entfernt angeordnet sind; Identifizieren einer lokalen Musterdichte zu einem ungefähren Dummy-Bereich auf dem Schaltungsdesign-Layout innerhalb eines vordefinierten Abstands zu einem der Funktionsblöcke; Durchführen einer lokalen Dummy-Einfügung in den angenäherten Dummy-Bereich gemäß der lokalen Musterdichte; Wiederholen des Identifizierens und Durchführens an mindestens einigen anderen der Funktionsblöcke; und Implementieren einer globalen Dummy-Einfügung in einen nicht-lokalen Dummy-Bereich gemäß einer globalen Musterdichte.
US 2008 / 0 038 847 A1 offenbart ein Verfahren zum Bilden eines Dummy-Musters, das umfasst: für einen ersten Chipbereich und einen zweiten Chipbereich, in denen Bauelemente gebildet werden, Bilden des Dummy-Musters, das zwischen einem ersten Chipbereich und einem zweiten gebildet wird Chipfläche in mehreren Mustern mit verschiedenen Musterdichten.
US 2005 / 0 044 522 A1 offenbart eine Vielzahl von Standardzellen, um ein kanalloses Standardzellenarray zu bilden, das vertikale und horizontale Seiten hat. Mehrere erste Näherungs-Dummyzellen sind entlang jeder der vertikalen Seiten des Standardzellenarrays angeordnet, um erste Näherungs-Dummybänder zu bilden, so dass die oberen und unteren Seiten der ersten Näherungs-Dummyzellen miteinander in Kontakt stehen und so, dass die linken oder die rechte Seite jeder der ersten Näherungs-Dummy-Zellen ist in Kontakt mit der vertikalen Seite des Standard-Zellen-Arrays. Ferner sind mehrere zweite Näherungs-Dummybänder entlang jeder der horizontalen Seiten des Standardzellenarrays angeordnet, um zweite Näherungs-Dummybänder derart zu bilden, dass die obere oder untere Seite jeder der zweiten Näherungs-Dummyzellen in Kontakt mit der Horizontalen ist Seite der Standardzelle.
US 2006 / 0 002 216 A1 offenbart Formattrappenzellen, die so ausgelegt sind, dass sie die gleichen Abmessungen und Strukturen wie MTJ-Speicherzellen haben. Sie werden zusätzlich in dem peripheren Abschnitt eines MTJ-Speicherzellenarrays bereitgestellt, in dem normale MTJ-Speicherzellen zum Speichern von Daten angeordnet sind. Die MTJ-Speicherzellen und die Formattrappenzellen sind sequentiell so angeordnet, dass sie über die Gesamtheit einen gleichmäßigen Abstand aufweisen. Dementsprechend kann eine Ungleichförmigkeit zwischen MTJ-Speicherzellen im Mittelabschnitt bzw. in Randabschnitten des MTJ-Speicherzellenarrays nach der Herstellung aufgrund hoher und niedriger Dichten der umgebenden Speicherzellen eliminiert werden.
Die Erfindung ist in den Ansprüchen definiert.
Figurenliste

1 zeigt einige Ausgestaltungen eines Halbleiterelement-Arrays mit einer Pufferzone.
2 zeigt einige Ausgestaltungen eines Halbleiterelement-Arrays mit mehrstufigen Randzellen zur Glättung des Dichtegradienten.
3 zeigt einige Ausgestaltungen von Transistor-Layouts zum Messen von Merkmalsdichten.
4a zeigt einige Ausgestaltungen eines Halbleiterelement-Arrays, das für die Strommessung konfiguriert ist.
4b zeigt ein Diagramm einer Strommessung einiger Ausgestaltungen eines Halbleiterelem ent-Arrays.
5 zeigt einige Ausgestaltungen eines Halbleiterelement-Arrays mit mehrstufigen Dichtegradienten-Randzellen.
6 zeigt ein Ablaufdiagramm einiger Ausgestaltungen eines Verfahrens zum Erzeugen eines mehrstufigen Layouts zur Glättung des Dichtegradienten.

Detaillierte Beschreibung
Die folgende Beschreibung bezieht sich auf die Zeichnungen, wobei im Allgemeinen gleiche Bezugszeichen verwendet werden, um durchgängig gleiche Elemente zu bezeichnen, und wobei die verschiedenen Strukturen nicht notwendig maßstäblich gezeichnet sind. In der folgenden Beschreibung werden zum Zwecke der Erläuterung zahlreiche spezifische Einzelheiten angegeben, um das Verständnis zu erleichtern. Es ist für den Durchschnittsfachmann jedoch offensichtlich, dass eine oder mehrere der hier beschriebenen Aspekte auch mit weniger als den beschriebenen Details umgesetzt werden können. In anderen Fällen sind bekannte Strukturen und Bauteile in Form eines Blockdiagramms gezeigt, um das Verständnis zu erleichtern.
1 zeigt einige Ausgestaltungen eines Halbleiterelement-Arrays 100 mit einer Pufferzone, die eine Vielzahl von Einheitszellen (C) 102 und eine Vielzahl von Dummy-Zellen (D) 104 umfasst. Eine entsprechende Einheitszelle 102 umfasst ein Metall-Oxid-Halbleiter (MOS)-Bauteil. Eine entsprechende Dummy-Zelle 104 umfasst ebenfalls ein Metall-Oxid-Halbleiter (MOS)-Bauteil, das identisch zu der Einheitszelle 102 ist, abgesehen davon, dass die Dummy-Zelle 104 nicht elektrisch aktiv ist. Die Vielzahl der Einheitszellen 102 sind in einem Array 106 angeordnet, das von einer Pufferzone 110 mit einer Pufferzonenbreite (W) umgeben ist. Die Kombination aus dem Array 106 und der Pufferzone 110 hat eine erste Poly-Dichte (PO.DN.1) und ist umgeben von der Hintergrundschaltung 108, die eine zweite Poly-Dichte (PO.DN.2) aufweist.
Die Leistungsfähigkeit der MOS-Bauteile ist abhängig von der strukturellen Gleichmäßigkeit innerhalb der Formen, die die Funktionskomponenten innerhalb der Vielzahl von Einheitszellen 102 des Arrays 106 bilden (z.B. eine Gate-Form, die ein Gate-Material aus Polysilizium aufweist, eine Verdrahtungsform, die eine oder mehrere Metallisierungsebenen umfasst, etc.), um sicherzustellen, dass deren elektrische Eigenschaften übereinstimmen (z.B. hinsichtlich Timing, Widerstandswerten, Strom, etc.). Aufgrund der Spitzentechnologie-Knoten, wie den Prozessen zur Herstellung von 20 nm-Knoten (Node-20) oder eines High-K Metall-Gates (HKMG; Hi-K Metal Gate), ist die Gleichmäßigkeit der Polykristallinen Form (Poly Shape) am Rande des Arrays 106 empfindlich gegenüber der Dichte der Hintergrundschaltung 108, weil es einen Poly-Dichtegradienten zwischen dem Rand des Arrays 106 und der Hintergrundschaltung 108 gibt. Als eine Folge unterliegen die Polykristallinen Formen innerhalb der Einheitszellen 102 des Arrays 106 einer höheren Variation am Rand des Arrays 106 im Vergleich zu den Zellen in der Näher der Mitte. Diese Variation kann bei einem HKMG-Prozess ungefähr 2 bis 5 × höher sein, als bei einem Herstellungsprozess wie Metal Inserted Poly-Si (MIPS). Die vorhandene Lösung besteht darin, eine Pufferzone 110 aus Dummy-Zellen hinzuzufügen, die der erhöhten Formvariation ausgesetzt sind, so dass die Einheitszellen eine geringe Formvariation erfahren und ihre elektrischen Eigenschaften somit besser angepasst sind. Die Breite (W) der Pufferzone kann bis zu ungefähr 20 µm bis 25 µm betragen, wodurch einen Chip ungefähr 50 % bis 60 % Flächen-Overhead hinzugefügt werden.
Die vorliegende Offenbarung bezieht sich daher auf eine Vorrichtung und ein Verfahren zum Minimieren des Flächen-Overheads oder Flächen-Zuschlags, der einhergeht mit einem Übergang zwischen einem Halbleiterelement-Array und seiner Hintergrundschaltung. Es wird ein Layout mit einer mehrstufigen Glättung des Dichtegradienten vorgeschlagen, wobei eine Mehrzahl von Einheitszellen in einem Array mit einer Merkmalsdichte (z.B. Poly-Dichte) angeordnet werden. Der Umfang des Arrays ist umgeben von einer Vielzahl von Zellen mit einem ersten Dichtegradienten, die einen Grenzbereich um die Außenseite des Arrays bilden und eine Merkmalsdichte haben, die geringer ist, als die Merkmalsdichte der Einheitszellen. Die Zellen mit dem ersten Dichtegradienten werden umgeben von einer Vielzahl von Zellen mit einem zweiten Dichtegradienten, welcher einen Grenzbereich außen um die Zellen mit dem ersten Dichtegradienten und das Array herum bilden. Die Vielzahl von Zellen mit dem zweiten Dichtegradienten haben eine Merkmalsdichte, die geringer ist, als die Merkmalsdichte der Zellen mit dem ersten Dichtegradienten und die näher bei dem der Hintergrundschaltung liegt. Das Glättungs-Layout mit mehrstufigem Dichtegradienten führt zu einem Randzellenbereich mit einer Breite, die geringer ist als die vorhandene Pufferzonen, und kann die gewünschte Bauteilgleichmäßigkeit erzielen und führt somit zu einer geringeren nichtnutzbaren Chipfläche und zu einer Kostenreduktion.
2 zeigt einige Ausgestaltungen eines Halbleiterelement-Arrays 200 mit Glättungs-Randzellen mit mehrstufigem Dichtegradienten, das drei Arten von Zellen umfasst: eine Einheitszelle (C) 202, eine Zelle mit erstem Dichtegradienten (R1) 204 und eine Zelle mit zweitem Dichtegradienten (R2) 206, die jeweils Metall-Oxid-Halbleiter (MOS)-Bauteile umfassen. Eine Vielzahl von Einheitszellen 202 sind in einem Array 208 angeordnet. Eine Vielzahl der Zellen mit erstem Dichtegradienten 204 bilden ein erstes Rand-Unterarray 210, welches das Array 208 umgibt und an dieses angrenzt. Eine Vielzahl von Zellen mit zweitem Dichtegradienten 206 bilden ein zweites Rand-Unterarray 212, welches das erste Rand-Unterarray umgibt und an dieses angrenzt. Das erste Rand-Unterarray 210 und das zweite Rand-Unterarray 212 bilden in Kombination eine Pufferzone 214 mit mehrstufigem Dichtegradienten, die eine Breite (W) des Randzellenbereichs hat und von der Hintergrundschaltung 216 umgeben ist.
Anders als bei den Ausgestaltungen eines Halbleiterelement-Arrays 100, bei dem die Einheitszellen 102 und Dummy-Zellen 104 identisch sind, umfassen die Ausgestaltung des Halbleiterelement-Arrays 200 drei unterschiedliche Arten von Zellen: die Einheitszelle (C) 202, die Zelle mit erstem Dichtegradienten (R1) 204 und die Zelle mit zweitem Dichtegradienten (R2) 206, die nicht identisch sind, sondern unterschiedliche Layout-Topologien enthalten, die sich aus den Formen ergeben, welche die Funktionskomponenten der drei Zellen bilden. Das Array 208 hat eine erste Poly-Dichte (PO.DN.1). Das erste Rand-Unterarray 210 hat eine zweite Poly-Dichte (PO.DN.2), die geringer als die erste Poly-Dichte (PO.DN.1). Das zweite Rand-Unterarray 212 hat eine dritte Poly-Dichte (PO.DN.3), die geringer ist als die zweite Poly-Dichte (PO.DN.2) und die ungefähr gleich einer vierten Poly-Dichte (PO.DN.4) der Hintergrundschaltung 216 ist.
In dem Beispiel des Halbleiterelement-Arrays 200, auf das die Erfindung nicht beschränkt ist, ist die zusätzliche Fläche, die mit dem Randzellenbereich mit mehrstufigem Dichtegradienten einhergeht, abhängig von dem Wert des Dichtegradienten zwischen der ersten Poly-Dichte (PO.DN.1) und der vierten Poly-Dichte (PO.DN.4). Bei einem Dichtegradienten von 30 % (d.h. PO.DN.1 ist 30 % größer als PO.DN.4) ist der Randzellenbereich mit mehrstufigem Dichtegradienten ungefähr 6 µm breit, was einer Einsparung von ungefähr 70 % im Vergleich zu der bekannten Pufferzone von 20 µm bis 25 µm entspricht. Bei einem Dichtegradienten von 60 % ist der Randzellenbereich mit mehrstufigem Dichtegradienten ungefähr 12 µm breit, was einer Einsparung von ungefähr 40 % im Vergleich zu der bekannten Pufferzone von 20 µm bis 25 µm entspricht. Der Wert des Dichtegradienten zwischen dem Array 208 und dem Hintergrundschaltkreis 216 wird so gewählt, dass die Formvariabilität kritischer Schaltkreise des Arrays 208 auf einen Wert reduziert wird, der innerhalb eines gewünschten Spezifikationsbereichs des Herstellungsprozesses liegt. Wenn der Wert des Dichtegradienten reduziert wird, wird die Größe der Chipfläche für den Übergang von PO.DN.1 auf PO.DN.4 erhöht, was zu einer Einbuße an Chipfläche führt. Eine Erhöhung des Wertes des Dichtegradienten reduziert die Fläche für den Übergang, erhöht jedoch die Formvariabilität innerhalb des Arrays 208. Der Dichtegradient wird daher gewählt, um einen Kompromiss zwischen diesen Erwägungen zu treffen.
3 zeigt einige Ausgestaltungen von Transistor-Layouts 300 zum Messen von Merkmalsdichten, mit drei Gate-Materialien 302 und vier aktiven Bereichen 304, die zwei Einzel-Gate-Feldeffekttransistoren (FETs) 306 und zwei Mehrfach-Gate-FETs 308 bilden. In der Ausgestaltung der 3 umfasst ein Mehrfach-Gate-FET 308 zwei Gates. Die Gate-Materialien 302 und die aktiven Bereiche 304 sind auf einem groben Gitter gezeichnet, so dass jede ihrer zweidimensionalen Flächen in Bezug auf eine Flächeneinheit (AU) 310 ausgedrückt werden kann. Die gesamte Layout-Fläche eines Bereichs dieser Ausgestaltung des Transistor-Layouts 300 beträgt 8 AU × 11 AU = 88 AU². Die gesamte Layout-Fläche des Gate-Materials 302 beträgt 8 AU × 1 AU × 3 = 24 AU². Die gesamte Layout-Fläche der aktiven Bereiche 304 beträgt (2 AU × 5 AU × 2) + (2 AU × 3 AU × 2) = 32 AU². In einigen Ausgestaltungen wird daher eine Merkmalsdichte der Gate-Materialien 302 definiert als die gesamte Layout-Fläche der Gate-Materialien 302 geteilt durch die gesamte Layout-Fläche für den Bereich dieser Ausgestaltung des Transistor-Layouts 300, d.h. 24 AU²/88 AU² = 27 %. Ähnlich wird die Merkmalsdichte für die aktiven Bereiche 304 definiert zu 32 AU² geteilt durch 88 AU² = 36 %. In einigen Ausgestaltungen ist die Merkmalsdichte für eine Form definiert als das Verhältnis der gesamten Layout-Fläche der Form geteilt durch eine gesamte Layout-Fläche des Transistor-Layouts 300.
Eine Vielzahl von Zellen mit gleicher Merkmalsdichte führt zu einer hohen strukturellen Gleichmäßigkeit. Wenn die Merkmalsdichte innerhalb der Vielzahl von Zellen divergiert, nimmt die strukturelle Gleichmäßigkeit ab. Eine große Differenz zwischen einem ersten Merkmalsdichtewert einer ersten Zelle und einem zweiten Merkmalsdichtewert einer zweiten Zelle führt zu einer geringen strukturellen Gleichmäßigkeit zwischen der ersten Zelle und der zweiten Zelle. Eine gleichmäßige Merkmalsdichte über einem Array aus Zellen führt zu einer minimalen Variation innerhalb der Formen, welche die Funktionskomponenten innerhalb der Zellen bilden. Formvariationen zwischen Zellen in dem Array führen zu einer Variation der gemessenen elektrischen Eigenschaften innerhalb der Zellen (z.B. hinsichtlich Timing, Widerstandswert, Strom, etc.).
4a zeigt einige Ausgestaltungen eines Halbleiterelement-Arrays 400a, das für die Strommessung konfiguriert ist, mit einer Vielzahl von Einheitszellen (C) 402, wobei eine jeweilige Einheitszelle 402 eine Breite (W) von ungefähr 3 µm, eine Länge (L) von ungefähr 0,4 µm und eine Vielzahl von Gates = 16 (nicht gezeigt) aufweist. Die Vielzahl der Einheitszellen 402 sind in einem aktuellen Einheitsarray oder Strom-Einheitsarray (current unit array) 404 angeordnet und von einer Pufferzone umgeben, die von einem Dummy-Rand-Unterarray 406 gebildet wird. Das Dummy-Rand-Unterarray 406 umfasst einen aus mehreren Dummy-Zellen (D) 408 gebildeten Ring, die um einen Umfang des aktuellen Einheitsarrays 404 angeordnet sind, wobei jeweils eine Dummy-Zelle 408 identisch zu einer entsprechenden Einheitszelle 402, jedoch nicht elektrisch aktiv ist. Das Rand-Unterarray 406 grenzt an das aktuelle Einheitsarray 404 ein und hat eine Pufferzonenbreite (BW). Während das Dummy-Rand-Unterarray 406 der Ausgestaltung der 4a einen einzelnen Ring aus Dummy-Zellen 408 umfasst (d.h. eine einzelne Reihe aus Dummy-Zellen 408, die den Umfang des aktuellen Einheitsarrays 404 umgibt), wird man verstehen, dass andere Ausgestaltungen mehrere Ringe aus Dummy-Zellen 408 umfassen können (z.B. zwei Reihen, drei Reihen, etc.). Das Halbleiterelement-Array 400a ist von einer Zone eines aktiven Schaltkreises 410 umgeben, der von einer Hintergrundschaltung 412 umgeben ist.
Für die Ausgestaltung des Halbleiterelement-Arrays 400a haben die Einheitszelle 402 und die Dummy-Zelle 408 (sowie das aktuelle Einheitsarray 404 und das Rand-Unterarray 406) eine erste Poly-Dichte (PO.DN.1) von 64 % und eine erste Oxiddichte (OD.DN.1) von 83 %. Die Zone des aktiven Schaltkreises 410 hat eine zweite Poly-Dichte (PO.DN.2) von 20 % und eine zweite Oxiddichte (OD.DN.2) von 33 %. Die Hintergrundschaltung 412 hat eine dritte Poly-Dichte (PO.DN.3) von 43 % und eine dritte Oxiddichte (OD.DN.3) von 30 %. Innerhalb einer Randzelle 414 entlang eines äußeren Randes des aktuellen Einheitsarrays 404a wird eine Strommessung durchgeführt und mit einer Strommessung verglichen, die innerhalb einer Referenzzelle 416 in der Nähe des Zentrums des aktuellen Einheitsarrays 404 vorgenommen wurde, um einen Zellen-Stromwert zu bestimmen. Dieser Prozess wird für eine Vielzahl von Randzellen entlang des Randes des aktuellen Einheitsarrays 404 wiederholt, während die Pufferzonenbreite (BW) variiert wird, indem weitere Ringe aus Dummy-Zellen hinzugefügt werden.
4b zeigt ein Diagramm 400b einer Strommessung einiger Ausgestaltungen des Halbleiterelement-Arrays 400a. Während die Pufferzonenbreite (BW) des Arrays 400a variiert wird, indem Ringe aus Dummy-Zellen 408 hinzugefügt werden, werden die Stromwerte der Zellen für jede aus der Vielzahl der Randzellen 414 für jede Pufferzonenbreite (BW) gemessen. Zum Beispiel eine erste Datenpunktposition 418a entspricht einer Strommessung des Halbleiterelement-Arrays 400a mit einer Pufferzonenbreite (BW) von ungefähr 15 µm (d.h. 5 Ringe aus Dummy-Zellen 408, wobei jede Dummy-Zelle 408 eine Breite von ungefähr 3 µm hat), eine zweite Datenpunktposition 418b entspricht einer Strommessung eines Halbleiterelement-Arrays 400a mit einer Pufferzonenbreite (BW) von ungefähr 24 µm (d.h. 8 Ringe aus Dummy-Zellen 408, wobei jede Dummy-Zelle eine Breite von ungefähr 3 µm hat) und so weiter für eine dritte Datenpunktposition 418c (d.h. 11 Ringe aus Dummy-Zellen 408) und eine vierte Datenpunktposition 418d (d.h. 14 Ringe aus Dummy-Zellen 408). Gemessene Stromwerte für jede der Vielzahl aus Randzellen 114 werden gemittelt und mit einer Strommessung der Referenzzelle 416 verglichen, um eine gemessene Ausgangsvarianz für die Vielzahl der Randzellen 414 in Bezug auf die Referenzzelle 416 für eine festgelegte Pufferzonenbreite (BW) zu bestimmen. Eine gemessene Abweichung von der gemessenen Ausgangsvarianz umfasst eine maximale Abweichung eines Zellenstroms von dem Mittelwert innerhalb einer entsprechenden Randzelle 414 (d.h. die gemessenen Abweichungen zeigen eine maximale positive Abweichung und eine maximale negative Abweichung einer entsprechenden Randzelle von dem gemessenen Ausgangs-Varianzwert). Die gemessene Abweichung liefert Information über die Verteilung der Stromwerte innerhalb der Vielzahl von Randzellen 414 entlang des Randes des aktuellen Einheitsarrays 404 und somit über deren strukturelle Gleichmäßigkeit. Die Ergebnisse eines simulierten Ausgangs-Abweichungswertes, der aus einer SPICE-Simulation des Halbleiterelement-Arrays 400a erhalten werden, werden ferner zum Vergleich im Hintergrund aufgezeichnet, wobei der Fachmann verstehen wird, dass SPICE (Simulation Program with Integrated Circuit Emphasis) ein Beispiel eines normierten Werkzeugs für die Schaltkreissimulation und - analyse ist. Eine simulierte Abweichung von dem simulierten Ausgangs-Variationswert liefert Information über eine erwartete Verteilung der Stromwerte in den Randzellen entlang eines Randes des aktuellen Einheitsarrays 404. In einigen Ausgestaltungen wird die simulierte Abweichung durch Monte-Carlo-Verfahren erhalten, die eine Variation eines oder mehrerer Parameter modulieren, die einen Einfluss auf die Strommessung innerhalb einer gegebenen Randzelle 414 haben, und eine erweiterte maximale Abweichung von dem simulierten Ausgangs-Abweichungswert vorsehen.
Der gemessene Ausgangsvariationswert und der simulierte Ausgangsvariationswert zeigen eine Übereinstimmung im Bereich von 2 % für Pufferzonenbreiten von mehr als ungefähr 15 µm. Die gemessene Abweichung und die simulierte Abweichung zeigen ebenfalls eine Differenz von weniger als 2 % für Pufferzonenbreiten von mehr als 15 µm. Bei schmalen Pufferzonenbreiten (d.h. 15 µm und darunter, wie bei der ersten Datenpunktposition 418 gezeigt) weichen die gemessene Abweichung und die simulierte Abweichung jedoch um mehr als 2 % voneinander ab (420). Als eine Folge erzielt eine Pufferzonenbreite von mehr als ungefähr 15 µm eine Ausgangsvariation zwischen den Einheitszellen 402 innerhalb des Halbleiterelement-Arrays 400a von weniger als ungefähr 2 %.
5 zeigt einige Ausgestaltungen eines Halbleiterelement-Arrays 500 mit Randzellen zur mehrstufigen Glättung des Dichtegradienten, wobei das Array drei Arten von Zellen umfasst: eine Einheitszelle (C) 502, eine Zelle mit erstem Dichtegradienten (S1) 504 und eine Zelle mit zweitem Dichtegradienten (S2) 506, die jeweils ein oder mehrere MOS-Elemente umfassen. Eine Vielzahl von Einheitszellen 502 sind in einem Array 508 angeordnet. Eine Vielzahl von Zellen mit erstem Dichtegradienten 504 bilden erste lineare Rand-Unterarrays 510, die auf zwei Seiten an das Array 508 angrenzen. Ein erstes lineares Rand-Unterarray 510 umfasst eine erste Vielzahl von Zellen mit erstem Dichtegradienten 504, die in einer Reihe oder mehreren Reihen angeordnet sind, die aneinander angrenzen sowie an einen Rand des Arrays 508 angrenzen, wobei eine Reihe oder Linie eine Vielzahl von Zellen mit erstem Dichtegradienten 504 umfasst, die aneinander angrenzen, um eine Form zu bilden, deren Breite gleich der Breite einer einzelnen Zelle mit erstem Dichtegradienten 504 ist und deren Länge gleich dem Produkt aus der Anzahl der Zellen mit erstem Dichtegradienten 504 innerhalb der Reihe und der Länge einer einzelnen Zelle mit erstem Dichtegradienten 504 ist. Eine Vielzahl von Zellen mit zweitem Dichtegradienten 506 bilden zweite lineare Rand-Unterarrays 512, die entlang eines Randes an das erste lineare Rand-Unterarray 510 angrenzen. Das erste lineare Rand-Unterarray 510 und das zweite lineare Rand-Unterarray 512, die aneinander angrenzen, bilden gemeinsam Randzellen 514 mit mehrstufigem Dichtegradienten mit einer Breite (W) des Randzellenbereichs auf beiden Seiten des Arrays 508. Die Kombination aus dem Array 508 und den Randzellen 514 mit mehrstufigem Dichtegradienten ist umgeben von einer Hintergrundschaltung 516.
Jeweils eine Einheitszelle (C) 502, eine Zelle mit erstem Dichtegradienten (S1) 504 und eine Zelle mit zweitem Dichtegradienten (S2) 506 sind nicht identisch. Sowohl die Einheitszelle 502 als auch das Array 508 weisen eine erste Gate-Materialdichte (PO.DN.1) auf. Sowohl die Zelle mit erstem Dichtegradienten 504 als auch das erste lineare Rand-Unterarray 510 weisen eine zweite Gate-Materialdichte (PO.DN.2) auf, die geringer ist als die erste Gate-Materialdichte (PO.DN.1). Sowohl die Zellen mit zweitem Dichtegradienten 506 als auch das zweite lineare Rand-Unterarray 512 weisen eine dritte Gate-Materialdichte (PO.DN.3) auf, die geringer ist als die zweite Gate-Materialdichte (PO.DN.2) und in der Nähe einer vierten Gate-Materialdichte (PO.DN.4) der Hintergrundschaltung 516 liegt.
In dem die Erfindung nicht einschränkenden Beispiel des Halbleiterelement-Arrays 500 mit Randzellen zur mehrstufigen Glättung des Dichtegradienten liegt die erste Gate-Materialdichte (PO.DN.1) im Bereich von ungefähr 60 % bis 70 %, die zweite Gate-Materialdichte (PO.DN.2) liegt im Bereich von ungefähr 50 % bis 60 %, die dritte Gate-Materialdichte (PO.DN.3) liegt im Bereich von ungefähr 40 % bis 50 %, und die vierte Gate-Materialdichte (PO.DN.4) liegt im Bereich von ungefähr 20 % bis 30 %. Die resultierende Breite (W) des Randzellenbereichs liegt im Bereich von ungefähr 6 µm bis 12 µm und ist somit geringer als die Breiten vorhandener Pufferzonen von ungefähr 20 µm bis 25 µm, wobei gleichwohl die gewünschte Bauteilgleichmäßigkeit von weniger als ungefähr 2 % Ausgangsvariation zwischen den Zellen erreicht wird.
6 zeigt ein Ablaufdiagramm einiger Ausgestaltungen eines Verfahrens 600 zum Erzeugen eines Layouts zur mehrstufigen Glättung des Dichtegradienten. Während das im Folgenden gezeigte und beschriebene Verfahren 600 als eine Reihe von Ereignissen dargestellt ist, wird man verstehen, dass die gezeigte Reihenfolge dieser Ereignisse nicht notwendig beschränkend ausgelegt werden darf. Einige Ereignisse können beispielsweise in anderer Reihenfolge und/oder gleichzeitig zu anderen Ereignissen auftreten, anders als hier gezeigt und/oder beschrieben. Zusätzlich muss es nicht notwendig sein, alle Ereignisse in den verschiedenen Ausgestaltungen der vorliegenden Beschreibung einzusetzen. Ein oder mehrere der hier dargestellten Ereignisse können auch in einer oder mehreren getrennten Handlungen und/oder Phasen auftreten.
Im Schritt 602 werden eine Vielzahl von Zellen mit erstem Dichtegradienten vorgesehen, wobei jeweils eine Zelle mit erstem Dichtegradienten eine erste Merkmalsdichte aufweist, die geringer ist, als die Merkmalsdichte einer entsprechenden Einheitszelle. In einigen Ausgestaltungen umfasst die Einheitszelle eine Direktzugriffsspeicher- oder Random Access Memory (RAM)-Speichereinheitszelle und/oder ferner ein statisches RAM (SRAM), ein dynamisches RAM (DRAM), ein Thyristor-RAM (TRAM), ein kapazitätsfreies RAM (ZRAM; ZERO-CAPACITOR RAM), ein Zwillingstransistor-RAM (TTRAM) (Twin Transistor RAM), etc. In einigen Ausgestaltungen umfasst die Einheitszelle eine Nurleserspeicher (ROM)-Speichereinheitszelle und/oder ferner ein programmierbares ROM (PROM), ein löschbares und programmierbares ROM (EPROM), ein Masken-ROM (MROM), etc. In einigen Ausgestaltungen umfasst die Einheitszelle eine nicht flüchtige RAM (NVRAM)-Einheitszelle.
Im Schritt 604 sind die Vielzahl der Zellen mit erstem Dichtegradienten in einem ersten Rand-Unterarray angeordnet, so dass die gesamte Merkmalsdichte des ersten Rand-Unterarrays ungefähr gleich der Merkmaldichte der Zelle mit erstem Dichtegradienten ist. In einigen Ausgestaltungen umfasst das erste Rand-Unterarray ein lineares Rand-Unterarray, das an ein oder mehrere Ränder eines Arrays, welches aus der Vielzahl der Einheitszellen gebildet ist, angrenzt. In einigen Ausgestaltungen umfasst das erste Rand-Unterarray ein Umfangs-Unterarray, das das Array umgibt, wobei das Array eine Merkmaldichte hat, die ungefähr gleich der Merkmalsdichte der Einheitszelle ist.
Im Schritt 606 werden eine Vielzahl von Zellen mit zweitem Dichtegradienten vorgesehen, wobei jeweils eine Zelle mit zweitem Dichtegradienten eine Merkmalsdichte aufweist, die geringer ist als die Merkmalsdichte der Zelle mit erstem Dichtegradienten. Die Zelle mit zweitem Dichtegradienten hat ungefähr die gleiche Größe wie die Zelle mit dem ersten Dichtegradienten.
Im Schritt 608 werden die Vielzahl der Zellen mit zweitem Dichtegradienten in einem zweiten Rand-Unterarray angeordnet, so dass die Gesamtmerkmalsdichte des zweiten Randunterarrays ungefähr gleich der Merkmalsdichte der Zellen mit zweitem Dichtegradienten ist. In einigen Ausgestaltungen umfasst das zweite Rand-Unterarray ein lineares Rand-Unterarray, das an ein oder mehrere Ränder des ersten Rand-Unterarrays angrenzt. In einigen Ausgestaltungen umfasst das zweite Rand-Unterarray ein Umfangs-Unterarray, welches das erste Rand-Unterarray umgibt. Die Merkmalsdichte des zweiten Rand-Unterarrays ist beispielsweise eine Poly-Dichte (PO.DN.3), die an die Poly-Dichte (PO.DN.4) der umgebenden Hintergrundschaltung nahe herankommt.
Die verschiedenen Ausgestaltungen der vorliegenden Offenbarung beziehen sich somit auf eine Vorrichtung und ein Verfahren zum Minimieren der zusätzlichen Fläche, die mit einem Übergang zwischen einem Halbleiterelement-Array und einer Hintergrundschaltung einhergehen. Ein Layout mit mehrstufiger Glättung des Dichtegradienten wird vorgeschlagen, wobei mehrere Einheitszellen in einem Array mit einer Merkmalsdichte angeordnet werden. An einen oder mehrere Ränder des Arrays grenzt ein erstes Rand-Unterarray an, das eine Merkmalsdichte hat, die geringer als die Merkmalsdichte des Arrays. Ein zweites Rand-Unterarray grenzt an das erste Rand-Unterarray an, wobei das zweite Rand-Unterarray eine Merkmalsdichte hat, die geringer ist als die Merkmalsdichte des ersten Rand-Unterarrays und die nahe bei der der Hintergrundschaltung liegt. In einigen Ausgestaltungen führt das Layout zur mehrstufigen Glättung des Dichtegradienten zu einer Breite der Pufferzone, die geringer ist als die bekannten Pufferzonen, und es kann die gewünschte Bauteilgleichmäßigkeit erzielen und führt somit zu geringerer ungenützter Chipfläche und zu Kostenersparnis.
In einigen Ausgestaltungen bezieht sich die vorliegende Offenbarung auf ein Verfahren der mehrstufigen Glättung des Dichtegradienten für ein Halbleiterelement-Array, bei dem eine Vielzahl von Einheitszellen in einem Array angeordnet wird, wobei eine jeweilige Einheitszelle eine Merkmalsdichte hat. Das Verfahren der mehrstufigen Glättung des Dichtegradienten umfasst ferner das Anordnen einer Vielzahl von Zellen mit erstem Dichtegradienten in einem ersten Rand-Unterarray außerhalb wenigstens eines Teils des Umfangs des Arrays, wobei eine jeweilige Zelle mit erstem Dichtegradienten eine Merkmalsdichte hat, die geringer ist als die Merkmalsdichte der Einheitszelle. Das Verfahren des mehrstufigen Glättens des Dichtegradienten umfasst ferner das Anordnen einer Vielzahl von Zellen mit zweitem Dichtegradienten in einem zweiten Rand-Unterarray außerhalb wenigstens eines Teils des Umfangs des ersten Rand-Unterarrays, wobei eine jeweilige Zelle mit zweitem Dichtegradienten eine Merkmalsdichte hat, die geringer ist als die Merkmalsdichte der Zelle mit erstem Dichtegradienten.
In einigen Ausgestaltungen bezieht sich die vorliegende Offenbarung auf eine Halbleiterelement-Anordnung mit einem Array aus einer Vielzahl von Einheitszellen, wobei eine jeweilige Einheitszelle eine Merkmalsdichte hat. Die Halbleiterelement-Anordnung umfasst ferner ein erstes Rand-Unterarray mit einer Vielzahl von Zellen mit erstem Dichtegradienten, die einen Rand außerhalb wenigstens eines Teils des Umfangs des Arrays bilden, wobei eine jeweilige Zelle mit erstem Dichtegradienten eine Merkmalsdichte hat, die geringer ist als die Merkmalsdichte der Einheitszelle. Die Halbleiterelement-Anordnung umfasst ferner ein zweites Rand-Unterarray mit einer Vielzahl von Zellen mit zweitem Dichtegradienten, die einen Randbereich außerhalb wenigstens eines Teils des Umfangs des ersten Rand-Unterarrays bilden, wobei jeweils eine Zelle mit zweitem Dichtegradienten eine Merkmalsdichte hat, die geringer ist als die Merkmalsdichte der Zelle mit erstem Dichtegradienten.
In einigen Ausgestaltungen bezieht sich die vorliegenden Offenbarung auf eine Halbleiter-Speicherbauteil-Anordnung mit einem Array aus einer Vielzahl von Speicher-Einheitszellen, wobei eine jeweilige Speicher-Einheitszelle eine erste Merkmalsdichte aufweist, die gebildet wird durch den gesamten Oxidbereich geteilt durch einen gesamten Layout-Bereich für das Array oder durch den gesamten Bereich des Gate-Materials geteilt durch einem gesamten Layout-Bereich des Arrays, wobei die erste Merkmalsdichte eine strukturelle Gleichmäßigkeit innerhalb des Arrays angibt. Die Halbleiter-Speicherbauteil-Anordnung umfasst ferner ein erstes Rand-Unterarray mit einer Vielzahl von Zellen mit einem ersten Dichtegradienten, die einen Randbereich außerhalb wenigstens eines Teils des Umfangs des Arrays bilden, wobei eine jeweilige Zelle mit erstem Dichtegradienten eine zweite Merkmalsdichte hat, die geringer ist als die erste Merkmalsdichte. Die Halbleiter-Speicherbauteil-Anordnung umfasst ferner ein zweites Rand-Unterarray mit einer Vielzahl von Zellen mit zweitem Dichtegradienten, die ein Randbereich außerhalb wenigstens eines Teils eines Umfangs des ersten Rand-Unterarrays bilden, wobei eine jeweilige Zelle mit zweitem Dichtegradienten eine dritte Merkmalsdichte hat, die geringer ist als die zweite Merkmalsdichte der Zelle mit erstem Dichtegradienten.

Claims

Verfahren zur mehrstufigen Glättung eines Dichtegradienten für ein Halbleiterelement-Array (200), mit folgenden Verfahrensschritten: Anordnen einer Vielzahl von Einheitszellen (202) in einem Array (208), wobei jeweils eine Einheitszelle eine Merkmalsdichte hat; Anordnen einer Vielzahl von ersten Zellen (204) in einem ersten Rand-Unterarray (210) außerhalb wenigstens eines Teils eines Umfangs des Arrays (208), wobei eine jeweilige erste Zelle (204) eine Merkmalsdichte hat, die geringer ist als die Merkmalsdichte der Einheitszelle (202); Anordnen einer Vielzahl von zweiten Zellen (206) in einem zweiten Rand-Unterarray (212) außerhalb wenigstens eines Teils eines Umfangs des ersten Rand-Unterarrays (210), wobei eine jeweilige zweite Zelle (206) eine Merkmalsdichte hat, die geringer ist als die Merkmalsdichte der ersten Zelle (204); Anordnen einer Hintergrundschaltung (216) außerhalb wenigstens eines Teils des Umfangs des zweiten Rand-Unterarrays (212), wobei die Hintergrundschaltung (216) eine Merkmalsdichte hat, die geringer ist als die Merkmalsdichte der zweiten Zelle (206).
Verfahren nach Anspruch 1, wobei die zweite Zelle (206) mit einer Merkmalsdichte vorgesehen wird, die ein Mittelwert der Merkmalsdichte der ersten Zelle (204) und der Merkmalsdichte der Hintergrundschaltung (216) ist.
Verfahren nach Anspruch 1, wobei das zweite Rand-Unterarray (212) mit einer Merkmalsdichte vorgesehen wird, die ein Mittelwert der Merkmalsdichte des ersten Rand-Unterarrays (210) und der Merkmalsdichte der Hintergrundschaltung (216) ist.
Verfahren nach einem der vorangehenden Ansprüche, wobei die erste Zelle (204) mit einer Merkmalsdichte vorgesehen wird, die ein Mittelwert der Merkmalsdichte der Einheitszelle (202) und der Merkmalsdichte der zweiten Zelle (206) ist.
Verfahren nach einem der vorangehenden Ansprüche, wobei das erste Rand-Unterarray (210) mit einer Merkmalsdichte vorgesehen wird, die ein Mittelwert der Merkmalsdichte des Arrays (208) und der Merkmalsdichte des zweiten Rand-Unterarrays (212) ist.
Verfahren nach einem der vorangehenden Ansprüche, wobei das zweite Rand-Unterarray (212) an dem ersten Rand-Unterarray (210) anliegt.
Verfahren nach einem der vorangehenden Ansprüche, wobei das erste Rand-Unterarray (210) an einen Rand des Arrays angrenzt.
Verfahren nach einem der vorangehenden Ansprüche, wobei mehrere erste Rand-Unterarrays (210) den Umfang des Arrays (208) umgeben und mehrere zweite Rand-Unterarrays (212) einen Umfang des ersten Rand-Unterarrays (210) umgeben.
Halbleiterelement-Anordnung, hergestellt gemäß dem Verfahren nach einem der vorangehenden Ansprüche, mit folgenden Merkmalen: ein Array (208) mit einer Vielzahl von Strukturen entsprechend den Einheitszellen (202); ein erstes Rand-Unterarray (210) mit einer Vielzahl von Strukturen entsprechend den ersten Zellen (204); und ein zweites Rand-Unterarray (212) mit einer Vielzahl von Strukturen entsprechend den zweiten Zellen (206); und mit einer Hintergrundschaltung (216), die eine Merkmalsdichte hat, die geringer ist als die Merkmalsdichte der zweiten Zelle (206).