DE69005129T2 - Verfahren zur Herstellung von integrierten Schaltungen mit EPROM-Speicher-Transistoren und logischen Transistoren. - Google Patents

Verfahren zur Herstellung von integrierten Schaltungen mit EPROM-Speicher-Transistoren und logischen Transistoren.

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Description

  • Die vorliegende Erfindung betrifft das Gebiet der Herstellung von integrierten MOS-Schaltungen und genauer die Herstellung von integrierten Schaltungen (IC), welche nichtflüchtige, elektrisch programmierbare Speichertransistoren mit schwimmendem Gate (EPROM-Speicher) und logische Transistoren umfassen.
  • Bei solchen integrierten Schaltungen werden die schwimmenden Gates von EPROM-Speichertransistoren durch ein erstes Niveau aus polykristallinem Silicium gebildet. Eine Gateoxidschicht trennt diese schwimmenden Gates von dem Siliciumsubstrat, auf dem die Transistoren realisiert sind.
  • Wortleitungen, welche durch ein zweites Niveau aus polykristallinem Silicium gebildet werden, verlaufen oberhalb der schwimmenden Gates und dienen am Platz der Speichertransistoren als Steuergates dieser Transistoren. Eine Isolationsschicht, die auch "Interpoly"-Oxidschicht (couche d'oxyde interpoly) genannt wird, befindet sich zwischen den Wortleitungen und den schwimmenden Gates.
  • Die logischen Transistoren umfassen ein Gate, das mit dem zweiten Niveau aus polykristallinem Silicium realisiert wird, das verwendet wird, um die Wortleitungen des Speichers zu bilden. Diese Gates von logischen Transistoren sind von dem Substrat durch eine zweite Gateoxidschicht getrennt, welche verschieden von derjenigen ist, die sich unter dem schwimmenden Gate der Speichertransistoren befindet.
  • Die Sources und Drains der Speichertransistoren werden durch Bereiche mit erhöhter Dotierung gebildet. Die Sources und Drains der logischen Transistoren werden durch zwei Bereiche gebildet, einen ersten, schwach dotierten Bereich und einen zweiten, stark dotierten Bereich, der in dem ersten Bereich eingeschlossen ist.
  • Eine zusätzliche Isolationsschicht ist ausgebildet und Kontakte sind durch Ätzen dieser zusätzlichen Isolationsschicht realisiert. Ein Metallniveau wird aufgebracht und geätzt, um insbesondere in dem Speicherbereich Bitleitungen zu bilden, welche die Wortleitungen kreuzen, wobei sie von diesen isoliert sind, und mit den Drains der Speichertransistoren in Kontakt stehen.
  • Bei dem herkömmlichen Herstellungsverfahren folgen die folgenden Schritte aufeinander und sind deutlich voneinander getrennt:
  • - Realisieren von Sources und Drains der Speichertransistoren,
  • - Bilden des ersten, schwach dotierten Bereichs der Sources und Drains der logischen Transistoren,
  • - Realisieren der Abstandsschichten an den seitlichen Rändern der Gates dieser logischen Transistoren und
  • - Bilden des zweiten, stark dotierten Bereiches der Sources und Drains der logischen Transistoren.
  • Dieser Stand der Technik ist zum Beispiel in den Druckschritten US-A-4 775 642 und US-A-4 663 645 beschrieben.
  • Die vorliegende Erfindung hat zum Ziel, ein Herstellungsverfahren zu schaffen, in dessen Verlauf man gleichzeitig einerseits eine isolierende Einkapselung um die Schichtstruktur aus Niveaus aus polykristallinem Silicium, welche die schwimmenden Gates und die Steuergates der Speichertransistoren bilden, und andererseits die Abstandsschichten an den seitlichen Rändern der Gates der logischen Transistoren realisiert.
  • Die isolierenden Einkapselungen gestatten es, selbstjustierte Kontakte bezüglich der Schichtstrukturen von Niveaus aus polykristallinem Silicium zu realisieren, die sie umgeben, und ein Zuwachs der Dichte der Transistoren wird erreicht.
  • Der Umstand, daß die Realisierung der isolierenden Einkapselungen und der Abstandsschichten simultan ist, hat den Vorteil, die Zahl der technologischen Herstellungsschritte zu verringern.
  • Um diese Ziele zu erreichen, sieht die vorliegende Erfindung ein Verfahren zum Herstellen von integrierten MOS-Schaltkreisen, welche Speichertransistoren mit schwimmendem Gate und logische Transistoren umfassen, vor, welches die folgenden Schritte umfaßt:
  • a) Realisieren von Gebieten mit dickem Oxid,
  • b) Realisieren einer ersten Gateoxidschicht zwischen den Gebieten mit dickem Oxid und Aufbringen eines ersten Niveaus aus polykristallinem Silicium und einer ersten Isolationsschicht,
  • c) Ätzen der ersten Isolationsschicht, des ersten Niveaus aus polykristallinem Silicium und der ersten Gateoxidschicht an der Stelle der logischen Transistoren,
  • d) Realisieren einer zweiten Gateoxidschicht und Aufbringen eines zweiten Niveaus aus polykristallinem Silicium,
  • e) Aufbringen einer zweiten Isolationsschicht,
  • f) Ätzen der zweiten Isolationsschicht und des zweiten Niveaus aus polykristallinem Silicium an der Stelle der Speichertransistoren und der logischen Transistoren,
  • g) Ätzen der ersten Isolationsschicht und des ersten Niveaus aus polykristallinem Silicium in dem Speicherbereich senkrecht zu der zweiten Isolationsschicht und des zweiten Niveaus aus polykristallinem Silicium, die im vorangehenden Schritt geätzt wurden,
  • h) Realisieren der Sources und Drains der Speichertransistoren mit hoher Dotierung durch Implantation,
  • i) Realisieren eines ersten, schwach dotierten Bereichs an der Stelle der Sources und Drains der logischen Transistoren durch Implantation,
  • j) Beseitigen der zweiten Isolationsschicht an der Stelle der logischen Transistoren,
  • k) Aufbringen einer dritten Isolationsschicht, die anschließend über dem gesamten Schaltkreis anisotrop geätzt wird, wobei in dem Speicherbereich Flankenbereiche am seitlichen Rand der Schichtstruktur des ersten und zweiten Niveaus aus polykristallinem Silicium zurückgelassen werden und am Ort der logischen Transistoren Abstandsschichten an den seitlichen Rändern der vorhandenen Teile des zweiten Niveaus aus polykristallinem Silicium zurückgelassen werden,
  • l) Realisieren eines zweiten, stark dotierten Bereichs an der Stelle der Sources und Drains der logischen Transistoren durch Implantation,
  • m) Aufbringen einer Siliciumnitridschicht im Speicherbereich, Aufbringen einer vierten Isolationsschicht über dem gesamten Schaltkreis, Realisieren von Kontakten in dem Speicherbereich und am Ort der logischen Transistoren durch Ätzen der vierten Isolationsschicht, wobei die Kontakte in dem Speicherbereich bezüglich der Schichtstruktur des ersten und zweiten Niveaus aus polykristallinem Silicium selbstjustiert sind, und Aufbringen einer Metallschicht.
  • Diese und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden genauer in der folgenden Beschreibung einer besonderen Ausführungsform ausgeführt, die mit Bezug auf die beigefügten Figuren 1 bis 6 vonstatten geht, welche die Verfahrensschritte bei der Herstellung von integrierten Schaltungen gemäß der Erfindung darstellen.
  • Allgemein wird man bemerken, daß die verschiedenen Figuren, wie dies bei der Darstellung von integrierten Schaltungen üblich ist, nicht im gleichen Maßstab dargestellt sind, weder von einer Figur zu einer anderen, noch innerhalb einer Figur, und daß insbesondere die Dicken der Schichten willkürlich mit dem Ziel dargestellt sind, das Lesen der Figuren zu erleichtern.
  • Figur 1 stellt eine Schnittansicht einer integrierten Schaltung, welche EPROM-Speichertransistoren mit schwimmendem Gate und logische Transistoren enthält, bei einem Zwischenschritt der Herstellung dar. Die Vorrichtungen sind auf einem Substrat 1 realisiert. Dicke Oxidbereiche, welche nicht in den Figuren erscheinen, sind gebildet worden. Zwischen jedem Bereich mit dickem Oxid wurde eine erste Gateoxidschicht 2 gebildet. Ein erstes Niveau aus polykristallinem Silicium 3 und eine erste Isolationsschicht 4 wurden dann aufgebracht. Nach dem Maskieren des Speicherbereichs (Bereich 1 in den Figuren) wurden die Isolationsschicht 4., das Niveau aus polykristallinem Silicium 3 und die Gateoxidschicht 2 an der Stelle der logischen Transistoren (Bereich II in den Figuren) beseitigt. Die Maskierung wurde entfernt und man realisierte eine-zweite Gateoxidschicht 5 über der gesamten Schaltung (diese zweite Gateoxidschicht fällt in dem Speicherbereich mit der Isolationsschicht 4 zusammen). Ein zweites Niveau aus polykristallinem Silicium 6 wurde dann aufgebracht.
  • In dem Schritt der Figur 2 brachte man eine zweite Isolationsschicht 11 auf und ätzte am Ort der Speichertransistoren und der logischen Transistoren diese zweite Isolationsschicht 11 und das zweite Niveau aus polykristallinem Silicium 6. Die Isolationsschicht 4 und das Niveau aus polykristallinem Silicium 3 wurden in dem Speicherbereich senkrecht zu der Isolationsschicht 11 und dem Niveau aus polykristallinem Silicium 6 geätzt, die vorangehend geätzt wurden. Die Gateoxidschichten 2 und 5 wurden an der Stelle der Sources und Drains der Transistoren beseitigt.
  • Im Schritt der Figur 3 hat die Schaltung eine Reoxidation durchlaufen. Die Sources 16 und Drains 17 der Speichertransistoren wurden beispielsweise mit einer N&spplus;-Dotierung durch Implantation realisiert. Ein erster, schwach dotierter Bereich 18, zum Beispiel mit N-Dotierung, der einen Teil der Sources und Drains der logischen Transistoren bildet, wurde ebenfalls durch Implantation gebildet.
  • In Figur 4 wurde die zweite Isolationsschicht 11 am Ort der logischen Transistoren beseitigt. Eine dritte Isolationsschicht 21 wurde über der gesamten Schaltung abgeschieden.
  • Im Schritt der Figur 5 wurde die dritte Isolationsschicht 21 anisotrbp geätzt. In dem Speicherbereich bleiben von dieser Isolationsschicht 21 die Flankenbereiche 21-a an den seitlichen Rändern der Schichtstrukturen zurück, welche durch das erste und zweite Niveau aus polykristallinem Silicium 3 bzw. 6 und die erste und zweite Isolationsschicht 4 bzw. 11 gebildet werden. Am Ort der logischen Transistoren bleiben von der dritten Isolationsschicht 21 die Abstandsschichten 21-b an den seitlichen Rändern der vorhandenen Abschnitte aus polykristallinem Silicium 6 übrig. Anschließend wurde eine Oxidation über der gesamten Schaltung bewirkt. Daraus ergibt sich eine dünne Oxidschicht 22.
  • Strichlinien wurden in der Figur 5 hinzugefügt, um die Trennung der Flankenbereiche 21-a von der zweiten Isolationsschicht 11 in dem Speicherbereich anzudeuten. Die Flankenbereiche 21-a und die Isolationsschicht 11 bilden eine isolierende Einkapselung 23 um jede Schichtstruktur aus Niveaus aus polykristallinem Silicium in diesem Speicherbereich.
  • Ein zweiter, stark dotierter Bereich 24 wurde an der Stelle der Sources und Drains der logischen Transistoren durch Implantation bewirkt, um deren Ausbildung abzuschließen.
  • Im Schritt der Figur 6 wurde eine Siliciumnitridschicht 31 in dem Speicherbereich aufgebracht und eine vierte Isolationsschicht 32 wurde über der gesamten Schaltung aufgebracht. Diese Isolationsschicht 32 wird zum Beispiel mit bor- und phosphordotiertem Siliciumoxid (BPSG) realisiert, das man bei einer thermischen Behandlung bei einer Temperatur von ungefähr 800ºC zum Fließen bringt. Kontakte wurden durch Ätzen der BPSG-Schicht 32 realisiert (in dem Speicherbereich werden die Kontakte auf der Höhe der Drains 17 der Transistoren realisiert). Die BPSG-Schicht durchläuft von neuem einen Fließprozeß durch eine thermische Behandlung bei ungefähr 800ºC. Die Siliciumnitridschicht 31 sowie das Oxid, die an der Stelle der Kontakte vorhanden sind, werden beseitigt. Eine Metallschicht 33 wird dann aufgebracht.
  • Die in dem Speicherbereich realisierten Kontakte sind bezüglich der Schichtstrukturen des ersten und zweiten Niveaus aus polykristallinem Silicium selbstjustiert.
  • Vorzugsweise hat die zweite Isolationsschicht 11 eine Dicke h1 (Figur 2), die derart gewählt ist, daß der Abstand 1 (Figur 6) zwischen dem zweiten Niveau aus polykristallinem Silicium 6 und dem Metall 33 auf der Höhe der Kontakte in dem Speicherbereich optimiert wird. Hierfür muß die Dicke h1 von der Größenordnung der Höhe e (Figur 2) der Schichtstruktur sein, welche das erste und zweite Niveau aus polykristallinem Silicium 3 und 6 und die Isolationsschicht 4 umfaßt. Dies entspricht einer Höhe e, welche zum Beispiel gleich 600 nm ist.
  • Die dritte Isolationsschicht 21 hat vorzugsweise eine Dicke h2 (Figur 4), welche derart gewählt ist, daß die Breite b (Figur 5) der Basis der Abstandsschichten 21-b am Platz der logischen Transistoren optimiert wird.
  • Die Ausführungsform des erfindungsgemäßen Verfahrens, das mit den Figuren beschrieben wurde, weist als logische Transistoren N-Kanal-Transistoren auf. Die integrierte Schaltung könnte gleichzeitig logische N-Kanal-Transistoren und logische P- Kanal-Transistoren im Rahmen einer CMOS-Technologie umfassen. In diesem Fall werden die schwach P-dotierten Bereiche am Ort der Sources und Drains der logischen P-Kanal-Transistoren nach der Realisierung der schwach N-dotierten Bereiche realisiert und dann werden die stark P&spplus;-dotierten Bereiche nach der Realisierung der stark N&spplus;-dotierten Bereiche der logischen N-Kanaltransistoren realisiert.

Claims (4)

1. Verfahren zum Herstellen von integrierten MOS-Schaltkreisen, welche Speichertransistoren mit schwimmendem Gate und logische Transistoren umfassen, welches die folgenden Schritte umfaßt:
a) Realisieren von Gebieten mit dickem Oxid,
b) Realisieren einer ersten Gate-Oxidschicht (2) zwischen den Gebieten mit dickem Oxid und Aufbringen eines ersten Niveaus von polykristallinem Silicium (3) und einer ersten Isolationsschicht (4),
c) Ätzen der ersten Isolationsschicht (4), des ersten Niveaus von polykristallinem Silicium (3) und der ersten Gate-Oxidschicht (2) an der Stelle der logischen Transistoren,
d) Realisieren einer zweiten Gate-Oxidschicht (5) und Aufbringen eines zweiten Niveaus von polykristallinein Silicium (6),
dadurch gekennzeichnet, daß es außerdem die folgenden Schritte umfaßt:
e) Aufbringen einer zweiten Isolationsschicht (11),
f) Ätzen der zweiten Isolationsschicht (11) und des zweiten Niveaus von polykristallinem Silicium (6) an der Stelle der Speichertransistoren und der logischen Transistoren,
g) Ätzen der ersten Isolationsschicht (4) und des ersten Niveaus von polykristallinem Silicium (3) in dem Speicherbereich senkrecht zu der zweiten Isolationsschicht (11) und des zweiten Niveaus von polykristallinem Silicium (6), die im vorangehenden Schritt geätzt wurden,
h) Realisieren der Sources (16) und Drains (17) der Speichertransistoren mit hoher Dotierung durch Implantation,
i) Realisieren eines ersten wenig dotierten Bereichs (18) an der Stelle der Sources und Drains der logischen Transistoren durch Implantation,
j) Beseitigen der zweiten Isolationsschicht (11) am Ort der logischen Transistoren,
k) Aufbringen einer dritten Isolationsschicht (21), welche anschließend über der Gesamtheit des Schaltkreises anisotrop geätzt wird, wobei in dem Speicherbereich Flankenbereiche (21-a) am seitlichen Rand der Schichtung des ersten und zweiten Niveaus von polykristallinem Silicium zurückgelassen werden und am Ort der logischen Transistoren Abstandshalter (21-b) an den seitlichen Rändern der vorhandenen Abschnitte des zweiten Niveaus von polykristallinem Silicium zurückgelassen werden,
l) Realisieren eines zweiten, stark dotierten Gebiets (24) an der Stelle der Sources und Drains der logischen Transistoren durch Implantation,
m) Aufbringen einer Schicht aus Siliciumnitrid (31) im Speicherbereich, Aufbringen einer vierten Isolationsschicht (32) über dem gesamten Schaltkreis, Realisieren von Kontakten in dem Speicherbereich und am Ort der logischen Transistoren durch Ätzen der vierten Isolationsschicht (32), wobei die Kontakte in dem Speicherbereich bezüglich der Schichtung des ersten und zweiten Niveaus von polykristallinem Silicium selbstjustiert sind, und Aufbringen einer Metallschicht (33)
2. Verfahren zur Herstellung von integrierten Schaltkreisen nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Isolationsschicht (11) eine Dicke (h1) aufweist, die derart gewählt ist, daß der Abstand (l) zwischen dem zweiten Niveau von polykristallinem Silicium (6) und dem Metall (33) auf der Ebene der Kontakte in dem Speicherbereich optimiert wird.
3. Verfahren zur Herstellung von integrierten Schaltkreisen nach Anspruch 1, daduch gekennzeichnet, daß die dritte Isolationsschicht (21) eine Dicke (h2) aufweist, die derart gewählt ist, daß die Breite (b) der Basis der Abstandshalter (21-b) am Ort der logischen Transistoren optimiert wird.
4. Verfahren zur Herstellung von integrierten Schaltkreisen nach Anspruch 1, dadurch gekennzeichnet, daß im Schritt i) eine erste Gruppe von wenig dotierten Bereichen eines ersten Leitungstyps und eine zweite Gruppe von wenig dotierten Bereichen des zweiten Leitungstyps durch zwei aufeinander folgende Implantationen realisiert werden, und daß im Schritt l) eine erste Gruppe von stark dotierten Bereichen des ersten Leitungstyps und eine zweite Gruppe von stark dotierten Bereichen des zweiten Leitungstyps durch zwei aufeinanderfolgende Implantationen realisiert werden, um logische N-Kanal-Transistoren und logische P-Kanal-Transistoren im Rahmen einer CMOS- Technik zu bilden.
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