DE3854005T2

DE3854005T2 - Speicherzelle.

Info

Publication number: DE3854005T2
Application number: DE3854005T
Authority: DE
Inventors: Richard Norman Campbell; Jonathan Edwards; Michael Kevin Thompson
Original assignee: Inmos Ltd
Current assignee: STMicroelectronics Ltd Great Britain
Priority date: 1987-01-08
Filing date: 1988-01-07
Publication date: 1995-11-23
Anticipated expiration: 2008-01-08
Also published as: US4910576A; EP0278587A3; GB8700347D0; DE3854005D1; JPS63252468A; EP0278587A2; EP0278587B1

Description

Die Erfindung bezieht sich auf statische RAM-Zellen und auf Verfahren zur Herstellung solcher Zellen.
Mit MOS-Technologie hergestellte RAM-Zellen sind bekannt, wobei eine Zelle ein normales Flipflop enthält, das aus einem Paar von kreuzgekoppelten Treibertransistoren, einem Paar von Lastwiderständen, einer Netzspannungsleitung, einer Erdungsleitung und einem Paar von Übertragungstransistoren gebildet ist, welche mit dem Flipflop gekoppelt und in Verbindung mit einem Paar von Datenleitungen und einer Wortleitung zum Zugreifen auf die Daten im Flipflop angeordnet sind. Eine solche Zelle ist in den US-Patenten 4 471 374 und 4 486 944 dargestellt.
Es ist bekannt, Speicherzellen vorzusehen, in welchen die Wortleitung, die Gates der Treibertransistoren und die Gates der Übertragungstransistoren, welche die Wortleitung bilden, die Lastwiderstände und die Spannungsleitung alle in der gleichen Polysilikonschicht gebildet und hergestellt sind. Dies ist der Fall bei den oben erwähnten US-Patentbeschreibungen. In diesem besonderen Beispiel ist die Erdungsleitung eine eingebettete n+-Diffusionsschicht.
Es ist ferner bekannt, eine statische RÄM-Zelle vorzusehen, in welcher die Gates der Treibertransistoren, die Gates der Übertragungstransistoren, welche die Wortleitung bilden, und die Spannungsleitung alle in der gleichen Polysilikonschicht ausgebildet sind. In einer solchen Zelle sind die Lastwiderstände in einer zweiten Schicht von Polysilikon ausgebildet, die über der ersten Schicht und isoliert gegen die erste Schicht durch einen nichtleitenden Film liegt. Verbindungen zwischen den zwei Schichten von Polysilikon werden in diesem Fall hergestellt, indem der nichtleitende Film in den erforderlichen Flächen entfernt wird.
Ein Nachteil dieser Zelle ist die Fähigkeit des Metallfilms (welcher die Datenleitungen bildet), die zusätzlichen vertikalen Stufen, die durch die zweite Schicht von Polysilikon hervorgerufen werden, ausreichend abzudecken. Ein zweiter Nachteil besteht in Bearbeitungsschwierigkeiten, die durch das Erfordernis einer gegenseitigen Verbindung der zwei Polysilikonschichten hervorgerufen werden.
Ein Nachteil aller beschriebenen bekannten Zellen ist die Verwendung von Polysilikon-Wortleitungen. Normalerweise ist der spezifische Widerstand der Polysilikonschicht größer als 20 Ohm/square. Dies bedeutet, daß eine lange Fortpflanzungsverzögerung entlang der Wortleitung besteht, was einen sehr wesentlichen Anteil der Zugriff-(oder Zyklus-)Zeit der Speichervorrichtung bedeutet. Um die Speicherzugriffzeit zu verkürzen (und daher schnellere RAMS zu erzeugen), ist es erforderlich, die Fortpflanzungsverzögerung entlang der Wortleitung zu reduzieren.
Es ist eine Zelle vorgeschlagen worden, in der eine zweite Metallschicht einen Wortleiter mit niedrigem spezifischem Widerstand bildet, der auf der Oberseite und parallel zu der Polysilikon-Wortleitung verläuft. Der zweite metallische Wortleiter steht in Verbindung mit der Polysilikon-Wortleitung in Abständen entlang der Wortleitung. Dies reduziert die Fortpflanzungsverzögerung entlang der Wortleitung auf einen kleinen Bruchteil derjenigen Verzögerung, die ohne den Wortleiter bestehen würde. Ein Nachteil dieser Implementierung ist jedoch die sehr bedeutende zusätzliche Bearbeitungskompliziertheit einer Doppelmetall-Technologie.
Japanische Patent Abstracts, Vol.7, Nr. 65 (E-165) 1210 und JP-A-57 210 663 zeigen eine Speicherzelle, in der die Lastwiderstände und Gates der Treibertransistoren in einer Polysilikonschicht ausgebildet sind, während die Wortleitung und die Gates der Übertragungstransistoren in einer Aluminiumschicht ausgebildet sind. Dies hat jedoch die Probleme der Doppelmetall-Technologie, da die Datenleitungen und Erdungsleitungen ebenfalls in Metall gebildet werden. Ferner verhindert die Verwendung von Aluminium für die zweite leitende Schicht, daß die Treiber- und Übertragungstransistoren angepasste Schwellenwerte besitzen.
Eine weitere Art der Reduzierung des spezifischen Widerstands der Wortleitung besteht in der Verwendung eines Gatematerials aus Silizid oder Polysilikon/Silizid ("Polizid") mit niedrigem spezifischem Widerstand statt der Polysilikonschicht mit verhältnismäßig hohem spezifischem Widerstand. Siehe beispielsweise GB-A-2 049 276.
Es ist bekannt, statische RAM-Zellen mit vier Transistoren und zwei Widerständen herzustellen, in welchem die Gates der zwei Treibertransistoren, die Gates der zwei Übertragungstransistoren (und daher die Wortleitung) und die Erdungsleitung alle in der gleichen Polizidschicht ausgebildet sind. Die zwei Lastwiderstände und die Spannungsleitung sind in einer zweiten Schicht von Polysilikon in einer ähnlichen Weise wie die Implementierung mit zwei übereinanderliegenden Polysilikonschichten ausgebildet. Die Nachteile bestehen in der Unfähigkeit des Metallfilms, die vertikalen Stufen in der Polysilikonschicht ausreichend abzudecken, sowie in den Bearbeitungskomplikationen, wie oben beschrieben.
IEEE J.Solid State Circuits Vol.SC-20-, Nr. 5, Oktober 1985, Seiten 935 - 940 beschreiben eine Speicherzelle mit einer Polyzid-Wortleitung. Der Aufbau erfordert jedoch, daß Polysilikon über dem Polyzid liegt, und da die Transistoren alle in der gleichen Schicht ausgebildet sind, können die Verstärkungen und Schwellenwerte der Transistoren nicht leicht verändert werden.
US Patent 4 110 776 zeigt eine RAM-Zelle, die eine einzige Metallschicht aufweist sowie Lastwiderstände und Gates der Treibertransistoren in einer Polysilikonschicht. Die Gates der Übertragungstransistoren sind jedoch in derselben Polysilikonschicht gebildet.
Die Erfindung schafft eine Speicherzellenanordnung auf einem Substrat aus Halbleitermaterial, mit einem ersten und zweiten kreuzgekoppelten Treiber-Feldeffekttransistor, einem ersten und zweiten Lastwiderstand, die in Verbindung mit eienr Netzleitung und einer Erdungsleitung zur Bildung eines Flipflops angeordnet sind, sowie einem ersten und zweiten Übertragungstransistor, die in Verbindung mit einer Wortleitung sowie einer ersten und zweiten Datenleitung zum Zugriff auf Daten innerhalb des Flipflops angeordnet sind, wobei die Komponenten der Speicherzellenanordnung als eine einzige Metallschichtanordnung ausgebildet sind, der erste und zweite Lastwiderstand und die Gate-Bereiche des ersten und zweiten kreuzgekoppelten Treiber-Feldeffekttransistors in einer ersten leitenden Schicht aus polykristallinem Silizium gebildet sind, welche eine direkte elektrische Zwischenverbindung zwischen dem ersten und zweiten Lastwiderstand und den Gate- Bereichen des ersten und zweiten Treiber-Transistors bildet, dadurch gekennzeichnet, daß die Wortleitung und die Gate-Bereiche des ersten und zweiten Übertragungstransistors in einer unterschiedlichen zweiten leitenden Schicht aus Silizid oder Polyzid mit niedrigem spezifischem Widerstand gebildet sind, die erste und die zweite leitende Schicht keine elektrische gegenseitige Verbindung innerhalb der Zelle aufweisen und die Dicke der isolierenden Schicht unter den Gate-Bereichen der Treiber-Transistoren sich von der Dicke der Isolierschicht unter den Gate-Bereichen der Übertragungstransistoren unterscheidet.
Vorzugsweise überlappen die erste und zweite leitende Schicht einander nicht.
Vorzugsweise besteht die Speicherzelle aus einer statischen RAM-Zelle.
Vorzugsweise ist die Zelle mit MOS-Technologie hergestellt.
Die Speicherzelle kann auf einem eine CMOS-Schaltung enthaltenden Substrat ausgebildet werden.
Die Speicherzelle kann n-Kanal-Transistoren umfassen.
Statt dessen kann die Speicherzelle p-Kanal-Transistoren aufweisen.
Die Schwellenspannung der Treibertransistoren kann sich von der Schwellenspannung der Übertragungstransistoren unterscheiden.
Eine Ausführungsform der Erfindung wird nunmehr beispielhaft mit Bezugnahme auf die Figuren beschrieben. Es zeigt:
Figur 1 eine Aufsicht auf ein Paar von gemeinsam genutzten Speicherzellen aus einer statischen RAM-Speicheranordnung auf einem Halbleiterchip,
Figur 2 eine elektrisches Schaltbild einer der in Figur 1 gezeigten Zellen,
Figur 3 eine der Figur 1 ähnliche Aufsicht, welche eine Anordnung von sechs Zellen darstellt,
Figur 4a einen Schnitt längs der Linie 4A-4A in Figur 3,
Figur 4b einen vergrößerten Teilausschnitt aus Figur 4a,
Figur 4c einen Schnitt längs der Linie 4C-4C in Figur 3 und Figur 4d einen Schnitt längs der Linie 4D-4D in Figur 3.

Ausführliche Beschreibung einer Ausführungsform der Erfindung

Bezugnehmend auf Figur 1 stellt ein Paar von statischen RAM-Zellen 10 und 12, welche einen Teil einer statischen Speicheranordnung bilden, eine bevorzugte Ausführungsform der Erfindung dar. Zum Zweck der Erläuterung sind die Zellen 10 und 12 durch eine gestrichelte Linie 13 in Figur 1 getrennt. Ferner sind auch nur die leitenden Bereiche und Kontakte der zwei Zellen dargestellt. Kontakt-Oxidschlitze sind in Figur 1 mit 9 bezeichnet. Jede Speicherzelle in der statischen Speicheranordnung benutzt gemeinsame Glieder oder Bestandteile mit benachbarten Speicherzellen. Die Art, in der Bestandteile gemeinsam benutzt werden, wird weiter unten in der Beschreibung näher erläutert und ist aus Figur 3 ersichtlich, welche eine Anordnung von sechs Zellen zeigt.
Figur 2 zeigt die elektrische Schaltung der Zelle 10. Die Zelle weist ein normales Flipflop 14 auf, welches aus einem Paar von kreuzgekoppelten Treibertransistoren 16 und 18, einem Paar von Lastwiderständen 20 und 22, einer Netzspannungs- oder Vcc-Leitung 24 und einer Erdungs- oder Vss-Leitung 26 gebildet ist. Ein Paar von Übertragungstransitoren 28 und 30 sind mit dem Flipflop 14 gekoppelt und in Verbindung mit einem Paar von Datenleitungen 32 und 34 und einer Wortleitung 36 zum Zugreifen auf Daten im Flipflop 14 geschaltet. Wie in den schematischen Querschnittsdarstellungen der Figuren 4a bis 4d gezeigt, sind die Bestandteile der Zelle 10 auf einem oder auf der Oberseite eines Substrats 38 aus Halbleitermaterial hergestellt und mit Ausnahme der elektrischen Anschlüsse gegeneinander isoliert durch einen Isolierbereich 40, der vorzugsweise aus Siliziumdioxid besteht.
Unter Bezugnahme auf die Figuren 1 und 4a bis 4d erzeugt ein n+-Bereich 42 im p-Substrat 38 einen Leitfähigkeitsbereich zur Bildung der Drain-Bereiche 44,48,52 und 56 bzw. der Source-Bereiche 46,50,54 und 58 der Transistoren 16,18,28 und 30. Die Drain- und Source-Bereiche sind mit Arsen dotiert. Die Source-Bereiche 46 und 50 der Treibertransistoren 16 und 18 überlappen sich.
Ein polykristalliner Silikonbereich ("Polysilikon") 64 ist innerhalb des Isolierbereichs 40 und oberhalb des n+-Bereichs 42 gebildet, um einen zweiten Leitfähigkeitsbereich zu erzeugen, welcher die Gate-Bereiche 70 und 72 der Treibertransistoren 16 bzw. 18 sowie die Lastwiderstände 20 und 22 sowie die Vcc-Leitung 24 bildet. Die Gate-Bereiche 70 und 72 sind jeweils mit einem Ende der Lastwiderstände 20 bzw. 22 verbunden. Die anderen Enden der Lastwiderstände 20 und 22 sind der Vcc-Leitung 24 benachbart und senkrecht zu dieser. Die Lastwiderstände 20 und 22 halten einen hohen spezifischen Widerstand bei, da sie aus einem geringer dotierten Polysilikonbereich im Bereich 64 gebildet sind.
Ein dritter Leitfähigkeitsbereich 60 wird innerhalb des Isolierbereichs 40 und oberhalb des n+-Bereichs 42 gebildet. Vorzugsweise ist das Material dieses dritten Leitfähigkeitsbereichs ein Polyzid mit niedrigem spezifischem Widerstand, das aus einer mit Phosphor oder Arsen dotierten Polysilikonschicht 63 mit einer Silizidschicht 65 geringen spezifischen Widerstands auf der Oberseite besteht. Die Wortleitung 36 und die Gate-Bereiche 66 und 68 der Übertragungstransistoren 28 bzw. 30 sind in einem gemeinsamen Abschnitt des dritten Leitfähigkeitsbereichs gebildet.
Der Source-Bereich 54 des Übertragungstransistors 28, welcher sich mit dem Drain-Bereich 48 des Treibertransistors 18 überlappt und mit diesem gemeinsam genutzt ist, ist mit dem Gate-Bereich 70 des Treibertransistors 16 am Kontaktbereich 74 verbunden, wodurch der elektrische Verknüpfungspunkt 78 gebildet wird. In gleicher Weise ist der Source-Bereich 58 des Übertragungstransistors 30, der (über die Dotierung 43 im Kontaktbereich 78) mit dem Drain-Bereich 44 des Treibertransistors 16 elektrisch gemeinsam genutzt ist, mit dem Gate- Bereich 72 des Treibertransistors 18 im Kontaktbereich 78 verbunden und bildet dadurch den elektrischen Verknüpfungspunkt 80.
Ein Aluminiumbereich 84 mit darin enthaltenen Dotiermitteln, wie Silizium Titan und/oder Kupfer ist auf der Oberfläche des lsolierbereichs 40 oberhalb des n+-Diffusionsbereichs 42, des Polysilikonbereichs 64 und des Polyzidbereichs 60 mit niedrigem spezifischem Widerstand gebildet, um die Datenleitungen 32 und 34 und die Erdungs- oder Vss-Leitung 26 abzugrenzen. Jede Datenleitung bildet eine Verbindung mit einem entsprechenden Drain-Bereich eines Übertragungstransistors. Ein Anschluß 86 ist am Kontaktbereich 88 erzeugt, wo die Datenleitung 32 in den Isolierbereich 40 zum Drain-Bereich 52 des Übertragungstransistors 28 der Zelle 10 eindringt. Der Anschluß 90 ist am Kontaktbereich 92 erzeugt, wo die Datenleitung 34 in den Isolierbereich 40 zum Drain-Bereich 56 des Übertragungstransistors 30 der Zelle 10 eindringt. Die Kontaktbereiche 88 und 92 oder alternativ die Anschlüsse 86 und 90 werden von der benachbarten Speicherzelle 12 gemeinsam genutzt. Der Verknüpfungspunkt 89 ist am Kontaktbereich 91 erzeugt, wo die Erdungs- oder Vss-Leitung 26 in den Isolierbereich 40 zu den überlappenden Source-Bereichen 46 bzw. 50 der Treibertransistoren 16 bzw. 18 eindringt.
Ein Verfahren zum Herstellen einer bevorzugten Ausführungsform der statischen RAM-Zelle 10, wie oben beschrieben, wird nunmehr erläutert. Eine Scheibe von monokristallinem Halbleiter-Siliziummaterial vom p-Typ wird als Substrat 38 verwendet. Die einzelne Zellenstruktur, die auf dem Wafer hergestellt wird, stellt nur einen sehr kleinen Teil der Waferfläche dar. Anfänglich wird der Wafer mit einer Siliziumdioxidschicht (nicht gezeigt) abgedeckt. Darauffolgt das Überziehen des Wafers mit einer Siliziumnitridschicht (nicht gezeigt). Sodann werden bestimmte Bereiche der Siliziumnitridschicht weggeätzt. Bor wird nun in die Bereiche des Substrats implantiert, die nicht durch das verbleibende Siliziumnitrid (nicht gezeigt) blockiert sind.
Sodann läßt man eine Schicht von Isoliermaterial (Siliziumdioxid) in üblicher Weise auf den Bereichen des Substrats wachsen, die nicht durch das Siliziumnitrid blockiert oder gesperrt sind. Anschließend werden die verbleibenden Teile des Siliziumnitrids und des darunterliegenden Siliziumdioxids weggeätzt. Nun beginnt die Ausbildung der Speicherzelle. Zuerst läßt man eine Schicht von Isoliermaterial (Siliziumdioxid) in üblicher Weise über dem gesamten Wafer wachsen. Sodann tritt eine Anreicherungsimplantierung durch das gerade gewachsene Isoliermaterial in das Substrat 38 unterhalb der zukünftigen Gate-Bereiche und zwischen den zukünftigen Drain-Bereichen und den zukünftigen Source-Bereichen der bald entstehenden Anreicherungstransistoren 16,18,28 und 30 ein. Dünne Schichten dieser besonderen Bereiche im Substrat werden p+-dotiert, um bessere Ein- und Ausschalteigenschaften der Anreicherungstransistoren zu gewährleisten. Diese Anreicherungsschicht ist in den Figuren 4a bis 4d mit 94 bezeichnet.
Anschließend werden Teile des Isoliermaterials weggeätzt, um Kontaktbereiche 74 und 78 auf zukünftigen Drain-Bereichen 48 bzw. 44 freizulegen. Sodann wird ein Dotiermittel 43 vom n-Typ in die Kontaktbereiche 74 und 78 implantiert.
Im folgenden Schritt wird eine Schicht polykristallines Silizium 64 auf die Oberfläche des Wafers aufgebracht. Dadurch werden die Kontaktbereiche 74 und 78 abgedeckt. Sodann wird diese Polysilikonschicht leicht n-dotiert. Anschließend wird eine Maske zum Wegätzen von Teilen der Polysilikonschicht verwendet, um die Gate-Bereiche 70 und 72 der Treibertransistoren 16 bzw. 18, die Zwischenverbindungen und die Lastwiderstandsbereiche (20,22) zu bilden. Die auf der Oberfläche des Wafers gerade gewachsene Schicht aus Isoliermaterial wird nun von den nicht durch die verbleibenden Polysilikonbereiche abgedeckten Flächen entfernt.
Im nächsten Verfahrensschritt läßt man eine weitere Schicht aus Isoliermaterial (Siliziumdioxid) in üblicher Weise über dem gesamten Wafer wachsen. Wenn es sodann erwünscht ist, die Ein- und Ausschaltcharakteristiken der Übertragungs- und Treibertransistoren unabhängig einzustellen, kann eine weitere Implantierung (die mit einem n- oder p-Dotiermittel erfolgen kann) durch die zuletzt gewachsene Isolierschicht und in das Substrat 38 unter den zukünftigen Gate-Bereichen und zwischen den zukünftigen Drain-Bereichen und den zukünftigen Source-Bereichen der bald entstehenden Anreicherungs-Übertragungstransistoren 28 und 30 eintreten. Anschließend wird eine Schicht von polykristallinem Silizium 63 über den gesamten Wafer aufgebracht, die anschließend durch Phosphor oder Arsen n+-dotiert wird. Eine Schicht von Wolframsilizid 65 wird sodann über den gesamten Wafer aufgebracht, welche in Verbindung mit der früher auf gebrachten und dotierten Polysilikonschicht 63 und nach geeignetem Glühen die Polyzidschicht 60 mit geringem spezifischem Widerstand bildet. Anschließend wird eine Maske zum Wegätzen von Teilen der Polyzidschicht verwendet, um die Wortleitung 36 zu bilden, die die Gate-Bereiche 66 und 68 der Übertragungstransistoren 28 bzw. 30 enthält.
Als nächstes werden die Drain-Bereiche und die Source-Bereiche der Treibertransistoren 16 und 18 und der Übertragungstransistoren 28 und 30 in die Bereiche des Substrats implantiert, die nicht durch die verbleibenden Teile der Polysilikonschicht oder die verbleibenden Teile der Polyzidschicht oder die zuerst gewachsene Isolierschicht abgedeckt sind. Die verbleibende Polysilikonschicht 64 wird gleichzeitig n-dotiert mit Ausnahme der Lastwiderstandsbereiche 20 und 22, welche gegen die n-Dotierung mittels einer Maskierung abgeblockt werden.
Das Verfahren wird fortgesetzt, indem eine Schicht aus Isoliermaterial aufgebracht wird, die vorzugsweise aus Siliziumdioxid besteht und mit Phosphor und/oder Bor dotiert werden kann. Es wird an dieser Stelle bemerkt, daß die Gesamtheit der aufgebrachten und gewachsenen Isolierschichten zusammenwirken, um einen Isolierbereich 40 zu bilden, der die darin enthaltenen Polyzid- und Polysilikonschichten mit Ausnahme der Polysilikonbereiche an den Kontaktflächen 74 und 78 umschließt. Im nächsten Schritt werden Teile des Isoliermaterials bis herunter zu den Kontaktflächen 88 und 92 der Drain-Bereiche 52 und 56 der Übertragungstransistoren 28 und 30 und bis herunter zur Kontaktfläche 91 an den überlappenden Source-Bereichen 46 und 50 der Treibertransistoren 16 und 18 weggeätzt. Anschließend wird eine Metallschicht aus Aluminium auf den gesamten Wafer aufgebracht, um sie mit den Drain-Bereichen 52 und 56 der Übertragungstransistoren 28 und 30 und mit den überlappenden Source-Bereichen 46 und 50 der Treibertransistoren 16 und 18 zu verbinden. In einem letzten Schritt werden Teile der Metallschicht aus Aluminium weggeatzt, um ein Paar von Datenleitungen 32 und 34, die mit den Kontakt flächen 88 und 92 verbunden sind, und eine Erdungs- oder Vss-Leitung 26 abzugrenzen, die mit der Kontaktfläche 91 verbunden ist. Dies beendet die Herstellung der Speicherzelle. Es kann jedoch ein Passivierungsoxid (nicht gezeigt) als eine Sperrschicht über dem Wafer aufgebracht werden.
In der obigen Beschreibung sind ausführliche Details einer Ausführungsform der Erfindung für ein durchgreifendes Verständnis des Erfindungsgedankens beschrieben worden. Es ist für den Fachmann klar, daß viele dieser Details abgeändert werden können.
Zum Beispiel kann die Scheibe aus monokristallinem Halbleitermaterial von p-Typ, auf die oben Bezug genommen ist, ein dotierter p-Bereich ("p-well") sein, der in die Oberfläche eines n-Substrats aus monokristallinem Halbleitermaterial implantiert und/oder diffundiert ist. Eine solche Ausführungsform kann verwendet werden, wenn der statische RAM auf dem gleichen Substrat wie die CMOS-Schaltung hergestellt wird, wobei die CMOS-Schaltung aus n-Kanal-Feldeffektransistoren besteht, die in den p-well-Bereichen des Substrats gebildet sind, sowie p-Kanal-Transistoren besteht, die in den restlichen Bereichen des Substrats gebildet sind.
Ferner ist zwar eine n-Kanal-Ausführungsform der erfindungsgemäßen statischen RAM-Zelle beschrieben worden. Es ist jedoch zu verstehen, daß auch eine p-Kanal-Implementierung angewendet werden könnte. Für eine p-Kanal-Implementierung würde die Polarität der beschriebenen Substratmaterialien, Dotiermittel und Leitfähigkeitsschichten umgekehrt werden, wo erforderlich.

Vorteile der oben beschriebenen Ausführungsformen der Erfindung

(1) Eine kurze Wortleitungs-Fortpflanzungsverzögerung wird ohne die Schwierigkeiten einer Doppelmetall-Technologie erreicht.
(2) Die Lastwiderstände werden in einer anderen Polysilikonschicht gebildet als die Wortleitung. Es ist praktisch schwierig, Lastwiderstände in einer Polyzidschicht herzustellen. Selektives Entfernen oder selektives Aufbringen von Silizid würde erforderlich sein.
(3) In den obigen Beispielen sind keine Zwischenverbindungen zwischen den Polysilikon- und Polyzidschichten erforderlich. Bisher bekannte Doppel-Polysilikonzellen erfordern Kontaktbereiche zwischen den zwei Polysilikon-(oder Polysilikon- und Polyzid-)schichten.
(4) Obwohl die obige Implementierung zwei Polysilikonschichten verwendet, überlappen sich die definierten Merkmale dieser Schichten niemals und werden stets um einen definierten Minimalabstand voneinander gehalten. Die Verwendung von zwei Polysilikonschichten in dieser Weise bringt keine zusätzlichen vertikalen Stufen mit sich, über die die Metallschicht, welche die Datenleitungen bildet, eine angemessene Stufenabdeckung aus breiten muß. Bei den bekannten, oben erwähnten Doppel-Polysilikonzellen überlappt die zweite Polysilikonschicht Bereiche der ersten Polysilikon- oder Polyzidschicht, was zusätzliche vertikale Stufen mit sich bringt, über welche die Metallschicht eine angemessene Stufenabdeckung ausbreiten muß.
(5) Eine implantierte Verunreingung mit Anreicherungs-Schwellensteuerung im Substrat und die Dicke der Isolierschicht unter dem Gate-Bereich der Übertragungstransistoren kann unterschiedlich sein gegenüber der implantierten Verunreinigung mit Anreicherungs-Schwellensteuerung im Substrat und der Dicke der Isolierschicht und dem Gate-Bereich der Treibertransistoren.
Dies ermöglicht Verstärkungen und Schwellenspannungen der Treiber- und Übertragungstransistoren, die unabhängig derart einstellbar sind, daß die elektrischen Charakteristiken der RAM-Zelle optimal gemacht werden können.
Es wird bemerkt, daß in den obigen Beispielen die zwei leitenden Schichten so angeordnet sind, daß sie Bestandteile der jeweiligen Schichten bilden, die zwischen den Schichten innerhalb der Zelle nicht elektrisch miteinander verbunden werden müssen, so daß die zwei leitenden Schichten einander nicht überlappen oder innerhalb der Zelle in Kontakt miteinander stehen müssen. Die den ersten und zweiten Lastwiderstand bildende erste leitende Schicht und die Gate-Bereiche des ersten und zweiten Treibertransistors bilden eine direkte gegenseitige Verbindung zwischen diesen Teilen. In gleicher Weise ergibt die zweite leitende Schicht die Wortleitung und die Gate-Bereiche der Übertragungstransistoren als eine einzige zusammenhängende leitende Einheit. Poylkristallines Silizium, das mit Arsen dotiert ist, kann für die Gates der Treibertransistoren verwendet werden und einen verhältnismäßig niedrigen spezifischen Widerstand in der Größenordnung von 100 Ohm/square aufweisen. Der für die Lastwiderstände verwendete Bereich kann einen hohen spezifischen Widerstand in der Größenordnung von 100 Megohm je Widerstand besitzen. Das Polyzid kann aus polykristallinem Silizium bestehen, das mit Arsen oder Phosphor dotiert ist, um einen spezifischen Widerstand in der Größenordnung von 20 Ohm/square zu bilden, und durch Verwendung einer Silizidschicht, wie Wolframsilizid, kann der spezifische Polyzid-Widerstand auf die Größenordnung von 2 oder 3 Ohm/square reduziert werden. Statt der Verwendung des Polyzids für die Schicht mit niedrigerem spezifischem Widerstand kann eine Silizidschicht oder eine hitzebeständige Metallschicht mit einem Schmelzpunkt bei hoher Temperatur direkt auf dem Gateoxid zur Bildung der Schicht mit niedrigerem spezifischem Widerstand vorgesehen werden.

Claims

1. Speicherzellenanordnung auf einem Substrat aus Halbleitermaterial, mit einem ersten und zweiten kreuzgekoppelten Treiber-Feldeffekttransistor (16,18), einem ersten und zweiten Lastwiderstand (20,22), die in Verbindung mit einer Netzleitung (24) und einer Erdungsleitung (26) zur Bildung eines Flipflops angeordnet sind, sowie einem ersten und zweiten Übertragungstransistor (28,30), die in Verbindung mit einer Wortleitung (36) sowie einer ersten und zweiten Datenleitung (32,34) zum Zugriff auf Daten innerhalb des Flipflops angeordnet sind, wobei die Komponenten der Speicherzellenanordnung als eine einzige Metallschichtanordnung ausgebildet sind, der erste und zweite Lastwiderstand (20,22) und die Gate-Bereiche (70,72) des ersten und zweiten kreuzgekoppelten Treiber-Feldeffekttransistors in einer ersten leitenden Schicht (64) aus polykristallinem Silizium gebildet w sind, welche eine direkte elektrische Zwischenverbindung zwischen dem ersten und zweiten Lastwiderstand (20,22) und den Gate-Bereichen (70,72) des ersten und zweiten Treiber-Transistors bildet, dadurch gekennzeichnet, daß die Wortleitung (36) und die Gate-Bereiche (66,68) des ersten und zweiten Übertragungstransistors in einer unterschiedlichen zweiten leitenden Schicht (60) aus Silicid oder Polycid mit niedrigem spezifischem Widerstand gebildet sind, die erste und zweite leitende Schicht (64,60) keine elektrische gegenseitige Verbindung innerhalb der Zelle aufweisen und die Dicke der isolierenden Schicht (4) unter den Gate-Bereichen (70, 72) der Treiber-Transistoren sich von der Dicke der Isolierschicht unter den Gate-Bereichen (66,68) der Übertragungstransistoren unterscheidet.

2. Speicherzelle nach Anspruch 1, in welcher die erste und zweite leitende Schicht (64,60) einander nicht überlappen.

3. Speicherzelle nach Anspruch 1 oder 2, in welcher die Speicherzelle aus einer statischen RAM-Zelle besteht.

4. Speicherzelle nach einem der vorangehenden Ansprüche, in welcher die Zelle mit MOS-Technologie hergestellt ist.

5. Speicherzelle nach einem der Ansprüche 1 bis 4, in welcher die Speicherzelle auf einem eine CMOS-Schaltung enthaltenden Substrat ausgebildet ist.

6. Speicherzelle nach einem der vorangehenden Ansprüche, in welcher die Speicherzelle n-Kanal-Transistoren enthält.

7. Speicherzelle nach einem der Ansprüche 1 bis 5, in welcher die Speicherzelle p-Kanal-Transistoren aufweist.

8. Speicherzelle nach einem der Ansprüche 1 bis 7, in welcher die Wortleitung (36) und die Gate-Bereiche (66,68) des ersten und zweiten Übertragungstransistors zusammenhängend mit der zweiten leitenden Schicht (60) ausgebildet sind, welche niedrigeren spezifischen Widerstand aufweist als die erste leitende Schicht (64).

9. Speicherzelle nach einem der vorangehenden Ansprüche, in welcher die Treiber-Transistoren (16,18) eine Schwellenspannung aufweisen, die sich von der Schwellenspannung der Übertragungstransistoren (28,30) unterscheidet.