DE69330564T2 - Integrierte Schaltung die eine EEPROM-Zelle und einen MOS-Transistor enthält - Google Patents

Integrierte Schaltung die eine EEPROM-Zelle und einen MOS-Transistor enthält

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Description

  • Diese Erfindung bezieht sich auf integrierte Schaltungen und insbesondere auf eine monolithisch integrierte Schaltungsstruktur, die zumindest einen elektrisch programmierbaren Nur-Lese-Speicher umfaßt (EPROM, EEPROM), wie sie in dem Oberbegriff von Anspruch 1 definiert ist und von dem Dokument JP-A-1-140759 bekannt ist.
  • Viele industrielle Anwendungen erfordern komplexe elektronische Schaltungen zum Durchführen von mehreren Funktionen, die von dem Verarbeiten von Signalen, egal ob in analoger oder digitaler Form, bis zu der Verstärkung von solchen Signalen und der Erzeugung von Leistungssignalen zum Steuern und Versorgen von elektrischen Lasten, z. B. Motoren, Relais, Lampen usw., mit Leistung reichen. Bestimmte Anwendungen umfassen auch Datenspeicherfunktionen.
  • Eine Tendenz zu immer kompakteren Schaltungen hat zu der Entwicklung von Prozessen zum Bilden von integrierten Schaltungen geführt, die aus einer großen Vielzahl von elektronischen Komponenten bestehen, die sogar grundlegend verschiedene strukturelle und funktionelle Merkmale auf einem gemeinsamen Substrat von Halbleitermaterial aufweisen können. Somit wurden monolithisch integrierte Schaltungen, die CMOS- (Komplementär-Metalloxid-Halbleiter-) Schaltungen umfassen, im wesentlichen zum Verarbeiten von digitalen Signalen entwickelt, sowie Bipolarschaltungen im wesentlichen zum Verstärken von analogen Signalen, DMOS- (Doppeldiffusions-Metalloxid-Halbleiter-) Leistungskomponenten, und bipolare Leistungskomponenten zum Erzeugen und Steuern von hohen Spannungen und großen Strömen. Für alle Datenspeicherfunktionen liefert der Stand der Technik externe Geräte, die speziell entwickelt und aufgebaut sind, um solche Funktionen durchzuführen. Vor der Veröffentlichung von JP-A-1- 140759 war es eine weit verbreitete Meinung unter den Entwicklern von Halbleiterbauelementen, daß sich die Herstellungsprozesse von Speicherbauelementen von den Herstellungsprozessen von sogenannten gemischten integrierten Schaltungen des oben beschriebenen Typs zu stark unterscheiden, und daß dies in der Praxis das Hinzufügen von einer Anzahl von Verarbeitungsschritten zu dem bereits komplizierten Herstellungsprozeß umfassen würde, obwohl Speicherzellen zumindest in der Theorie in gemischte integrierte Schaltungen integriert werden können, wodurch der Prozeß hochkritisch wird und das Endprodukt im allgemeinen unzuverlässig.
  • Es ist die Aufgabe dieser Erfindung, eine monolithisch integrierte Schaltungsstruktur zu schaffen, die zumindest eine programmierbare Nur-Lese-Speicher- (EPROM- oder EEPROM-) Zelle umfaßt, die durch einen Herstellungsprozeß von gemischten integrierten Schaltungen gebildet wird, ohne daß Verarbeitungsschritte speziell hinzugefügt werden oder lediglich mit der Hinzufügung von nur wenigen und nichtkritischen Verarbeitungsschritten.
  • Diese Aufgabe wird durch eine integrierte Schaltungsstruktur gemäß Anspruch 1 gelöst.
  • Die Erfindung und die Vorteile derselben werden offensichtlich durch Bezugnahme auf die folgende detaillierte Beschreibung von einem Ausführungsbeispiel derselben, das in Verbindung mit den beiliegenden Zeichnungen als Beispiel und nicht als Begrenzung gegeben ist.
  • Fig. 1 ist eine Schnittansicht, die schematisch eine Struktur gemäß dem Stand der Technik mit einer EPROM-Zelle und einigen Komponenten zeigt, die durch einen Herstellungsprozeß einer gemischten integrierten Schaltung erhalten wird;
  • Fig. 2 ist eine vergrößerte Schnittansicht der in Fig. 1 gezeigten EPROM-Zelle;
  • Fig. 3 ist eine Draufsicht der EPROM-Zelle in Fig. 2;
  • Fig. 4 ist eine Schnittansicht der EPROM-Zelle entlang der Linie IV-IV in Fig. 3;
  • Fig. 5 und 6 sind Schnittansichten, die ähnlich sind wie Fig. 4, aber zwei Modifikationen der EPROM-Zelle zeigen;
  • Fig. 7 ist eine Draufsicht einer EEPROM-Zelle gemäß einem Ausführungsbeispiel der Erfindung; und
  • Fig. 8 und 9 sind Schnittansichten der EEPROM-Zelle in Fig. 7 entlang der Linien VIII-VIII und IX-IX.
  • In Fig. 1 sind einige der Hauptkomponenten einer gemischten integrierten Schaltung gezeigt. Diese werden durch die folgenden Abkürzungen bezeichnet:
  • HVP-CH = ein Hochspannungs-P-Kanal-MOS-Transistor,
  • VDMOS = ein Vertikalleitung-Leistungs-MOS-Transistor,
  • LDMOS = ein Horizontalleitung-Leistungs-MOS-Transistor,
  • CMOS = ein Paar von komplementären MOS-Transistoren, nämlich ein P-Kanal- (P-CH-) Transistor und ein N-Kanal- (N-CH-) Transistor,
  • NPN = ein Vertikalleitungsbipolartransistor des NPN- Typs,
  • LPNP = ein Lateral-, d. h. Horizontalleitungsbipolartransistor des PNP-Typs, und
  • EPROM = eine elektrisch programmierbare Nur-Lese- Speicher-Zelle.
  • In der Figur sind die Elektroden der verschiedenen Komponenten wie folgt bezeichnet:
  • S = Source,
  • D = Drain,
  • G = Gate,
  • E = Emitter,
  • B = Basis,
  • C = Kollektor.
  • Die Hauptverarbeitungsschritte zum Bilden der Struktur von Fig. 1 werden hierin nachfolgend mit Bezugnahme auf Fig. 1 kurz zusammengefaßt, da dieselben bekannt sind.
  • 1. Verunreinigungen bzw. Störstellen des N-Typs werden in einige ausgewählte Bereiche implantiert, und Störstellen des P-Typs werden in einige andere ausgewählte Bereiche eines Substrats aus monokristallinem Silizium des P-Typs implantiert, das mit 10 bezeichnet ist.
  • 2. Eine Schicht aus N-Silizium, die mit 11 bezeichnet ist, wird durch epitaxiales Aufwachsen bei einer hohen Temperatur über dem Substrat gebildet; während diesem Schritt diffundieren die Störstellen des N- und P- Typs, die während dem vorhergehenden Schritt implantiert wurden, um vergrabene N+-Regionen, die mit 12 bezeichnet sind, und tiefe Isolations-P-Regionen, die mit 13 bezeichnet sind, zu bilden.
  • 3. Tiefe N+-Regionen, die mit 14 bezeichnet sind, werden durch Implantation und nachfolgende Diffusion gebildet, die sich von der Vorderoberfläche der Struktur in die N--Epitaxieschicht 11 erstrecken, um mit einigen der vergrabenen N+-Regionen 12 in Kontakt zu kommen, nämlich der Drainregion des VDMOS-Transistors und der vergrabenen Kollektorregion des NPN-Transistors; während dem gleichen Schritt wird die Region 15 gebildet, welche die Steuerelektrode der EPROM-Zelle bildet.
  • 4. Durch Implantation nach der Diffusion werden Zwischenisolationsregionen, die mit 16 bezeichnet sind, die sogenannte P-Wannenregion, die mit 17 bezeichnet ist, zum Enthalten des N-Kanal-Transistors des CMOS-Paars, die Kollektorregion des lateralen bipolaren LPNP- Transistors, die mit 17' bezeichnet ist, und die Region, die den aktiven Bereich der EPROM-Zelle enthalten soll, die mit 18 bezeichnet ist, gebildet.
  • 5. Die Oberflächenbereiche, die voneinander isoliert werden sollen, werden unter Verwendung einer LOCOS- Technik von lokalem Oxidwachstum definiert.
  • 6. Störstellen des P- und des N-Typs werden in ausgewählten Bereichen der Epitaxieschicht 11 implantiert.
  • 7. Siliziumdioxidregionen, die mit 19 bezeichnet sind, werden durch die LOCOS-Technik bei einer hohen Temperatur aufgewachsen, um die vorher definierten Bereiche voneinander zu isolieren; während diesem Schritt werden P-Regionen, die mit 20 bezeichnet sind, durch Diffusion der Störstellen gebildet, die während dem vorhergehenden Schritt implantiert wurden, was die Isolationsregionen durch Abgrenzen von Abschnitten der N- Epitaxieschicht 11 in derselben fertigstellt.
  • 8. Dünne Schichten aus Siliziumdioxid, die mit 22 bezeichnet sind, werden über den Bereichen gebildet, die die Kanäle der MOS-Transistoren definieren, einschließlich dem EPROM-Zellenkanal, und die Isolationsschicht zwischen der Floating-Gate- (Schwebendes-Gate) und der Steuerelektrode 15 der EPROM-Zelle wird ebenfalls gebildet:
  • 9. Störstellen des P-Typs sind in den Kanalbereichen der P-Kanal-Transistoren der CMOS-Paare implantiert, um deren Leitungsschwellenwerte zu senken.
  • 10. Aus einer vorher aufgetragenen Schicht aus polykristallinem Silizium werden die Gateelektroden, die mit 23 bezeichnet sind, der MOS-Transistoren, die Floating-Gate-Elektrode, die mit 24 bezeichnet ist, der EPROM-Zelle und Verbindungswege, die nicht gezeigt sind, zum Verbinden der verschiedenen Komponenten gebildet.
  • 11. Zusätzliche sogenannte Körperregionen des P-Typs, die mit 25 bezeichnet sind, der VDMOS- und LDMOS- Transistoren werden durch Implantation gefolgt von Diffusion gebildet, und auch die Basisregion, die mit 26 bezeichnet ist, des vertikalen NPN- Bipolartransistors.
  • 12. Die Source- und Drain-P+-Regionen, die mit 27 bezeichnet sind, des Transistors HVP-CH und des P-Kanal- Transistors in dem CMOS-Paar, die P+- Körperoberflächenverbesserungsregionen 28 des VDMOS- und des LDMOS-Transistors; die Basiskontaktregion 29 des NPN-Bipolartransistors und die Emitterregion 30 des LPNP-Lateral-Bipolar-Transistors werden gebildet.
  • 13. Die N+-Source-Regionen, die mit 31 bezeichnet sind, der VDMOS- und LDMOS -Transistoren, die Source- und Drainregionen 31 des Transistors N-CH in dem CMOS-Paar und der EPROM-Zelle, die N+-Emitterregion, die mit 32 bezeichnet ist, des NPN-Transistors und die N+- Basiskontaktregion 33 des LPNP-Transistors werden gebildet.
  • 14. Eine isolierende Schicht 34 wird gebildet, durch die in ausgewählten Bereichen Öffnungen für den ohmschen Kontakt der verschiedenen Komponenten geöffnet bzw. gebildet werden.
  • 15. Von einer metallischen Schicht, die vorher über der isolierenden Schicht 34 aufgetragen wurde, werden ohmsche Kontakte 35 in den ausgewählten Kontaktbereichen gebildet, einschließlich dem für die Steuerelektrode 15 der EPROM-Zelle und elektrischer Verbindungswege, die nicht gezeigt sind, zwischen den Komponenten der Schaltung.
  • Wie insbesondere aus Fig. 2, 3 und 4 ersichtlich ist, ist die EPROM-Zelle, die durch den eben beschriebenen Prozeß erhalten wird, eine Zelle mit einer einzelnen Schicht aus polykristallinem Silizium und einer Steuer-Gate- oder Steuerelektrode 15, die durch die Epitaxieschicht 11 diffundiert ist. Das Floating-Gate 24, das aus der Polysiliziumschicht gebildet ist, ist sowohl mit der Steuerelektrode 15 als auch dem aktiven Bereich zwischen der Source- und Drainregion 31, d. h. mit dem Kanal der Zeile kapazitiv gekoppelt. Die Zellenanschlüsse umfassen ohmsche Kontakte für die Source- und Drain- 35a, 35b und Steuer- Elektroden 35c (Fig. 3 und 4). Die Zelle wird herkömmlicherweise durch Anlegen einer hohen Spannung (10 bis 15 V) an die Drain- und Steuerelektroden bezüglich der Sourceelektrode und der Kanalregion programmiert, um dadurch einen Fluß von elektrischen Ladungen (heißen Elektronen) von dem Kanal zu dem Floating-Gate 24 durch das Gateoxid zu bilden. Das Floating-Gate ändert, sobald dasselbe geladen ist, den Leitungsschwellenwert des MOS-Transistors der Zelle, d. h. die minimale Source-Drain-Spannung, die einen nennenswerten Stromfluß durch den Kanal erlaubt. Es gibt zwei mögliche Schwellenwertpegel des Transistors, die einem Zustand des Vorliegens oder Nichtvorliegens von Ladungen auf dem Floating-Gate entsprechen, die den 0- oder 1- Logikpegel der Zelle definieren. Der Zellenzustand wird durch Anlegen einer niedrigen Spannung (4 bis 5 V) an die Drain- und Steuerelektrode bezüglich zu der Source und Messen des Stroms, der durch den Kanal fließt, erfaßt, d. h. die Speicherzelle wird gelesen. Da die Gate 24 elektrisch vollständig isoliert ist, ändert sich der Ladungszustand derselben während normalen Leseoperationen nicht, d. h. die Zelle verhält sich wie eine Nur-Lese-Speicher- (ROM-) Zelle. Wo es notwendig ist, kann dieser Zellentyp gelöscht werden, wie es bekannt ist, indem derselbe UV- Strahlung ausgesetzt wird. In diesem Fall würde selbstverständlich ein transparentes Fenster zu dieser Strahlung in der Struktur vorgesehen sein, die die integrierte Schaltung mit der EPROM-Zelle enthält.
  • Die Anzahl von gebildeten EPROM-Zellen hängt offensichtlich von einzelnen Schaltungsanforderungen für die Speicherung ab. Die Zellen können über eine einzelne N+- Region, die die Steuerelektrode bildet, die allen Zellen gemeinsam ist, oder andernfalls über die verschiedenen Seite-an-Seite-N+-Regionen angeordnet sein, um eine Matrix von Zellen zu bilden.
  • Es ist eine anerkannte Tatsache, daß die Programmiergeschwindigkeit einer EPROM-Zelle stark durch die Konzentration von Störstellen in dem Kanal beeinflußt ist. Wenn der Kanal von einer Region mit einer niedrigen Störstellenkonzentration gebildet ist, wird auf eine spezielle Oberflächenverbesserungsoperation zurückgegriffen. Diese Verbesserung wird vorteilhafterweise durch Verwenden des gleichen Prozeßschritts erreicht, bei dem P-Störstellen in die Kanäle des P-Kanal-Transistors des CMOS-Paars implantiert werden (Schritt 9 des hierin oben beschriebenen Prozesses), oder durch Verwenden des gleichen Prozeßschrittes, wie er zum Bilden der Körperregionen der VDMOS- und LDMOS- Transistoren vorgesehen ist (Schritt 11 des hierin oben beschriebenen Prozesses). Querschnittsansichten der Zellenstruktur, wie sie gemäß diesen beiden Modifikationen geändert ist, sind in Fig. 5 und 6 gezeigt, wo die verbesserte Region gemäß der ersten Modifikation mit 36 bezeichnet ist und die gemäß der zweiten Modifikation mit 37 bezeichnet ist.
  • Wie bei dem oben beschriebenen Ausführungsbeispiel ersichtlich ist, können die EPROM-Zellen in der Struktur der gemischten integrierten Schaltung selbst gebildet sein, ohne Bedarf an zusätzlichen Operationen.
  • Bei einem Ausführungsbeispiel der Erfindung können programmierbare und elektrisch löschbare Nur-Lese-Speicher- (EEPROM-) Zellen ebenfalls in der gleichen Struktur gebildet sein, alternativ oder in Kombination mit den EPROM- Zellen. In diesem Fall sollte eine N+-Region, die bei 15' in Fig. 7 bis 9 gezeigt ist, gebildet werden, die als Injektionsregion bezeichnet werden kann und von der Steuerelektrodenregion 15 isoliert wäre. Diese Region 15' wird vorzugsweise in dem aktiven Bereich der Zelle gebildet durch die gleiche Operation, wie sie unter 3. der vorhergehenden Beschreibung des Herstellungsprozesses beschrieben ist, wobei tiefe N+-Regionen gebildet werden. Dann wird durch eine einzige zusätzliche Operation ein abgesenkter Bereich 38 in der isolierenden Schicht 22 gebildet, der sich über die Injektionsregion 15' erstreckt. Genauer gesagt, eine Schicht mit reduzierter Dicke kann durch Öffnen einer kleinen Öffnung durch die dünne Schicht 22 aus Siliziumdioxid während dem Gatterisolierschichtbildungsschritt und durch Aufwachsen einer sehr dünnen (8- 10 nm im Vergleich zu den 50-60 nm des Gateisolators) Schicht aus Siliziumdioxid über die freigelegte Oberfläche der Injektionsregion erhalten werden. Ein Fluß von Ladungen wird auf bekannte Weise durch einen Tunneleffekt durch diese Schicht auftreten, während die Zellenelektroden geeignet polarisiert werden.
  • Ein Verfahren zum Isolieren der Injektionsregion 15' von der Steuerelektrodenregion 15 würde aus dem Bilden einer P-Region bestehen, die angepaßt ist, um beide Regionen 15 und 15' zu umfassen. Vorteilhafterweise ist diese enthaltende Region, die in Fig. 8 und 9 bei 18' gezeigt ist, durch zwei P-Regionen gebildet, die gleichzeitig mit denjenigen zum Bilden der Isolationsregionen im Schritt 2, 3 und 4 des oben beschriebenen Prozesses erhalten werden.
  • Der letzte erwähnte Schritt kann ebenfalls praktiziert werden, wenn EPROM-Zellen isoliert werden sollen.

Claims (2)

1. Eine monolithisch integrierte Schaltungsstruktur mit zumindest einer elektrisch löschbaren programmierbaren Nur-Lese-Speicher- (EEPROM-; EEPROM = erasable programmable read-only memory) Zelle, deren Struktur auf einem Chip aus einem Halbleitermaterial gebildet ist, der zwischen seiner unteren Oberfläche und vorderen Oberfläche ein Substrat (10) des P-Typs und eine Schicht (11) des N--Typs, das über dem P-Substrat liegt, umfaßt, und außerdem folgende Merkmale aufweist:
vergrabene N+-Regionen (12), die zwischen dem P- Substrat (10) und der N--Schicht (11) gebildet sind;
tiefe N+-Regionen (14, 15, 15'), die sich von der vorderen Oberfläche in die N--Schicht (11) erstrecken, wobei zumindest einige der tiefen N+-Regionen in Kontakt sind mit vergrabenen N+-Regionen (12);
P-Regionen (16, 17, 18), die sich von der vorderen Oberfläche in die N--Schicht erstrecken;
dünne N+-Regionen (31), die eine Source- und eine Drain-Region für MOS-Transistoren schaffen und sich von der Vorderoberfläche in zumindest einige der P- Regionen (16, 17, 18) erstrecken;
dünne Schichten (22) aus einem isolierenden Material, das über ausgewählten Abschnitten der vorderen Oberfläche gebildet ist und angepaßt ist, um eine Gate- Trennung für MOS-Transistoren zu schaffen;
Schichten (23, 24) aus einem leitfähigen Material, das sich über die dünnen isolierenden Schichten erstreckt und angepaßt ist, um Gate-Elektroden für MOS- Transistoren zu schaffen; und
Metallische Schichten für eine elektrische Verbindung, die sich über die vordere Oberfläche erstrecken und von derselben durch eine Schicht (34) aus einem isolierenden Material getrennt sind und in ohmschem Kontakt (35, 35a, 35b, 35c) mit ausgewählten Bereichen der tiefen N+-Regionen (14, 15, 15') und der dünnen N+-Regionen (31) sind;
wobei die Speicherzelle folgende Merkmal aufweist: einen aktiven Bereich, der aus einer der P-Regionen (18) gebildet ist, eine Source- und eine Drain-N+-Region in dem aktiven Bereich, die aus einem Paar dünner N+- Regionen (31) gebildet sind, eine Steuerelektrode (15), die aus einer der tiefen N+-Regionen (14, 15, 15') gebildet ist, eine Floating-Gate-Elektrode (24), die aus einer der Schichten aus leitfähigem Material (23, 24) besteht und sich über den Abschnitt des aktiven Bereichs zwischen der Source- und der Drain-N+- Region, die den Zellenkanal bildet und von demselben durch eine dünne Schicht (22) aus isolierendem Material getrennt ist, und über einen ausgewählten Bereich der tiefen N+-Region erstreckt, der die Steuerungselektrode (15) bildet und von derselben durch eine dünne Schicht (22) aus isolierendem Material getrennt ist, und elektrische Verbindungen (35a, 35b, 35c) zu der Steuerelektrode (15), und der Quellen- und der Drain-Region (31), die Teile der metallischen Wege sind, wobei die integrierte Halbleiterschaltungsstruktur dadurch gekennzeichnet ist, daß
die Speicherzelle eine Injektions-N+-Region (15') aufweist, die unter einem ausgewählten Bereich der Floating-Gate-Elektrode (24) liegt, wobei die Injektionsregion (15') aus einer der tiefen N+-Regionen (14, 15, 15') gebildet ist und von der N+-Region, die die Steuerungselektrode (15) bildet, elektrisch getrennt ist, und
daß die dünne Schicht (22) aus isolierendem Material, die die Floating-Gate-Elektrode (24) der Speicherzelle von der Steuerungselektrode (15) trennt, sich über die Injektionsregion (15') auf eine reduzierte Dicke (38) erstreckt, die wirksam ist, um durch einen Tunneleffekt zwischen der Floating-Gate-Elektrode (24) und der Injektionsregion (15') einen Ladungsfluß zuzulassen.
2. Eine Struktur gemäß Anspruch 1, die dadurch gekennzeichnet ist, daß
sie eine Mehrzahl von Trenn-P-Regionen (13, 16, 20) umfaßt, die sich von der Vorderoberfläche der N- Schicht (11) zu dem Substrat (10) erstrecken, so daß Abschnitte der N--Schicht (11) abgegrenzt sind durch Trenn-P-Regionen der Mehrzahl von Trenn-P-Regionen, und jeweils aus einer (16) der P-Regionen (16, 17, 18) und aus einer tiefen P-Region (13) einer Mehrzahl von tiefen P-Regionen (13), die sich zu dem Substrat (10) erstrecken, gebildet sind, und
daß die Speicherzelle eine Enthaltungs-P-Region (18') aufweist, die die zwei N+-Regionen enthält, die die Steuerungselektrode (15) und die Injektionsregion (15') bilden, und aus einer der P-Regionen (16, 17, 18) und aus einer der Mehrzahl von tiefen P-Regionen (13) gebildet ist.
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