DE3851419T2 - MOS-Transistor mit erhöhtem Isolationsvermögen. - Google Patents
MOS-Transistor mit erhöhtem Isolationsvermögen.Info
- Publication number
- DE3851419T2 DE3851419T2 DE19883851419 DE3851419T DE3851419T2 DE 3851419 T2 DE3851419 T2 DE 3851419T2 DE 19883851419 DE19883851419 DE 19883851419 DE 3851419 T DE3851419 T DE 3851419T DE 3851419 T2 DE3851419 T2 DE 3851419T2
- Authority
- DE
- Germany
- Prior art keywords
- source
- conductivity type
- type
- isolation
- drain regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000009413 insulation Methods 0.000 title claims 2
- 238000002955 isolation Methods 0.000 claims description 53
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 229920005591 polysilicon Polymers 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 12
- 239000002019 doping agent Substances 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 4
- 239000000758 substrate Substances 0.000 description 7
- 238000002513 implantation Methods 0.000 description 6
- 230000000873 masking effect Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000013329 compounding Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000001472 potassium tartrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/765—Making of isolation regions between components by field effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0925—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising an N-well only in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Description
- Die Erfindung betrifft allgemein integrierte Schaltungen und insbesondere eine integrierte Schaltung der im Oberbegriff des Anspruchs 1 angegebenen Art. Ferner betrifft sie ein Verfahren zur Bildung isolierter MOS-Transistoren.
- In JP-A-60-66 444 & Patent Abstracts of Japan, Bd. 9, Nr. 201 (E-336)[1924], 17. August 1985 ist eine integrierte Schaltung beschrieben, bei der eine Elektrode auf einem Feldisolierfilm gebildet wird, der zwischen MOS-Transistoren vorgesehen ist. Die Elektrode ist auf dem gleichen Potential wie das Substrat gehalten, auf dem die MOS-Transistoren vorgesehen sind. In ihrem Aufbau kann die Erzeugung von Leckströmen verhindert werden.
- Auf dem Gebiet der integrierten Schaltungen ist es erforderlich, zwischen aktiven Einrichtungen eine Isolierung vorzusehen und dadurch ein Leiten zwischen den diffundierten Zonen verschiedener Transistoren zu verhindern. Normalerweise wird eine Isolierung durch Feldoxidzonen geschaffen, die einen großen dielektrischen Bereich zwischen den diffundierten Zonen der verschiedenen Transistoren schaffen.
- Feldoxidzonen erfordern jedoch einen großen Flächenbereich, um eine angemessene Isolierung zu schaffen. Steigt die Dichte von Transistoren auf einer Halbleiteroberfläche an, so kann das von den Feldoxidzonen geforderte Overhead nicht länger toleriert werden. Somit ist ein alternatives Mittel zur Schaffung einer Isolierung erforderlich.
- In vielen Fällen wird eine Isolation durch einen "Isolier- Transistor" geschaffen, der eine Gate-Zone zwischen den diffundierten Zonen zweier unterschiedlicher Transistoren enthält. Das Gate ist so vorbelastet, daß der Isolier-Transistor ausgeschaltet wird, wodurch ein Leiten zwischen den diffundierten Zonen verhindert wird. Zur Schaffung eines Isolier-Transistors zwischen den N-Typ-Zonen wird das Gate des Isolier-Transistors gewöhnlich geerdet, um den Transistor auszuschalten. Während des Betriebs können Geräuschspitzen oder ein Massesprung dazu führen, daß die Spannungsschwelle von etwa 2,5 Volt überschritten wird und folglich ein Leiten zwischen den diffundierten Zonen auftritt. Folglich ist die Zuverlässigkeit der Vorrichtung herabgesetzt. Während eine Spannungsschwelle von 2,5 Volt für die heutige Technologie typisch ist, setzt eine Verringerung der Gate- Spannungen die Spannungsschwelle herab, was das Problem zusätzlich größer macht.
- In der Industrie ist daher ein Bedarf an einem Isolier-Transistoraufbau entstanden, durch den ein Leiten zwischen diffundierten Zonen zuverlässig verhindert wird.
- Bei der integrierten Schaltung gemäß der Erfindung, die die Merkmale des kennzeichnenden Teils des Anspruchs 1 aufweist, ist ein Isolier-Transistor vorgesehen, durch den die Nachteile und Probleme in Verbindung mit den herkömmlichen Isolier-Vorrichtungen beseitigt oder verhindert werden.
- Bei dem Isolier-Transistor gemäß der Erfindung wird eine Gate-Zone von einem Störstellen-Typ verwendet, der der gleiche wie bei der darunterliegenden Halbleiteroberfläche ist, der sie zugeordnet ist. Ist eine Isolierung zwischen den beiden N-Typ-Diffusionszonen erwünscht, so wird daher ein Polysilizium-Gate vom P-Typ verwendet, da eine Halbleiterzone vom P-Typ zwischen den diffundierten Zonen vom N-Typ vorliegt. Ist dagegen eine Isolierung zwischen zwei Diffusionszonen vom P+-Typ erwünscht, so wird ein Polysilizium- Gate vom N-Typ verwendet.
- Die vorliegende Erfindung bringt den technischen Vorteil einer kleinen Isolier-Einrichtung mit sich, bei der die Spannungsschwelle zwischen der Gate-Zone und der diffundierten Zone maximiert ist, indem die unterschiedliche Austrittsarbeit des N-Typ- und des P-Typ-Polysiliziums ausgenutzt wird. Dadurch ist es möglich, die Einschaltspannung des N-Kanal-Transistoren isolierenden Feldtransistors um annähernd ein Volt anzuheben, ohne daß die Isolieroxiddicke ansteigt. Dieser Unterschied gewinnt zunehmend an Bedeutung, da Vorrichtungen und Betriebsspannungen kleiner bemessen werden.
- Die Erfindung sowie deren Vorteile ergeben sich deutlicher aus der folgenden Beschreibung, in der auf die Zeichnung Bezug genommen wird; in dieser zeigt:
- Fig. 1 einen herkömmlichen Isolier-Transistor;
- Fig. 2 den erfindungsgemäßen Isolier-Transistor; und
- Fig. 3a-3b ein Verfahren zur Bildung verbesserter Isolier-Transistoren zwischen P-Kanal- und N-Kanal-Transistoren ohne zusätzliche Maskierungsschritte.
- Die bevorzugte Ausführungsform der Erfindung ergibt sich am deutlichsten anhand der Fig. 1 bis 3 der Zeichnung, in der gleiche Bezugszeichen für gleiche oder entsprechende Teile der verschiedenen Figuren verwendet werden.
- Fig. 1 zeigt einen herkömmlichen Isolier-Transistor, der dazu verwendet wird, zwei N+-diffundierte Zonen zu isolieren. Wie gezeigt, sind zwei aktive N-Kanal-Transistoren 10 und 12 durch einen Isolier-Transistor 14 getrennt. Der N-Kanal- Transistor 10 besitzt N+-Source/Drain-Zonen 16a-b und ein Polysilizium-Gate 18, während der N-Kanal-Transistor 12 Source/Drain-Zonen 20a-b und ein Gate 22 aufweist. Der Isoliertransistor 14 teilt eine Source/Drain-Zone 16b mit dem Transistor 10 und eine Source/Drain-Zone 20b mit dem Transistor 12. Das Gate 24 des Isolier-Transistors 14 ist auf Erde gelegt. Eine dünne Gateoxidschicht 26 trennt die Gates 18 und 22 von der darunterliegenden Halbleiteroberfläche 28, und ein dickeres Gateoxid 29 trennt das Isolier-Gate 24 von der darunterliegenden Halbleiteroberfläche 28.
- Das Gate 24 des N-Kanal-Isolier-Transistors 14 wird auf Erdspannung gehalten (null Volt). Normalerweise genügt dies, einen Elektronenfluß zwischen den dem Isolier-Transistor zugeordneten Source/Drain-Zonen 16b und 20b zu verhindern. Während des Betriebs der aktiven Transistoren 10 und 12 können jedoch Spannungsspitzen und ein Massesprung dazu führen, daß die Spannung die Spannungsquelle des Isolier-Transistors 14 überschreitet. In diesem Fall schaltet der Isolier-Transistor 14 ein, wodurch ein Strom zwischen den Source/Drain- Zonen 16b und 20b fließen kann.
- Ein Weg, das oben beschriebene nachteilige Leiten zu verhindern, besteht darin, das Gate 24 des Isolier-Transistors 14 an eine negative Spannung anzulegen. In der Praxis erfordert diese Lösung jedoch, daß auf dem Chip eine zusätzliche negative Spannung bereitgestellt wird, die die Komplexität und die Kosten zusätzlich erhöht, so daß diese Lösung nicht wünschenswert ist.
- Fig. 2 zeigt einen erfindungsgemäßen Isolier-Transistor. In diesem Fall enthält der Isolier-Transistor 30 ein Polysilizium-Gate vom P-Typ über dem Kanal zwischen den Source/Drain- Zonen 16b und 20b. Die Austrittsspannung des P-Typ-Polysiliziums ist etwa ein Volt höher als die des N-Typ-Polysiliziums, das im Stand der Technik verwendet wird. Dies führt zu dem Vorteil, daß die Einschaltspannung des Isolier-Transistors 30 um etwa ein Volt über die des Isolier-Transistors 14 angehoben wird. Diese höhere Schwellenspannung des erfindungsgemäßen Isolier-Transistors 30 ermöglicht eine größere Ladung auf jeder Source/Drain-Zone 16b oder 20b, bevor ein Leiten zwischen den Source/Drain-Zonen auftritt.
- Das Gate 32 des Isolier-Transistors 30 gemäß der Erfindung kann in Verbindung mit der P-Typ-Source/Drain-Implantation für die P-Kanal-Transistoren dotiert werden, wodurch ein Implantationsschritt eingespart wird. Hierzu müssen die Gates, die vom N-Typ bleiben sollen, vor der Implantation maskiert werden. Da eine Maske für diesen Zweck bereits während der Source/Drain-Implantation verwendet wird (siehe Fig. 3a-3b), sind keine zusätzlichen Maskierungsschritte erforderlich.
- In gleicher Weise sollten die zwischen benachbarten P-Kanal- Transistoren gebildeten Isolier-Gates mit einem Dotierstoff vom N-Typ dotiert werden, um die Schwellenspannung der Isolier-Transistoren anzuheben.
- Die Schwellenspannung eines Transistors ist in erster Linie durch die Austrittsarbeit des Gates, das Dotieren des Substrats und die Dicke des Gateoxids bestimmt. Werden, wie in dem Fall von Feldplatten, Transistoren verwendet, um eine Isolierung zwischen benachbarten Transistoren zu schaffen, so wird die Schwellenspannung so hoch wie möglich gewählt, um zu verhindern, daß der Isolier-Transistor eingeschaltet wird. Im Stand der Technik wird das Oxid dick ausgebildet und das Substrat mit einem Kanalstopimplantat dotiert, um die Substratdotierung und damit die Schwellenspannung anzuheben. Da Vorrichtungen kleiner bemessen und Teile höherer Geschwindigkeit verlangt werden, sind der Dicke des Isolieroxids und der Dosis des Kanalstopimplantats Grenzen gesetzt. Diese Offenbarung lehrt die Verwendung der unterschiedlichen Austrittsarbeit zwischen Polysilizium-Gates vom N-Typ und solcher vom P-Typ für eine verbesserte Isolierung. Die Einschaltspannung ist direkt proportional zu dem Unterschied zwischen der Austrittsarbeit des Gate-Materials und der des darunterliegenden Substrats.
- Vt Φ gate - Φ substrate = Φ ms
- Für Polysilizium vom N-Typ ist Φ gate = 4,15 und für Polysilizium vom P-Typ ist Φ gate = 5,25. Somit kann durch die Verwendung von Polysilizium vom P-Typ anstelle von Polysisizium vom N-Typ für eine Feldplattenisolierung über den P-Wannen die Vt der Isolier-Transistoren um wenigstens ein Volt angehoben werden.
- Ein Verfahren zum Dotieren der Isolier-Gates und der diffundierten Zonen des Transistors ist in den Fig. 3a-b dargestellt. Nach dem Bilden der N-Wannen-Zone 34 in dem P-Substrat 35 zur Unterbringung der P-Kanal-Transistoren 36 werden die Gateoxidschicht 37a, die Feldoxidzonen 37b und die nichtdotierten Polysilizium-Gates 38 unter Verwendung von herkömmlichen Verfahren gebildet. Eine Photoresistmaske 40 wird gemustert, um die Zonen freizulegen, in denen die P-Typ- Source/Drain-Teile 42, die P-Kanal-Gates 42a und die Isolier- Gates 43 vom P-Typ gebildet werden. Die freigelegten Zonen werden mit einem Dotierstoff vom P-Typ dotiert, typischerweise durch eine Implantation und eine Diffusion.
- In Fig. 3b bedeckt eine zweite Photoresistmaske 44 die P- Typ-Source/Drain-Teile 42, und die P-Kanal-Gates 42a sind zusammen mit dem Isolier-Gate 43 vom P-Typ vorgesehen, und es wird ein Dotierstoff vom N-Typ verwendet, um die verbleibenden Gates 45 des MOS-Transistors, das Isolier-Gate 46 vom N-Typ und die Source-Drain-Teile 48 zu dotieren. Daraufhin wird die Photoresistmaske 44 entfernt.
- Da die Masken 40 und 44 normalerweise in einem CMOS-Prozeß verwendet werden, um die Source-Drain-Teile 48 zu definieren, sind zur Durchführung des erfindungsgemäßen Verfahrens keine zusätzlichen Masken erforderlich.
- Es ist festzustellen, daß p-n-Übergänge, die in dem Polysilizium gebildet sind, wo die Zonen vom n-Typ und vom p-Typ zusammentreffen, ein Problem darstellen, wenn nicht eine Silizidschicht auf dem Polysilizium dazu verwendet wird, diese Übergänge zu unterbrechen. Mit der Anwendung der derzeitigen Silizid-Technologien wird dieses Problem beseitigt.
- Die Erfindung bringt den technischen Vorteil mit sich, daß ein zuverlässiger Isolier-Transistor ohne zusätzliche Maskierungsschritte oder Implantationen geschaffen wird. Der Isolier-Transistor besitzt eine hohe Schwellenspannung, wodurch die Möglichkeit eines unbeabsichtigten Leitens zwischen seinen zugeordneten Source/Drain-Zonen herabgesetzt wird.
Claims (11)
1. Integrierte Schaltung mit einem Isolier-MOS-Transistor
(30) zur Schaffung einer Isolierung zwischen zwei N-Kanal-
MOS-Einrichtungen (10, 12), wobei der Isolier-MOS-Transistor
(30) folgendes enthält:
eine Halbleiterzone (28) vom P-Typ;
zwei Source/Drain-Zonen (16b, 20b) vom N-Typ, die in
der Halbleiterzone (28) vom P-Typ gebildet sind, wobei eine
der Source/Drain-Zonen (16b) einer (10) der
N-Kanal-Einrichtungen und die andere Source/Drain-Zone (20b) der
anderen N-Kanal-Einrichtung (12) zugeordnet ist; und
eine Gate-Zone (32), die von der Halbleiterzone (28)
vom P-Typ durch eine dicke Isolierschicht (29) getrennt ist
und einen Kanal zwischen den Source/Drain-Zonen (16b, 20b)
festlegt, wobei die Gate-Zone (32) an eine vorbestimmte
Spannung angeschlossen ist, um den Kanal nichtleitend zu
machen, dadurch gekennzeichnet, daß die Gate-Zone (32) vom
P-Leitfähigkeitstyp ist, um eine erhöhte Schwellenspannung
zu liefern und dadurch die Möglichkeit einer
unbeabsichtigten Leitung zwischen den Source/Drain-Zonen (16b, 20b) zu
verringern.
2. Integrierte Schaltung nach Anspruch 1, bei der die
Source/Drain-Zonen (16b, 20b) Diffusionszonen vom N+-Typ
enthalten.
3. Integrierte Schaltung nach Anspruch 1, bei der die
vorbestimmte Spannung Erdspannung ist.
4. Integrierte Schaltung nach Anspruch 1, die ferner einen
zweiten Isolier-MOS-Transistor zur Schaffung einer
elektrischen Isolierung zwischen P-Kanal-Transistoren enthält, die
P-Typ-Source/Drain-Zonen aufweisen, die in einer
Halbleiterzone vom N-Typ gebildet sind, wobei der zweite Isolier-MOS-
Transistor folgendes enthält:
N-Typ-Gate-Zonen, die von der N-Typ-Halbleiterzone
zwischen jeweiligen P-Kanal- und N-Kanal-Transistoren getrennt
ist.
5. Verfahren zur Schaffung einer Isolierung zwischen zwei
diffundierten Zonen (16b, 20b) vom N-Typ, die in einer
Halbleiterzone (28) vom P-Typ angeordnet sind, mit den
Schritten:
Schaffen einer Polysilizium-Gate-Zone (32) vom P-Typ,
die von dem Abschnitt der Halbleiterzone (28) zwischen den
diffundierten Zonen (16b, 20b) durch eine dicke
Isolierschicht (29) getrennt ist; und
Anlegen einer vorbestimmten Spannung an die
Polysilizium-Gate-Zone (32).
6. Verfahren nach Anspruch 5, bei dem der Schritt des
Anlegens einer vorbestimmten Spannung den Schritt des Anlegens
einer Erdspannung an das Polysilizium-Gate (32) enthält.
7. Verfahren zur Bildung isolierter MOS-Transistoren (36) in
einer integrierten Schaltung, wobei bestimmte Transistoren
(36) Source-Drain-Zonen (42) von einem ersten
Leitfähigkeitstyp aufweisen, die in einer Halbleiterzone (34) von
einem zweiten Leitfähigkeitstyp gebildet sind, und andere
Transistoren Source/Drain-Zonen (48) von dem zweiten
Leitfähigkeitstyp aufweisen, die in einer Halbleiterzone (35)
von dem ersten Leitfähigkeitstyp gebildet sind, mit den
Schritten:
Bilden dicker Oxid-Zonen (37b) auf der Halbleiterzone
(35) von dem ersten Leitfähigkeitstyp zwischen benachbarten
Transistoren mit Source/Drain-Zonen (48) von dem zweiten
Leitfähigkeitstyp und Bilden von Isolier-Gates (43) von
einem ersten Leitfähigkeitstyp auf den Oxid-Zonen (37b);
Bilden dicker Oxid-Zonen (37b) auf der Halbleiterzone
(34) von dem zweiten Leitfähigkeitstyp zwischen benachbarten
Transistoren (36) mit Source/Drain-Zonen (42) von dem ersten
Leitfähigkeitstyp und Bilden von Isolier-Gates (46) von
einem zweiten Leitfähigkeitstyp auf den Oxid-Zonen (37b);
und
Bilden von Zwischenverbindungen zwischen den Isolier-
Gates und einer vorbestimmten Spannung.
8. Verfahren nach Anspruch 7, bei dem der Schritt des
Bildens des Isolier-Gates die folgenden Schritte enthält:
Bilden einer Polysilizium-Schicht über der
Halbleiterzone (34, 35) von dem ersten und dem zweiten
Leitfähigkeitstyp;
Entfernen von Abschnitten der Polysilizium-Schicht zur
Festlegung von Gates für die MOS-Transistoren und der
Isolier-Gates;
Dotieren der Isolier-Gates (46) zwischen Source/Drain-
Zonen (42) von dem ersten Leitfähigkeitstyp mit einem
Dotierstoff von dem zweiten Leitfähigkeitstyp; und
Dotieren der Isolier-Gates (43) zwischen Source/Drain-
Zonen (48) von dem zweiten Leitfähigkeitstyp mit einem
Dotierstoff von dem ersten Leitfähigkeitstyp.
9. Verfahren nach Anspruch 8, bei dem der Schritt des
Dotierens der Isolier-Gates (46) zwischen Source/Drain-Zonen (42)
von dem ersten Leitfähigkeitstyp die folgenden Schritte
enthält:
Bilden einer ersten Maske, die die Source/Drain-Zonen
(42) von dem ersten Leitfähigkeitstyp und Isolier-Gates (43)
zwischen Source/Drain-Zonen (48) von dem zweiten
Leitfähigkeitstyp freilegt; und
Dotieren der durch die erste Maske freigelegten Source/
Drain-Zonen und Isolier-Gate-Zonen mit einem Dotierstoff
von dem ersten Leitfähigkeitstyp.
10. Verfahren nach Anspruch 9, bei dem der Schritt des
Dotierens der Isolier-Gates (43) zwischen Source/Drain-Zonen (48)
von dem zweiten Leitfähigkeitstyp die folgenden Schritte
enthält:
Bilden einer zweiten Maske, die die Source/Drain-Zonen
(48) von dem zweiten Leitfähigkeitstyp und Isolier-Gates
(46) zwischen Source/Drain-Zonen (42) von dem ersten
Leitfähigkeitstyp freilegt; und
Dotieren der durch die zweite Maske freigelegten
Source/Drain-Zonen und Isolier-Gate-Zonen mit einem
Dotierstoff von dem zweiten Leitfähigkeitstyp.
11. Verfahren nach Anspruch 7, bei dem der Schritt des
Bildens von Zwischenverbindungen den Schritt des Bildens
von Zwischenverbindungen zwischen den Isolier-Gates und
Erdspannung enthält.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13727887A | 1987-12-23 | 1987-12-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE3851419D1 DE3851419D1 (de) | 1994-10-13 |
| DE3851419T2 true DE3851419T2 (de) | 1995-01-19 |
Family
ID=22476618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19883851419 Expired - Fee Related DE3851419T2 (de) | 1987-12-23 | 1988-11-28 | MOS-Transistor mit erhöhtem Isolationsvermögen. |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0321738B1 (de) |
| JP (1) | JPH022666A (de) |
| DE (1) | DE3851419T2 (de) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697277A (ja) * | 1992-09-11 | 1994-04-08 | Texas Instr Japan Ltd | 半導体装置及びその素子分離方法 |
| US6380598B1 (en) | 1994-12-20 | 2002-04-30 | Stmicroelectronics, Inc. | Radiation hardened semiconductor memory |
| EP0718881B1 (de) * | 1994-12-20 | 2003-07-16 | STMicroelectronics, Inc. | Isolierung durch aktive Transistoren mit geerdeten Torelektroden |
| JP2907070B2 (ja) * | 1995-08-11 | 1999-06-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| DE69630678T2 (de) * | 1996-05-13 | 2004-09-23 | Stmicroelectronics S.R.L., Agrate Brianza | Spaltenmultiplexer |
| US6091630A (en) * | 1999-09-10 | 2000-07-18 | Stmicroelectronics, Inc. | Radiation hardened semiconductor memory |
| JP2007005580A (ja) * | 2005-06-24 | 2007-01-11 | Sanyo Electric Co Ltd | メモリ |
| US9502414B2 (en) | 2015-02-26 | 2016-11-22 | Qualcomm Incorporated | Adjacent device isolation |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4063274A (en) * | 1976-12-10 | 1977-12-13 | Rca Corporation | Integrated circuit device including both N-channel and P-channel insulated gate field effect transistors |
| JPS5556663A (en) * | 1978-10-23 | 1980-04-25 | Nec Corp | Insulating-gate type field-effect transistor |
| JPS55102251A (en) * | 1979-01-29 | 1980-08-05 | Toshiba Corp | Mos integrated circuit device |
| JPS5667959A (en) * | 1979-11-05 | 1981-06-08 | Mitsubishi Electric Corp | Mos dynamic random access memory |
| JPS56103448A (en) * | 1980-01-21 | 1981-08-18 | Hitachi Ltd | Semiconductor ic device |
| JPS6066444A (ja) * | 1983-09-21 | 1985-04-16 | Seiko Epson Corp | 半導体装置 |
-
1988
- 1988-11-28 EP EP19880119785 patent/EP0321738B1/de not_active Expired - Lifetime
- 1988-11-28 DE DE19883851419 patent/DE3851419T2/de not_active Expired - Fee Related
- 1988-12-22 JP JP63324737A patent/JPH022666A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022666A (ja) | 1990-01-08 |
| EP0321738A2 (de) | 1989-06-28 |
| DE3851419D1 (de) | 1994-10-13 |
| EP0321738A3 (en) | 1990-03-07 |
| EP0321738B1 (de) | 1994-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE69615458T2 (de) | Dünnfilmtransistor über einem isolierten Halbleitersubstrat und Verfahren zur Herstellung | |
| DE69330564T2 (de) | Integrierte Schaltung die eine EEPROM-Zelle und einen MOS-Transistor enthält | |
| DE3856545T2 (de) | Halbleiterbauelement mit isoliertem Gatter | |
| DE68928326T2 (de) | Eingeschlossener transistor mit eingegrabenem kanal | |
| DE19531629C1 (de) | Verfahren zur Herstellung einer EEPROM-Halbleiterstruktur | |
| DE2947350A1 (de) | Verfahren zum herstellen von mnos-speichertransistoren mit sehr kurzer kanallaenge in silizium-gate-technologie | |
| DE2700873A1 (de) | Verfahren zur herstellung von komplementaeren isolierschicht-feldeffekttransistoren | |
| DE19520958C2 (de) | Halbleitervorrichtung mit Wannenbereichen und Verfahren zur Herstellung der Halbleitervorrichtung | |
| DE2903534A1 (de) | Feldeffekttransistor | |
| DE4444686B4 (de) | Halbleiterbauelement mit MOS-Transistor und Verfahren zu seiner Herstellung | |
| DE69231832T2 (de) | Halbleiteranordnung ausgerüstet mit einem Hochspannungs-MISFET | |
| DE69231484T2 (de) | Verfahren zur Herstellung von Isolationszonen des LOCOS-Typs für integrierte Schaltungen vom MOS-Typ | |
| DE4325348C2 (de) | Halbleitervorrichtung und Herstellungsverfahren dafür | |
| DE69332006T2 (de) | Planares Verfahren unter Verwendung von gemeinsamen Ausrichtungsmarken für die Wannenimplantierungen | |
| DE2160462A1 (de) | Halbleiteranordnung und verfahren zur herstellung dieser halbleiteranordnung. | |
| DE3650638T2 (de) | Integrierte Halbleiterschaltung mit Isolationszone | |
| DE3686180T2 (de) | Vertikaler mos-transistor mit peripherer schaltung. | |
| DE3851419T2 (de) | MOS-Transistor mit erhöhtem Isolationsvermögen. | |
| WO1997013277A1 (de) | Mos-transistor mit hoher ausgangsspannungsfestigkeit | |
| DE3046524A1 (de) | "halbleitervorrichtung und verfahren zu ihrer herstellung" | |
| DE3932445C2 (de) | Komplementäre Halbleitereinrichtung mit einem verbesserten Isolationsbereich | |
| EP0166386A2 (de) | Integrierte Schaltung in komplementärer Schaltungstechnik | |
| DE3139169C2 (de) | ||
| DE1949523A1 (de) | Halbleiterbauelement,insbesondere Metall-Isolator-Halbleiter-Feldwirkungstransistor und Verfahren zu seiner Herstellung | |
| DE2415736A1 (de) | Metall-silizium-feldeffekttransistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8364 | No opposition during term of opposition | ||
| 8339 | Ceased/non-payment of the annual fee |