JPS6066444A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS6066444A
JPS6066444A JP17500783A JP17500783A JPS6066444A JP S6066444 A JPS6066444 A JP S6066444A JP 17500783 A JP17500783 A JP 17500783A JP 17500783 A JP17500783 A JP 17500783A JP S6066444 A JPS6066444 A JP S6066444A
Authority
JP
Japan
Prior art keywords
insulating film
field insulating
semiconductor device
wiring
electrode
Prior art date
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Pending
Application number
JP17500783A
Other languages
English (en)
Inventor
Tomoyuki Furuhata
智之 古畑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
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Filing date
Publication date
Application filed by Seiko Epson Corp, Suwa Seikosha KK filed Critical Seiko Epson Corp
Priority to JP17500783A priority Critical patent/JPS6066444A/ja
Publication of JPS6066444A publication Critical patent/JPS6066444A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、金属絶縁物半導体トランジスタ（ＭＯ８Ｔｒ
）と称される電界効果トランジスタの構造に関するもの
である。
斯種のＭＯＳ）ランジスタに関しては、幾多の提案がな
され、改良の手が加えられている。
例えば、同一チップ上に形成される各Ｍ０８トランジス
タを分離するために形成されるフィールド絶縁膜上に配
線がなされる場合に形成される寄生Ｍ０８トランジスタ
によるフィールド絶縁膜下のリーク電流を防止する手段
として、前記フィールド絶縁膜下にストッパを打ち込む
方法がある。
これを第１図に示す。ここに、１は半導体、２は拡散層
領域、３はゲート′電極、４はフィールド絶縁膜、５は
パッシベーション皮膜、６は配線、７はストッパである
。
しかしながら、この方法によると拡散層２とストッパ７
の間の接合耐圧が低下するため、高電位を印加する必要
のあるＭＯＥ＋）ランジスタには適用できない。
そこで、その場合にはフィールド絶縁膜下のストッパ７
と拡散層２とを分離させる方法が考えられる。
これを第２図に示す。ここに、１乃至７は第１図の１乃
至７と同様である。
ところが、この方法によるとフォトマスクによリ、拡散
層２とストッパ７とを分ｇｌさせる必要があるため、マ
スク合せズレの問題から微細化を進めるにあたり障害と
なる。
本発明は、このような従来の装置の有する欠点を解決せ
んとして提案される。
本発明は、フィールド絶縁膜上に配線される電極により
形成される寄生Ｍ０８トランジスタの動作を防止し、リ
ーク電流のない半導体装置を得ることを目的とし、その
構造に新規な手段を提案する。
そこで本発明では、前記フィールド絶縁膜上でかつ上記
配線下に絶縁膜を介して、ウェルまたは基板と同電位の
電極を形成した半導体装置を提案する。
第３図は、本発明による半導体装置の構造断面図である
。ここに、１乃至７は第１図及び第２図の１乃至７と同
様であり、８は電極である。
フィールド絶縁ｙ４上の電極８と基板１またはウェルと
が同電位であるので、上記寄生ＭＯＢ）ランジスタは常
にオフ状態にあり、リーク電流の発生を防止することが
できる。
同時に、ストッパを使用していないので、接合耐圧を低
減することもない。
【図面の簡単な説明】
第１図及び第２図は従来の半導体装置の構造を示す断面
図、第３図は本発明による半導体装置の構造を示す断面
図である。 竿１図ノｂ至第３図において、 １・・・・−・半導体 ２・・・・・・拡散層領域 ３・・・・・・ゲート電極 ４・・・・・・フィールド絶縁膜 ５・・・・・・パッシベーション皮膜 ６・・・・・・アルミ配線 ７・・・・・・ストッパ ８・・・・・・電極 以　上 出願人　株式会社諏訪精工舎 代理人　弁理士　最上　務 第２図 第３図

Claims (1)

    【特許請求の範囲】
  1. ＭＯ８構造を有する半導体装置において、同一チップ上
    に形成される各ＭＯ日トランジスタを分離するために形
    成されるフィールド絶縁膜上に配線が形成される場合、
    前記フィールド絶縁膜上でかつ前記配線下に絶縁膜を介
    して、ウェルまたは基板と同電位の一極を形成すること
    を特徴とする半導体装置。
JP17500783A 1983-09-21 1983-09-21 半導体装置 Pending JPS6066444A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0321738A2 (en) * 1987-12-23 1989-06-28 Texas Instruments Incorporated MOS transistor with enhanced isolation capabilities
US5164803A (en) * 1988-12-24 1992-11-17 Mitsubishi Denki Kabushiki Kaisha Cmos semiconductor device with an element isolating field shield
US5792696A (en) * 1995-04-17 1998-08-11 Samsung Electronics Co., Ltd. Nonvolatile memory device and manufacturing method thereof
US5861656A (en) * 1989-12-06 1999-01-19 Telefonaktiebolaget Lm Ericsson High voltage integrated circuit
US6287902B1 (en) 1996-06-28 2001-09-11 Samsung Electronics Co., Ltd. Methods of forming etch inhibiting structures on field isolation regions

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0321738A2 (en) * 1987-12-23 1989-06-28 Texas Instruments Incorporated MOS transistor with enhanced isolation capabilities
US5164803A (en) * 1988-12-24 1992-11-17 Mitsubishi Denki Kabushiki Kaisha Cmos semiconductor device with an element isolating field shield
US5861656A (en) * 1989-12-06 1999-01-19 Telefonaktiebolaget Lm Ericsson High voltage integrated circuit
US5792696A (en) * 1995-04-17 1998-08-11 Samsung Electronics Co., Ltd. Nonvolatile memory device and manufacturing method thereof
US5932920A (en) * 1995-04-17 1999-08-03 Samsung Electronics Co., Ltd. Nonvolatile memory device and manufacturing method thereof
US6287902B1 (en) 1996-06-28 2001-09-11 Samsung Electronics Co., Ltd. Methods of forming etch inhibiting structures on field isolation regions

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