JPH0254530A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0254530A JPH0254530A JP20554888A JP20554888A JPH0254530A JP H0254530 A JPH0254530 A JP H0254530A JP 20554888 A JP20554888 A JP 20554888A JP 20554888 A JP20554888 A JP 20554888A JP H0254530 A JPH0254530 A JP H0254530A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、半導体装置の構造、特に電源電圧が少なくと
も2種類以上ある、いわゆる高耐圧半導体装置の構造に
関するものである。
も2種類以上ある、いわゆる高耐圧半導体装置の構造に
関するものである。
[従来の技術]
従来の装置では、高電源電圧金属配線(以下、Vccラ
インと称す、)と低電源電圧金属配線(以下、Vddラ
インと称す、)は同一の層上に形成されていた。
インと称す、)と低電源電圧金属配線(以下、Vddラ
インと称す、)は同一の層上に形成されていた。
[発明が解決しようとする課題1
しかし、前述の従来技術では高電位を有する■CCライ
ンと基板間で生ずる電場は素子の特性に対して大きな影
響を与える。その−例を第2図に示す。
ンと基板間で生ずる電場は素子の特性に対して大きな影
響を与える。その−例を第2図に示す。
第2図において201はP型のシリコン基板である。2
02は基板上に形成したP型の不純物拡散層である。2
03は基板上に形成したN型の不純物拡散層である。2
04は層間の絶縁膜である。205は金属配線層であり
、例えばアルミニュウム等で形成する。202と203
のPN接合における降伏耐圧は205の金属配線と基板
間の電場の強さに依存する。205がVddラインとし
た場合に202と203間にある大きさの逆バイアス印
加時の空乏層の様子を(1)とする。
02は基板上に形成したP型の不純物拡散層である。2
03は基板上に形成したN型の不純物拡散層である。2
04は層間の絶縁膜である。205は金属配線層であり
、例えばアルミニュウム等で形成する。202と203
のPN接合における降伏耐圧は205の金属配線と基板
間の電場の強さに依存する。205がVddラインとし
た場合に202と203間にある大きさの逆バイアス印
加時の空乏層の様子を(1)とする。
しかし205が一40V以上程度の電位を有するvcC
ラインとした場合には、空乏層の様子は(2)のように
なるためPN接合の降伏耐圧は低下する。
ラインとした場合には、空乏層の様子は(2)のように
なるためPN接合の降伏耐圧は低下する。
その他電源電圧ラインと基板間で生ずる電場が寄生MO
Sトランジスタをターンオンし装置のリーク等悪影響を
及ぼすことは周知の事実であり電源電圧ラインの電位が
大きくなればなるほど寄生MOSトランジスタが動作し
易くなることはいうまでもない。
Sトランジスタをターンオンし装置のリーク等悪影響を
及ぼすことは周知の事実であり電源電圧ラインの電位が
大きくなればなるほど寄生MOSトランジスタが動作し
易くなることはいうまでもない。
本発明はこのような問題点を解決するためのもので、そ
の目的とするところは、Vccラインによる基板上に形
成された素子への影響をなくし、Vccラインに対して
従来与λられていたパターンレイアウトの制約を1.1
<ずことにある。そして同一半導体基板に高耐圧素子
と低耐圧素子を併設せしめることが容易で、微細な半導
体装置を提供することにある。
の目的とするところは、Vccラインによる基板上に形
成された素子への影響をなくし、Vccラインに対して
従来与λられていたパターンレイアウトの制約を1.1
<ずことにある。そして同一半導体基板に高耐圧素子
と低耐圧素子を併設せしめることが容易で、微細な半導
体装置を提供することにある。
[課題を解決するための手段]
本発明の半導体装置は、電源電圧の種類によって配線層
を多層化し高電源電圧配線層が低電源電圧配線層よりも
上層に位置することを特徴とする。
を多層化し高電源電圧配線層が低電源電圧配線層よりも
上層に位置することを特徴とする。
[実 施 例]
第1図は、本発明の高1ii1圧MO5型半導体装置の
実施例における断面図である。以下第1図にもとすいて
、本発明の実施例を具体的にしめした。
実施例における断面図である。以下第1図にもとすいて
、本発明の実施例を具体的にしめした。
図中の101は半導体基板である。A、Bは基板上に形
成したMO3型半導体素子であり、Aは高耐圧素子、B
は低耐圧素子である。102は分離領域の酸化膜であり
、従来のL OCOS法で、例えば水蒸気雰囲気中で1
100℃、50分の熱処理で形成し1.5ミクロン程の
厚さである。
成したMO3型半導体素子であり、Aは高耐圧素子、B
は低耐圧素子である。102は分離領域の酸化膜であり
、従来のL OCOS法で、例えば水蒸気雰囲気中で1
100℃、50分の熱処理で形成し1.5ミクロン程の
厚さである。
103は、MOS!−ランジスタのソース領域及びドレ
イン領域である6 104はポリシリコンからなるゲー
ト電極であり、気相成長法により形成する。106はポ
リシリコン電極と配線層とを分離する第一の層間絶縁膜
であり、例えばシリコン酸化膜を気相成長法により0.
5ミクロン形成する。105は第一の配線層であり例え
ばアルミニュウムをスパッタリングして形成する。10
8は第二の配線層であり例えば105と同様に形成する
。107は第一の配線層105と第二の配線層108を
分離するための第二の層間絶縁膜である。本発明によれ
ば第一の配線層は主としてVddラインの接続のために
用い、第二の配線層は主としてVccラインの接続のた
めに用いる。
イン領域である6 104はポリシリコンからなるゲー
ト電極であり、気相成長法により形成する。106はポ
リシリコン電極と配線層とを分離する第一の層間絶縁膜
であり、例えばシリコン酸化膜を気相成長法により0.
5ミクロン形成する。105は第一の配線層であり例え
ばアルミニュウムをスパッタリングして形成する。10
8は第二の配線層であり例えば105と同様に形成する
。107は第一の配線層105と第二の配線層108を
分離するための第二の層間絶縁膜である。本発明によれ
ば第一の配線層は主としてVddラインの接続のために
用い、第二の配線層は主としてVccラインの接続のた
めに用いる。
また、第1図においてはMOS型の素子について説明し
たが、高電源電圧と低電源電圧で駆動する素子であるな
らば本発明の趣旨になんら逸脱しないことは言うまでも
ない。
たが、高電源電圧と低電源電圧で駆動する素子であるな
らば本発明の趣旨になんら逸脱しないことは言うまでも
ない。
[発明の効果1
以上述べたように本発明の半導体装置では、■CCライ
ンの電場による基板上に形成された素子への影響をなく
し、Vccラインに対して従来与えられていたパターン
レイアウトの制約をなくすことができる。そして同一半
導体基板に高耐圧素子と低耐圧素子を併設せしめること
が容易で、微細な半導体装置を構成することができた。
ンの電場による基板上に形成された素子への影響をなく
し、Vccラインに対して従来与えられていたパターン
レイアウトの制約をなくすことができる。そして同一半
導体基板に高耐圧素子と低耐圧素子を併設せしめること
が容易で、微細な半導体装置を構成することができた。
主要断面図である。
101 ・ ・
102 ・ ・
103 ・
104 ・ ・
106 ・
107 ・ ・
108 ・
109 ・ ・
A ・ ・ ・
B ・ ・
・シリコン基板
・索子分離酸化膜
ソース及びドレイン領域
ゲート電極
第一配線層
・第一層間絶縁層
・第二層間絶縁層
・第二配線層
・最終保護膜
高耐圧x+ o s トランジスタ領域・低耐圧MO3
I−ランジスク領域 以上
I−ランジスク領域 以上
第1図は、本発明の半導体装置の一実施例を示す主要断
面図である。
面図である。
Claims (1)
- 高耐圧素子と低耐圧素子が共存する半導体装置において
、電源電圧の種類によって配線層を多層化し高電源電圧
配線層が低電源電圧配線層よりも上層に位置することを
特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20554888A JPH0254530A (ja) | 1988-08-18 | 1988-08-18 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20554888A JPH0254530A (ja) | 1988-08-18 | 1988-08-18 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0254530A true JPH0254530A (ja) | 1990-02-23 |
Family
ID=16508715
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20554888A Pending JPH0254530A (ja) | 1988-08-18 | 1988-08-18 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0254530A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04171938A (ja) * | 1990-11-06 | 1992-06-19 | Nippon Steel Corp | 半導体集積回路装置 |
-
1988
- 1988-08-18 JP JP20554888A patent/JPH0254530A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04171938A (ja) * | 1990-11-06 | 1992-06-19 | Nippon Steel Corp | 半導体集積回路装置 |
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