DE3650638T2 - Integrierte Halbleiterschaltung mit Isolationszone - Google Patents

Integrierte Halbleiterschaltung mit Isolationszone

Info

Publication number
DE3650638T2
DE3650638T2 DE3650638T DE3650638T DE3650638T2 DE 3650638 T2 DE3650638 T2 DE 3650638T2 DE 3650638 T DE3650638 T DE 3650638T DE 3650638 T DE3650638 T DE 3650638T DE 3650638 T2 DE3650638 T2 DE 3650638T2
Authority
DE
Germany
Prior art keywords
silicon oxide
type
region
substrate
drain regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE3650638T
Other languages
English (en)
Other versions
DE3650638D1 (de
Inventor
Michio Komatsu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Publication of DE3650638D1 publication Critical patent/DE3650638D1/de
Application granted granted Critical
Publication of DE3650638T2 publication Critical patent/DE3650638T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/906Dram with capacitor electrodes used for accessing, e.g. bit line is capacitor plate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Description

    Hintergrund der Erfindung
  • Die vorliegende Erfindung betrifft eine integrierte Halbleiterschaltung und ein Verfahren zur Herstellung derselben, mit verbessertem Isolierbereich zum Isolieren von Schaltungselementen, die in einem Halbleitersubstrat ausgebildet sind, und insbesondere eine verbesserte Isolation eines Feldeffekttransistors mit isoliertem Gate (im Nachfolgenden als IGFET's abgekürzt) vom N-Kanal-Typ, der in einem P-Typ-Bereich eines Halbleitersubstrats gebildet ist.
  • Eine derartige integrierte Halbleiterschaltung gemäß dem Oberbegriff von Anspruch 1 ist aus der EP-A-0090520 bekannt.
  • In einer integrierten Halbleiterschaltung sind die Schaltungselemente voneinander durch eine dicke Feld-Siliziumoxidschicht isoliert, die teilweise in ein Halbleitersubstrat von einem Leitertyp eingebettet ist, wobei eine Kanalstopzone eine Leitfähigkeit hat, die eine höherer Fremdatomkonzentration als die des Substrats hat, welches unter der Unterseite der eingebetteten Feldsiliziumschicht vorgesehen ist. Der Isolierbereich, bestehend aus der Feld-Siliziumoxidschicht und der Kanalstopzone muß eine hohe Schwellwertspannung im Feldbereich realisieren. Aus diesem Grund ist es wünschenswert, die Feldoxidschicht so dick als möglich und die Fremdatomkonzentration der Kanalstopzone so hoch als möglich zu machen. Die Dicke der Feldoxidschicht ist jedoch auf ein gewisses Maß begrenzt, weil eine zu dicke Feldoxidschicht die erforderliche Ebenheit der Oberfläche der Vorrichtung opfert und Kristalldefekte im aktiven Bereich, d.h. dem die Schaltungselemente bildenden Bereich, erzeugt. Andererseits ist auch die Fremdatomkonzentration der Kanalstopzone begrenzt, da Fremdatome zum Erzeugen der Kanalstopzone vor dem thermischen Oxidationsprozeß zum Bilden der dicken Feldoxidschicht in das Substrat eingebaut werden müssen. Der thermische Oxidationsprozeß wird unter hoher Temperatur für eine lange Zeitdauer durchgeführt und daher kann die Fremdatomkonzentration der Kanalstopzone nicht auf einen Wert höher als eine gewisse Grenze erhöht werden. Darüberhinaus sinkt die Übergangs- Durchschlagspannung zwischen der Kanalstopzone und einem Bereich der Schaltungselemente, wie beispielsweise Sourceoder Drainbereich des mit der Kanalstopzone in Kontakt stehenden IGFET, selbst wenn die Fremdatomkonzentration der Kanalstopzone erhöht werden könnte. Somit betrug die obere Grenze der Fremdatomkonzentration der Kanalstopzone unter der teilweise eingebetteten Feldoxidschicht 10¹&sup8; Atom-cm³.
  • Wenn weiterhin die Vorrichtung mit dem vorstehend beschriebenen Aufbau mit ionisierenden Strahlen (γ-Strahlen, α- Strahlen oder Elektronenstrahlen) bestrahlt wird, wandern Defektelektronen in den in der Siliziumoxidschicht ausgebildeten Elektron-Defektelektronpaaren in die Grenzschicht zwischen Siliziumsubstrat und Siliziumoxidschicht und lagern sich in der Nähe der Grenzschicht an. Daher akkumuliert in der Siliziumoxidschicht eine feststehende elektrische Ladung positiver Polarität. Für den Fall eines P-Typ- Siliziumsubstrats wird das elektrische Feld in einer Richtung errichtet, um die Oberfläche des Siliziumsubstrats umzukehren und daher kann der Kriechstrom durch Bestrahlung mit ionisierenden Strahlen fließen. Der Kriechstrom steigt mit dem Ansteigen der Bestrahlung. Weiterhin werden die ionisierten Defektelektronen mehr in der dicken Siliziumoxidschicht als in der dünnen Siliziumoxidschicht erzeugt und daher ist der Kriechstrom infolge der ionisierenden Bestrahlung unter der dicken Siliziumoxidschicht im Isolierbereich erhöht. Daher muß unter Berücksichtigung der Wirkung durch Bestrahlung mit ionisierenden Strahlen die Feldisolierschicht auf dem P-Typ-Substratsbereich zum Isolieren der N-Typ-Bereiche dünn sein.
  • Zusammenfassung der Erfindung
  • Eine Aufgabe der vorliegenden Erfindung ist es, eine integrierte Halbleiterschaltung zu schaffen, die einen wirksamen Isolierbereich zum Isolieren der Schaltungselemente hat, bei der im Feldbereich eine hohe Schwellwertspannung realisiert wird, ohne daß die Kurzschlußspannung gesenkt wird.
  • Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Isolierstruktur zu schaffen, die einen niedrigen Kriechstrom infolge ionisierender Bestrahlung hat.
  • Diese Aufgaben der Erfindung werden durch die Merkmale der Patentansprüche 1 und 3 gelöst.
  • Mit den Merkmalen der Patentansprüche ist es möglich, daß, wenn ionisierende Strahlen auftreffen, die parasitäre Kanalbildung zwischen den ersten und zweiten Schaltungselementen durch den ersten Fremdatombereich abgeschnitten werden kann, und zwar an einem mittleren Abschnitt des Isolierbereichs. Andererseits liegt die Fremdatomkonzentration der zweiten und dritten Fremdatomteile vorzugsweise in Bereichen von 5x10¹&sup6; bis 1x10¹&sup8; Atome/cm³, und die Dicke der ersten und zweiten dicke Isolierschicht liegt vorzugsweise im Bereich von 0,5 µm bis 1,2 µm. Diese Abschnitte des Isolierbereichs sind für die Isolation der Schaltungselemente nützlich, wenn keine ionisierenden Strahlen auftreffen. Weiterhin wird die dicke und wenigstens teilweise eingebettete Isolierschicht dazu verwendet, aktive Bereiche, in welchen die Schaltungselemente gebildet werden und den mittleren Abschnitt des Isolierbereiches, in welchem der erste Fremdatomteil gebildet ist, anzureißen. Wenn die Schaltungselemente N-Kanal-IGFET's und die N-Typ-Source sind, wird ein Drain-Bereich mit 5x10¹&sup9; Atom/cm³ an der dicken Feldisolierschicht anliegen, der zweite und dritte Fremdatombereich vom P-Typ, die einen Fremdatombereich von 1x10¹&sup7; Atome/cm³ haben, bilden einen PN-Übergang mit dem Source- oder Drain-Bereich. In diesem Fall kann die Kurzschlußspannung des PN-Übergangs auf ungefähr 20 V gehalten werden und es tritt kein irgendwie geartetes Problem auf. Wenn der erste Fremdatombereich vom P-Typ, der eine Fremdatomkonzentration von 1x10¹&sup9; Atome/cm³ hat, direkt den Source-Drain-Bereich kontaktiert, würde die Kurzschlußspannung so niedrig wie 5 V oder weniger werden. Der Bereich des Substrats kann ein P-Well sein. In diesem Fall ist der andere Bereich des Substrats vom N-Leitungstyp, und es sind in ihm viele P-Kanal-IGFET's gebildet, um das CMOS-Element mit dem N-Kanal-IGFET in dem P-Well zu bilden. In einer derartigen Vorrichtung können der erste Fremdatombereich der vorliegenden Erfindung und die P-Typ-Source- und Drain- Bereiche der P-Kanal-IGFET's gleichzeitig durch den selben Prozeß hergestellt werden.
  • Kurze Beschreibung der Figuren
  • Es zeigt:
  • Fig. 1 eine integrierte Halbleiterschaltung die eine herkömmliche Isolierstruktur zum Isolieren der Schaltungselemente verwendet, im Schnitt;
  • Fig. 2 ein Diagramm, das den Kriechstrom durch eine parasitäre MOS-Aktion in einer herkömmlichen Isolierstruktur zeigt, der in Abhängigkeit von der Größe der ionisierenden Strahlen variiert;
  • Fig. 3A eine erste Ausführungsform der vorliegenden Erfindung in der Draufsicht; und
  • Fig. 3B eine Schnittansicht entlang der Schnittlinie B-B' in Fig. 3A in Pfeilrichtung gesehen; und
  • Fig. 4A bis 4C einen Herstellprozeß in der Reihenfolge der Schritte gemäß der ersten Ausführungsform der vorliegenden Erfindung im Schnitt.
  • Beschreibung des Standes der Technik
  • Bezugnehmend auf Fig. 1 werden in einem P-Typ-Siliziumsubstrat 11 ein N&spplus;-Typ-Source- oder Drain-Bereich 15 eines ersten IGFET und ein N&spplus;-Typ-Source- oder Drain-Bereich 25 eines zweiten IGFET gebildet. Die ersten und zweiten IGFET's, d.h. der N&spplus;-Typ-Bereich 15 und der N&spplus;-Typ-Bereich 25 sind durch einen Isolierbereich isoliert, der aus einer dicken Feld-Siliziumoxidschicht 13 und einem P&spplus;-Typ-Fremdatombereich 12 besteht, d.h. einer Kanalstopzone 12. Die dicke Feldoxidschicht 13 hat eine Dicke von ungefähr 1,5 µm und ist teilweise ausgehend von der Hauptfläche 18 des Substrats 11 in das Substrat eingebettet und die Kanalstopzone 12 liegt an dem Boden 19 der dicken Feldoxidschicht 12 an. Auf der dicken Feldoxidschicht 13 und den jeweiligen dünnen Gate-Isolierfilmen 14, 24 ist ein Zwischenisolierfilm 16 aus Phosphorsilikatglas gebildet, und auf dem Isolierbereich ist eine Leiterbahnenschicht 17 vorgesehen. Bei einem derartigen Aufbau besteht die Neigung dazu, daß eine parasitäre MOS-Transistoraktion auftritt. Es wird nämlich eine Inversionsschicht, in diesem Fall N-Typ-Schicht unter der Feldschicht 13 zwischen den N&spplus;-Typ-Bereichen 15,25 durch Anlegen einer hohen Spannung mit positiver Polarität an die Leiterbahnenschicht 17 beispielsweise dann erzeugt, wenn die dicke Feldoxidschicht 13 eine Dicke von 1 µm hat und die Kanalstopzone 12 eine Fremdatomkonzentration von unge fähr 10¹&sup7; Atome/cm³ hat. Weiterhin ist bei diesem Aufbau der Zwischenisolierfilm 16 zwischen der Leiterbahnenschicht 17 und der dicken Feldoxidschicht 13 angeordnet. Es wird geschätzt, daß ein elektrischer Kriechstrom mit einem Pegel kleiner als 10&supmin;²&sup0; A (Ampere) zwischen den N&spplus;-Typ-Bereichen 15, 25 fließt, die jeweils zu den unterschiedlichen IGFET's gehören, wenn der Abstand zwischen den N&spplus;-Typ-Bereichen 15, 25, d.h. die Länge des Isolierbereiches 2 µm ist, und die Breite jedes der N&spplus;-Typ-Bereiche 15, 25 ungefähr 50 µm beträgt. Bezüglich der Potentiale ist eine Spannung von 5 Volt an die Leiterbahnenschicht 17 und den N&spplus;-Typ-Bereich 15 angelegt und das Substrat 11 und der N&spplus;-Typ-Bereich 15 werden auf einem Massepotential gehalten. Uber einen gewöhnlichen Bereich der Betriebsspannung ist daher der Kriechstrom durch den parasitären MOS-Transistor, wie in der Fig. 2 gezeigt, vernachlässigbar klein. Wenn die Vorrichtung mit der vorstehend beschriebenen Konstruktion mit ionisierender Strahlung bestrahlt wird (γ-Strahlen, α- Strahlen oder Elektronenstrahlen), wandern die Defektelektronen in den Elektronen-Defektelektronen-Paaren, welche in der Oxidschicht 13 gebildet sind, in die Grenzschicht zwischen Siliziumsubstrat und Feldoxidschicht, und werden von den Defektelektronen, die in großen Mengen in der Nähe der Grenzschicht verteilt sind, eingefangen. Daher akkumuliert in der Feldoxidschicht 13 eine feststehende elektrische Ladung positiver Polarität. Demgemäß steigt der Kriechstrom durch die parasitäre MOS-Transistor-Aktion stetig mit dem Ansteigen der Menge der ionisierenden Strahlung, wie dies in der Fig. 2 gezeigt ist. Im Fall der parasitären MOS- Transistor-Aktion der vorstehend beschriebenen Konstruktion steigt beispielsweise der Kriechstrom um ungefähr 10¹&sup0;, wenn die Menge der ionisierenden Strahlung 1x10&sup5; rad (Si) ist. Der erhöhte Kriechstrom bewirkt nicht nur eine Beeinflussung der Charakteristika der aktiven Transistoren allein, sondern auch der Betriebscharakteristika der integrierten Schaltung. Um dieses Problem zu lösen, kann versucht werden, die Konzentration des Fremdatombereiches 12 unter der Feldoxidschicht 13 so zu erhöhen, daß die Oberflächeninversion nur wenig stattfindet. Die Fremdatomkonzentration des Fremdatombereiches, das heißt der Kanalstopzone, ist jedoch auf 10¹&sup8; Atome/cm³ oder weniger begrenzt, wie dies vorstehend erwähnt ist. Eine solche Konzentration ist nicht ausreichend, um zu verhindern, daß der parasitäre MOS-Transistor einen Kriechstrom erzeugt, wenn er mit ionisierender Strahlung bestrahlt wird.
  • Beschreibung der Ausführungsformen der vorliegenden Erfindung:
  • Bezugnehmend auf die Figuren 3A und 3B hat die Ausführungsform ein P-Typ-Siliziumsubstrat 11 mit einer Fremdatomkonzentration von 8x10¹&sup4; Atome/cm³, einen ersten N-Kanal-IGFET 100 und einen zweiten N-Kanal-IGFET 200. Die ersten und zweiten IGFET's sind durch einen Isolierbereich 300 gemäß der vorliegenden Erfindung isoliert und getrennt, und eine Leiterbahnenschicht 17 aus Aluminium ist auf dem Isolierbereich 300 vorgesehen, wobei ein Zwischenisolierfilm 16 aus Phosphorsilikatglas dazwischen angeordnet ist. Der Zwischenisolierfilm auf dem Isolierbereich ist in einigen Fällen nicht notwendig. Um Komplexität zu vermeiden, ist die Leiterbahnenschicht 17 in der Fig. 3A durch strichpunktierte Linien dargestellt. Der erste IGFET 100 hat N&spplus;-Source- und -Drain-Bereiche 15,15' mit der Fremdatomkonzentration von 5x10¹&sup9; Atome/cm³ und eine Gate-Elektrode 36 aus polykristallinem Silizium, das auf einem Kanalbereich desselben über einem Gateisolierfilm 14 vorgesehen ist. Auch der zweite IGFET 200 hat N&spplus;-Sgurce und -Drain-Bereiche 25, 25' mit der Fremdatomkonzentration 5x10¹&sup9; Atome/cm³ und eine Gate-Elektrode 37 aus polykristallinem Silizium, das auf einem Kanalbereich desselben über einem Gateisolierfilm 24 vorgesehen ist. Der Isolierbereich 300 isoliert einen der Source- und Drainbereiche 15, 15' des ersten IGFET 100 gegenüber einem der Source- und Drainbereiche 25, 25' des zweiten IGFET 200. Der Isolierbereich 300 hat einen ersten Fremdatombereich 30 vom P&spplus;&spplus;-Typ mit der Fremdatomkonzentration von 1x10¹&sup9; Atome/cm³, einen thermisch aufgewachsenen, dünnen Siliziumoxidfilm 33, der auf dem ersten Fremdatombereich 30 vorgesehen ist, eine erste dicke Feldsiliziumoxidschicht 34, die zwischen dem ersten Fremdatombereich 30 und dem ersten IGFET 100 vorgesehen ist und teilweise in die Hauptfläche 18 des Substrats eingebettet ist, und eine zweite dicke Feldsiliziumoxidschicht 35, die zwischen dem ersten Fremdatombereich 30 und dem zweiten IGFET 200 vorgesehen ist und teilweise in die Hauptfläche 18 des Substrats eingebettet ist. Wie in der Fig. 3A gezeigt, umgibt der Isolierbereich mit dem ersten Fremdatombereich 30 und der ersten und zweiten Isolierschicht 34, 35 die jeweiligen IGFET's. Die ersten und zweiten dicken Feldisolierschichten 34, 35 haben eine Dicke von 1,0 µm und sind zwischen dem umgebenden ersten Fremdatombereich und jedem der IGFET's so vorgesehen, daß sie die Position des Substrats, in welchem der erste Fremdatombereich zu formen ist und die Positionen des Substrats, in welchem die IGFET's zu formen sind, zeichnen. Weiterhin hat bei dieser Ausführungsform der Isolierbereich 300 zweite und dritte Fremdatombereiche 31, 32, vom P&spplus;-Typ mit der Fremdatomkonzentration von 1x10¹&sup7; Atome/cm³, die unter und anliegend an den Unterseiten 19 der ersten bzw. zweiten dicken Isolierschicht 34, 35 vorgesehen sind. Durch die Isolierstruktur 300 kann, selbst wenn eine Bestrahlung mit ionisierender Strahlung wie beispielsweise α-Strahlen, γ-Strahlen oder Elektronenstrahlen erfolgt, die Inversionsschicht wirksam am mittleren Abschnitt, bestehend aus dem ersten Fremdatombereich 30 und dem dünnen Isolierfilm 33 des Isolierbereiches 300 abgeschnitten werden. Weiterhin ist der erste Fremdatombereich 30 mit hoher Fremdatomkonzentration nicht mit den Source- Drain-Bereichen 15, 25 kontaktiert und daher kann eine hohe Kurzschlußspannung erwartet werden. In den Figuren 3A und 3B sind allgemein bekannte Elektroden und Herausführungsleiterbahnen für Source- und Drain-Bereiche und Gateelektroden der Einfachheit halber weggelassen worden.
  • Bezugnehmend auf die Figuren 4A bis 4C ist der in der Fig. 38 gezeigte Isolierbereich 300 gemäß der ersten Ausführungsform durch die folgenden Prozeßschritte gebildet. Als erstes wird ein Antioxidationsmaskenmuster (nicht dargestellt) aus beispielsweise Siliziumnitrid selektiv auf der Hauptfläche des B&supmin;-Siliziumsubstrats ausgebildet, und ein P-Fremdatom wie beispielsweise Borion wird durch Ionenimplantation unter Verwendung des Siliziumnitridmusters oder eines Fotoresist-Musters (nicht dargestellt) als Maske implantiert. Dann werden durch Unterziehen einer Wärmebehandlung bei hoher Temperatur über eine lange Zeitdauer unter oxidierender Atmosphäre, wie beispielsweise Sauerstoff oder Dampf, die ersten und zweiten dicken Feldisolierschichten 34, 35 gebildet, wobei das Siliziumnitridmuster als Maske verwendet wird (siehe Fig. 4A) . Die dicken Feldisolierschichten 34, 35 sind ausgehend von der Hauptfläche teilweise eingebettet und die zweiten bzw. dritten Fremdatombereiche 31, 32 vom P&spplus;-Typ sind darunter ausgebildet. Nach dem Entfernen des Siliziumnitrid-Musters werden die Gateisolierfilme 14, 24 und der dünne Siliziumoxidfilm 33 neu durch eine Wärmebehandlung gebildet. Dann wird der thermisch aufgewachsene dünne Film 33 mit 80 nm (800 Å) Dicke durch ein erstes Maskenelement 40, wie beispielsweise aus Aluminium, wie in der Fig. 4A gezeigt, abgedeckt, und es wird ein N-Fremdatom 41, wie beispielsweise Phosphor oder Arsenion durch die Gateisolierfilme 14, 24 unter Verwendung des ersten Maskenelementes 40, der Feldisolierschichten 34, 35 und der Siliziumgateelektroden 36, 37 (Fig. 3A) als Maske, implantiert, um die Source-Drain-Bereiche 15, 15' bzw. 25, 25' der ersten und zweiten IGFET's zu bilden. Nach dem Entfernen des ersten Maskenelementes wird ein zweites Maskenelement 42 aus beispielsweise Aluminium, wie in der Fig. 48 gezeigt, selektiv ausgebildet, um den dünnen Isolierfilm 33 freizulegen, und durch den dünnen Isolierfilm 33 wird ein P-Fremdatom, wie beispielsweise Borion 43, in ein Substrat zwischen den dicken Feldisolierschichten 34, 35 mittels eines Ionenimplantationsverfahrens implantiert. Dann wird nach dem Entfernen des zweiten Maskenelementes 42 eine Wärmebehandlung durchgeführt, um das implantierte Borion zu aktivieren und es wird der erste Fremdatombereich 30 vom P&spplus;&spplus;-Typ gebildet (Fig. 4C).
  • Gemäß diesem Herstellprozeß wird der erste Fremdatombereich 30 vom P&spplus;&spplus;-Typ nicht vor der Durchführung der Feldoxidation zur Bildung der dicken Isolierschichten 34, 35 gebildet. Daher entwickeln sich keine Kristalldefekte, wenn das Feld oxidiert wird, und die Fremdatomkonzentration des ersten Fremdatombereiches wird durch thermische Diffusion beim Oxidieren des Feldes mit hoher Temperatur für eine lange Zeitdauer nicht gesenkt.

Claims (3)

1. Integrierte Halbleiterschaltung mit einem Halbleitersubstrat (11) vom P-Typ mit einer oberen Oberfläche, einem ersten Feldeffekttransistor (100) mit isoliertem Gate vom N-Kanaltyp, mit N-Typ-Source- und Drainbereichen (15, 15') die entlang der oberen Oberfläche des P-Typ-Halbleitersubstrats (11) ausgebildet sind, einem zweiten Feldeffekttransistor (200) mit isoliertem Gate vom N-Typ, mit N-Typ-Source- und Drainbereichen (25, 25'), die entlang der oberen Oberfläche des P-Typ-Substrats ausgebildet sind, einem Isolierbereich (300) zum Isolieren der ersten und zweiten Transistoren (100, 200), der zwischen den ersten und zweiten Transistoren (100, 200) vorgesehen ist, und einer Leiterbahnschicht (17), die oberhalb des Isolierbereichs (300) ausgebildet ist,
wobei der Isolierbereich aufweist:
Eine dünne Siliziumoxidschicht (33) und eine erste und zweite dicke Siliziumoxidschicht (34, 35), die benachbart zu der dünnen Oxidschicht (33) und den N-Typ-Source- und Drainbereichen der N-Kanal-Feldeffekttransistoren (100, 200) angeordnet sind, einen ersten P-Typ-Fremdatombereich (30), mit einer Fremdatomkonzentration, die höher als die des Substrats (11) ist, der in dem Substrat von den beiden ersten und zweiten Transistoren (100, 200) getrennt ausgebildet ist, einen zweiten P-Typ- Fremdatombereich (31), der unter der ersten dicken Siliziumoxidschicht (34) ausgebildet ist und einen dritten P-Typ- Fremdatombereich (32), der unter der zweiten dicken Siliziumoxidschicht (35) ausgebildet ist;
wobei der dünne Siliziumoxidfilm auf der oberen Oberfläche des ersten P-Typ-Fremdatombereichs, die erste dicke Siliziumoxidschicht zwischen einer Seite der dünnen Siliziumoxidschicht und einem der N-Typ-Source- und Drainbereiche (15) des ersten Transistors (100) ausgebildet ist, und teilweise ausgehend von der oberen Oberfläche des Substrats tiefer eingebettet ist als der eine der N-Typ-Source- und Drainbereiche des ersten Transistors (100), wobei die zweite dicke Siliziumoxidschicht zwischen der anderen Seite des dünnen Siliziumoxidfilms und einem der N-Typ-Source- und Drainbereiche (25) des zweiten Transistors (200) ausgebildet ist, und teilweise ausgehend von der oberen Oberfläche des Substrats (11) tiefer eingebettet ist als die N-Typ-Source- und Drainbereiche des zweiten Transistors;
dadurch gekennzeichnet, daß
der erste P-Typ-Fremdatombereich (30) eine Fremdatomkonzentration von 5 x 10¹&sup8; bis 1 x 10²&sup0; Atome/cm³ hat,
der dünne Siliziumoxidfilm (33) eine Dicke von 10 bis 100 nm (100 bis 1000 Å) hat, und daß
die ersten und zweiten dicken Siliziumoxidschichten (34, 35) eine Dicke von 0,5 bis 1,2 µm haben, und die zweiten und dritten P-Typ-Fremdatombereiche (31, 32) eine Fremdatomkonzentration von 5 x 10¹&sup6; bis 1 x 10¹&sup8; Atome/cm haben und mit einem der N-Typ-Source- und Drainbereiche (15, 25) des ersten bzw. zweiten Transistors (100, 200) einen PN-Übergang bilden.
2. Integrierte Haibleiterschaltung nach Anspruch 1, bei der der Isolationsbereich (300) sowohl den ersten als auch zweiten Transistor (100, 200) umgibt.
3. Verfahren zur Herstellung einer integrierten Halbleiterschaltung nach Anspruch 1, das den folgenden Ablauf an Schritten aufweist:
- Ausbilden der ersten (31) und dritten (32) P-Typ-Fremdatomebereiche und der ersten und zweiten dicken Siliziumoxidschichten (34, 35) durch selektive Ionenimplantation von P-Typ-Freindatomen in das Substrat und Durchführen einer Wärmebehandlung unter oxidierender Atmosphäre;
- thermisches Ausbilden des dünnen Siliziumoxidfilms (33) und der Gate-Siliziumoxidfilme (14, 24) der Transistoren (100, 200);
- selektives Ausbilden eines ersten Maskenelements (40), um den dünnen Siliziumoxidfilm (33) abzudecken und die dicken Siliziumoxidfilme (34, 35) freizulegen;
- Ionenimplantieren von N-Typ-Fremdatomen in das Substrat durch die Gate-Siliziumoxidfilme (14, 24) unter Verwendung des ersten Maskenelementes, wobei die ersten (34) und zweiten (35) dicken Siliziumoxidschichten und die Silizium-Gateelektroden (36, 37) als Maske zur Ausbildung der N-Typ- Source- und Drainbereiche (15, 15', 25, 25') der ersten und zweiten Transistoren verwendet werden;
- Entfernen des ersten Maskenelementes (40);
- selektives Ausbilden eines zweiten Maskenelementes (42), um die Gate-Siliziumoxidfilme (14, 24) abzudecken und den dünnen Siliziumoxidfilm (33) freizulegen; und
- Ionenimplantieren von P-Typ-Fremdatomen in das Substrat (11) durch den dünnen Siliziumoxidfilm (33) unter Verwendung des zweiten Maskenelementes (42) und der ersten und zweiten dicken Siliziumoxidschichten (34, 35) als Maske, zum Ausbilden des ersten P-Typ-Fremdatombereichs (30).
DE3650638T 1985-03-22 1986-03-24 Integrierte Halbleiterschaltung mit Isolationszone Expired - Lifetime DE3650638T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5780185 1985-03-22

Publications (2)

Publication Number Publication Date
DE3650638D1 DE3650638D1 (de) 1997-08-14
DE3650638T2 true DE3650638T2 (de) 1998-02-12

Family

ID=13066009

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3650638T Expired - Lifetime DE3650638T2 (de) 1985-03-22 1986-03-24 Integrierte Halbleiterschaltung mit Isolationszone

Country Status (3)

Country Link
US (2) US4748489A (de)
EP (1) EP0195460B1 (de)
DE (1) DE3650638T2 (de)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4990983A (en) * 1986-10-31 1991-02-05 Rockwell International Corporation Radiation hardened field oxides for NMOS and CMOS-bulk and process for forming
JPS63262873A (ja) * 1987-04-21 1988-10-31 Fuji Xerox Co Ltd 半導体装置
US4949162A (en) * 1987-06-05 1990-08-14 Hitachi, Ltd. Semiconductor integrated circuit with dummy pedestals
JP2644776B2 (ja) * 1987-11-02 1997-08-25 株式会社日立製作所 半導体装置及びその製造方法
US5670816A (en) * 1989-04-07 1997-09-23 Kabushiki Kaisha Toshiba Semiconductor device
JP2553723B2 (ja) * 1989-12-25 1996-11-13 三菱電機株式会社 化合物半導体集積回路装置
JPH0555566A (ja) * 1991-08-28 1993-03-05 Nec Corp 半導体装置
DE4225489A1 (de) * 1992-07-30 1994-02-03 Michael Prof Dr Rer Na Dittgen Verfahren zur Herstellung bioadhäsiver Augentropfen
JP2825068B2 (ja) * 1995-04-20 1998-11-18 日本電気株式会社 半導体装置
KR0149256B1 (ko) * 1995-08-25 1998-10-01 김주용 씨모스 트랜지스터 제조방법
JP3689505B2 (ja) * 1995-11-01 2005-08-31 キヤノン株式会社 半導体装置の作製方法
US7045437B1 (en) * 2005-06-27 2006-05-16 The Regents Of The University Of California Method for fabricating shallow trenches
WO2007001297A1 (en) * 2005-06-27 2007-01-04 The Regents Of The University Of California Method for fabricating shallow trenches
US7309636B2 (en) * 2005-11-07 2007-12-18 United Microelectronics Corp. High-voltage metal-oxide-semiconductor device and method of manufacturing the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3751722A (en) * 1971-04-30 1973-08-07 Standard Microsyst Smc Mos integrated circuit with substrate containing selectively formed resistivity regions
US4114255A (en) * 1976-08-16 1978-09-19 Intel Corporation Floating gate storage device and method of fabrication
US4095251A (en) * 1976-08-19 1978-06-13 International Business Machines Corporation Field effect transistors and fabrication of integrated circuits containing the transistors
US4378565A (en) * 1980-10-01 1983-03-29 General Electric Company Integrated circuit and method of making same
US4519849A (en) * 1980-10-14 1985-05-28 Intel Corporation Method of making EPROM cell with reduced programming voltage
US4466174A (en) * 1981-12-28 1984-08-21 Texas Instruments Incorporated Method for fabricating MESFET device using a double LOCOS process
JPS58165341A (ja) * 1982-03-26 1983-09-30 Toshiba Corp 半導体装置の製造方法
JPS58171832A (ja) * 1982-03-31 1983-10-08 Toshiba Corp 半導体装置の製造方法
NL8301234A (nl) * 1982-04-12 1983-11-01 Philips Nv Programmeerbaar leesgeheugen en werkwijze voor het vervaardigen daarvan.
US4546536A (en) * 1983-08-04 1985-10-15 International Business Machines Corporation Fabrication methods for high performance lateral bipolar transistors

Also Published As

Publication number Publication date
EP0195460B1 (de) 1997-07-09
DE3650638D1 (de) 1997-08-14
EP0195460A2 (de) 1986-09-24
US4748489A (en) 1988-05-31
EP0195460A3 (de) 1991-03-13
US4853340A (en) 1989-08-01

Similar Documents

Publication Publication Date Title
DE69209678T2 (de) Halbleiteranordnung für Hochspannungsverwendung und Verfahren zur Herstellung
DE69129617T2 (de) Integrierte Schaltungsanordnung, insbesondere geeignet für Hochspannungsanwendungen
DE69324871T2 (de) Hochspannungs-MIS-Feldeffektransistor und integrierte Halbleiterschaltung
DE2919522C2 (de)
DE69032735T2 (de) Verfahren zum Herstellen von Hochspannungs- und Niederspannungs-CMOS-Transistoren in einem einzigen integrierten Schaltungs-Chip
DE69517370T2 (de) Hochleistungs-Sperrschichttransistor mit niedriger Schwellenspannung
DE69015666T2 (de) MOSFET-Transistor mit nicht-gleichmässiger Schwellspannung im Kanalbereich.
DE3019850C2 (de)
DE3789350T2 (de) Herstellungsverfahren zur Ausbildung eines MOS-Transistors durch Selbstausrichtung der Source/Drain-Gebiete.
DE3877533T2 (de) Eine halbleiteranordnung mit einem feldeffekttransistor und einer schutzdiode zwischen source und drain.
DE19642538A1 (de) Halbleitereinrichtung und Herstellungsverfahren derselben
DE3650638T2 (de) Integrierte Halbleiterschaltung mit Isolationszone
DE19649686A1 (de) Struktur und Herstellungsverfahren eines Hochspannungs-Metalloxid-Silizium-Feldeffekttransistors (MOSFET)
DE2559360A1 (de) Halbleiterbauteil mit integrierten schaltkreisen
DE19535140A1 (de) Lateraler MOSFET mit hoher Stehspannung und einem Graben sowie Verfahren zu dessen Herstellung
DE19711729A1 (de) Horizontal-Feldeffekttransistor und Verfahren zu seiner Herstellung
DE2726003A1 (de) Verfahren zur herstellung von mis- bauelementen mit versetztem gate
DE68928312T2 (de) Leistungshalbleitervorrichtung
DE69231832T2 (de) Halbleiteranordnung ausgerüstet mit einem Hochspannungs-MISFET
DE2832154C2 (de)
DE4325348C2 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
DE2500047A1 (de) Verfahren zur herstellung von metalloxid-halbleitereinrichtungen
DE2160462C2 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung
DE2902368A1 (de) Komplementaer-mos-inverter
DE4101130A1 (de) Mos-feldeffekttransistor und verfahren zu dessen herstellung

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: NEC ELECTRONICS CORP., KAWASAKI, KANAGAWA, JP