JPH0555566A - 半導体装置 - Google Patents
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- JPH0555566A JPH0555566A JP3240313A JP24031391A JPH0555566A JP H0555566 A JPH0555566 A JP H0555566A JP 3240313 A JP3240313 A JP 3240313A JP 24031391 A JP24031391 A JP 24031391A JP H0555566 A JPH0555566 A JP H0555566A
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- 239000012535 impurity Substances 0.000 claims abstract description 60
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- 239000000758 substrate Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
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Abstract
(57)【要約】
【目的】 耐放射線性を有するMOSトランジスタのソ
ース・ドレイン間耐圧を向上する。 【構成】 MOSトランジスタのソース・ドレイン領域
14のチャネル幅方向の両端のゲート酸化膜下に、ソー
ス・ドレイン領域14とは極性の異なる高濃度不純物領
域15を形成し、かつこの高濃度不純物領域15とソー
ス・ドレイン領域14との間に、ソース・ドレイン領域
と同じ極性でソース・ドレイン領域よりは不純物濃度の
低い不純物領域16を形成する。
ース・ドレイン間耐圧を向上する。 【構成】 MOSトランジスタのソース・ドレイン領域
14のチャネル幅方向の両端のゲート酸化膜下に、ソー
ス・ドレイン領域14とは極性の異なる高濃度不純物領
域15を形成し、かつこの高濃度不純物領域15とソー
ス・ドレイン領域14との間に、ソース・ドレイン領域
と同じ極性でソース・ドレイン領域よりは不純物濃度の
低い不純物領域16を形成する。
Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
耐放射線性を有する半導体装置のソース・ドレイン間耐
圧を向上した半導体装置に関する。
耐放射線性を有する半導体装置のソース・ドレイン間耐
圧を向上した半導体装置に関する。
【0002】
【従来の技術】従来のMOSトランジスタでは、γ線に
代表されるような放射線が照射されると、酸化膜中で電
離が生じる。この電離によって正電荷と負電荷が生成さ
れるが、両電荷のうち、移動度の大きい負電荷(電子)
は直ちに消滅し、移動度の小さな正電荷は酸化膜中に取
り残されてしまう。この正電荷は徐々に酸化膜と基板と
の間にトラップされ、固定電荷となる。この電荷により
酸化膜下で反転が起こり、寄生MOSトランジスタを形
成してしまう。特に、この現象はフィールド酸化膜のよ
うな厚い酸化膜(7〜10μm程度)で顕著に起こり、
ソース・ドレイン間に不要なリーク電流が流れ、特性劣
化を生じる。
代表されるような放射線が照射されると、酸化膜中で電
離が生じる。この電離によって正電荷と負電荷が生成さ
れるが、両電荷のうち、移動度の大きい負電荷(電子)
は直ちに消滅し、移動度の小さな正電荷は酸化膜中に取
り残されてしまう。この正電荷は徐々に酸化膜と基板と
の間にトラップされ、固定電荷となる。この電荷により
酸化膜下で反転が起こり、寄生MOSトランジスタを形
成してしまう。特に、この現象はフィールド酸化膜のよ
うな厚い酸化膜(7〜10μm程度)で顕著に起こり、
ソース・ドレイン間に不要なリーク電流が流れ、特性劣
化を生じる。
【0003】そこで、従来では、このソース・ドレイン
間のリーク電流を防ぐために、例えば図5に示すような
MOSトランジスタのN+ ソース・ドレイン領域14の
チャネル幅方向両端のゲート電極13及びゲート酸化膜
下に高濃度のP+ 不純物領域15を設け、フィールド酸
化膜下のリーク電流経路の形成を抑えたものが提案され
ている。又、一般に放射線によってリーク電流が問題と
なるのはNチャネルMOSトランジスタであり、この方
策はPチャネルMOSトランジスタには適用されない。
間のリーク電流を防ぐために、例えば図5に示すような
MOSトランジスタのN+ ソース・ドレイン領域14の
チャネル幅方向両端のゲート電極13及びゲート酸化膜
下に高濃度のP+ 不純物領域15を設け、フィールド酸
化膜下のリーク電流経路の形成を抑えたものが提案され
ている。又、一般に放射線によってリーク電流が問題と
なるのはNチャネルMOSトランジスタであり、この方
策はPチャネルMOSトランジスタには適用されない。
【0004】
【発明が解決しようとする課題】上述した耐放射線性を
有する半導体装置のソース・ドレイン領域間のリーク電
流を抑止するためのP+ 不純物領域15は、不純物濃度
が高い程その効果は大きくなる。しかしながら、不純物
濃度を上げることで、このP+ 不純物領域15と隣接し
ているN+ ソース・ドレイン領域14間の耐圧の低下を
まねくという問題がある。例えば、P+ 不純物領域15
の深さ方向 0.1μmでの濃度を1012cm-3程度、N+ ソ
ース・ドレイン領域14の深さ方向 0.1μmでの濃度を
1015cm-3程度とすると、ソース・ドレイン間の耐圧は
7〜8V程度まで低下する。因みに、通常のMOSトラ
ンジスタのソース・ドレイン領域間の耐圧は12〜15
V程度である。本発明の目的は、耐放射線性を有するM
OSトランジスタにおけるソース・ドレイン間耐圧を向
上した半導体装置を提供することにある。
有する半導体装置のソース・ドレイン領域間のリーク電
流を抑止するためのP+ 不純物領域15は、不純物濃度
が高い程その効果は大きくなる。しかしながら、不純物
濃度を上げることで、このP+ 不純物領域15と隣接し
ているN+ ソース・ドレイン領域14間の耐圧の低下を
まねくという問題がある。例えば、P+ 不純物領域15
の深さ方向 0.1μmでの濃度を1012cm-3程度、N+ ソ
ース・ドレイン領域14の深さ方向 0.1μmでの濃度を
1015cm-3程度とすると、ソース・ドレイン間の耐圧は
7〜8V程度まで低下する。因みに、通常のMOSトラ
ンジスタのソース・ドレイン領域間の耐圧は12〜15
V程度である。本発明の目的は、耐放射線性を有するM
OSトランジスタにおけるソース・ドレイン間耐圧を向
上した半導体装置を提供することにある。
【0005】
【課題を解決するための手段】本発明の半導体装置は、
MOSトランジスタのソース・ドレイン領域のチャネル
幅方向の両端のゲート酸化膜下に、ソース・ドレイン領
域とは極性の異なる高濃度不純物領域を形成し、かつこ
の高濃度不純物領域とソース・ドレイン領域との間に、
ソース・ドレイン領域と同じ極性でソース・ドレイン領
域よりは不純物濃度の低い不純物領域を形成する。又
は、高濃度不純物領域とソース・ドレイン領域との間
に、高濃度不純物領域と同じ極性で高濃度不純物領域よ
りは不純物濃度の低い不純物領域を形成する。
MOSトランジスタのソース・ドレイン領域のチャネル
幅方向の両端のゲート酸化膜下に、ソース・ドレイン領
域とは極性の異なる高濃度不純物領域を形成し、かつこ
の高濃度不純物領域とソース・ドレイン領域との間に、
ソース・ドレイン領域と同じ極性でソース・ドレイン領
域よりは不純物濃度の低い不純物領域を形成する。又
は、高濃度不純物領域とソース・ドレイン領域との間
に、高濃度不純物領域と同じ極性で高濃度不純物領域よ
りは不純物濃度の低い不純物領域を形成する。
【0006】
【作用】本発明によれば、高濃度不純物領域とソース・
ドレイン領域間に設けた不純物領域によって、ソース・
ドレイン間耐圧を低下させることなく、放射線によるソ
ース・ドレイン間リーク電流が低減される。
ドレイン領域間に設けた不純物領域によって、ソース・
ドレイン間耐圧を低下させることなく、放射線によるソ
ース・ドレイン間リーク電流が低減される。
【0007】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の第1実施例の平面図であり、図2
(a)〜(d)はそれぞれ図1のAA,BB,CC,D
D線に沿う断面図である。これらの図において、Pウェ
ル11上にゲート酸化膜12及びゲート電極13を形成
する。又、Pウェル11にはゲート電極13を挟んでN
+ ソース・ドレイン領域14を形成する。そして、これ
らN+ ソース・ドレイン領域14のチャネル幅方向の両
側にはP+ 不純物領域15を形成している。更に、この
P+ 不純物領域15とN+ ソース・ドレイン領域14の
間に、ソース・ドレイン領域14よりも不純物濃度の低
いN- 不純物領域16を設けている。
る。図1は本発明の第1実施例の平面図であり、図2
(a)〜(d)はそれぞれ図1のAA,BB,CC,D
D線に沿う断面図である。これらの図において、Pウェ
ル11上にゲート酸化膜12及びゲート電極13を形成
する。又、Pウェル11にはゲート電極13を挟んでN
+ ソース・ドレイン領域14を形成する。そして、これ
らN+ ソース・ドレイン領域14のチャネル幅方向の両
側にはP+ 不純物領域15を形成している。更に、この
P+ 不純物領域15とN+ ソース・ドレイン領域14の
間に、ソース・ドレイン領域14よりも不純物濃度の低
いN- 不純物領域16を設けている。
【0008】今、このN- 不純物領域16の不純物濃度
を1015cm-3とし、P+ 不純物領域15の不純物濃度を
1012cm-3程度とすると、N+ ソース・ドレイン領域1
4間の耐圧を10V以上に改善することができる。した
がって、放射線によるソース・ドレイン間のリーク電流
を数10pA程度に抑制して耐放射線性を10KGy以
上に向上することができる。
を1015cm-3とし、P+ 不純物領域15の不純物濃度を
1012cm-3程度とすると、N+ ソース・ドレイン領域1
4間の耐圧を10V以上に改善することができる。した
がって、放射線によるソース・ドレイン間のリーク電流
を数10pA程度に抑制して耐放射線性を10KGy以
上に向上することができる。
【0009】図3は本発明の第2実施例の平面図であ
り、図4(a)〜(d)はそれぞれ図3のA′A′,
B′B′,C′C′,D′D′線に沿う断面図である。
又、これらの図において、前記実施例と同一部分には同
一符号を付してある。この実施例では、N+ ソース・ド
レイン領域14とP+ 不純物領域15との間に、P+ 不
純物領域15よりも不純物濃度の低いP- 不純物領域1
7を設けている。又、ここではP+不純物領域15の一
部を、P- 不純物領域17間のチャネル領域にまで延長
させている。
り、図4(a)〜(d)はそれぞれ図3のA′A′,
B′B′,C′C′,D′D′線に沿う断面図である。
又、これらの図において、前記実施例と同一部分には同
一符号を付してある。この実施例では、N+ ソース・ド
レイン領域14とP+ 不純物領域15との間に、P+ 不
純物領域15よりも不純物濃度の低いP- 不純物領域1
7を設けている。又、ここではP+不純物領域15の一
部を、P- 不純物領域17間のチャネル領域にまで延長
させている。
【0010】このようにP- 不純物領域17をP+ 不純
物領域15と同じ極性で構成すると、第1実施例ではN
- 不純物領域16を形成するために砒素やリンのイオン
注入が必要であるが、第2実施例ではP- 不純物領域1
7を形成するためのボロンイオン注入を省略することが
できる。即ち、NチャネルMOSトランジスタはN型半
導体基板を用いた場合Pウェル内に形成されるが、この
Pウェルの不純物濃度を制御して目的のP- 不純物領域
の不純物濃度(1013cm-3程度)に近づけることで、P
- 不純物領域17を形成するためのイオン注入が省略で
きる。但し、トランジスタのしきい値は他のイオン注入
によって制御するものとする。
物領域15と同じ極性で構成すると、第1実施例ではN
- 不純物領域16を形成するために砒素やリンのイオン
注入が必要であるが、第2実施例ではP- 不純物領域1
7を形成するためのボロンイオン注入を省略することが
できる。即ち、NチャネルMOSトランジスタはN型半
導体基板を用いた場合Pウェル内に形成されるが、この
Pウェルの不純物濃度を制御して目的のP- 不純物領域
の不純物濃度(1013cm-3程度)に近づけることで、P
- 不純物領域17を形成するためのイオン注入が省略で
きる。但し、トランジスタのしきい値は他のイオン注入
によって制御するものとする。
【0011】
【発明の効果】以上説明したように本発明は、MOSト
ランジスタのソース・ドレイン領域と、その両端に設け
た高濃度不純物領域との間に、低濃度の不純物領域を設
けているので、ソース・ドレイン間耐圧を低下させるこ
となく、放射線によるソース・ドレイン間のリーク電流
を抑制し、耐放射線性の向上を可能とする効果がある。
ランジスタのソース・ドレイン領域と、その両端に設け
た高濃度不純物領域との間に、低濃度の不純物領域を設
けているので、ソース・ドレイン間耐圧を低下させるこ
となく、放射線によるソース・ドレイン間のリーク電流
を抑制し、耐放射線性の向上を可能とする効果がある。
【図1】本発明の第1実施例の平面図である。
【図2】(a)乃至(d)はそれぞれ図1のAA〜DD
線に沿う断面図である。
線に沿う断面図である。
【図3】本発明の第2実施例の平面図である。
【図4】(a)乃至(d)はそれぞれ図3のA′A′〜
D′D′線に沿う断面図である。
D′D′線に沿う断面図である。
【図5】従来のMOSトランジスタの平面図である。
11 Pウェル 13 ゲート電極 14 N+ ソース・ドレイン領域 15 P+ 不純物領域 16 N- 不純物領域 17 P- 不純物領域
Claims (2)
- 【請求項1】 MOSトランジスタを有する半導体装置
において、ソース・ドレイン領域のチャネル幅方向の両
端のゲート酸化膜下に、ソース・ドレイン領域とは極性
の異なる高濃度不純物領域を形成し、かつこの高濃度不
純物領域と前記ソース・ドレイン領域との間に、ソース
・ドレイン領域と同じ極性でソース・ドレイン領域より
は不純物濃度の低い不純物領域を形成したことを特徴と
する半導体装置。 - 【請求項2】 MOSトランジスタを有する半導体装置
において、ソース・ドレイン領域のチャネル幅方向の両
端のゲート酸化膜下に、ソース・ドレイン領域とは極性
の異なる高濃度不純物領域を形成し、かつこの高濃度不
純物領域と前記ソース・ドレイン領域との間に、高濃度
不純物領域と同じ極性で高濃度不純物領域よりは不純物
濃度の低い不純物領域を形成したことを特徴とする半導
体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3240313A JPH0555566A (ja) | 1991-08-28 | 1991-08-28 | 半導体装置 |
US07/936,017 US5357137A (en) | 1991-08-28 | 1992-08-27 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3240313A JPH0555566A (ja) | 1991-08-28 | 1991-08-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0555566A true JPH0555566A (ja) | 1993-03-05 |
Family
ID=17057607
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3240313A Pending JPH0555566A (ja) | 1991-08-28 | 1991-08-28 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5357137A (ja) |
JP (1) | JPH0555566A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006523962A (ja) * | 2003-04-16 | 2006-10-19 | レイセオン・カンパニー | 修正されたcmosプロセスにより製造された放射線硬化トランジスタ |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07226446A (ja) * | 1994-02-12 | 1995-08-22 | Toshiba Corp | 半導体装置及びその製造方法 |
US6424010B2 (en) * | 1996-11-15 | 2002-07-23 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having reduced power consumption without a reduction in the source/drain breakdown voltage |
JP4104701B2 (ja) * | 1997-06-26 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP4236722B2 (ja) * | 1998-02-05 | 2009-03-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP4686829B2 (ja) * | 1999-09-17 | 2011-05-25 | ソニー株式会社 | 半導体装置および半導体装置の製造方法 |
FR2807206A1 (fr) * | 2000-03-31 | 2001-10-05 | St Microelectronics Sa | Transistor mos dans un circuit integre et procede de formation de zone active |
US6359298B1 (en) * | 2000-07-20 | 2002-03-19 | Advanced Micro Devices, Inc. | Capacitively coupled DTMOS on SOI for multiple devices |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL164424C (nl) * | 1970-06-04 | 1980-12-15 | Philips Nv | Werkwijze voor het vervaardigen van een veldeffect- transistor met een geisoleerde stuurelektrode, waarbij een door een tegen oxydatie maskerende laag vrijgelaten deel van het oppervlak van een siliciumlichaam aan een oxydatiebehandeling wordt onderworpen ter verkrijging van een althans gedeeltelijk in het siliciumlichaam verzonken siliciumoxydelaag. |
US3711753A (en) * | 1971-06-04 | 1973-01-16 | Signetics Corp | Enhancement mode n-channel mos structure and method |
JPS5696854A (en) * | 1979-12-29 | 1981-08-05 | Fujitsu Ltd | Semiconductor memory device |
US4426766A (en) * | 1981-10-21 | 1984-01-24 | Hughes Aircraft Company | Method of fabricating high density high breakdown voltage CMOS devices |
DE3650638T2 (de) * | 1985-03-22 | 1998-02-12 | Nippon Electric Co | Integrierte Halbleiterschaltung mit Isolationszone |
-
1991
- 1991-08-28 JP JP3240313A patent/JPH0555566A/ja active Pending
-
1992
- 1992-08-27 US US07/936,017 patent/US5357137A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2006523962A (ja) * | 2003-04-16 | 2006-10-19 | レイセオン・カンパニー | 修正されたcmosプロセスにより製造された放射線硬化トランジスタ |
Also Published As
Publication number | Publication date |
---|---|
US5357137A (en) | 1994-10-18 |
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