JPH01276755A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH01276755A JPH01276755A JP63106549A JP10654988A JPH01276755A JP H01276755 A JPH01276755 A JP H01276755A JP 63106549 A JP63106549 A JP 63106549A JP 10654988 A JP10654988 A JP 10654988A JP H01276755 A JPH01276755 A JP H01276755A
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- 108091006146 Channels Proteins 0.000 claims abstract description 29
- 108010075750 P-Type Calcium Channels Proteins 0.000 claims abstract description 6
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野」
本発明は、薄膜トランジスタ特にｐチャンネル薄膜トラ
ンジスタに関する。
ンジスタに関する。
本発明は、ｐチャンネル薄膜トランジスタにおいて、ｐ
型のチャンネル領域を有し、少くとも一部がゲート下の
チャンネル領域に在り又はチャンネル領域に接して、且
つソース領域及びドレイン領域に隣接する夫々の領域部
をｎ型に形成することにより、リーク電流を抑えて耐圧
を向上するようにしたものである。
型のチャンネル領域を有し、少くとも一部がゲート下の
チャンネル領域に在り又はチャンネル領域に接して、且
つソース領域及びドレイン領域に隣接する夫々の領域部
をｎ型に形成することにより、リーク電流を抑えて耐圧
を向上するようにしたものである。
薄膜トランジスタにおいて、コンプリメンタリＭＯＳト
ランジスタを作成する場合、ゲート電極は一般にｎチャ
ンネルＭＯＳ＋・ランジスタも、ｐチャンネルＭＯ３）
ランジスタもｎ型の多結晶シリコンが用いられる。従っ
て、その仕事関数差からフラットバンド電圧ＶＦＢは−
０，５〜−０，７ｖ程度になる。このために、ｎチャン
ネルＭＯＳ＋・ランジスタはデイプレッション型になり
、ｐチャンネルＭＯＳトランジスタはエンハンスメント
型になる。闇値電圧νｔｈはｎチャンネルＭＯＳトラン
ジスタが小さく、ｐチャンネルＭＯＳトランジスタが大
きくなる。インバータにおいては、闇値電圧νｔｈが共
に同じ（符号は反対）であることが望ましい。闇値電圧
νｔｈを揃えるために、ｐチャンネルＭＯＳ＋−ランジ
スタにおいては、例えば第４図に示すように薄膜基板即
ちナヤンネル領域（１）の不純物をｐ型になるように導
入し、ｐ＋のソース領域（２）及びドレイン領域（３）
、ゲート絶縁膜（４）、ｎ型の多結晶シリコンによるゲ
ート電極（５）を形成してなる構成が考えられている。
ランジスタを作成する場合、ゲート電極は一般にｎチャ
ンネルＭＯＳ＋・ランジスタも、ｐチャンネルＭＯ３）
ランジスタもｎ型の多結晶シリコンが用いられる。従っ
て、その仕事関数差からフラットバンド電圧ＶＦＢは−
０，５〜−０，７ｖ程度になる。このために、ｎチャン
ネルＭＯＳ＋・ランジスタはデイプレッション型になり
、ｐチャンネルＭＯＳトランジスタはエンハンスメント
型になる。闇値電圧νｔｈはｎチャンネルＭＯＳトラン
ジスタが小さく、ｐチャンネルＭＯＳトランジスタが大
きくなる。インバータにおいては、闇値電圧νｔｈが共
に同じ（符号は反対）であることが望ましい。闇値電圧
νｔｈを揃えるために、ｐチャンネルＭＯＳ＋−ランジ
スタにおいては、例えば第４図に示すように薄膜基板即
ちナヤンネル領域（１）の不純物をｐ型になるように導
入し、ｐ＋のソース領域（２）及びドレイン領域（３）
、ゲート絶縁膜（４）、ｎ型の多結晶シリコンによるゲ
ート電極（５）を形成してなる構成が考えられている。
ところで、薄膜トランジスタにおけるｐチャンネルＭＯ
Ｓトランジスタを第４図に示すように構成したときには
、闇値電圧νｔｈをｎチャンネル領域外）ランジスタの
ｖｔｈに揃えられる。しかし乍ら、このトランジスタを
オフ状態にする時を考えると、ゲート電圧がＯ■近傍に
おいて、第４図に示すようにチャンネル領域＋１１の表
面（１ａ）はイントリンシックになってオフ状態になっ
ているが、その下■１はまだｐ型のままになっているた
め、電流が流れてしまう。
Ｓトランジスタを第４図に示すように構成したときには
、闇値電圧νｔｈをｎチャンネル領域外）ランジスタの
ｖｔｈに揃えられる。しかし乍ら、このトランジスタを
オフ状態にする時を考えると、ゲート電圧がＯ■近傍に
おいて、第４図に示すようにチャンネル領域＋１１の表
面（１ａ）はイントリンシックになってオフ状態になっ
ているが、その下■１はまだｐ型のままになっているた
め、電流が流れてしまう。
従って、チャンネル領域（１１を完全にオフ状態にする
には、ケート電極（５）にプラスバイアスを印加する必
要がある。しかし、この時にはチャンネル領域（１）の
表面（１ａ）がｎ＋化してくるので、ドレイン電圧をか
けた時、ドレイン側の接合の電界が高くなり、リーク電
流が増えてくる。なお、ソース側の場合は順バイアスと
なる。
には、ケート電極（５）にプラスバイアスを印加する必
要がある。しかし、この時にはチャンネル領域（１）の
表面（１ａ）がｎ＋化してくるので、ドレイン電圧をか
けた時、ドレイン側の接合の電界が高くなり、リーク電
流が増えてくる。なお、ソース側の場合は順バイアスと
なる。
本発明は、上述の点に鑑み、闇値電圧Ｖｔｈを小さくで
きると共に、リーク電流を抑え耐圧向上を図るようにし
たｐチャンネル薄膜トランジスタを提供するものである
。
きると共に、リーク電流を抑え耐圧向上を図るようにし
たｐチャンネル薄膜トランジスタを提供するものである
。
本発明は、ｐチャンネルｓ映トランジスタにおいて、ｐ
型のチャンネル領域（１７）を有し、少（とも一部がゲ
ート下のチャンネルｆｔｉ域に在り又はチャンネル領域
に接して、ソース領域（１３）及びドレイン領域（１４
）に隣接する夫々の領域部（１８）（１９）をｎ型にし
て構成する。
型のチャンネル領域（１７）を有し、少（とも一部がゲ
ート下のチャンネルｆｔｉ域に在り又はチャンネル領域
に接して、ソース領域（１３）及びドレイン領域（１４
）に隣接する夫々の領域部（１８）（１９）をｎ型にし
て構成する。
〔作用Ｊ
上述の構成によれば、チャンネル領域（１７）がｐ型を
呈しているので、闇値電圧Ｖｔｂは小さくなる。そして
、ｐ型チャンネル領域（１７）とソース領域（１３）及
びドレイン領域（１４）との間にｎ型領域部（１Ｂ）
（１９）が設けられているので、ゲーＩ〜電圧を０■
近傍としたとき、領域部（１８） （１９）はｎ型の
状態で残り、完全にオフ状態となる。
呈しているので、闇値電圧Ｖｔｂは小さくなる。そして
、ｐ型チャンネル領域（１７）とソース領域（１３）及
びドレイン領域（１４）との間にｎ型領域部（１Ｂ）
（１９）が設けられているので、ゲーＩ〜電圧を０■
近傍としたとき、領域部（１８） （１９）はｎ型の
状態で残り、完全にオフ状態となる。
また、ゲート重圧を０■としてドレイ電圧を上げた時（
マイナス側に）、例えばチャンネル領域の一部にｎ型領
域部（１Ｂ） （１９）を形成した構成の場合ではド
レイン領域（１４）側のｎ型領域部（１９）の表面にｎ
＋が誘起され、ドレイン接合（ｊｏ）に電界集中が生じ
るも、ソース側にも接合がありそこで電界が生じるので
、結果としてドレイン電界は弱くなり、電流は抑制され
る。ｎ型領域部（１８） （１９）を、一部チヤンネ
ル領域外に存するように、或はチャンネル領域に接して
全てチャンネル領域外に存するように形成した構成の場
合にはドレイン接合に電界集中が起こらないので電流は
抑えられる。
マイナス側に）、例えばチャンネル領域の一部にｎ型領
域部（１Ｂ） （１９）を形成した構成の場合ではド
レイン領域（１４）側のｎ型領域部（１９）の表面にｎ
＋が誘起され、ドレイン接合（ｊｏ）に電界集中が生じ
るも、ソース側にも接合がありそこで電界が生じるので
、結果としてドレイン電界は弱くなり、電流は抑制され
る。ｎ型領域部（１８） （１９）を、一部チヤンネ
ル領域外に存するように、或はチャンネル領域に接して
全てチャンネル領域外に存するように形成した構成の場
合にはドレイン接合に電界集中が起こらないので電流は
抑えられる。
一方、ゲートに闇値電圧ｖｔｈを印加したときは、例え
ばチャンネル領域の一部にｎ型領域部（１８）（１９）
を形成した構成の場合、両ｎ型領域部（１８）（１９）
はｐ型反転しくｎ型領域部（１Ｂ） （１９）をその
ような濃度に選んでおく）、オン状態となる。
ばチャンネル領域の一部にｎ型領域部（１８）（１９）
を形成した構成の場合、両ｎ型領域部（１８）（１９）
はｐ型反転しくｎ型領域部（１Ｂ） （１９）をその
ような濃度に選んでおく）、オン状態となる。
又ｎ型領域部（１Ｂ） （１９）を一部チヤンネル領
域外に存するように、或はチャンネル領域に接して全て
チャンネル領域外に存するように形成した構成の場合に
は闇値電圧ｖｔｈによってｎ型領域部（１Ｂ） （１
９）がパンチスルーして（ｎ型領域部（１Ｂ） （１
９）をそのような濃度に選んでおく）、オン状態となる
。
域外に存するように、或はチャンネル領域に接して全て
チャンネル領域外に存するように形成した構成の場合に
は闇値電圧ｖｔｈによってｎ型領域部（１Ｂ） （１
９）がパンチスルーして（ｎ型領域部（１Ｂ） （１
９）をそのような濃度に選んでおく）、オン状態となる
。
従って、ｐチャンネルな口９トランジスタにおいて、闇
値電圧ｖｔｈを小さくすると共に、リーク電流を抑えて
耐圧を向上することができる。
値電圧ｖｔｈを小さくすると共に、リーク電流を抑えて
耐圧を向上することができる。
以下、図面を参照して本発明の薄膜トランジスタの実施
例を説明する。
例を説明する。
第１図は本発明の一例を示す。本例においては、例えば
Ｓ ｉｏｚ等の絶縁層（１１）上にｐ−シリコン薄膜（
１２）を形成し、このシリコン薄１１１１２）にｐ＋の
ソース領域（１３）及びドレイン領域（１４）を形成す
ると共に、内領域（１３）及び（１４）間のシリコン薄
Ｍ（１２）の面上に例えばＳ ｉ（ｈよりなるゲート絶
縁１３（１５）を介してｎ型多結晶シリコンによるゲー
ト電極（１６）を形成し、さらに、ゲート電極（１６）
下のｐ−チャンネル領域（１７）のソース領域（１３）
及びドレイン領域（１４）に隣接する一部に夫々ｎ型領
域部（１８）及び（１９）を形成して構成する。即ちこ
の例では、ｎ型領域部（１８）（１９）は全てゲート電
極（Ｉ６）下のチャンネル領域内に形成される。ｎ型領
域部（１８） （１９）の幅は例えば０．３μｍ程度
、また不純物濃度として闇値電圧ｖｔｈ程度のゲート電
圧においてｐ型反転するような濃度例えば１０１′〜１
０１Ｍ Ｃ１１−３程度とすることができる。
Ｓ ｉｏｚ等の絶縁層（１１）上にｐ−シリコン薄膜（
１２）を形成し、このシリコン薄１１１１２）にｐ＋の
ソース領域（１３）及びドレイン領域（１４）を形成す
ると共に、内領域（１３）及び（１４）間のシリコン薄
Ｍ（１２）の面上に例えばＳ ｉ（ｈよりなるゲート絶
縁１３（１５）を介してｎ型多結晶シリコンによるゲー
ト電極（１６）を形成し、さらに、ゲート電極（１６）
下のｐ−チャンネル領域（１７）のソース領域（１３）
及びドレイン領域（１４）に隣接する一部に夫々ｎ型領
域部（１８）及び（１９）を形成して構成する。即ちこ
の例では、ｎ型領域部（１８）（１９）は全てゲート電
極（Ｉ６）下のチャンネル領域内に形成される。ｎ型領
域部（１８） （１９）の幅は例えば０．３μｍ程度
、また不純物濃度として闇値電圧ｖｔｈ程度のゲート電
圧においてｐ型反転するような濃度例えば１０１′〜１
０１Ｍ Ｃ１１−３程度とすることができる。
第１図のｐチャンネル薄膜トランジスタは例えば次のよ
うにして作りることができる。ｐ−シリコン５ｌｙ（１
２）の−面上にゲート絶縁膜（１５）及びゲート電極（
１６）を形成した後、このゲート電極（１６）をマスク
としてシリコンＭｔＪｉｉ （１２）にリン（Ｐ＋）と
ＢＦ２＋をイオン注入してアニールする。１０００℃以
下でアニールするとリン（Ｐ）の方がボロン（Ｂ）より
拡散係数が５〜１０倍速いので、Ｐ＋のソース領域（１
３）及びドレイン領域（１４）が形成されると同時にゲ
ート電極下のチャンネル領域に侵入するようにｎ型領域
部（１８）及び（１９）が形成され、第１図の構成が達
成される。
うにして作りることができる。ｐ−シリコン５ｌｙ（１
２）の−面上にゲート絶縁膜（１５）及びゲート電極（
１６）を形成した後、このゲート電極（１６）をマスク
としてシリコンＭｔＪｉｉ （１２）にリン（Ｐ＋）と
ＢＦ２＋をイオン注入してアニールする。１０００℃以
下でアニールするとリン（Ｐ）の方がボロン（Ｂ）より
拡散係数が５〜１０倍速いので、Ｐ＋のソース領域（１
３）及びドレイン領域（１４）が形成されると同時にゲ
ート電極下のチャンネル領域に侵入するようにｎ型領域
部（１８）及び（１９）が形成され、第１図の構成が達
成される。
かかる構成のｐチャンネル薄膜トランジスタによれば、
チャンネル領域の一部にｎ型領域部（１８）（Ｉ９）が
形成されているので、ゲート電圧をＯＶにした時、ｐｎ
接合が形成されており電流は流れずオフ状態となる。ま
た、この構成ではゲート電圧をＯＶとしてドレイン電圧
を上げた時（マイナスに上げる）見かけ上ゲートがプラ
スとなり、ｎ型領域部（１９）では表面にｎ４が誘起さ
れドレイン接合（ｊｏ）近傍では電界集中が生じるが、
ソース領域（１３）側にも逆バイアスのｐｎ接合（ｊｓ
）がありここで電界が生じるので、ドレイン電界は弱く
リリーフ電流は抑制される。一方、ゲート電極（１６）
に闇値電圧ｖｔｈを印加すればｎ型領域部（１Ｂ）
（１９）はｐ型反転するので電流は流れオン状態となる
。オン状態を考えると、ｖｔｈ位のゲート電圧において
ｎ型領域部（１Ｂ） （１９）がｐ型反転するように
濃度を決めておけばオン特性への影響はない。
チャンネル領域の一部にｎ型領域部（１８）（Ｉ９）が
形成されているので、ゲート電圧をＯＶにした時、ｐｎ
接合が形成されており電流は流れずオフ状態となる。ま
た、この構成ではゲート電圧をＯＶとしてドレイン電圧
を上げた時（マイナスに上げる）見かけ上ゲートがプラ
スとなり、ｎ型領域部（１９）では表面にｎ４が誘起さ
れドレイン接合（ｊｏ）近傍では電界集中が生じるが、
ソース領域（１３）側にも逆バイアスのｐｎ接合（ｊｓ
）がありここで電界が生じるので、ドレイン電界は弱く
リリーフ電流は抑制される。一方、ゲート電極（１６）
に闇値電圧ｖｔｈを印加すればｎ型領域部（１Ｂ）
（１９）はｐ型反転するので電流は流れオン状態となる
。オン状態を考えると、ｖｔｈ位のゲート電圧において
ｎ型領域部（１Ｂ） （１９）がｐ型反転するように
濃度を決めておけばオン特性への影響はない。
第２図及び第３図は夫々本発明の他の実施例である。第
２図の例ではｎ型領域部（１８）及び（１９）をゲート
丁のチャンネル領域とチャンネル領域外に跨って形成し
た場合である。第３図の例ではｎ型領域部（１Ｂ）
（１９）をチャンネルｆｔｉ域（１７）に接し、かつチ
ャンネル領域外に存するように形成した場合である。
２図の例ではｎ型領域部（１８）及び（１９）をゲート
丁のチャンネル領域とチャンネル領域外に跨って形成し
た場合である。第３図の例ではｎ型領域部（１Ｂ）
（１９）をチャンネルｆｔｉ域（１７）に接し、かつチ
ャンネル領域外に存するように形成した場合である。
かかる構成においても、上側と同様にゲート電圧が０■
のとき、ｎ型領域部（１Ｂ＞ （１９）によって接合
が形成されるので電流はオフとなる。この構成ではゲー
ト電圧をＯｖとしてドレイン電圧を上げてもドレイン接
合に電界集中は起こらずリーク電流は抑制される。また
、ゲート電圧として闇値電圧ｖｔｈを印加したときには
チャンネル領域外のｎ型領域部（１Ｂ） （１９）で
はパンチスルーが生じて導通しオン状態となるものであ
る。ｎ型領域部（１Ｂ） （１９）は闇値電圧ｖｔｈ
位のゲート電圧においてパンチスルーが生ずる濃度、及
び幅に決めておけばオン特性への影響はない。
のとき、ｎ型領域部（１Ｂ＞ （１９）によって接合
が形成されるので電流はオフとなる。この構成ではゲー
ト電圧をＯｖとしてドレイン電圧を上げてもドレイン接
合に電界集中は起こらずリーク電流は抑制される。また
、ゲート電圧として闇値電圧ｖｔｈを印加したときには
チャンネル領域外のｎ型領域部（１Ｂ） （１９）で
はパンチスルーが生じて導通しオン状態となるものであ
る。ｎ型領域部（１Ｂ） （１９）は闇値電圧ｖｔｈ
位のゲート電圧においてパンチスルーが生ずる濃度、及
び幅に決めておけばオン特性への影響はない。
上述したように本発明によれば、ｐチャンネル薄膜トラ
ンジスタにおて、ｐ型のチャンネル領域を形成すると共
に、ｐ型チャンネル領域とソ〜ノ、領域及びドレイン領
域間にｎ型領域部を形成することによって、ｐチャンネ
ル薄膜Ｉ・ランジスタにおける闇値電圧ＶＬｈを小さく
できると共に、リーク電流を抑制し、耐圧を向上するこ
とができる。
ンジスタにおて、ｐ型のチャンネル領域を形成すると共
に、ｐ型チャンネル領域とソ〜ノ、領域及びドレイン領
域間にｎ型領域部を形成することによって、ｐチャンネ
ル薄膜Ｉ・ランジスタにおける闇値電圧ＶＬｈを小さく
できると共に、リーク電流を抑制し、耐圧を向上するこ
とができる。
従って、本発明はｐチャンネル薄膜トランジスタとｎチ
ャンネル薄膜トランジスタのｖｔｈを揃えたインバータ
等に通用して好適ならしめるものである。
ャンネル薄膜トランジスタのｖｔｈを揃えたインバータ
等に通用して好適ならしめるものである。
第１図乃至第３図は夫々本発明によるｐチャンネル薄膜
トランジスタの実施例を示す断面図、第４図は従来のｐ
チャンネル薄膜トランジスタの例を示す断面図である。 （１３）はｐ＋ソース領域、（１４）はｐ＋ ドレイン
領域、（１５）はゲート絶縁膜、（１６）はゲート電極
、（１７）はｐ−チャンネル領域、（１Ｂ） （１９
）はｎ型領域部である。
トランジスタの実施例を示す断面図、第４図は従来のｐ
チャンネル薄膜トランジスタの例を示す断面図である。 （１３）はｐ＋ソース領域、（１４）はｐ＋ ドレイン
領域、（１５）はゲート絶縁膜、（１６）はゲート電極
、（１７）はｐ−チャンネル領域、（１Ｂ） （１９
）はｎ型領域部である。
Claims (1)
- 【特許請求の範囲】 ｐチャンネル薄膜トランジスタにおいて、 ｐ型のチャンネル領域を有し、 少くとも一部がゲート下のチャンネル領域に在り又はチ
ャンネル領域に接して、ソース領域及びドレイン領域に
隣接する夫々の領域部がｎ型に形成されて成る薄膜トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63106549A JPH01276755A (ja) | 1988-04-28 | 1988-04-28 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63106549A JPH01276755A (ja) | 1988-04-28 | 1988-04-28 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01276755A true JPH01276755A (ja) | 1989-11-07 |
Family
ID=14436433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63106549A Pending JPH01276755A (ja) | 1988-04-28 | 1988-04-28 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01276755A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521800A (ja) * | 1991-07-11 | 1993-01-29 | Victor Co Of Japan Ltd | Ｓｏｉｍｏｓｆｅｔ |
| JPH07111333A (ja) * | 1993-08-20 | 1995-04-25 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法並びにそれを用いた入 力または出力デバイス |
| EP0661582A2 (en) * | 1993-12-28 | 1995-07-05 | Canon Kabushiki Kaisha | Liquid crystal display |
| JP2007149853A (ja) * | 2005-11-25 | 2007-06-14 | Nec Electronics Corp | 半導体装置およびその製造方法 |
-
1988
- 1988-04-28 JP JP63106549A patent/JPH01276755A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521800A (ja) * | 1991-07-11 | 1993-01-29 | Victor Co Of Japan Ltd | Ｓｏｉｍｏｓｆｅｔ |
| JPH07111333A (ja) * | 1993-08-20 | 1995-04-25 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法並びにそれを用いた入 力または出力デバイス |
| EP0661582A2 (en) * | 1993-12-28 | 1995-07-05 | Canon Kabushiki Kaisha | Liquid crystal display |
| EP0661582A3 (en) * | 1993-12-28 | 1995-11-02 | Canon Kk | Liquid crystal display device. |
| US5717473A (en) * | 1993-12-28 | 1998-02-10 | Canon Kabushiki Kaisha | Liquid crystal display having power source lines connected to the wells of the TFTs |
| JP2007149853A (ja) * | 2005-11-25 | 2007-06-14 | Nec Electronics Corp | 半導体装置およびその製造方法 |
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